JPS59181556A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59181556A JPS59181556A JP5358983A JP5358983A JPS59181556A JP S59181556 A JPS59181556 A JP S59181556A JP 5358983 A JP5358983 A JP 5358983A JP 5358983 A JP5358983 A JP 5358983A JP S59181556 A JPS59181556 A JP S59181556A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- layer
- aluminum
- aluminum layer
- silicon dioxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置の製造方法、特に多層配線を含む半
導体装置の製造方法に係る。
導体装置の製造方法に係る。
（２）従来技術と問題点
ＬＳＩ等の半導体装置の集積度を増大するために実際的
な多層配線の技術が重要な意義を有することが知られて
いる。アルミニウム配線層と絶縁層とを積層してゆく通
常の技術ではステラｆ（の累積）による断線等の発生が
草大かつ困難な問題である。例えば、第１図を参照する
と、トランジスタその他の素子を形成したシリコン基板
１の上に酸化シリコン（５ｉｎ２）膜２を選択的に形成
してから全面にアルミニウムを厚さ７０００１〜１５０
００Ｘ程度被着し、パターニングして電極及び配線３を
形成する。このアルミニウム第１配線）ｖｊ３の上に層
間７１８縁用のＰＳＧ層４を被着する。ここで通常Ｕ５
、更に埋込み用の２８０層（図示せず）を被着して表面
を平坦化した後イオンミリング等全面エツチングして層
間絶縁Ｎ４を平坦化する。そうでないと、層間絶縁層４
をパターニングし、アルミニウム第２配線層を被着する
場合に、ステップのためにアルミニウム配線が断線する
おそれがあるからである。このようなステップはアルミ
ニウム配線層が通常少なくとも７０００Ｘ程度の厚みを
必要とするために問題となるものである。
な多層配線の技術が重要な意義を有することが知られて
いる。アルミニウム配線層と絶縁層とを積層してゆく通
常の技術ではステラｆ（の累積）による断線等の発生が
草大かつ困難な問題である。例えば、第１図を参照する
と、トランジスタその他の素子を形成したシリコン基板
１の上に酸化シリコン（５ｉｎ２）膜２を選択的に形成
してから全面にアルミニウムを厚さ７０００１〜１５０
００Ｘ程度被着し、パターニングして電極及び配線３を
形成する。このアルミニウム第１配線）ｖｊ３の上に層
間７１８縁用のＰＳＧ層４を被着する。ここで通常Ｕ５
、更に埋込み用の２８０層（図示せず）を被着して表面
を平坦化した後イオンミリング等全面エツチングして層
間絶縁Ｎ４を平坦化する。そうでないと、層間絶縁層４
をパターニングし、アルミニウム第２配線層を被着する
場合に、ステップのためにアルミニウム配線が断線する
おそれがあるからである。このようなステップはアルミ
ニウム配線層が通常少なくとも７０００Ｘ程度の厚みを
必要とするために問題となるものである。
（３）発明の目的
本発明は、以上の如き従来技術の現状に鑑み、半導体装
置の多層配線を行なうに当シ、配線部が実質的なステッ
プを形成しないような手法を提供することを目的とする
。
置の多層配線を行なうに当シ、配線部が実質的なステッ
プを形成しないような手法を提供することを目的とする
。
（４）発明の構成
そして、上記目的を達成する本発明は、半導体または導
体基層上に、該基層とのコンタクトを取るための窓と配
線形成用溝とを有する絶縁層を形成し、該配線形成用溝
の底は絶縁層が存在して前記基層まで到達することなく
、次いで前記コンタクト窓および前記配線形成用溝に導
電性拐料を埋設し、該導電性材料を埋設した領域の上部
に更に導電性材料を必要な厚みまで必要ならば継ぎ足し
、該導電性材料及び前記絶縁層の上を絶縁層で覆うこと
を含むことにある。
体基層上に、該基層とのコンタクトを取るための窓と配
線形成用溝とを有する絶縁層を形成し、該配線形成用溝
の底は絶縁層が存在して前記基層まで到達することなく
、次いで前記コンタクト窓および前記配線形成用溝に導
電性拐料を埋設し、該導電性材料を埋設した領域の上部
に更に導電性材料を必要な厚みまで必要ならば継ぎ足し
、該導電性材料及び前記絶縁層の上を絶縁層で覆うこと
を含むことにある。
以下本発明の実施例を用いて詳述する。
（５）発明の実施例
例として、第２図のように１０ＸＩ ０μｍの電極Ｎ１
およびＮ２を結ぶ幅４μｍの配線りを作成する。
およびＮ２を結ぶ幅４μｍの配線りを作成する。
本実施例を説明するに当り第３図を参照するが、第３図
は第２図の線分■Ｉ −ＤＩで切った工程順の断面図で
ある。例えば素子形成を終えたシリコン半導体基板１１
上に二酸化シリコン膜１２をＣＶＤ法で３０００〜６ｏ
ｏｏ、ｊ程度被着し、パターニングして電極Ｎ１． Ｎ
２の窓部分を開口する（第３図（イ））。その上に二酸
化シリコン膜１３を厚さ約４０００１以上、好ましくは
５０００Å以上被着し、更にレジスト（厚さ約１．５μ
ｎＬ）１４を塗布する（第３図（ロ））。し′タスト１
４をパターニングして電極Ｎ１．Ｎ２および配線りの部
分のレノストを除去し、パターニングされたレジストを
マスクとして二酸化シリコンＭ１３をその厚み程度（い
くらかオーバーエッチに）選択的にドライエツチングす
る。（第３図（ハ））。この選択的エツチングによって
電極窓Ｎ１．Ｎ２が開口されてシリコン基板１１が露出
するとともに、配線り形成領域に二酸化シリコン膜１３
の厚み（約４０００Ｘ以上）程度の溝が形成される。
は第２図の線分■Ｉ −ＤＩで切った工程順の断面図で
ある。例えば素子形成を終えたシリコン半導体基板１１
上に二酸化シリコン膜１２をＣＶＤ法で３０００〜６ｏ
ｏｏ、ｊ程度被着し、パターニングして電極Ｎ１． Ｎ
２の窓部分を開口する（第３図（イ））。その上に二酸
化シリコン膜１３を厚さ約４０００１以上、好ましくは
５０００Å以上被着し、更にレジスト（厚さ約１．５μ
ｎＬ）１４を塗布する（第３図（ロ））。し′タスト１
４をパターニングして電極Ｎ１．Ｎ２および配線りの部
分のレノストを除去し、パターニングされたレジストを
マスクとして二酸化シリコンＭ１３をその厚み程度（い
くらかオーバーエッチに）選択的にドライエツチングす
る。（第３図（ハ））。この選択的エツチングによって
電極窓Ｎ１．Ｎ２が開口されてシリコン基板１１が露出
するとともに、配線り形成領域に二酸化シリコン膜１３
の厚み（約４０００Ｘ以上）程度の溝が形成される。
アルミニウム層（実際にはアルミニウム合金が用いられ
るがそれは業界において公知である）１５を５０００
Ｘ〜７０００Ｘ程度の厚みまで蒸着する（ｉ３図（ニ）
）。レジスト１４などの側壁に付着しているアルミニウ
ムを除去するためにアルミニウム層１５を僅かにウェッ
トエツチングする（第３図（ホ））。レジスト１４を溶
解除去すればその上のアルミニウム１ｍも除去されるの
で（リフトオフ法）、アルミニウム層１５は電極Ｎｊ
” ２および配線りの部分のみに残る（第３図（へ））
。このときアルミニウム層１５は電極Ｎ１． Ｎ２と配
線りの部分で大きな段差はない。
るがそれは業界において公知である）１５を５０００
Ｘ〜７０００Ｘ程度の厚みまで蒸着する（ｉ３図（ニ）
）。レジスト１４などの側壁に付着しているアルミニウ
ムを除去するためにアルミニウム層１５を僅かにウェッ
トエツチングする（第３図（ホ））。レジスト１４を溶
解除去すればその上のアルミニウム１ｍも除去されるの
で（リフトオフ法）、アルミニウム層１５は電極Ｎｊ
” ２および配線りの部分のみに残る（第３図（へ））
。このときアルミニウム層１５は電極Ｎ１． Ｎ２と配
線りの部分で大きな段差はない。
配線り部分のアルミニウム層の厚みがいくらか不足する
のでアルミニウム層１６を３ｏｏｏｚ程度蒸着し、電極
Ｎ１ ”２および配線りの形にパターニングする（第３
図（ト））。このパターニングは誤差を見込んでいく分
太き目にする。こうして最終的に形成された電極Ｎ１．
Ｎ２および配線りのアルミニウム層１５および１６はそ
れ自身大きな段差がなく、かつ二酸化シリコン膜１３と
の間にも大きな段差がない。従って、次に多層配線の層
間絶縁ＰＳＧ層（厚さ７０００Ｘ程度）１７を被着する
が（第３図（チ））、この層１７には大きな段差がない
ので（第３し１（チ）の線分ＩＶ’−ＩＶで見た断面図
である第４図参照）、この上に被着するアルミニウム層
（第２次配線、図示ぜず）にとって層１７は実質的に平
坦であり、断線等のおそれが除去されている。
のでアルミニウム層１６を３ｏｏｏｚ程度蒸着し、電極
Ｎ１ ”２および配線りの形にパターニングする（第３
図（ト））。このパターニングは誤差を見込んでいく分
太き目にする。こうして最終的に形成された電極Ｎ１．
Ｎ２および配線りのアルミニウム層１５および１６はそ
れ自身大きな段差がなく、かつ二酸化シリコン膜１３と
の間にも大きな段差がない。従って、次に多層配線の層
間絶縁ＰＳＧ層（厚さ７０００Ｘ程度）１７を被着する
が（第３図（チ））、この層１７には大きな段差がない
ので（第３し１（チ）の線分ＩＶ’−ＩＶで見た断面図
である第４図参照）、この上に被着するアルミニウム層
（第２次配線、図示ぜず）にとって層１７は実質的に平
坦であり、断線等のおそれが除去されている。
以上は１つの実施例であって、本発明を種々変形しうろ
ことは当業者にとって明白である。例えば、本発明を適
用する配線は多層配線の第２次あるいは更に第３次等の
層であってもよい。二酸化シリコン膜１２．１３は他の
絶縁膜でもよく、またこれらの代シに単一の層を全面に
形成後、電極Ｎ４．Ｎ２と配線しのために２回の選択的
エツチングを行なうことによって第３図（）・）の状態
にしてもよい。絶縁層１２．１．３やアルミニウム層１
５の厚さも限定的ではなく、アルミニウム層１５の厚さ
が十分ならばその上にアルミニウム層１６を形成する必
要はない。配線１５．１６や層間絶縁層１７の材料もそ
れぞれ導電性および絶縁性であわば足シる。その他、各
層の形成手法にも特別の限定はない。
ことは当業者にとって明白である。例えば、本発明を適
用する配線は多層配線の第２次あるいは更に第３次等の
層であってもよい。二酸化シリコン膜１２．１３は他の
絶縁膜でもよく、またこれらの代シに単一の層を全面に
形成後、電極Ｎ４．Ｎ２と配線しのために２回の選択的
エツチングを行なうことによって第３図（）・）の状態
にしてもよい。絶縁層１２．１．３やアルミニウム層１
５の厚さも限定的ではなく、アルミニウム層１５の厚さ
が十分ならばその上にアルミニウム層１６を形成する必
要はない。配線１５．１６や層間絶縁層１７の材料もそ
れぞれ導電性および絶縁性であわば足シる。その他、各
層の形成手法にも特別の限定はない。
（６）発明の効果
以上の説明から明らかなように、本発明に依り、半導体
装置の配置線を形成するに轟シ、配線に基づく大きな段
差（ステラ７″）が除去され、多層配線が容易になる。
装置の配置線を形成するに轟シ、配線に基づく大きな段
差（ステラ７″）が除去され、多層配線が容易になる。
第１図は従来技術の配線を示す断面図、第２図は本発明
の実施例の配線を示す平面図、第３図は第２図の線分ｎ
ｉ −ｍで見た工程順の断面図、第４図は第３図（チ）
の線分ＩＶ −ＩＶで見た断面図である０ １・・・基層、２・・・絶縁層、３・・・配線（電極）
、４・・・絶縁層、１１・・・シリコン基板、１２．１
３・・・二酸化シリコン膜、１４・・・レジスト、１５
．１６・・・アルミニウム層、１７・・・ＰＳＧ層。
の実施例の配線を示す平面図、第３図は第２図の線分ｎ
ｉ −ｍで見た工程順の断面図、第４図は第３図（チ）
の線分ＩＶ −ＩＶで見た断面図である０ １・・・基層、２・・・絶縁層、３・・・配線（電極）
、４・・・絶縁層、１１・・・シリコン基板、１２．１
３・・・二酸化シリコン膜、１４・・・レジスト、１５
．１６・・・アルミニウム層、１７・・・ＰＳＧ層。
Claims (1)
- １、半δ９１体または導体基層上に、該基層とのコンタ
クトを取るだめの窓と配線形成用溝とを有する絶縁層を
形成し、該配線形成用溝の底は絶縁層が存在して前記基
層まで到達することなく、次いで前記コンタクト窓およ
び前記配線形成用溝に導電性材料を埋設し、該導電性月
相を埋設した領域の上部に更に導電性材料を必要な厚み
まで必要ならば継ぎ足し、該導電性制料及び前記絶縁層
の上を更に絶縁層で覆うことを含む半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5358983A JPS59181556A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5358983A JPS59181556A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59181556A true JPS59181556A (ja) | 1984-10-16 |
Family
ID=12947047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5358983A Pending JPS59181556A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59181556A (ja) |
-
1983
- 1983-03-31 JP JP5358983A patent/JPS59181556A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62279661A (ja) | 集積回路に貫通導体を形成する方法 | |
| JPH0620102B2 (ja) | 半導体装置及びその製造方法 | |
| JPS5968953A (ja) | モノリシツク集積回路の製造方法 | |
| JPS59181556A (ja) | 半導体装置の製造方法 | |
| JPS63211672A (ja) | 半導体集積回路装置 | |
| JPH02183536A (ja) | 半導体装置 | |
| JP2001024056A (ja) | 半導体装置の多層配線装置及びその製造方法 | |
| JPH0856024A (ja) | 集積回路の製造方法 | |
| JPS61239646A (ja) | 多層配線の形成方法 | |
| JPH02111052A (ja) | 多層配線形成法 | |
| JPS63182838A (ja) | 半導体装置の製造方法 | |
| JPS60192348A (ja) | 半導体集積回路の多層配線の形成方法 | |
| JP2727587B2 (ja) | 多層配線法 | |
| JPH0685068A (ja) | 半導体装置の製造方法 | |
| JPS62111447A (ja) | 半導体装置の製造方法 | |
| JP2002261160A (ja) | 半導体装置及びその製造方法 | |
| JPS6148940A (ja) | 半導体装置の電極形成方法 | |
| JPH04348054A (ja) | 半導体装置の製造方法 | |
| JPS63207153A (ja) | 半導体装置の製造方法 | |
| JPS59194432A (ja) | 半導体装置の製造方法 | |
| JPH05160126A (ja) | 多層配線形成法 | |
| JPS6215834A (ja) | 多層配線 | |
| JPH05144949A (ja) | 半導体装置の製造方法 | |
| JPS63237440A (ja) | 半導体装置の配線構造 | |
| JPH0267730A (ja) | 半導体装置 |