JPH02111052A - 多層配線形成法 - Google Patents
多層配線形成法Info
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- JPH02111052A JPH02111052A JP26493888A JP26493888A JPH02111052A JP H02111052 A JPH02111052 A JP H02111052A JP 26493888 A JP26493888 A JP 26493888A JP 26493888 A JP26493888 A JP 26493888A JP H02111052 A JPH02111052 A JP H02111052A
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- 230000015572 biosynthetic process Effects 0.000 title claims description 5
- 239000010410 layer Substances 0.000 claims abstract description 125
- 239000011229 interlayer Substances 0.000 claims abstract description 53
- 238000000034 method Methods 0.000 claims abstract description 24
- 238000009413 insulation Methods 0.000 claims description 5
- 239000000758 substrate Substances 0.000 abstract description 9
- 230000010354 integration Effects 0.000 abstract description 6
- 239000000463 material Substances 0.000 description 21
- 125000006850 spacer group Chemical group 0.000 description 15
- 238000005530 etching Methods 0.000 description 11
- 239000011810 insulating material Substances 0.000 description 10
- 230000007423 decrease Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、集積回路装置等の製造に用いられる多層配
線形成法に関し、特に上下の配線層を接続する技術の改
良に関するものである。
線形成法に関し、特に上下の配線層を接続する技術の改
良に関するものである。
［発明の概要］
この発明は、層間接続層を有する第１の配線層を形成し
た後第１の配線層上に居間絶縁層を介して層間接続層と
オーミック接触するように第２の配線層を形成すること
により集積度及び信頼性の向上を図ったものである。
た後第１の配線層上に居間絶縁層を介して層間接続層と
オーミック接触するように第２の配線層を形成すること
により集積度及び信頼性の向上を図ったものである。
［従来の技術］
従来、多層配線形成法としては、第１θ図及び第１１図
に示すものが知られている。
に示すものが知られている。
第１０図の工程では、半導体基板１の表面に形成された
絶縁層２の上にＡｆＬ等の配線材を被着してバターニン
グすることにより第１の配線層３を形成する。
絶縁層２の上にＡｆＬ等の配線材を被着してバターニン
グすることにより第１の配線層３を形成する。
そして、ＣＶＤ （ケミカル・ペーパー・デポジション
）法等により基板上面に層間絶縁層４を形成した後、選
択エツチング処理等により第１の配線層３の一部を露呈
させるような接続孔４Ａを層間絶縁層４に形成する。
）法等により基板上面に層間絶縁層４を形成した後、選
択エツチング処理等により第１の配線層３の一部を露呈
させるような接続孔４Ａを層間絶縁層４に形成する。
次に、第１１図の工程では、基板上面に適当な配線材を
被着してパターニングすることにより接続孔４Ａを介し
て第１の配線層３とオーミック接触するように第２の配
線層５を形成する。
被着してパターニングすることにより接続孔４Ａを介し
て第１の配線層３とオーミック接触するように第２の配
線層５を形成する。
［発明が解決しようとする課題］
上記した従来技術によると、第１０図の工程において接
続孔４Ａを形成する際、第１２図に示すように第１の配
線層３の端縁に対して位置合せ精度に応じた余裕ｄを与
える必要がある。このような余裕を与えないと、例えば
４Ａ′のように接続孔が形成されることがあり、絶縁層
２がエッチされて段差が大きくなるため第２の配線層５
が段切れを起こし苑り、第１の配線層３がエツチング細
りを受けたりして良好な層間接続状態が得られず、信頼
性の低下を招く。
続孔４Ａを形成する際、第１２図に示すように第１の配
線層３の端縁に対して位置合せ精度に応じた余裕ｄを与
える必要がある。このような余裕を与えないと、例えば
４Ａ′のように接続孔が形成されることがあり、絶縁層
２がエッチされて段差が大きくなるため第２の配線層５
が段切れを起こし苑り、第１の配線層３がエツチング細
りを受けたりして良好な層間接続状態が得られず、信頼
性の低下を招く。
また、接続孔４Ａのサイズを小さくすると、配線層５を
形成するためのメタルデポジションにおいてステップカ
バレージが良好とならず、第１１図に矢印４ａで示すよ
うな個所で断線が生じ易く、信頼性が低下する。従って
、所望の信頼性を確保するためには接続孔４Ａのサイズ
をある程度大きくせざるを得ず、しかも上記のような余
裕ｄをも見込む必要があるので、層間接続部としても相
当の占有面積が必要となり、集積度の低下を免れない。
形成するためのメタルデポジションにおいてステップカ
バレージが良好とならず、第１１図に矢印４ａで示すよ
うな個所で断線が生じ易く、信頼性が低下する。従って
、所望の信頼性を確保するためには接続孔４Ａのサイズ
をある程度大きくせざるを得ず、しかも上記のような余
裕ｄをも見込む必要があるので、層間接続部としても相
当の占有面積が必要となり、集積度の低下を免れない。
この発明の目的は、集積度及び信頼性の高い多層配線構
造を簡単に製作可能とすることにある。
造を簡単に製作可能とすることにある。
［課題を解決するための手段］
この発明による多層配線形成法は１表面の一部に該表面
から突出した形の層間接続層を有する第１の配線層を形
成した後、層間接続層の上面を露呈させるように第１の
配線層をおおって層間絶縁層を形成し、さらに居間絶縁
層の上に層間接続層の上面とオーミック接触するように
第２の配線層を形成することを特徴とするものである。
から突出した形の層間接続層を有する第１の配線層を形
成した後、層間接続層の上面を露呈させるように第１の
配線層をおおって層間絶縁層を形成し、さらに居間絶縁
層の上に層間接続層の上面とオーミック接触するように
第２の配線層を形成することを特徴とするものである。
このような多層配線形成法にあっては、第１の配線層を
形成した後、第１の配線層の表面上に層間接続層をその
側部に隣接して取囲むようにサイドスペーサを形成し、
しかる後層間絶縁層を上記のように形成してもよい。
形成した後、第１の配線層の表面上に層間接続層をその
側部に隣接して取囲むようにサイドスペーサを形成し、
しかる後層間絶縁層を上記のように形成してもよい。
［作 用］
この発明の多層配線形成法によれば１層間絶縁層を形成
する前に第１の配線層上に層間接続層を形成するので、
従来の接続孔形成の場合に生じたようなステップカバレ
ージの問題を回避でき、層間接続層が加工限界内でいく
らでも小さく形成できる。従って、信頼性を損うことな
く集積度を向上できる。
する前に第１の配線層上に層間接続層を形成するので、
従来の接続孔形成の場合に生じたようなステップカバレ
ージの問題を回避でき、層間接続層が加工限界内でいく
らでも小さく形成できる。従って、信頼性を損うことな
く集積度を向上できる。
また、上記したようにサイドスペーサを設けると、層間
接続層が倒れるのを防止でき、特に小サイズの層間接続
層を形成する場合に有益である。
接続層が倒れるのを防止でき、特に小サイズの層間接続
層を形成する場合に有益である。
［実施例］
第１図乃至第８図は、この発明の一実施例による多層配
線形成法を示すもので、各々の図に対応する工程（１）
〜（８）を順次に説明する。
線形成法を示すもので、各々の図に対応する工程（１）
〜（８）を順次に説明する。
（１）シリコン等からなる半導体基板ｌＯの表面に形成
されたシリコンオキサイド等からなる絶縁層１２の上に
配線材層１４Ｌ 、 １４Ｍ 、 １４Ｎを順次に重ね
て被着する。−例として、配線材層１４Ｌ及び１４Ｎは
Ａ見又はＩＱ合金とし、配線材層１４ＭはＴｉとし、ス
パッタ法を用いて被着を行なう。配線材層１４Ｍは、後
述する第２図及び第４図の工程でエツチングストッパと
して使用されるもので、配線材層１４Ｌ 、 １４Ｎに
比べて薄くてよい、また、配線材層１４Ｍの材料として
は、Ｔｉ以外にもＷ、ポリＳｉ等を用いることができ、
配線材層１４Ｌ及び１４ＭをポリＳｉの単層として形成
してもよい。
されたシリコンオキサイド等からなる絶縁層１２の上に
配線材層１４Ｌ 、 １４Ｍ 、 １４Ｎを順次に重ね
て被着する。−例として、配線材層１４Ｌ及び１４Ｎは
Ａ見又はＩＱ合金とし、配線材層１４ＭはＴｉとし、ス
パッタ法を用いて被着を行なう。配線材層１４Ｍは、後
述する第２図及び第４図の工程でエツチングストッパと
して使用されるもので、配線材層１４Ｌ 、 １４Ｎに
比べて薄くてよい、また、配線材層１４Ｍの材料として
は、Ｔｉ以外にもＷ、ポリＳｉ等を用いることができ、
配線材層１４Ｌ及び１４ＭをポリＳｉの単層として形成
してもよい。
（２）次に、所望の層間接続パターンに対応するレジス
ト層１Ｂをマスクとして配線材層１４Ｎを選択的にエッ
チすることにより配線材層１４Ｎの残存部分からなる所
望サイズの層間接続層１４ｎを形成する。この後、レジ
スト層１８を除去する。
ト層１Ｂをマスクとして配線材層１４Ｎを選択的にエッ
チすることにより配線材層１４Ｎの残存部分からなる所
望サイズの層間接続層１４ｎを形成する。この後、レジ
スト層１８を除去する。
（３）次に、配線材層１４Ｍの上に層間接続層１４ｎを
おおうように絶縁材層！８を被着する。絶縁材層１８は
、後述する第４図の工程でサイドスペーサになるべきも
ので、−例としてシリコンナイトライドをプラズマＣＶ
Ｄ法により被着することにより形成される。絶縁材層１
８の材料としては、シリコンオキサイド等・を用いるこ
ともでき、配線材層１４ＭがポリＳｉでなければポリＳ
ｉを用いることもできる。
おおうように絶縁材層！８を被着する。絶縁材層１８は
、後述する第４図の工程でサイドスペーサになるべきも
ので、−例としてシリコンナイトライドをプラズマＣＶ
Ｄ法により被着することにより形成される。絶縁材層１
８の材料としては、シリコンオキサイド等・を用いるこ
ともでき、配線材層１４ＭがポリＳｉでなければポリＳ
ｉを用いることもできる。
（４）次に、絶縁材層１８に異方性エツチング処理を施
すことにより絶縁材層１８の残存部分からなるサイドス
ペーサ１８Ａを形成する。この場合、サイドスペーサ１
８Ａは、第９図に示すように層間接続層１４ｎをその側
部に隣接して取囲むように形成され、特に層間接続層１
４ｎが小さく形成された場合にそれが倒れるのを防止す
るのに役立つものである。
すことにより絶縁材層１８の残存部分からなるサイドス
ペーサ１８Ａを形成する。この場合、サイドスペーサ１
８Ａは、第９図に示すように層間接続層１４ｎをその側
部に隣接して取囲むように形成され、特に層間接続層１
４ｎが小さく形成された場合にそれが倒れるのを防止す
るのに役立つものである。
（５）次に、所望の配線パターンに対応するレジスト層
２０で層間接続層１４ｎ、サイドスペーサ１８Ａ及び配
線材層１４Ｍの一部をマスクした状態で選択エツチング
を行なうことにより配線材層１４Ｍの残存部分１４ｍ及
び配線材層！４Ｌの残存部分１４文からなる第１の配線
層１４を形成する。この後、レジスト層２０を除去する
。
２０で層間接続層１４ｎ、サイドスペーサ１８Ａ及び配
線材層１４Ｍの一部をマスクした状態で選択エツチング
を行なうことにより配線材層１４Ｍの残存部分１４ｍ及
び配線材層！４Ｌの残存部分１４文からなる第１の配線
層１４を形成する。この後、レジスト層２０を除去する
。
選択エツチングに際し、レジスト層２０のパターンは一
例として第５図に示すように少なくともサイドスペーサ
１８Ａの外縁部にかかるように定められる。このように
すると、エツチング時に第５図の破線２０ａで示す位置
からレジスト端縁の後退（サイドエッチ）が起こっても
サイドスペーサ１８Ａがエツチングストッパとして作用
するので。
例として第５図に示すように少なくともサイドスペーサ
１８Ａの外縁部にかかるように定められる。このように
すると、エツチング時に第５図の破線２０ａで示す位置
からレジスト端縁の後退（サイドエッチ）が起こっても
サイドスペーサ１８Ａがエツチングストッパとして作用
するので。
層間接続層１４ｎへのサイドエッチの波及を防止するこ
とができる。
とができる。
（６）次に、基板上面に層間接続層１４ｎ、サイドスペ
ーサ＋８Ａ及び第１の配線層１４をおおうように絶縁材
層２２を被着する。絶縁材層２２は、後述する第７図の
工程で層間絶縁層になるべきもので。
ーサ＋８Ａ及び第１の配線層１４をおおうように絶縁材
層２２を被着する。絶縁材層２２は、後述する第７図の
工程で層間絶縁層になるべきもので。
例として５ＯＧ（スピン・オン・ガラス）を回転塗布法
で被着することにより平坦性よく形成される。別の方法
としては、ＣＶＤ法等により絶縁材層２２を被着した後
、レジストエッチバックにより平坦化してもよい。
で被着することにより平坦性よく形成される。別の方法
としては、ＣＶＤ法等により絶縁材層２２を被着した後
、レジストエッチバックにより平坦化してもよい。
（７）次に、絶縁材層２２をエッチバックすることによ
り層間接続層１４ｎの上面を露呈させるように層間絶縁
層２２Ａを形成する。この場合、サイドスペーサ１８Ａ
と絶縁材層２２とで材料を異にしておくと、サイドスペ
ーサ１８Ａの膜減りを防止することができる。
り層間接続層１４ｎの上面を露呈させるように層間絶縁
層２２Ａを形成する。この場合、サイドスペーサ１８Ａ
と絶縁材層２２とで材料を異にしておくと、サイドスペ
ーサ１８Ａの膜減りを防止することができる。
（８）この後は、周知の方法により適当な配線材を被着
してバターニングすることにより層間接続層１４ｎの上
面とオーミック接触するように第２の配線層２４を形成
する。
してバターニングすることにより層間接続層１４ｎの上
面とオーミック接触するように第２の配線層２４を形成
する。
なお、上記実施例において、第１の配線層１４のための
パターニングは、層間接続層１４ｎの形成前に行なうよ
うにしてもよい。すなわち、第１図の工程において、配
線材層１４Ｌ 、 １４Ｍ 、 １４Ｎを形成した後、
所望の配線パターンに対応したレジスト層２０Ａをマス
クとして選択エツチングを行なうことにより配線材層１
４Ｌ 、 １４Ｍ 、 １４Ｎの残存部分からなる配線
用積層を形成する。そして、上記したと同様に第２図乃
至第４図の工程を実施すると、第２図の工程では層間接
続層１４ｎが形成されると共に配線用積層が第１の配線
層１４となり、第４図の工程では層間接続層１４ｎの周
囲にサイドスペーサ１８Ａが形成されると共に第６図に
示すように第１の配線層１４の側部にサイドスペーサ１
８Ｂが形成される。この後、第５図の工程を経ないで第
６図、第７図及び第８図の各工程を上記したと同様に実
施する。
パターニングは、層間接続層１４ｎの形成前に行なうよ
うにしてもよい。すなわち、第１図の工程において、配
線材層１４Ｌ 、 １４Ｍ 、 １４Ｎを形成した後、
所望の配線パターンに対応したレジスト層２０Ａをマス
クとして選択エツチングを行なうことにより配線材層１
４Ｌ 、 １４Ｍ 、 １４Ｎの残存部分からなる配線
用積層を形成する。そして、上記したと同様に第２図乃
至第４図の工程を実施すると、第２図の工程では層間接
続層１４ｎが形成されると共に配線用積層が第１の配線
層１４となり、第４図の工程では層間接続層１４ｎの周
囲にサイドスペーサ１８Ａが形成されると共に第６図に
示すように第１の配線層１４の側部にサイドスペーサ１
８Ｂが形成される。この後、第５図の工程を経ないで第
６図、第７図及び第８図の各工程を上記したと同様に実
施する。
［発明の効果１
以上のように、この発明によれば、居間絶縁層の形成前
に層間接続層を小サイズで確実に形成できるので、集植
度及び信頼性が向上する効果が得られるものである。ま
た、サイドスペーサを設けると、小サイズの層間接続層
を容易に形成でき、製造歩留りの向上が可能となる利点
もある。
に層間接続層を小サイズで確実に形成できるので、集植
度及び信頼性が向上する効果が得られるものである。ま
た、サイドスペーサを設けると、小サイズの層間接続層
を容易に形成でき、製造歩留りの向上が可能となる利点
もある。
第１図乃至第８図は、この発明の一実施例による多層配
線形成法を示す基板断面図、 第９図は、第５図のレジストパターンを示す上面図、 第１Ｏ図及び第１１図は、従来の多層配線形成法を示す
基板断面図、 第１２図は、第１θ図の接続孔パターンを示す上面図で
ある。 ｌＯ・・・半導体基板、・１２・・・絶縁層、１４Ｌ
、 １４Ｍ 。 １４Ｎ・・・配線材層、１４ｎ・・・層間接続層、１４
・・・第１配線層、１８Ａ・・・サイドスペーサ、２２
Ａ・・・層間絶縁層、２４・・・第２配線層。
線形成法を示す基板断面図、 第９図は、第５図のレジストパターンを示す上面図、 第１Ｏ図及び第１１図は、従来の多層配線形成法を示す
基板断面図、 第１２図は、第１θ図の接続孔パターンを示す上面図で
ある。 ｌＯ・・・半導体基板、・１２・・・絶縁層、１４Ｌ
、 １４Ｍ 。 １４Ｎ・・・配線材層、１４ｎ・・・層間接続層、１４
・・・第１配線層、１８Ａ・・・サイドスペーサ、２２
Ａ・・・層間絶縁層、２４・・・第２配線層。
Claims (1)
- 【特許請求の範囲】 １、（ａ）表面の一部に該表面から突出した形の層間接
続層を有する第１の配線層を形成する工程と、 （ｂ）前記層間接続層の上面を露呈させるように前記第
１の配線層をおおって層間絶縁層を形成する工程と、 （ｃ）前記層間絶縁層の上に前記層間接続層の上面とオ
ーミック接触するように第２の配線層を形成する工程と を含む多層配線形成法。 ２、（ａ）表面の一部に該表面から突出した形の層間接
続層を有する第１の配線層を形成する工程と、 （ｂ）前記第１の配線層の表面上に前記層間接続層をそ
の側部に隣接して取囲むようにサイドスペーサを形成す
る工程と、 （ｃ）前記層間絶縁層の上面を露呈させるように前記第
１の配線層をおおって層間絶縁層を形成する工程と、 （ｄ）前記層間絶縁層の上に前記層間接続層の上面とオ
ーミック接触するように第２の配線層を形成する工程と を含む多層配線形成法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63264938A JP2720480B2 (ja) | 1988-10-20 | 1988-10-20 | 多層配線形成法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63264938A JP2720480B2 (ja) | 1988-10-20 | 1988-10-20 | 多層配線形成法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02111052A true JPH02111052A (ja) | 1990-04-24 |
| JP2720480B2 JP2720480B2 (ja) | 1998-03-04 |
Family
ID=17410274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63264938A Expired - Fee Related JP2720480B2 (ja) | 1988-10-20 | 1988-10-20 | 多層配線形成法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2720480B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008277722A (ja) * | 2007-04-27 | 2008-11-13 | Nanya Sci & Technol Co Ltd | ビット線コンタクトプラグを形成する方法及びトランジスタ構造 |
| JP2009152613A (ja) * | 2007-12-20 | 2009-07-09 | Hynix Semiconductor Inc | 半導体素子の形成方法 |
| US8685627B2 (en) | 2007-12-20 | 2014-04-01 | Hynix Semiconductor Inc. | Method for manufacturing a semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61208850A (ja) * | 1985-03-13 | 1986-09-17 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH01264238A (ja) * | 1988-04-15 | 1989-10-20 | Clarion Co Ltd | 半導体装置の製造方法 |
-
1988
- 1988-10-20 JP JP63264938A patent/JP2720480B2/ja not_active Expired - Fee Related
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| JP2012216846A (ja) * | 2007-12-20 | 2012-11-08 | Sk Hynix Inc | 半導体素子の形成方法 |
| US8685627B2 (en) | 2007-12-20 | 2014-04-01 | Hynix Semiconductor Inc. | Method for manufacturing a semiconductor device |
| US9218984B2 (en) | 2007-12-20 | 2015-12-22 | SK Hynix Inc. | Method for manufacturing a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2720480B2 (ja) | 1998-03-04 |
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