JPS5912627A - トランジスタ回路 - Google Patents
トランジスタ回路Info
- Publication number
- JPS5912627A JPS5912627A JP57121581A JP12158182A JPS5912627A JP S5912627 A JPS5912627 A JP S5912627A JP 57121581 A JP57121581 A JP 57121581A JP 12158182 A JP12158182 A JP 12158182A JP S5912627 A JPS5912627 A JP S5912627A
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- JP
- Japan
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- circuit
- level
- gate
- input
- input terminal
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はＣＭＯＳ回路に関し、特に回路の占有面積を
大きくすることなく高（Ｈ）レベルの電圧の低い入力信
号（たとえばＴＴＬのＨレベル最小電圧２．ＯＶ）の場
合でもＨレベルとして受は低（Ｌ）レベル信号を出力す
ることができ、更に入力信号のレベルが中間の電圧のと
きの消費電力を低減させる回路に関する。
大きくすることなく高（Ｈ）レベルの電圧の低い入力信
号（たとえばＴＴＬのＨレベル最小電圧２．ＯＶ）の場
合でもＨレベルとして受は低（Ｌ）レベル信号を出力す
ることができ、更に入力信号のレベルが中間の電圧のと
きの消費電力を低減させる回路に関する。
従来上の種のＣＭＯ８回路においては第１図に示すよう
なＰチャンネルＭＯ８）９ンジスタ（ＰＭＯ８）とＮチ
ャンネルＭＯＳトランジスタ（ＮＭＯ８）とから成るイ
ンバーター回路が用いられてきた。
なＰチャンネルＭＯ８）９ンジスタ（ＰＭＯ８）とＮチ
ャンネルＭＯＳトランジスタ（ＮＭＯ８）とから成るイ
ンバーター回路が用いられてきた。
図面を参照して説明するとＶＤＤは電源端子で、回路に
電圧を印加する。ＧＮＤは接地端子、ＩＮは信号入力端
子、ＯＵＴはＩＮをゲート入力とするＰＭＯ８ＱＩＰお
よびＮＭＯ８ＱＩＮから成るインバーターの出力端子で
ある。この回路において入力端子をＨレベルとするとＮ
ＭＯ８ＱＩＮはＯＮ。
電圧を印加する。ＧＮＤは接地端子、ＩＮは信号入力端
子、ＯＵＴはＩＮをゲート入力とするＰＭＯ８ＱＩＰお
よびＮＭＯ８ＱＩＮから成るインバーターの出力端子で
ある。この回路において入力端子をＨレベルとするとＮ
ＭＯ８ＱＩＮはＯＮ。
ＰＭＯ８ＱｔＰはＯＦＦとな多出力端子ＯＵＴはＬレベ
ルとなる。一方入力端子をＬレベルとするとＰＭＯ８Ｑ
ＩＰはＯＮ、ＮＭＯ８ＱＩＮはＯＦＦ’とな多出力端子
ＯＵＴはＨレベルとなる。このようにしてこの回路は入
力信号の反転信号を出力する。
ルとなる。一方入力端子をＬレベルとするとＰＭＯ８Ｑ
ＩＰはＯＮ、ＮＭＯ８ＱＩＮはＯＦＦ’とな多出力端子
ＯＵＴはＨレベルとなる。このようにしてこの回路は入
力信号の反転信号を出力する。
しかしこの第１図においてはＰＭＯ８とＮＭＯ８のｇｍ
を等しくするとこの回路のしきい値電圧は電源電圧の１
／２で％ｐ、ＶＤＤに５．Ｏｖが印加されたときには、
しきい値電圧は２，５Ｖとなシ直接ＴＴＬとの接続がで
きない。しきい値電圧をＴＴＬのＨレベルの最小電圧２
．Ｏｖよシも下げるだめにはＮＭＯ８ＱＩＮノｇｍを２
ＭＯ８Ｑ１ｐノｇｍよシ大きいもの（たとえば３倍以上
）にしなければならない。その結果、回路の占める面積
が大きくなシ、また入力端子ＩＮおよび出力端子ＯＵＴ
の容量が大きくなりてしまい、信号の時間的遅れ、特に
出力の立上多時間が大きくなってしまう１．更に入力信
号が２．０■程度のときにはＮＭＯ８ＱＩＮ、ＰＭＯ８
ＱＩＰが共にＯＮとなシ大きな電流が流れる３゜本発明
は上記欠点を解決するためになされたものでその目的は
回路の占める面積を大きくすることなく回路のしきい値
電圧を下げ、直接ＴＴＬと接続することを可能にし、回
路の高速化をはかると共に入力信号が中間的電位にある
ときの回路の消費電力を低減させ得る回路を提供するも
のである。
を等しくするとこの回路のしきい値電圧は電源電圧の１
／２で％ｐ、ＶＤＤに５．Ｏｖが印加されたときには、
しきい値電圧は２，５Ｖとなシ直接ＴＴＬとの接続がで
きない。しきい値電圧をＴＴＬのＨレベルの最小電圧２
．Ｏｖよシも下げるだめにはＮＭＯ８ＱＩＮノｇｍを２
ＭＯ８Ｑ１ｐノｇｍよシ大きいもの（たとえば３倍以上
）にしなければならない。その結果、回路の占める面積
が大きくなシ、また入力端子ＩＮおよび出力端子ＯＵＴ
の容量が大きくなりてしまい、信号の時間的遅れ、特に
出力の立上多時間が大きくなってしまう１．更に入力信
号が２．０■程度のときにはＮＭＯ８ＱＩＮ、ＰＭＯ８
ＱＩＰが共にＯＮとなシ大きな電流が流れる３゜本発明
は上記欠点を解決するためになされたものでその目的は
回路の占める面積を大きくすることなく回路のしきい値
電圧を下げ、直接ＴＴＬと接続することを可能にし、回
路の高速化をはかると共に入力信号が中間的電位にある
ときの回路の消費電力を低減させ得る回路を提供するも
のである。
本発明によれば、２ＭＯ８とＮＭＯ８の各ゲートに共通
の入力信号を与え、各ドレインを共通接続して出力端子
とするＣＭＯＳインバーター回路において入力端子と上
記ＰＭＯ８またはＮＭＯ８のゲートの少なくとも一方と
の間にレベルシフト回路を挿入したことを特徴とするＣ
ＭＯ８回路′が得られる。
の入力信号を与え、各ドレインを共通接続して出力端子
とするＣＭＯＳインバーター回路において入力端子と上
記ＰＭＯ８またはＮＭＯ８のゲートの少なくとも一方と
の間にレベルシフト回路を挿入したことを特徴とするＣ
ＭＯ８回路′が得られる。
以下本発明の実施例の図面を参照して動作を説明する。
第２図は本発明の一実施例を示す回路である。
ＶＤＤは電源端子でＧＮＤは接地端子、ＩＮは入力端子
、ＱＵＴは出力端子、Ｑ８２Ｐは２ＭＯ８で抵抗Ｒ２と
共にレベルシフト回路を構成する。図において入力端子
ＩＮの信号はインバーターを構成するＮＭＯ８Ｑ２Ｎの
ゲートに加えられると共にＱＳ２ＰとＲ２によるレベル
シフト回路を介して接点２１から同じくインバーターを
構成するＰＭＯ８Ｑ２Ｆのゲートに加えられる。）ＮＭ
Ｏ８と２ＭＯ８の■７をそれぞれ＋１．０■と−１，Ｏ
Ｖ、レベルシフト回路のシフト量を３．２■とすると第
２図の回路にＴＴＬレベルの信号を加えた場合のＱ、２
ＮとＱ２Ｐ第 １ 表 即ち入力がＬレベルの時はＮＭＯ８Ｑ２ＮはＯＦＦで２
ＭＯ８Ｑ２Ｐのケート＼ソース間電圧ＶａＳとＶＴとの
差は一１■であシ、入力がＨレベルの時はＰＭＯ８Ｑ２
ＰはＯＦ’Ｉｉ”−ｃＮＭＯ８Ｑ２ＰのＶＧＳとＶＴと
の差は１■となる。これはＴ ’Ｉ’ Ｌレベルの人力
のＨレベル、Ｌレベルのどちらの状態でもＮＭＯ８また
は２ＭＯ８の一方がＯＦＦになってＶＤＤからＧＮＤへ
の直流経路がなく、まだＶｃｓ−ＶＴの絶対値もほぼ尋
しくできるので２ＭＯ８とＮＭＯ８のｇｍを同じ程度に
することによって回路の占有面積の増大を避けることが
でき、また出力の立上少時間と立下少時間をほぼ等しく
することができる。
、ＱＵＴは出力端子、Ｑ８２Ｐは２ＭＯ８で抵抗Ｒ２と
共にレベルシフト回路を構成する。図において入力端子
ＩＮの信号はインバーターを構成するＮＭＯ８Ｑ２Ｎの
ゲートに加えられると共にＱＳ２ＰとＲ２によるレベル
シフト回路を介して接点２１から同じくインバーターを
構成するＰＭＯ８Ｑ２Ｆのゲートに加えられる。）ＮＭ
Ｏ８と２ＭＯ８の■７をそれぞれ＋１．０■と−１，Ｏ
Ｖ、レベルシフト回路のシフト量を３．２■とすると第
２図の回路にＴＴＬレベルの信号を加えた場合のＱ、２
ＮとＱ２Ｐ第 １ 表 即ち入力がＬレベルの時はＮＭＯ８Ｑ２ＮはＯＦＦで２
ＭＯ８Ｑ２Ｐのケート＼ソース間電圧ＶａＳとＶＴとの
差は一１■であシ、入力がＨレベルの時はＰＭＯ８Ｑ２
ＰはＯＦ’Ｉｉ”−ｃＮＭＯ８Ｑ２ＰのＶＧＳとＶＴと
の差は１■となる。これはＴ ’Ｉ’ Ｌレベルの人力
のＨレベル、Ｌレベルのどちらの状態でもＮＭＯ８また
は２ＭＯ８の一方がＯＦＦになってＶＤＤからＧＮＤへ
の直流経路がなく、まだＶｃｓ−ＶＴの絶対値もほぼ尋
しくできるので２ＭＯ８とＮＭＯ８のｇｍを同じ程度に
することによって回路の占有面積の増大を避けることが
でき、また出力の立上少時間と立下少時間をほぼ等しく
することができる。
第３図は本発明の第２の実施例の回路でレベルシフト用
の２ＭＯ８ＱＳ３Ｐと定電流源として働く２ＭＯ８ＱＣ
３Ｐとによってレベルシフト回路を構成したものである
。図において入力端子ＩＮの電圧はＮＭＯ８Ｑ３Ｎに直
接加えられると共にＱ８３Ｐによってレベルシフトされ
接点３１から２ＭＯ８Ｑ３Ｐに加えられ、Ｑ３ＮとＱ３
Ｐから成るインバーターは第２図の回路と同様の動作を
する。
の２ＭＯ８ＱＳ３Ｐと定電流源として働く２ＭＯ８ＱＣ
３Ｐとによってレベルシフト回路を構成したものである
。図において入力端子ＩＮの電圧はＮＭＯ８Ｑ３Ｎに直
接加えられると共にＱ８３Ｐによってレベルシフトされ
接点３１から２ＭＯ８Ｑ３Ｐに加えられ、Ｑ３ＮとＱ３
Ｐから成るインバーターは第２図の回路と同様の動作を
する。
第４図は本発明の第３の実施例の回路で、ＮＭＯ８ＱＳ
４Ｎと抵抗Ｒ４とによってレベルシフト回路を構成した
ものである１）図において抵抗Ｒ４は第３図の例と同様
に定電流源として働（２ＭＯ８に置き換えることができ
る。
４Ｎと抵抗Ｒ４とによってレベルシフト回路を構成した
ものである１）図において抵抗Ｒ４は第３図の例と同様
に定電流源として働（２ＭＯ８に置き換えることができ
る。
本発明は以上説明したように入力端子と２ＭＯ８または
ＮＭＯＳの少なくとも一方との間にレベルシフト回路を
挿入することによって入力信号のレベルが片寄っていた
シ、振幅が十分でない場合でも接続が容易で、また消費
電力も少なく動作速度の速い回路を得ることができる。
ＮＭＯＳの少なくとも一方との間にレベルシフト回路を
挿入することによって入力信号のレベルが片寄っていた
シ、振幅が十分でない場合でも接続が容易で、また消費
電力も少なく動作速度の速い回路を得ることができる。
以上の説明においては入力信号がＧＮＤ側に片寄った場
合について、入力端子と２ＭＯ８のゲートとの間にレベ
ルシフト回路を挿入した例を用いたが、逆に入力信号が
ＶＤＤ側に片寄った場合には入力端子とＮＭＯ８のゲー
トとの間にレベルシフト回路を挿入することによって同
様の効果が得られる。また入力信号がＧＮＤとＶＤＤの
中間にあるときはＮＭＯ８側とＰＭＯ８側の両方にレベ
ルシフト回路を挿入することによって同様の効果′が得
られる。
合について、入力端子と２ＭＯ８のゲートとの間にレベ
ルシフト回路を挿入した例を用いたが、逆に入力信号が
ＶＤＤ側に片寄った場合には入力端子とＮＭＯ８のゲー
トとの間にレベルシフト回路を挿入することによって同
様の効果が得られる。また入力信号がＧＮＤとＶＤＤの
中間にあるときはＮＭＯ８側とＰＭＯ８側の両方にレベ
ルシフト回路を挿入することによって同様の効果′が得
られる。
第１図は従来のＣＭＯＳインバーター回路、第２図〜第
４図は本発明の実施例の回路図、第１表は第２図の回路
の動作を示すために回路内の状態を示したものである。 ＱＩＰＩＱ２Ｐ・・・・・・ＰＭＯ８＋ Ｑ＋Ｎ、Ｑ２
Ｎ・・・・・・ＮＭＯ８，。 牟看図 菓２目 第３ 図 梁４図 手続補正書（方式） 昭和５７゛ル１゛２− 日 特許庁長官 殿 １、事件の表示 昭和５７年 特許 願第１２１５
８１号２、発明の名称 トランジスタ回路３、補正
をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住友三田
ビル６、補正の対象 明細書の図面の簡単な説明の欄 ７、補正の内容 明細書第７頁１１行目の「第１表は」から第１３行目の
「示したものである。」までを削除する。
４図は本発明の実施例の回路図、第１表は第２図の回路
の動作を示すために回路内の状態を示したものである。 ＱＩＰＩＱ２Ｐ・・・・・・ＰＭＯ８＋ Ｑ＋Ｎ、Ｑ２
Ｎ・・・・・・ＮＭＯ８，。 牟看図 菓２目 第３ 図 梁４図 手続補正書（方式） 昭和５７゛ル１゛２− 日 特許庁長官 殿 １、事件の表示 昭和５７年 特許 願第１２１５
８１号２、発明の名称 トランジスタ回路３、補正
をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住友三田
ビル６、補正の対象 明細書の図面の簡単な説明の欄 ７、補正の内容 明細書第７頁１１行目の「第１表は」から第１３行目の
「示したものである。」までを削除する。
Claims (1)
- ＰチャンネルＭＯ８）ランジスタとＮチャンネルＭＯ８
）ランジスタの各ゲートに共通の入力信号を与え各ドレ
インを共通接続して出力端子とするＣＭＯＳインバータ
ー回路において、入力端子と上記Ｐチャンネル又はＮチ
ャンネルＭＯ８）７ンジスタのゲートの少なくとも一方
との間にレベルシフト回路を挿入したことを特徴とする
トランジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121581A JPS5912627A (ja) | 1982-07-13 | 1982-07-13 | トランジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121581A JPS5912627A (ja) | 1982-07-13 | 1982-07-13 | トランジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5912627A true JPS5912627A (ja) | 1984-01-23 |
Family
ID=14814780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57121581A Pending JPS5912627A (ja) | 1982-07-13 | 1982-07-13 | トランジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5912627A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61202523A (ja) * | 1985-03-06 | 1986-09-08 | Fujitsu Ltd | 半導体集積回路 |
| KR100420455B1 (ko) * | 2000-02-24 | 2004-03-02 | 히다치디바이스 엔지니어링가부시키가이샤 | 레벨 변환 회로 및 이를 사용한 액정 표시 장치 |
| JP2006140928A (ja) * | 2004-11-15 | 2006-06-01 | Toshiba Corp | 半導体装置 |
-
1982
- 1982-07-13 JP JP57121581A patent/JPS5912627A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61202523A (ja) * | 1985-03-06 | 1986-09-08 | Fujitsu Ltd | 半導体集積回路 |
| KR100420455B1 (ko) * | 2000-02-24 | 2004-03-02 | 히다치디바이스 엔지니어링가부시키가이샤 | 레벨 변환 회로 및 이를 사용한 액정 표시 장치 |
| JP2006140928A (ja) * | 2004-11-15 | 2006-06-01 | Toshiba Corp | 半導体装置 |
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