JPS62194729A - デジタル・スイツチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、相補型金属酸化物半導体（ＣＭＯ５）に結合
されたトランジスタスイッチから成る集積回路に関し、
特に電流切換ＣＭＯＳスイッチング回路に関する。

〔従来技術とその問題点〕 エミッタ結合型論理（Ｅ　ＣＬ）スイッチング回路は、
極めて高速のスイッチングを要する用途に多年にわたっ
て利用されてきた。ＥＣＬスイッチング回路においては
、２つのバイポーラ型トランジスタが基礎スイッチを形
成する。これらのトランジスタのエミッタは互いに接続
されるとともに更に電流源に接続される。これらのトラ
ンジスタのコレクタは負荷抵抗を介して電圧源に接続さ
れる。これらのトランジスタのベースは差動入力信号に
よって制御さ杵る（あるいは、一方のトランジスタのベ
ースは単一人力信号によって制御され、他方のトランジ
スタのベースは基準電圧により制御される）。信号出力
は、負荷抵抗とトランジスタのコレクタとの間の接続点
から取り出される。

通常の抵抗−トランジスタ論理スイッチング回路やトラ
ンジスタートランジスタ論理スイッチング回路などの非
ＥＣＬスイッチング回路においては、スイッチングトラ
ンジスタは１つのオン状態（すなわち導通状態）と、１
つのオフ状態（すなわち不導通状態）との間を切替る。

単一人力信号がスイッチトランジスタをオフ状態からオ
ン状態へ切替えるとき、トランジスタの寄生静電容量が
充電されなければならないので、トランジスタの切替に
は比較的に長い時間がかかる。ＥＣＬ回路では、スイッ
チを構成する双方のトランジスタがバイアスされていて
常にオン状態なので、このターンオフ時間が短縮される
。ＢＣＬでは、論理人力信号の電圧レベルが変化すると
論理出力信号が変化するが、その出力信号は常に非ゼロ
電圧レベルにとどまる。スイッチを形成しているトラン
ジスタは決してオフにはならないので、寄生静電容量は
常に充電されており、それ故に該スイッチは非常に速く
論理動作をなすことができる。

ＥＣＬ回路にはバイポーラ型トランジスタ技術が応用さ
れるが、この技術は、多くのデジタル集積回路に用いら
れている金属酸化物半４体（ＭＯＳ）に比べて、実施す
るのに高い費用を要する。また、ＥＣＬ回路を動作させ
るには大量の電力を要する。しかし、近時、電流切替論
理の形でＭＯＳアナログからＥＣＬ論理への発展がなさ
れたが、このＥＣＬ論理では、１対のＭＯＳ）ランジス
タのソース端子が互いに接続されて接続点を形成するが
、これは更に電流源に接続される。

デジタル入力信号はＭＯＳトランジスタのゲート端子に
印加され、ドレーン端子は電圧源に接続ささる。出力信
号は出力端子（これはドレーン端子である場合もある）
における電圧レベルの変化ではなく、出力信号は出力端
子に向かう電流の変化として取り出される；トランジス
タは、夫々のＩ・ランジスタのゲート端子における信号
の状態に依存して、電流を一方又は他方の出力端子に向
ける。

近時、専らＰチャネル型トランジスタ又はＮチャネル型
トランジスタを用いる通常のＭＯ３回路のそれより電力
消費を減らす１つの方法として０ＭＯ３技術が一般化し
た。０ＭＯ３技術においては、トランジスタは一般に対
を成して用いられる。対を成す両トランジスタの一方は
Ｐチャネルを、他方はＮチャネルを有し、これら２つの
トランジスタは電圧源とグランドとの間に直列に接続さ
れ、出力はそれらの間の接続点から取り出される。両ト
ランジスタが共に同一の論理信号によって駆動される場
合には、一方がオンで他方はオフである。グランドに接
続されたトランジスタがオンならば、出力信号の電圧レ
ベルはグランドに近く、電圧源に接続されたトランジス
タがオンである場合には出力信号の電圧レベルは電圧源
のそれに近い。

ＣＭ　ＯＳ技術はチップ上により広いスペースを必要と
するけれども、この技術は他の技術に比して回路の電力
消費を大幅に低減するものである。

各トランジスタ対の一方のトランジスタのみが、オンで
ある（すなわち両方のトランジスタが同時にオンになる
ことはない）ので、これらのトランジスタがスイッチン
グする時を除いて、電流は殆ど流れない。従って電力は
主としてトランジスタがオン状態とオフ状態との間をス
イッチングする（すなわち切替る）時にのみ消費される
。

明らかなように、代表的なＣＭＯ３回路は電圧に敏感で
ある、すなわち論理レベルは出力接続点における電圧に
よって定められる。しかし、トランジスタをオン・オフ
させるためには、トランジスタ対の両方のトランジスタ
に存する内部寄生静電容量に電流を流入させたり流出さ
せたりしなければならないので、スイッチング動作に要
する時間が長くなる。従って、通常のＣＭＯＳスイッチ
はＥＣＬよりずっと低速である。

〔発明の要約〕

本発明は、論理入力信号に応じて出力電圧を急速に切替
る祈らしいＣＭＯ３型電流明電流切替回路する。この回
路は１対のＰチャネル・スイッチングトランジスタを備
えており、そのソース端子は互いに接続されて接続点を
形成し、この接続点に電流源が接続されており、ドレー
ン端子は出力端子を構成している。一実施例においては
、該電流源は、該スイッチングトランジスタのソース端
子から成る接続点と電圧源との間に直列に接続された１
対のＰチャネルトランジスタから成っている。該電流源
を形成するトランジスタは、選択されたバイアス電圧に
より制御されて、一定の電流レベルを該接続点に与える
。

該スイッチングトランジスタのゲートは１対のＮチャネ
ル・バッファにより制御され、一方、このバッファは差
動入力信号によって制御される。

該バッファは、該差動人力信号の１つによって各々制御
される１対のトランジスタを包含し、該スイッチングト
ランジスタに差動制御信号を与える。

各バッファは更に、該バッファを形成するトランジスタ
の間の差違や該差動入力信号の該バッファへの到着時間
の差違に起因する該制御信号のスキューに拘らず該スイ
ッチングトランジスタがスイッチング動作をしている時
に該スイッチングトランジスタの双方が同時にオフ状態
にならないことを確実にするために、該制御信号の電圧
変動を低減させる負荷トランジスタを含んでいる。従っ
て該バッファは一定の電流が常に該電圧源と該出力端子
との間を流れることを確実にするものである。

〔実施例〕

次に、本発明の一実施例である回路を示した添付図面を
参照して、本発明を更に詳しく説明する。

スイッチング回路１０は、接続点１４に接続されたソー
ス端子を各々有する１対のＰＭＯ３（Ｐチャネル）スイ
ッチングトランジスタ１２．１３を含んでいる。正電圧
源ＶＤＤと接続点１４との間に１対のＰＭＯＳトランジ
スタ１５．１６が直列に接続されている。トランジスタ
１５．１６は、選択されたバイアス電圧Ｂ□、Ｂ１）２
により制御され、一定の電流を接続点１４に供給する。

１対のバ・ソファ回路２０．２１がトランジスタ１２．
１３のゲート端子に各々接続されており、これらバッフ
ァ回路は差動入力信号＋ＩＮ、−１Ｎによって各々制御
される。各バッファ回路は、ＶＤＤ電圧源とグランドと
の間に直列に接続された３つのＮＭＯ３（Ｎチャネル）
トランジスタから成っている。バッファ回路２０は、ド
レン端子がドレン電圧源に接続されたプルアップ・トラ
ンジスタ２２と、ソース端子がグランドに接続されたプ
ルダウン・トランジスタ２３と、ドレン端子がプルアッ
プ・トランジスタ、２２のソース端子に接続されソース
端子がプルダウン・トランジスタ２３のドレン端子に接
続された負荷トランジスタ２４とを含む。プルアップ・
トランジスタ２２のゲート端子は＝ＩＮ入力信号によっ
て制御され、プルダウン・トランジスタ２３のゲート端
子は＋ＩＮ人力信号によって制御される。負荷トランジ
スタのゲート端子はそのドレン端子に接続されている。

バッファの出力信号、すなわちＣＴＲＬ十信号戻信号ル
ダウン・トランジスタのソース端子から取り出されてト
ランジスタ１２のゲート端子に接続されている。

バッファ２１は、トランジスタ２２．２３．２４と同様
に接続された３つのトランジスタ２５．２６．２７から
成っているが、プルアップ・トランジスタ２５が＋ＩＮ
入力信号を受信するように接続され、かつ、この信号に
より制御され、プルダウン・トランジスタ２６が−ＩＮ
信号を受信するように接続され、かつ、この信号により
制御される点において相違する。トランジスタ１３を制
御するＣ　Ｔ　ＲＬ−バッファ出力信号はプルダウン・
トランジスタ２６のドレン端子から取り出される。

ＣＴＲＬ十及びＣＴＲＬ−信号はスイッチング・トラン
ジスタ１２．１３を下記の如くに制御する。バッファ２
０からのＣＴＲＬ十信号戻信号圧レベルであるとき（こ
れは−ＩＮ信号が高電圧レベルで＋ＩＮ信号が低電圧レ
ベルであるときである。）には、バッファ２１からのＣ
ＴＲＬ−信号は低電圧レベルである。この場合には、ト
ランジスタ１２はオフであり、トランジスタ１３はオン
である。１−ランジスタ１３がオンであるので、接続点
１４から該トランジスタを介して出力端子＋ＯＵＴに電
流が流れる。トランジスタ１２はオフであるので、この
トランジスタを介して出力端子−０ＵＴに流れる電流は
存在しない。

一方、バッファ２０からのＣＴＲＬ十制御信号が低電圧
レベルであるとき（これは＋ＩＮ信号が高電圧レベルで
−ＩＮ信号が低電圧レベルであるである。）には、バッ
ファ２１からのＣＴＲＬ−信号は高電圧レベルとなる。

この場合には、トランジスタ１２はオンでトランジスタ
１３はオフである。

従って、接続点１４からトランジスタ１２を介して一０
ＵＴ出力端子に電流が流れるが、トランジスタ１３を介
して＋ＯＵＴ出力端子に流れる電流は存在しない。特に
トランジスタ１２．１３がオン状態及びオフ状態間を移
行するスイッチングの段階にある時、スイッチング・ト
ランジスタ１２．１３が同時にオフにはならないことを
確実にする範囲内で上記バッファは制御信号ＣＴＲＬ＋
、ＣＴＲＬ−を与えてスイッチング・トランジスタ１２
．１３を制御する。これが起るのは、例えば、２つのバ
ッファ間の製造差異に起因してＣＴＲＬ＋又はＣＴＲＬ
−信号が歪んでいる場合である。制御信号が歪んでいる
と、制御信号はトランジスタ１２．１３のゲート端子と
全く同時に変化しない。

電圧変化の小さいＣＴＲＬ十及びＣＴＲＬ−信号を与え
ることにより特に両信号の高電圧レベルを低くすること
により、バッファはトランジスタ１２．１３が同時にオ
フにならないことを確実にする。負荷トランジスタ２４
．２７は抵抗器として作用してＣＴＲＬ十及びＣＴＲＬ
−信号の高電圧レベルを低減する。ＣＴＲＬ十及びＣＴ
ＲＬ−信号の高電圧レベルはほぼ■ＤＤレベルであり、
２つのトランジスタ（すなわちＣＴＲＬ十信号戻信号て
はトランジスタ２２．２４、ＣＴＲＬ−信号については
トランジスタ２５．２７）のスレショルド電圧より低い
。

回路１０は次のように作動する。＋ＩＮ信号が高電圧レ
ベルであるとき−ＩＮ信号はグランド電圧レベルである
。従って、トランジスタ２３．２５は共にオンであり、
トランジスタ２２．２６は共にオフである。トランジス
タ２３はオンなので、ＣＴＲＬ十制御信号は低電圧レベ
ル（本質的にグランド電圧レベル）である。また、トラ
ンジスタ１２はオンであり、接続点１４から−ＯＵＴ出
力端子を介して電流を流通させる。

一方、ＣＴＲＬ−制御信号は高電圧レベルである。Ｃ’
ＴＲＬ−信号の電圧レベルは、ＶＤＤドレン電力源から
トランジスタ２５．２７のスレショルド電圧を滅じたレ
ベルである。ｖａｎ電圧源が名目上＋５ボルトである成
る代表的０Ｍ０３回路においては、ＣＴＲＬ−信号の電
圧レベルは２．５ボルトとなる。トランジスタ１２が導
通していてトランジスタ１５．１６間に電圧降下が生じ
ていると、接続点１４の電圧レベルはゼロより高いが５
ボルトよりは幾分低く、従ってＣＴＲＬ−信号の電圧レ
ベルは高々２．５ボルトではあるが、トランジスタ１３
をカットオフするには充分であり、従って＋ＯＵＴ出力
端子を通る電流は存在しない。

＋ＩＮ入力信号が５ボルトレベルからゼロ（グランド）
レベルへ変化するとともに−ＩＮ入力信号がグランドレ
ベルから５ボルトレベルへ変化するとき、各バッファを
構成するトランジスタの状態が変化する。具体的に述べ
ると、トランジスタ２２．２６はオンとなり、トランジ
スタ２３．２５はオフとなる。トランジスタ２２がオン
になるので、トランジスタ２４もオン状態に移行し始め
、ＣＴＲＬ十信号右信号レベルが上がり始め、この電圧
レベルの上昇によりトランジスタ１２がオフに移行し始
める。

トランジスタ１２がオフに移行し始めるとき、接続点１
４の電圧レベルも上がり始める。同時に、ＣＴＲＬ−信
号の電圧レベルが減少してトランジスタ１３をオンにし
、接続点１４の電圧レベルを降下させて＋ＯＵＴ出力端
子への電流通路を提供する。しかし、信号が歪んでいる
ためにＣＴＲＬ十信号右信号レベルがＣＴＲＬ−信号の
降下より前に上昇した場合には、接続点１４の電圧レベ
ルは、部分的にオフに転じたトランジスタ１２により上
昇させられる。この場合には１．トランジスタ１３も部
分的にオンに転じ、両トランジスタは接続点１４からの
電流通路を提供する。

ＣＴＲＬ十信号右信号ＲＬ−信号も、たとえこれらの信
号が両方とも高レベルである場合にも、各トランジスタ
１２．１３をオフに転じさせることができないように高
電圧レベルを選択するべきことは当業者には明白である
。その場合には、スイッチング回路１０を通って電流が
連続的に流れ、従って該回路のスイッチング時間は極め
て速くなる。

また、トランジスタ１３が当初オンでトランジスタ１２
が当初オフであり、＋ＩＮ及び−ＩＮ信号がこれらの状
態を変化させる時にも同様の動作が生じることもまた当
業者には明白である。従って、ＣＴＲＬ十及びＣＴＲＬ
−制御信号の電圧レベルを制限することにより、トラン
ジスタ１２．１３が同時にオフにならないことを保証す
るバッファが存在するので、接続点１４を通って常に電
流が流れることになる。そのため、スイッチング回路ｌ
Ｏは極めて高速のスイッチング時間を有することになる
が、その理由は、トランジスタ内に存在する寄生静電容
量が該トランジスタの導通開始以前に充電される必要が
ないからである。

以上の記述は本発明の特定の実施例に限定されている。

しかし、本発明の利点の一部又は全部を達成しつつ様々
な回路を用いて本発明を実施し得ることは明らかである
。

【図面の簡単な説明】

図は本発明により構成された回路の概略図である。 図中符号 １０・・・スイッチング回路（デジタル・スイッチ回路
）、１２．１３・・・ＰＭＯＳスイッチング・トランジ
スタ、１４・・・　（電流入力）接続点、１５．１６・
・・ＰＭＯ３）ランジスタ、２０．２１・・・バッファ
回路、２２．２５・・・プルアップ・トランジスタ、２
３．２６・・・プルダウン・トランジスタ、２４．２７
・・・負荷トランジスタ、ＣＴＲＬ　＋、ＣＴＲＬ−・
・・制御信号、＋ＩＮ、ＩＮ・・・入力信号。 図面の浄書（内容に変更なし） 第１図 手続補正書（方式） ％式％） １、事件の表示　　　昭和６１年特許願第２７８４９４
号２、発明の名称　　　　　デジタル・スイッチ回路３
、補正をする者 事件との関係　　出願人 ４、代理人

Claims (3)

【特許請求の範囲】
1. （１）差動入力信号を受信し、該信号に応じて出力信号
   を送出するデジタル・スイッチ回路において、 Ａ、電流入力接続点手段に接続されたドレン端子と、そ
   れぞれの出力端子に接続されたソース端子と、それぞれ
   の制御信号によって制御されるように接続されたゲート
   端子とをそれぞれ含む２つのＭＯＳトランジスタから成
   る電流切替スイッチ手段と、 Ｂ、前記電流入力接続点手段に接続されて前記電流入力
   接続点手段に一定の電流を供給する電流手段と、 Ｃ、それぞれ該差動入力信号を受信し前記トランジスタ
   の１つに接続された１対のバッファ手段とから成ってお
   り、前記バッファ手段の各々は前記制御信号の１つを発
   生し、各バッファ手段は、それぞれの制御信号の電圧レ
   ベルを抑制することによって、該入力信号がスイッチン
   グ信号レベルである時に該電流切替スイッチ手段を構成
   する前記トランジスタの双方が同時にはオフにならない
   ことを確実にするための手段を含むことを特徴とするデ
   ジタル・スイッチ回路。
2. （２）前記バッファ手段の各々は、正電力源に接続され
   たドレン端子を有するプルアップ・トランジスタ手段と
   、グランドに接続されたソース端子を有するプルダウン
   ・トランジスタ手段と、該プルアップ・トランジスタ手
   段のソース端子と該プルダウン・トランジスタ手段のド
   レン端子との間に接続された抵抗手段とを含んでおり、
   それぞれの該制御信号は前記プルダウン・トランジスタ
   手段手段のドレン端子から取出され、該入力信号の各々
   は一方の前記バッファ手段の該プルアップ・トランジス
   タ手段のゲートと他方の前記バッファ手段の該プルダウ
   ン・トランジスタ手段のゲートとを制御し、該抵抗手段
   は、該入力信号がスイッチング信号レベルである時に該
   ＭＯＳトランジスタのゲート−ドレン電圧レベルが該Ｍ
   ＯＳトランジスタの双方をオフに転じさせることのない
   ように、それぞれの該制御信号の正レベルを低減させる
   ことを特徴とする特許請求の範囲第（１）項記載のデジ
   タル・スイッチ回路。
3. （３）前記バッファ手段の各々において、該抵抗手段は
   そのゲート端子がそのドレン端子に接続されたトランジ
   スタから成っており、該トランジスタのドレン端子はそ
   れぞれの該バッファのプルアップ・トランジスタ手段の
   ソース端子に接続され、該トランジスタのソース端子は
   それぞれの該バッファのプルダウン・トランジスタ手段
   のドレン端子に接続されていることを特徴とする特許請
   求の範囲第（２）項記載のスイッチ回路。