JPS58213444A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS58213444A JPS58213444A JP9640182A JP9640182A JPS58213444A JP S58213444 A JPS58213444 A JP S58213444A JP 9640182 A JP9640182 A JP 9640182A JP 9640182 A JP9640182 A JP 9640182A JP S58213444 A JPS58213444 A JP S58213444A
- Authority
- JP
- Japan
- Prior art keywords
- film
- groove
- semiconductor
- etching
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、そのうち特に、
半導体装置の素子分離領域の形成方法に関するものであ
る。
半導体装置の素子分離領域の形成方法に関するものであ
る。
従来、半導体装置の製造における素子分離領域の形成方
法として、素子分離領域となるべき部分をエツチングし
て溝を形成した後、溝内に多結晶／リコンを埋め込み分
離領域を形成するという方法がある。その従来技術の一
例を第１図により説明する。
法として、素子分離領域となるべき部分をエツチングし
て溝を形成した後、溝内に多結晶／リコンを埋め込み分
離領域を形成するという方法がある。その従来技術の一
例を第１図により説明する。
シリコン酸化膜（Ｓｉ０２膜）２及びシリコン窒化膜（
ＳｉｓＮ４膜）３が形成されたＰ形半導体基板（Ｓｉ基
板）１上にホトリソ技術により所望の分離ハターン巾ヲ
有−ｔ−るホトレジスＩ・パターン４を形成する。この
ホトレジストパターン４をエツチングマスクにしてＳｉ
３Ｎ４膜３及び５ｉ０２膜２を工・ツチングした後、異
方性ドライエツチングによりＳｉ基板１を目標の深さだ
けエツチングして溝６を形成する。そして、チャネルス
トッパ用のポロンイオン注入を行ないイオン注入領域６
を形成する（第１図ａ）。
ＳｉｓＮ４膜）３が形成されたＰ形半導体基板（Ｓｉ基
板）１上にホトリソ技術により所望の分離ハターン巾ヲ
有−ｔ−るホトレジスＩ・パターン４を形成する。この
ホトレジストパターン４をエツチングマスクにしてＳｉ
３Ｎ４膜３及び５ｉ０２膜２を工・ツチングした後、異
方性ドライエツチングによりＳｉ基板１を目標の深さだ
けエツチングして溝６を形成する。そして、チャネルス
トッパ用のポロンイオン注入を行ないイオン注入領域６
を形成する（第１図ａ）。
次に、ホトレジストパターン４を除去し、加熱酸化法に
より溝６部に５ｉ０２膜７を形成する。そして、ＣＶＤ
法、蒸着法、スパッタ法等によりＰｏ１ｙＳｉ膜βを形
成する（第１図ｂ）。
より溝６部に５ｉ０２膜７を形成する。そして、ＣＶＤ
法、蒸着法、スパッタ法等によりＰｏ１ｙＳｉ膜βを形
成する（第１図ｂ）。
次に、ドライエツチングあるいはウェットエツチング法
等により、５ｉｓＮ４膜３上のＰｏ１ｙＳｉ膜８を除去
することによって溝５内にＰｏ１ｙＳｉ膜８′を残す（
第１図Ｃ）。
等により、５ｉｓＮ４膜３上のＰｏ１ｙＳｉ膜８を除去
することによって溝５内にＰｏ１ｙＳｉ膜８′を残す（
第１図Ｃ）。
次に、９００〜ｂ
加圧水蒸気中でＰｏ１ｙＳｉ膜８′を酸化し、ＳｉＯ２
膜９を形成する。その後、Ｓｉ ３Ｎ ａ膜３及びＳｉ
Ｏ２膜２を除去することによって、第１図ｄの如く、溝
６の大部分がＰｏ１ｙＳｉ膜８′で埋まっている構造を
有する素子分離領域を形成することができる。
膜９を形成する。その後、Ｓｉ ３Ｎ ａ膜３及びＳｉ
Ｏ２膜２を除去することによって、第１図ｄの如く、溝
６の大部分がＰｏ１ｙＳｉ膜８′で埋まっている構造を
有する素子分離領域を形成することができる。
しかし、上記方法においては、Ｓｔ、Ｎ４膜３上のＰｏ
１ｙＳｉ膜８をエツチング除去した際、溝６の領域上に
形成されたＰｏ１ｙＳｉ膜８も同じエツチングレートで
エツチングされてしまう。そのだめ、溝６内に残存する
Ｐｏ１ｙＳｉ膜８′には、凹部状のｉ差が生じ、Ａ／配
線の断線の原因になるという問題がある。さらに、溝６
のパターン巾がいろいろと異なっている半導体装置の場
合には、上記方法を使用することが困難である。なぜな
らば、比較的微細な溝で、しかも、溝巾が一定ならば５
ｉ３Ｎａ膜上と溝上のＰｏ１ｙＳｉ膜の厚さの差によっ
て溝内にＰｏ１ｙＳｉ膜を残存させることができる。し
かし、溝巾が広いとＳｉ ５Ｎ ４膜上と溝上のＰｏ１
ｙＳｉ膜の厚さが同じ程度になるため５Ｌ３Ｎ４膜３上
のＰｏ１ｙＳｉ膜８をエツチングした際、溝５内のＰｏ
１ｙＳｉ膜８も同様にエツチングされてしまうため、溝
６内にＰｏ１ｙＳｉ膜が残存しないという問題がある。
１ｙＳｉ膜８をエツチング除去した際、溝６の領域上に
形成されたＰｏ１ｙＳｉ膜８も同じエツチングレートで
エツチングされてしまう。そのだめ、溝６内に残存する
Ｐｏ１ｙＳｉ膜８′には、凹部状のｉ差が生じ、Ａ／配
線の断線の原因になるという問題がある。さらに、溝６
のパターン巾がいろいろと異なっている半導体装置の場
合には、上記方法を使用することが困難である。なぜな
らば、比較的微細な溝で、しかも、溝巾が一定ならば５
ｉ３Ｎａ膜上と溝上のＰｏ１ｙＳｉ膜の厚さの差によっ
て溝内にＰｏ１ｙＳｉ膜を残存させることができる。し
かし、溝巾が広いとＳｉ ５Ｎ ４膜上と溝上のＰｏ１
ｙＳｉ膜の厚さが同じ程度になるため５Ｌ３Ｎ４膜３上
のＰｏ１ｙＳｉ膜８をエツチングした際、溝５内のＰｏ
１ｙＳｉ膜８も同様にエツチングされてしまうため、溝
６内にＰｏ１ｙＳｉ膜が残存しないという問題がある。
そこで、本発明の目的は、多結晶シリコンあるいは無定
形シリコン等の半導体膜のパターンがエツチングマスク
を用いることなく選択的に形成できる半導体装置の製造
方法を提供することである。
形シリコン等の半導体膜のパターンがエツチングマスク
を用いることなく選択的に形成できる半導体装置の製造
方法を提供することである。
そして、本発明の他の目的は、素子分離領域となる溝内
に、溝巾に依存することなく選択的に半導体膜を残存さ
せることによって半導体基板表面とほぼ同じ高さを有す
る素子分離領域を精度良く形成できる半導体装置の製造
方法を提供することである。
に、溝巾に依存することなく選択的に半導体膜を残存さ
せることによって半導体基板表面とほぼ同じ高さを有す
る素子分離領域を精度良く形成できる半導体装置の製造
方法を提供することである。
すなわち、本発明は、拡散した領域の半導体膜のエツチ
ングレートが拡散していない領域の半導体膜のエツチン
グレートに比べて速いことをセルファライン的に用いる
ことによって、素子間分離領域となる溝内に半導体膜を
選択的に残存させ、素子間分離領域を形成することを特
徴とする半導体装置の製造方法である。
ングレートが拡散していない領域の半導体膜のエツチン
グレートに比べて速いことをセルファライン的に用いる
ことによって、素子間分離領域となる溝内に半導体膜を
選択的に残存させ、素子間分離領域を形成することを特
徴とする半導体装置の製造方法である。
以下、本発明について実施例を用いて詳細に説明する。
第２図は、Ｐｏ１ｙＳｉ膜を埋め込み素子間分離領域を
形成する本発明の第１の実施例を示す。
形成する本発明の第１の実施例を示す。
Ｐ形Ｓｉ基板１ｏ上に厚さ０．０６μｍのＳｉＯ２膜１
１、約０．１ μｍのＳｉ３Ｎ４膜１２及び約０．２．
ｃｚｍの厚さを有する不純物を含んだ堆積被膜例えばＰ
ＳＧ膜１３を形成する。そして、ホトリソ技術により分
離領域以外の領域上にホトレジストパターン１４を形成
し、溝巾ｌを例えば１．６μｍとする（第２図ａ）。
１、約０．１ μｍのＳｉ３Ｎ４膜１２及び約０．２．
ｃｚｍの厚さを有する不純物を含んだ堆積被膜例えばＰ
ＳＧ膜１３を形成する。そして、ホトリソ技術により分
離領域以外の領域上にホトレジストパターン１４を形成
し、溝巾ｌを例えば１．６μｍとする（第２図ａ）。
次に、ホトレジストパターン１４をマスクニジてスパッ
タエツチングする。例えば、０４ＦＢガスを導入し、約
０．０７ Ｔｏｒｒ、 ２００Ｗでプラスマスバッタ
エツチングを行なう。そうすると、ＰＳＧ膜１３、Ｓｉ
、５Ｎ４膜１２、ＳｉＯ２膜１１が除去される。さらに
、例えばＣＦ４ 、００ｔａ 、 ＣＦ２Ｃ７２等のガ
スを導入し、約０．０５ Ｔｏｒｒ、 ａｏｏｗでプラ
ズマスパノタエソチすることによりＳｉ基板１０の表面
から約１．６μｍの深さまでのＳｉをエツチングし、凹
部状の溝１６を形成する（第２図ｂ）。
タエツチングする。例えば、０４ＦＢガスを導入し、約
０．０７ Ｔｏｒｒ、 ２００Ｗでプラスマスバッタ
エツチングを行なう。そうすると、ＰＳＧ膜１３、Ｓｉ
、５Ｎ４膜１２、ＳｉＯ２膜１１が除去される。さらに
、例えばＣＦ４ 、００ｔａ 、 ＣＦ２Ｃ７２等のガ
スを導入し、約０．０５ Ｔｏｒｒ、 ａｏｏｗでプラ
ズマスパノタエソチすることによりＳｉ基板１０の表面
から約１．６μｍの深さまでのＳｉをエツチングし、凹
部状の溝１６を形成する（第２図ｂ）。
次に、ＨＮＯｓ 、 ＨＦの混合液で溝１５の底面およ
び側面を０．１μｍエツチングし、プラズマスパッタエ
ツチング時に生じた結晶歪、汚染領域を除去する。そし
て、６０ＫｅＶ、約３×１０１５１０ｎＳ／ｃａのボロ
ンをイオン注入し、溝１６の底部にチャネルストッパー
となるイオン注入領域１６を形成する（第２図ｇ）。
び側面を０．１μｍエツチングし、プラズマスパッタエ
ツチング時に生じた結晶歪、汚染領域を除去する。そし
て、６０ＫｅＶ、約３×１０１５１０ｎＳ／ｃａのボロ
ンをイオン注入し、溝１６の底部にチャネルストッパー
となるイオン注入領域１６を形成する（第２図ｇ）。
次に、ホトレジストパターン１４を除去し、加熱酸化法
により溝１６部に絶縁性の薄膜例えば厚さ約０．１μｍ
のＳｉＯ２膜１７を形成する。そして、ＣＶＤ法、蒸着
法、スパッタ法等により、厚さ約０．６μｍのＰｏ１ｙ
Ｓｉ膜１８を形成する（第２図ｄ）。
により溝１６部に絶縁性の薄膜例えば厚さ約０．１μｍ
のＳｉＯ２膜１７を形成する。そして、ＣＶＤ法、蒸着
法、スパッタ法等により、厚さ約０．６μｍのＰｏ１ｙ
Ｓｉ膜１８を形成する（第２図ｄ）。
次に、１０００℃、６０分の熱処理を施す。このとき、
−Ｐ Ｓ Ｇ膜１３上ノＰｏ１ｙＳｉ膜１Ｂ’はｐｓ
Ｇ膜１膜上３リンが拡散され、溝１６内のＰｏ１ｙＳｉ
膜１８は拡散されない。また、５ｉｓＮ＜膜１２が拡散
防止膜となり、８ｉ基板１ｏには拡散されない（第２図
０）。
−Ｐ Ｓ Ｇ膜１３上ノＰｏ１ｙＳｉ膜１Ｂ’はｐｓ
Ｇ膜１膜上３リンが拡散され、溝１６内のＰｏ１ｙＳｉ
膜１８は拡散されない。また、５ｉｓＮ＜膜１２が拡散
防止膜となり、８ｉ基板１ｏには拡散されない（第２図
０）。
次に、ＨＮＯ３，ＨＦ 、 ＣＨｓ（３００Ｈの混合液
でＰｏ１ｙＳｉ膜１８′をエツチング除去する。この場
合、ＰＳＧ膜１３によりリンが拡散されているＰｏ１ｙ
Ｓｉ膜１８′は、溝１６内の拡散されていないＰｏ１ｙ
Ｓｉ膜１８に比べて１０〜２０倍程度エツチングレート
が速い。したがって、溝１６内のＰｏ１ｙＳｉ膜１８を
ほとんどエツチングすることなく、ＰＳＧ膜１膜上３上
ｏ１ｙＳｉ膜１８′をエツチングすることができ、溝１
６内にＰｏ１ｙＳｉ膜１８が残存する（第２図ｆ）。
でＰｏ１ｙＳｉ膜１８′をエツチング除去する。この場
合、ＰＳＧ膜１３によりリンが拡散されているＰｏ１ｙ
Ｓｉ膜１８′は、溝１６内の拡散されていないＰｏ１ｙ
Ｓｉ膜１８に比べて１０〜２０倍程度エツチングレート
が速い。したがって、溝１６内のＰｏ１ｙＳｉ膜１８を
ほとんどエツチングすることなく、ＰＳＧ膜１膜上３上
ｏ１ｙＳｉ膜１８′をエツチングすることができ、溝１
６内にＰｏ１ｙＳｉ膜１８が残存する（第２図ｆ）。
次に、ＨＦ 、 Ｈ２Ｏの混合液あるいはＨＦ、ＮＨｄ
Ｆの混合液でＰＳＧ膜１３をエツチングする。その後、
９００〜１０００℃、 −６〜１０ ＴＣｆ／、ｉ、の
加圧水蒸気中で酸化する。この場合、Ｐｏ１ｙ Ｓｉ膜
１８を酸化すると消費されたＳｉの厚さの約２倍のＳｉ
Ｏ２厚さになる。そこで、Ｐｏ１ｙＳｉ膜１８間の距離
Ｘが０，６μｍの場合、厚さ０．６μｍのＳｉＯ２膜を
形成する。そうすると、Ｐｏ１ｙＳｉ膜１８が０．２５
ｐｍ消費され、０．２６μｍ盛り上ってＳｉＯ２膜１
９で溝が埋まる（第２図ｇ）。
Ｆの混合液でＰＳＧ膜１３をエツチングする。その後、
９００〜１０００℃、 −６〜１０ ＴＣｆ／、ｉ、の
加圧水蒸気中で酸化する。この場合、Ｐｏ１ｙ Ｓｉ膜
１８を酸化すると消費されたＳｉの厚さの約２倍のＳｉ
Ｏ２厚さになる。そこで、Ｐｏ１ｙＳｉ膜１８間の距離
Ｘが０，６μｍの場合、厚さ０．６μｍのＳｉＯ２膜を
形成する。そうすると、Ｐｏ１ｙＳｉ膜１８が０．２５
ｐｍ消費され、０．２６μｍ盛り上ってＳｉＯ２膜１
９で溝が埋まる（第２図ｇ）。
次に、Ｓｉ３Ｎ ４膜１２ 、５ｉＯｚ膜１１及ヒ５ｉ
ｏ２膜１９の表面層をエツチングすることによって、第
２図りの如（Ｓｉ基板１ｏの表面とほぼ平坦な５ｉ０２
膜１９表面を有する素子間分離領域を形成することがで
きる。
ｏ２膜１９の表面層をエツチングすることによって、第
２図りの如（Ｓｉ基板１ｏの表面とほぼ平坦な５ｉ０２
膜１９表面を有する素子間分離領域を形成することがで
きる。
以上、第２図の方法によれば、溝１６内に選択的に、し
かも、容易にＰｏ１ｙＳｉ膜１８を残存させることがで
き、はぼ完全に溝１６内をＳｉＯ２膜１９で埋めること
ができる。
かも、容易にＰｏ１ｙＳｉ膜１８を残存させることがで
き、はぼ完全に溝１６内をＳｉＯ２膜１９で埋めること
ができる。
次に、溝内の大部分をＰｏ１ｙＳｉ膜で埋める本発明の
他の実施例を第３図に従って説明する。Ｐ形Ｓ１基板２
ｏ上Ｋ ＳｉＯ２模２１．５ｊ−ｓｅａ膜２２、ＰＳＧ
膜２３を形成した後、ホトリソ技術により溝巾ｍ（例え
ば３μｍ）＋ｎ（例えば１，５μｍ）を有するホトレジ
ストパターン２４を形成する。そして、ホトレジストパ
ターン２４をマスクニジて、Ｐ Ｓ Ｇ膜２３ 、５ｉ
３Ｎａ膜２２，５ｉ０２膜２１及びＳｉ基板２０の表面
から約１．６μｍの深さまでＳｉ・をスパッタエツチン
グし、溝２６．２６を形成する。その後、ＨＮＯ３，Ｈ
Ｆの混合液で溝１６の底面及び側面をエツチングを０．
１μｍエツチングする。そして、６０ ＫｅＶ 、約’
３ Ｘ １ ｏ１３ｉｏｎｓ／ｃａのボロンをイオン注
入し、溝２５．２６の底部にチャネルストッパーとなる
イオン注入領域２７゜２８を形成する（第３図ａ）。
他の実施例を第３図に従って説明する。Ｐ形Ｓ１基板２
ｏ上Ｋ ＳｉＯ２模２１．５ｊ−ｓｅａ膜２２、ＰＳＧ
膜２３を形成した後、ホトリソ技術により溝巾ｍ（例え
ば３μｍ）＋ｎ（例えば１，５μｍ）を有するホトレジ
ストパターン２４を形成する。そして、ホトレジストパ
ターン２４をマスクニジて、Ｐ Ｓ Ｇ膜２３ 、５ｉ
３Ｎａ膜２２，５ｉ０２膜２１及びＳｉ基板２０の表面
から約１．６μｍの深さまでＳｉ・をスパッタエツチン
グし、溝２６．２６を形成する。その後、ＨＮＯ３，Ｈ
Ｆの混合液で溝１６の底面及び側面をエツチングを０．
１μｍエツチングする。そして、６０ ＫｅＶ 、約’
３ Ｘ １ ｏ１３ｉｏｎｓ／ｃａのボロンをイオン注
入し、溝２５．２６の底部にチャネルストッパーとなる
イオン注入領域２７゜２８を形成する（第３図ａ）。
次に、ホトレジストパターン２４を除去し、加熱酸化法
により溝２５．２６部に厚さ約０．１μｍノ５ｉ０２膜
２９．３０を形成する。そして、ｃｖＤ法、蒸着法、ス
パッタ法等により、溝２６．２６の深さに相当する厚さ
約１゜６μｍのＰｏ１ｙＳｉ膜３１を形成する（第３図
ｂ）。
により溝２５．２６部に厚さ約０．１μｍノ５ｉ０２膜
２９．３０を形成する。そして、ｃｖＤ法、蒸着法、ス
パッタ法等により、溝２６．２６の深さに相当する厚さ
約１゜６μｍのＰｏ１ｙＳｉ膜３１を形成する（第３図
ｂ）。
次に、１０００’Ｃ，６０分の熱処理を施す。このとき
、Ｐｏ１ｙＳｉ膜３１′はＰＳＧ膜２３によりリンが拡
散され、溝２５．２６内のＰｏ１ｙ８ｉ膜３１は拡散さ
れない（第３図ｇ）。
、Ｐｏ１ｙＳｉ膜３１′はＰＳＧ膜２３によりリンが拡
散され、溝２５．２６内のＰｏ１ｙ８ｉ膜３１は拡散さ
れない（第３図ｇ）。
次ニ、ＨＮＯｓ 、 ＨＦ 、 ＣａＨｓ Ｃｏｏｌ
ノ混合液でＰｏ１ｙＳｉ膜３１′をエツチング除去する
。この場倫ＰＳＧ膜２３によりリンが拡散されているＰ
ｏ１ｙＳｉ膜３１′は、溝２５．２６内の拡散されてい
ないＰＯ１７Ｓｉ膜３１に比べて１０〜２０倍程度エッ
チングレートが速い。したがって溝２５．２６内のＰｏ
１ｙＳｉ膜３１はほとんどエツチングすることなく、Ｐ
ｏ１ｙＳｉ膜３１′をエツチングすることができ、溝２
５．２６内にＰｏ１ｙＳｊ、膜３１が残存する（第３図
ｄ）。
ノ混合液でＰｏ１ｙＳｉ膜３１′をエツチング除去する
。この場倫ＰＳＧ膜２３によりリンが拡散されているＰ
ｏ１ｙＳｉ膜３１′は、溝２５．２６内の拡散されてい
ないＰＯ１７Ｓｉ膜３１に比べて１０〜２０倍程度エッ
チングレートが速い。したがって溝２５．２６内のＰｏ
１ｙＳｉ膜３１はほとんどエツチングすることなく、Ｐ
ｏ１ｙＳｉ膜３１′をエツチングすることができ、溝２
５．２６内にＰｏ１ｙＳｊ、膜３１が残存する（第３図
ｄ）。
次に、ＨＦ 、 Ｈ２Ｏの混合液あるいは、ＨＦ。
ＮＨ４Ｆの混合液でＰＳＧ膜２３をエツチングする。
その後、９ｏＯ〜１０ｏＯ℃、θ〜１０ＫＦ ／ ｃＡ
の加圧水蒸気中で酸化し、厚さ０．３ ｔｌ ｍの５ｉ
０２膜３２．３３を形成する（第３図ｅ）。
の加圧水蒸気中で酸化し、厚さ０．３ ｔｌ ｍの５ｉ
０２膜３２．３３を形成する（第３図ｅ）。
次に、Ｓｉ ３Ｎ ａ膜２２ 、 ＳｉＯ２膜２１及び
ＳｉＯ２膜３２の表面層をエツチングするととによって
、第３図ｆの如＜ Ｓｉ基板２０の表面とほぼ平坦なＳ
ｉＯ２膜３２．３３表面を有する素子間分離領域を形成
することができる。
ＳｉＯ２膜３２の表面層をエツチングするととによって
、第３図ｆの如＜ Ｓｉ基板２０の表面とほぼ平坦なＳ
ｉＯ２膜３２．３３表面を有する素子間分離領域を形成
することができる。
以上、第３図の方法によれば、溝ｒｊＪの異なる溝２５
．２６内に選択的に、シかも、容易にＰｏ１ｙＳｉ膜３
１を残存させることができ、溝２５．２６の大部分をＰ
ｏ ｌｙ Ｓｉ膜３１で埋めることができる。
．２６内に選択的に、シかも、容易にＰｏ１ｙＳｉ膜３
１を残存させることができ、溝２５．２６の大部分をＰ
ｏ ｌｙ Ｓｉ膜３１で埋めることができる。
、 上記第２図及び第３図においては、Ｆ３ｉ、ｓＮ
ａ膜のパターン巾とＰＳＧ膜のパターン巾を同一に形成
しているが、第４図に示す如く、５ｉ５Ｎ４膜４２のパ
ターン＋１−Ｊ ＹよりもＰＳＧ膜のパターン巾Ｚを広
く形成しても良い。すなわち、８１基板４０−」−にＳ
ｉＯ２膜４１ 、５ｉｓＮ＋膜４２．ＰＳＧ膜４３を形
成した後、ホトリソ技術によりパターン巾Ｙを有するホ
トレジストパタ、−７４４を形成する。そして、ホトレ
ジストパターン４４をマスクにし７てＰＳＧ膜４３ 、
５１３Ｎ４膜４２ 、５ｉ０２膜４１及びＳｉ基板４０
を所望の深さだけスパッタエツチングし溝４６を形成す
る。その後、ＨＦとＨ２Ｏの混合液でエツチングすれば
、ＰＳＯ膜４３のエツチングレートが速いだめ、ザイド
エソチングさＪ１パターン中が広がりＺとなる。このよ
うに、ＰＳＧ膜４３のバター／巾ＺをＳｉ、ｓＮ４膜の
パターン巾Ｙよりも広く形成しておけば、ＰＳＧ膜４３
によってＰｏ１ｙＳｉ膜へリン整拡散した際、溝４６内
に形成されているＰｏ１ｙＳｉ膜への拡散を少なくする
ことができる。
ａ膜のパターン巾とＰＳＧ膜のパターン巾を同一に形成
しているが、第４図に示す如く、５ｉ５Ｎ４膜４２のパ
ターン＋１−Ｊ ＹよりもＰＳＧ膜のパターン巾Ｚを広
く形成しても良い。すなわち、８１基板４０−」−にＳ
ｉＯ２膜４１ 、５ｉｓＮ＋膜４２．ＰＳＧ膜４３を形
成した後、ホトリソ技術によりパターン巾Ｙを有するホ
トレジストパタ、−７４４を形成する。そして、ホトレ
ジストパターン４４をマスクにし７てＰＳＧ膜４３ 、
５１３Ｎ４膜４２ 、５ｉ０２膜４１及びＳｉ基板４０
を所望の深さだけスパッタエツチングし溝４６を形成す
る。その後、ＨＦとＨ２Ｏの混合液でエツチングすれば
、ＰＳＯ膜４３のエツチングレートが速いだめ、ザイド
エソチングさＪ１パターン中が広がりＺとなる。このよ
うに、ＰＳＧ膜４３のバター／巾ＺをＳｉ、ｓＮ４膜の
パターン巾Ｙよりも広く形成しておけば、ＰＳＧ膜４３
によってＰｏ１ｙＳｉ膜へリン整拡散した際、溝４６内
に形成されているＰｏ１ｙＳｉ膜への拡散を少なくする
ことができる。
以上のように、本発明によれば、除去したい領域のＰｏ
１ｙＳｉ膜に選択的に不純物の拡散ができ、ｌ−かも、
不純物の拡散されている領域のＰｏ１ｙＳｊ、膜と不純
物の拡散きれていない領域のＰｏ１ｙＳｉ膜のエツチン
グレートの差によって選択的に不純物の拡散されている
領域をエツチング除去することができる。このことによ
り、素子間分離領域となる溝に容易にしかも、素子分離
領域のパターン巾に依存することな（Ｐｏ１ｙＳｉ膜を
残存させることができる。したがって、本発明は、素子
間分離領域のパターン巾が溝巾によって決まるため、溝
巾以上に素子間分離領域が広がることがなく、しかも、
凸部の少ない素子間分離領域が形成でき、高密度な半導
体装置の製造に大きく寄与するものである。
１ｙＳｉ膜に選択的に不純物の拡散ができ、ｌ−かも、
不純物の拡散されている領域のＰｏ１ｙＳｊ、膜と不純
物の拡散きれていない領域のＰｏ１ｙＳｉ膜のエツチン
グレートの差によって選択的に不純物の拡散されている
領域をエツチング除去することができる。このことによ
り、素子間分離領域となる溝に容易にしかも、素子分離
領域のパターン巾に依存することな（Ｐｏ１ｙＳｉ膜を
残存させることができる。したがって、本発明は、素子
間分離領域のパターン巾が溝巾によって決まるため、溝
巾以上に素子間分離領域が広がることがなく、しかも、
凸部の少ない素子間分離領域が形成でき、高密度な半導
体装置の製造に大きく寄与するものである。
第１図ａ ％ ｄは従来の素子間分離領域の製造工程図
、第２図ａ −ｈは本発明の一実施例にかかる素子間分
離領域の製造工程図、第３図ｈ −ｆは本発明の他の実
施例にかかる素子間分離領域の製造工程図、第４図は本
発明における他の製造途中における工程図である。 １０ 、２０ 、３０ 、４（）−’−，・Ｓｉ基板、
１２゜２２．４２・・・・・・Ｓｉ３Ｎ４膜、１３，２
３．４３・・・・・・ＰＳＧ膜、１８．３１・・・・・
・Ｐｏ１ｙＳｉ膜、１１，１７゜２１．２９，３０．４
１・・・・・・ＳｉＯ２膜、１５ 、２６ 。 ２６．４５・・・・・・溝、１６，２７．２８・・・・
・・不純物層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 （３’／ 第２図
、第２図ａ −ｈは本発明の一実施例にかかる素子間分
離領域の製造工程図、第３図ｈ −ｆは本発明の他の実
施例にかかる素子間分離領域の製造工程図、第４図は本
発明における他の製造途中における工程図である。 １０ 、２０ 、３０ 、４（）−’−，・Ｓｉ基板、
１２゜２２．４２・・・・・・Ｓｉ３Ｎ４膜、１３，２
３．４３・・・・・・ＰＳＧ膜、１８．３１・・・・・
・Ｐｏ１ｙＳｉ膜、１１，１７゜２１．２９，３０．４
１・・・・・・ＳｉＯ２膜、１５ 、２６ 。 ２６．４５・・・・・・溝、１６，２７．２８・・・・
・・不純物層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 （３’／ 第２図
Claims (1)
- 【特許請求の範囲】 （１１半導体基板の一主面上に拡散防止膜を形成する工
程と、前記拡散防止膜上に不純物を含む堆積被膜を形成
する工程と、所定の領域の前記堆積被膜及び前記拡散防
止膜をエツチングし、さらに前記半導体基板を所望の深
さまでエツチングし凹部を形成する工程と、前記半導体
基板上に半導体膜を形成する工程と、熱処理を施して前
記半導体膜に前記堆積被膜から不純物を拡散し、拡散領
域を形成する工程と、前記拡散領域の半導体膜を選択的
にエツチングし、前記凹部内に半導体膜を残存させる工
程とを有することを特徴とする半導体装置の製造方法。 （２）ホトレジストパターンをマスクとして凹部を形成
した後、前記凹部底面に半導体基板の導電形と同導電形
を有するイオン注入領域を形成する工程を備えているこ
とを特徴とする特許請求の範囲第１項に記載の半導体装
置の製造方法。 （３）堆積被膜にＰＳＧ膜を用いていることを特徴とす
る特許請求の範囲第１項に記載の半導体装置の製造方法
。 （４）半導体膜に多結晶シリコン膜を用いていることを
特徴とする特許請求の範囲第１項に記載の半導体装置の
製造方法。 （６）拡散領域の半導体膜の選択エツチング液として、
弗化水素酸と硝酸と酢酸の混合液を用いていることを特
徴とする特許請求の範囲第１項に記載の半導体装置の製
造方法。 （６）拡散防止膜にシリコン窒化膜を用いていることを
特徴とする特許請求の範囲第１項に記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9640182A JPS58213444A (ja) | 1982-06-04 | 1982-06-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9640182A JPS58213444A (ja) | 1982-06-04 | 1982-06-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58213444A true JPS58213444A (ja) | 1983-12-12 |
Family
ID=14163935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9640182A Pending JPS58213444A (ja) | 1982-06-04 | 1982-06-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58213444A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63299361A (ja) * | 1987-05-29 | 1988-12-06 | Sony Corp | 半導体装置の製造方法 |
| JPH01276641A (ja) * | 1988-03-24 | 1989-11-07 | Motorola Inc | 半導体デバイスの製造方法 |
| CN105514020A (zh) * | 2014-10-14 | 2016-04-20 | 中芯国际集成电路制造(上海)有限公司 | 沟槽隔离结构的制作方法及半导体器件 |
-
1982
- 1982-06-04 JP JP9640182A patent/JPS58213444A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63299361A (ja) * | 1987-05-29 | 1988-12-06 | Sony Corp | 半導体装置の製造方法 |
| JPH01276641A (ja) * | 1988-03-24 | 1989-11-07 | Motorola Inc | 半導体デバイスの製造方法 |
| CN105514020A (zh) * | 2014-10-14 | 2016-04-20 | 中芯国际集成电路制造(上海)有限公司 | 沟槽隔离结构的制作方法及半导体器件 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04346229A (ja) | 半導体装置の素子分離方法 | |
| US5371036A (en) | Locos technology with narrow silicon trench | |
| JPH03145730A (ja) | 集積回路半導体デバイスの製造方法 | |
| JPH0628282B2 (ja) | 半導体装置の製造方法 | |
| JPS58213444A (ja) | 半導体装置の製造方法 | |
| US5763316A (en) | Substrate isolation process to minimize junction leakage | |
| JP2788889B2 (ja) | 半導体装置における分離形成方法 | |
| JPH0268930A (ja) | 半導体装置の製造法 | |
| JPH0729971A (ja) | 半導体装置の製造方法 | |
| JPH04151852A (ja) | 半導体装置の製造方法 | |
| JP2586431B2 (ja) | 半導体装置の製造方法 | |
| JPH05283404A (ja) | 半導体装置の素子分離領域製造方法 | |
| EP0111097B1 (en) | Method for making semiconductor devices having a thick field dielectric and a self-aligned channel stopper | |
| JPS5965448A (ja) | 半導体装置の製造方法 | |
| JPS5965447A (ja) | 半導体装置の製造方法 | |
| US5541136A (en) | Method of forming a field oxide film in a semiconductor device | |
| JPS59101851A (ja) | 半導体装置の製造方法 | |
| JPS5965449A (ja) | 半導体装置の製造方法 | |
| JP2766000B2 (ja) | 半導体素子の製造方法 | |
| JP3042804B2 (ja) | 素子分離方法及び半導体装置 | |
| JP3000130B2 (ja) | 半導体装置の製造方法 | |
| JPH04267336A (ja) | 半導体装置の製造方法 | |
| JPH0334425A (ja) | 半導体装置の製造方法 | |
| JPS60189235A (ja) | 半導体装置の製造方法 | |
| JPH0217931B2 (ja) |