JPH0334425A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0334425A JPH0334425A JP16858789A JP16858789A JPH0334425A JP H0334425 A JPH0334425 A JP H0334425A JP 16858789 A JP16858789 A JP 16858789A JP 16858789 A JP16858789 A JP 16858789A JP H0334425 A JPH0334425 A JP H0334425A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特に、高集積
密度の半導体集積回路装置における素子間分離を行う場
合に適用して好適なものである。
密度の半導体集積回路装置における素子間分離を行う場
合に適用して好適なものである。
本発明は、半導体基板を選択的に酸化するようにした半
導体装置の製造方法において、上記半導体基板上に第１
の半導体酸化膜、多結晶半導体膜、第２の半導体酸化膜
及び耐酸化膜を順次形成する工程と、上記耐酸化膜、上
記第２の半導体酸化膜及び上記多結晶半導体膜の膜厚方
向の少なくとも一部を選択的に除去する工程と、熱処理
を行うことにより上記多結晶半導体膜の結晶粒径を０．
５〜１０μｍとする工程とを具備する。これによって
、多結晶半導体膜を除去するためのドライエツチングの
前に行へライトエツチングを過剰に行う必要がなくなる
。
導体装置の製造方法において、上記半導体基板上に第１
の半導体酸化膜、多結晶半導体膜、第２の半導体酸化膜
及び耐酸化膜を順次形成する工程と、上記耐酸化膜、上
記第２の半導体酸化膜及び上記多結晶半導体膜の膜厚方
向の少なくとも一部を選択的に除去する工程と、熱処理
を行うことにより上記多結晶半導体膜の結晶粒径を０．
５〜１０μｍとする工程とを具備する。これによって
、多結晶半導体膜を除去するためのドライエツチングの
前に行へライトエツチングを過剰に行う必要がなくなる
。
半導体集積回路装置における素子間分離領域は通常、選
択酸化法（ＬＯＣＯ３法）により形成されている。しか
し、良く知られているように、従来のＬＯＣＯ３法では
、フィールド酸化膜の端部に形成されるバーズビークの
長さが大きく、これが素子の高集積密度化を阻む要因と
なっていた。
択酸化法（ＬＯＣＯ３法）により形成されている。しか
し、良く知られているように、従来のＬＯＣＯ３法では
、フィールド酸化膜の端部に形成されるバーズビークの
長さが大きく、これが素子の高集積密度化を阻む要因と
なっていた。
そこで、このような問題を解決するために、バーズビー
ク長がより小さいフィールド酸化膜を形成することがで
きる選択酸化法が本出願人により提案されている（例え
ば、特願昭６３−２２０２０９号）。第２図Ａ〜第２図
Ｃはその方法を示し、耐酸化膜としての窒化シリコン（
５ｉ３Ｎ４）膜の下層に多結晶シリコン（Ｓｔ ）膜を
含む多層構造の酸化マスクを用いて選択酸化を行うもの
である。
ク長がより小さいフィールド酸化膜を形成することがで
きる選択酸化法が本出願人により提案されている（例え
ば、特願昭６３−２２０２０９号）。第２図Ａ〜第２図
Ｃはその方法を示し、耐酸化膜としての窒化シリコン（
５ｉ３Ｎ４）膜の下層に多結晶シリコン（Ｓｔ ）膜を
含む多層構造の酸化マスクを用いて選択酸化を行うもの
である。
この方法によれば、第２図Ａに示すように、まずＳｉ基
板１０１の表面に熱酸化法により例えば膜厚５０人程度
のＳｉ０ｇ膜（パッドＳｉｎ、膜）１０２を形成した後
、このＳｉＯ□膜１０２の全面に例えば低圧ＣＶＤ法に
より例えば膜厚４８０人程程度多結晶Ｓｉ膜１０３を形
成する。この多結晶Ｓｔ膜１０３の結晶粒１０３ａの粒
径は、成長温度にもよるが例えば５００〜１０００人程
度である。程度、この多結晶Ｓｉ膜１０３の表面に熱酸
化法により例えば膜厚８０人程度の５ｉＯｚ膜１０４を
形成した後、このＳｉｎｇ膜１０４の全面に例えば低圧
ＣＶＤ法により例えば膜厚１０００人程度程度ｔ、Ｎ。
板１０１の表面に熱酸化法により例えば膜厚５０人程度
のＳｉ０ｇ膜（パッドＳｉｎ、膜）１０２を形成した後
、このＳｉＯ□膜１０２の全面に例えば低圧ＣＶＤ法に
より例えば膜厚４８０人程程度多結晶Ｓｉ膜１０３を形
成する。この多結晶Ｓｔ膜１０３の結晶粒１０３ａの粒
径は、成長温度にもよるが例えば５００〜１０００人程
度である。程度、この多結晶Ｓｉ膜１０３の表面に熱酸
化法により例えば膜厚８０人程度の５ｉＯｚ膜１０４を
形成した後、このＳｉｎｇ膜１０４の全面に例えば低圧
ＣＶＤ法により例えば膜厚１０００人程度程度ｔ、Ｎ。
膜１０５を形成する。次に、この５ｉ３Ｎａ膜１０５の
上にリソグラフィーにより所定形状のレジストパターン
１０６を形成する。次に、このレジストパターン１０６
をマスクとしてＳｉ３Ｎｇ膜１０５、ＳｉＯ□膜１０膜
長０４結晶Ｓｔ膜１０３をこの多結晶Ｓｔ膜１０３の膜
厚方向の途中まで順次エツチングした後、レジストパタ
ーン１０６を除去する。これによって、これらのＳｉ、
Ｎ、膜１０５．５ｉＯｚ膜１０４及び多結晶Ｓｔ膜１０
３は、第２図Ｂに示すような形状にパターンニングされ
る。
上にリソグラフィーにより所定形状のレジストパターン
１０６を形成する。次に、このレジストパターン１０６
をマスクとしてＳｉ３Ｎｇ膜１０５、ＳｉＯ□膜１０膜
長０４結晶Ｓｔ膜１０３をこの多結晶Ｓｔ膜１０３の膜
厚方向の途中まで順次エツチングした後、レジストパタ
ーン１０６を除去する。これによって、これらのＳｉ、
Ｎ、膜１０５．５ｉＯｚ膜１０４及び多結晶Ｓｔ膜１０
３は、第２図Ｂに示すような形状にパターンニングされ
る。
次に、この状態で熱酸化を行う。これによって、第２図
Ｃに示すように、Ｓｉ基板１０１の表面にフィールドＳ
ｉｎ、膜１０７が選択的に形成され、素子間分離が行わ
れる。この熱酸化の際には、５ｉ３Ｎ４膜１０５の両端
部の下方の部分の多結晶Ｓｉ膜１０３も酸化されること
から、フィールド５ｉｎｔ膜１０７の端部に形成される
バーズビークの長さを小さくすることができる。
Ｃに示すように、Ｓｉ基板１０１の表面にフィールドＳ
ｉｎ、膜１０７が選択的に形成され、素子間分離が行わ
れる。この熱酸化の際には、５ｉ３Ｎ４膜１０５の両端
部の下方の部分の多結晶Ｓｉ膜１０３も酸化されること
から、フィールド５ｉｎｔ膜１０７の端部に形成される
バーズビークの長さを小さくすることができる。
次に、まずホットリン酸（Ｈ，ＰＯ２）などにより５Ｌ
３Ｎ、膜１０５をエツチング除去した後、フッ酸系のエ
ツチング液などによるライトエツチングにより５ｉ０２
膜１０４をエツチング除去する。
３Ｎ、膜１０５をエツチング除去した後、フッ酸系のエ
ツチング液などによるライトエツチングにより５ｉ０２
膜１０４をエツチング除去する。
この後、ドライエツチングにより多結晶Ｓｉ膜１０３を
エツチング除去する。
エツチング除去する。
しかしながら、上述の第２図Ａ〜第２図Ｃに示す従来の
選択酸化法では、第２図Ｃに示すように、多結晶Ｓｉ膜
１０３との境界部におけるフィールドＳｉｎ、膜１０７
のバーズビーク部に結晶粒１０３ａが未酸化のまま埋め
込まれてしまうという問題があった。これは、多結晶Ｓ
ｉ膜１０３の結晶粒界に沿って酸化が進行することに起
因するものである。このフィールド５ｉＯ１膜１０７の
バーズビーク部に埋め込まれた結晶粒１０３ａはこのフ
ィールドＳｉｎｇ膜１０７の形状劣化などの原因となる
ことから、多結晶Ｓｉ膜１０３を除去するためのドライ
エツチングの際に同時にエツチング除去する必要がある
。
選択酸化法では、第２図Ｃに示すように、多結晶Ｓｉ膜
１０３との境界部におけるフィールドＳｉｎ、膜１０７
のバーズビーク部に結晶粒１０３ａが未酸化のまま埋め
込まれてしまうという問題があった。これは、多結晶Ｓ
ｉ膜１０３の結晶粒界に沿って酸化が進行することに起
因するものである。このフィールド５ｉＯ１膜１０７の
バーズビーク部に埋め込まれた結晶粒１０３ａはこのフ
ィールドＳｉｎｇ膜１０７の形状劣化などの原因となる
ことから、多結晶Ｓｉ膜１０３を除去するためのドライ
エツチングの際に同時にエツチング除去する必要がある
。
ところで、この多結晶Ｓｉ膜１０３を除去するためのド
ライエツチングは、この多結晶Ｓｉ膜１０３だけを選択
的にエツチング除去するために、Ｓｉｎ。
ライエツチングは、この多結晶Ｓｉ膜１０３だけを選択
的にエツチング除去するために、Ｓｉｎ。
に対する多結晶Ｓｔの選択比が高くなるような条件で行
われる。このため、多結晶Ｓｔ膜１０３のエツチング前
に少しでも５ｉ０２膜１０４が残っていると、この多結
晶Ｓｔ膜１０３のエツチングが進まない。従って、この
５ｉ０２膜１０４は、多結晶Ｓｉ膜１０３のエツチング
前に確実に除去しておく必要がある。さらに、この多結
晶Ｓｔ膜１０３のドライエツチングの際にフィールド５
ｉＣｈ膜１０７のバーズビーク部に埋め込まれた結晶粒
１０３ａも同時にエツチング除去するためには、このバ
ーズビーク部に埋め込まれた結晶粒１０３ａをこのドラ
イエツチングの前に露出させておく必要がある。
われる。このため、多結晶Ｓｔ膜１０３のエツチング前
に少しでも５ｉ０２膜１０４が残っていると、この多結
晶Ｓｔ膜１０３のエツチングが進まない。従って、この
５ｉ０２膜１０４は、多結晶Ｓｉ膜１０３のエツチング
前に確実に除去しておく必要がある。さらに、この多結
晶Ｓｔ膜１０３のドライエツチングの際にフィールド５
ｉＣｈ膜１０７のバーズビーク部に埋め込まれた結晶粒
１０３ａも同時にエツチング除去するためには、このバ
ーズビーク部に埋め込まれた結晶粒１０３ａをこのドラ
イエツチングの前に露出させておく必要がある。
そこで、従来は、多結晶Ｓｉ膜１０３のドライエツチン
グの前に、この多結晶Ｓｔ膜１０３及びフィールド５ｉ
Ｏ１膜１０７のバーズビーク部に埋め込まれた結晶粒１
０３ａが確実に露出されるようにするために、フッ酸系
のエツチング液などによるライトエツチングを例えば膜
厚６００人のＳｉｎ、膜がエツチングされる程度に過剰
に行っていた。
グの前に、この多結晶Ｓｔ膜１０３及びフィールド５ｉ
Ｏ１膜１０７のバーズビーク部に埋め込まれた結晶粒１
０３ａが確実に露出されるようにするために、フッ酸系
のエツチング液などによるライトエツチングを例えば膜
厚６００人のＳｉｎ、膜がエツチングされる程度に過剰
に行っていた。
しかしながら、このようにライトエツチングを過剰に行
うとフィールド５ｉＯｔ ）ｌｉ Ｌ Ｏ７の膜厚がか
なり減少することから、このライトエツチング後のフィ
ールドＳｉｎ、膜１０７の膜厚として十分な値を確保す
るためには、このフィールド５ｉ０ｚ膜１０７を選択酸
化によりあらかじめかなり厚く形成しておく必要がある
。ところが、選択酸化によりフィールドＳｉｎ、膜１０
７を厚く形成すると、バーズビーク長が大きくなったり
、選択酸化の際にバーズビーク部の周辺に生じる応力が
大きくなるために結晶欠陥が発生しやすくなったりする
などの問題があった。
うとフィールド５ｉＯｔ ）ｌｉ Ｌ Ｏ７の膜厚がか
なり減少することから、このライトエツチング後のフィ
ールドＳｉｎ、膜１０７の膜厚として十分な値を確保す
るためには、このフィールド５ｉ０ｚ膜１０７を選択酸
化によりあらかじめかなり厚く形成しておく必要がある
。ところが、選択酸化によりフィールドＳｉｎ、膜１０
７を厚く形成すると、バーズビーク長が大きくなったり
、選択酸化の際にバーズビーク部の周辺に生じる応力が
大きくなるために結晶欠陥が発生しやすくなったりする
などの問題があった。
従って本発明の目的は、多結晶半導体膜のドライエツチ
ングの前に行うライトエツチングを過剰に行う必要がな
くなる半導体装置の製造方法を提供することにある。
ングの前に行うライトエツチングを過剰に行う必要がな
くなる半導体装置の製造方法を提供することにある。
〔課題を解決するための手段〕・
本発明者は、種々検討した結果、上述の第２図Ａ〜第２
図Ｃに示す従来の選択酸化法においてフィールドＳｉｎ
ｇ膜１０７のバーズビーク部に結晶粒１０３ａが未酸化
のまま埋め込まれてしまうのは、この結晶粒１０３ａの
粒径が小さいことにその原因があるという認識に至った
。
図Ｃに示す従来の選択酸化法においてフィールドＳｉｎ
ｇ膜１０７のバーズビーク部に結晶粒１０３ａが未酸化
のまま埋め込まれてしまうのは、この結晶粒１０３ａの
粒径が小さいことにその原因があるという認識に至った
。
本発明は、このような認識に基づいて案出されたもので
ある。
ある。
すなわち、上記目的を達成するために、本発明は、半導
体基板（１）を選択的に酸化するようにした半導体装置
の製造方法において、半導体基板（１）上に第１の半導
体酸化膜（２）、多結晶半導体膜（３）、第２の半導体
酸化膜（４）及び耐酸化膜（５）を順次形成する工程と
、耐酸化膜（５）、第２の半導体酸化膜（４）及び多結
晶半導体膜（３）の膜厚方向の少なくとも一部を選択的
に除去する工程と、熱処理を行うことにより多結晶半導
体膜（３）の結晶粒径を０．５〜１０μｍとする工程と
を具備する。
体基板（１）を選択的に酸化するようにした半導体装置
の製造方法において、半導体基板（１）上に第１の半導
体酸化膜（２）、多結晶半導体膜（３）、第２の半導体
酸化膜（４）及び耐酸化膜（５）を順次形成する工程と
、耐酸化膜（５）、第２の半導体酸化膜（４）及び多結
晶半導体膜（３）の膜厚方向の少なくとも一部を選択的
に除去する工程と、熱処理を行うことにより多結晶半導
体膜（３）の結晶粒径を０．５〜１０μｍとする工程と
を具備する。
ここで、多結晶半導体膜（３）の結晶粒径の下限である
０、５μｍは、結晶粒径が０．５μｍ以上であれば、選
択酸化により形成される酸化膜（７）の端部に形成され
るバーズビーク部との境界部の多結晶半導体膜（３）は
完全に酸化され、従ってこのバーズビーク部に結晶粒（
３ａ）が未酸化のまま埋め込まれてしまうことが防止さ
れることからくるものである。一方、多結晶半導体膜（
３）の結晶粒径の上限である１０μｍは、結晶粒径を１
０μｍ以上としても結晶粒径を大きくしたことによる利
点は結晶粒径が１０μｍ以下である場合とほとんど変わ
らないこと、及び、熱処理時間を長くすれば結晶粒径を
大きくすることができるが半導体装置の生産性の観点か
らはこの熱処理の時間はなるべく短い方が好ましいこと
からくるものである。
０、５μｍは、結晶粒径が０．５μｍ以上であれば、選
択酸化により形成される酸化膜（７）の端部に形成され
るバーズビーク部との境界部の多結晶半導体膜（３）は
完全に酸化され、従ってこのバーズビーク部に結晶粒（
３ａ）が未酸化のまま埋め込まれてしまうことが防止さ
れることからくるものである。一方、多結晶半導体膜（
３）の結晶粒径の上限である１０μｍは、結晶粒径を１
０μｍ以上としても結晶粒径を大きくしたことによる利
点は結晶粒径が１０μｍ以下である場合とほとんど変わ
らないこと、及び、熱処理時間を長くすれば結晶粒径を
大きくすることができるが半導体装置の生産性の観点か
らはこの熱処理の時間はなるべく短い方が好ましいこと
からくるものである。
この多結晶半導体膜（３）の結晶粒径は、バーズビーク
部に結晶粒（３ａ）が未酸化のまま埋め込まれることを
防止する観点及び生産性を良くする観点からは、１〜５
μｍとするのがより好ましい。
部に結晶粒（３ａ）が未酸化のまま埋め込まれることを
防止する観点及び生産性を良くする観点からは、１〜５
μｍとするのがより好ましい。
上記した手段によれば、多結晶半導体膜（３）の結晶粒
径を選択酸化の前に０．５〜１０μｍに大きくしている
ので、選択酸化により形成される酸化膜（７）のバーズ
ビーク部との境界部の多結晶半導体膜（３）は容易に完
全に酸化され、従ってこの酸化膜（７）のバーズビーク
部に結晶粒（３ａ）が未酸化のまま埋め込まれることが
防止される。このため、多結晶半導体膜（３）のドライ
エツチングの前に行うライトエツチングは第２の半導体
酸化膜（４）が工°：：／チング除去される程度で足り
、従来のように過剰に行う必要はなくなる。これによっ
て、このライトエツチングによる酸化膜（７）の膜厚の
減少量が少なくなるので、この酸化膜（７）をあらかじ
め厚く形成しておく必要がなくなり、このためバーズビ
ーク長が大きくなったり、選択酸化時にバーズビーク部
の周辺に生じる応力が大きくなって結晶欠陥が発生しや
すくなったりするなどの問題がなくなる。
径を選択酸化の前に０．５〜１０μｍに大きくしている
ので、選択酸化により形成される酸化膜（７）のバーズ
ビーク部との境界部の多結晶半導体膜（３）は容易に完
全に酸化され、従ってこの酸化膜（７）のバーズビーク
部に結晶粒（３ａ）が未酸化のまま埋め込まれることが
防止される。このため、多結晶半導体膜（３）のドライ
エツチングの前に行うライトエツチングは第２の半導体
酸化膜（４）が工°：：／チング除去される程度で足り
、従来のように過剰に行う必要はなくなる。これによっ
て、このライトエツチングによる酸化膜（７）の膜厚の
減少量が少なくなるので、この酸化膜（７）をあらかじ
め厚く形成しておく必要がなくなり、このためバーズビ
ーク長が大きくなったり、選択酸化時にバーズビーク部
の周辺に生じる応力が大きくなって結晶欠陥が発生しや
すくなったりするなどの問題がなくなる。
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図Ａ〜第１図Ｆは本発明の一実施例による半導体装
置の製造方法を示す。
置の製造方法を示す。
この実施例においては、第１図Ａに示すように、まずＳ
ｔ基板１の表面に熱酸化法により例えば膜厚５０人程度
の５ｉＯｚ膜（パッドＳｉｎ、膜）２を形成した後、こ
の５ｉＯｚ＃２の全面に例えば低圧ＣＶＤ法により例え
ば膜厚４８０人程程度多結晶Ｓｉ膜３を形成する。こめ
多結晶Ｓｔ膜３の結晶粒３ａの粒径は例えば５００〜１
ｏｏｏ人程度である。
ｔ基板１の表面に熱酸化法により例えば膜厚５０人程度
の５ｉＯｚ膜（パッドＳｉｎ、膜）２を形成した後、こ
の５ｉＯｚ＃２の全面に例えば低圧ＣＶＤ法により例え
ば膜厚４８０人程程度多結晶Ｓｉ膜３を形成する。こめ
多結晶Ｓｔ膜３の結晶粒３ａの粒径は例えば５００〜１
ｏｏｏ人程度である。
次にへこの多結晶Ｓｉ膜３の全面に例えばＳｔをイオン
注入することにより、この多結晶Ｓｔ膜３を非晶質化す
る。このＳｔのイオン注入の条件の一例を挙げると、ド
ーズｔ Ｉ Ｘ １０ ｌＳｃｍ−”、エネルギー４０
ｋｅＶである。この後、例えば窒素（Ｎｔ）雰囲気中に
おいて例えば７００°Ｃ程度の低温で２Ｏ時間程度熱処
理を行う。この熱処理により、上述のイオン注入による
多結晶Ｓｉ膜３の非晶質化により形成された非晶質Ｓｔ
膜（図示せず）が固相成長し、その結果、第１図Ｂに示
すように、結晶粒径が例えば５μｍ程度の多結晶Ｓｉ膜
３が形成される。
注入することにより、この多結晶Ｓｔ膜３を非晶質化す
る。このＳｔのイオン注入の条件の一例を挙げると、ド
ーズｔ Ｉ Ｘ １０ ｌＳｃｍ−”、エネルギー４０
ｋｅＶである。この後、例えば窒素（Ｎｔ）雰囲気中に
おいて例えば７００°Ｃ程度の低温で２Ｏ時間程度熱処
理を行う。この熱処理により、上述のイオン注入による
多結晶Ｓｉ膜３の非晶質化により形成された非晶質Ｓｔ
膜（図示せず）が固相成長し、その結果、第１図Ｂに示
すように、結晶粒径が例えば５μｍ程度の多結晶Ｓｉ膜
３が形成される。
次に第１図Ｃに示すように、この多結晶Ｓｔ膜３の表面
に熱酸化法により例えば膜厚８０人程度の５ｉＣｈ膜４
を形成した後、このＳｉｎ、膜４の全面に例えば低圧Ｃ
ＶＤ法により例えば膜ｒ￥１０００人程度の５程度Ｎ４
膜５を形成する。次に、このＳｉ＊Ｎ４膜５の上にリソ
グラフィーにより所定形状のレジストパターン６を形成
する。
に熱酸化法により例えば膜厚８０人程度の５ｉＣｈ膜４
を形成した後、このＳｉｎ、膜４の全面に例えば低圧Ｃ
ＶＤ法により例えば膜ｒ￥１０００人程度の５程度Ｎ４
膜５を形成する。次に、このＳｉ＊Ｎ４膜５の上にリソ
グラフィーにより所定形状のレジストパターン６を形成
する。
次に、このレジストパターン６をマスクとして５ｉｓＮ
ａ膜５、Ｓｉｎ、膜４及び多結晶Ｓｔ膜３をこの多結晶
Ｓｔ膜３の膜厚方向の途中まで順次エツチングした後、
レジストパターン６を除去する。これによ２て、これら
のＳｉ３Ｎ、膜５、Ｓｉｎｇ膜４及び多結晶Ｓｉ膜３は
、第１図りに示すような形状にパターンニングされる。
ａ膜５、Ｓｉｎ、膜４及び多結晶Ｓｔ膜３をこの多結晶
Ｓｔ膜３の膜厚方向の途中まで順次エツチングした後、
レジストパターン６を除去する。これによ２て、これら
のＳｉ３Ｎ、膜５、Ｓｉｎｇ膜４及び多結晶Ｓｉ膜３は
、第１図りに示すような形状にパターンニングされる。
次に、この状態で熱酸化を行う。これによって、第１図
已に示すように、Ｓｔ基板ｌの表面にフィールドＳ’ｘ
０２膜７が選択的に形成され、素子間分離が行われる。
已に示すように、Ｓｔ基板ｌの表面にフィールドＳ’ｘ
０２膜７が選択的に形成され、素子間分離が行われる。
この場合、上述のように多結晶Ｓｉ膜３の結晶粒径は５
μｍ程度と極めて大きいので、このフィールド５ｉＯｚ
膜７のバーズビーク部との境界部の多結晶Ｓｔ膜３は完
全に酸化され、その結果、このフィールド５ｉｆｔ膜６
のバーズビーク部に多結晶Ｓｔ膜３の結晶粒３ａが未酸
化の′まま埋め込まれることが防止される。
μｍ程度と極めて大きいので、このフィールド５ｉＯｚ
膜７のバーズビーク部との境界部の多結晶Ｓｔ膜３は完
全に酸化され、その結果、このフィールド５ｉｆｔ膜６
のバーズビーク部に多結晶Ｓｔ膜３の結晶粒３ａが未酸
化の′まま埋め込まれることが防止される。
次に、まずホットＨ，ＰＯ，などによりＳ ｉ ２ Ｎ
４膜５をエツチング除去した後、フッ酸系のエツチン
グ液などによるライトエツチングによりＳｉＯ□膜４を
エツチング除去する。この後、ドライエツチングにより
多結晶Ｓｉ膜３をエツチング除去して、第１図Ｆに示す
状態とする。この状態におけるフィールドＳｉｎ、膜７
の膜厚は例えば３５００１程度である。
４膜５をエツチング除去した後、フッ酸系のエツチン
グ液などによるライトエツチングによりＳｉＯ□膜４を
エツチング除去する。この後、ドライエツチングにより
多結晶Ｓｉ膜３をエツチング除去して、第１図Ｆに示す
状態とする。この状態におけるフィールドＳｉｎ、膜７
の膜厚は例えば３５００１程度である。
以上のようにして素子間分離を行った後、目的とする半
導体集積回路装置の製造工程に従って工程を進め、半導
体集積回路装置を充放させる。
導体集積回路装置の製造工程に従って工程を進め、半導
体集積回路装置を充放させる。
る。
以上のように、この実施例によれば、選択酸化を行う前
にあらかじめ熱処理による固相成長により多結晶Ｓｉ膜
３の結晶粒３ａの粒径を５μｍ程度に大きくしているの
で、フィールドＳｉｎ、膜７のバーズビーク部に多結晶
Ｓｉ膜３の結晶粒３ａが未酸化のまま埋め込まれことが
防止され、このため多結晶Ｓｉ膜３のドライエツチング
の前に行うライトエツチングは従来のように過剰に行う
必要がなくなる。従って、選択酸化によりフィールド５
ｉＯｚ膜７をあらかじめ厚く形成しておく必要がなくな
るので、従来に比べてバーズビーク長を小さくすること
ができるとともに、選択酸化時にバーズビーク部の周辺
に生じる応力を低減することができることにより結晶欠
陥の発生を抑えることができる。
にあらかじめ熱処理による固相成長により多結晶Ｓｉ膜
３の結晶粒３ａの粒径を５μｍ程度に大きくしているの
で、フィールドＳｉｎ、膜７のバーズビーク部に多結晶
Ｓｉ膜３の結晶粒３ａが未酸化のまま埋め込まれことが
防止され、このため多結晶Ｓｉ膜３のドライエツチング
の前に行うライトエツチングは従来のように過剰に行う
必要がなくなる。従って、選択酸化によりフィールド５
ｉＯｚ膜７をあらかじめ厚く形成しておく必要がなくな
るので、従来に比べてバーズビーク長を小さくすること
ができるとともに、選択酸化時にバーズビーク部の周辺
に生じる応力を低減することができることにより結晶欠
陥の発生を抑えることができる。
この実施例による選択酸化法は、高集積密度の半導体集
積回路装置の素子間分離を行う場合に好適であり、例え
ばＭＯ５ＬＳＩ、バイポーラ−ＣＭＯ３ＬＳＩ、バイポ
ーラＬＳＩなどの各種の半導体装置の製造への応用が可
能である。より具体的には、この実施例による選択酸化
法は、例えば１ＭビットのスタティックＲＡ Ｍ （Ｒ
ａｎｄｏｍ ＡｃｃｅｓｓＭｅｍｏｒｙ）の製造に適用
することが可能である。
積回路装置の素子間分離を行う場合に好適であり、例え
ばＭＯ５ＬＳＩ、バイポーラ−ＣＭＯ３ＬＳＩ、バイポ
ーラＬＳＩなどの各種の半導体装置の製造への応用が可
能である。より具体的には、この実施例による選択酸化
法は、例えば１ＭビットのスタティックＲＡ Ｍ （Ｒ
ａｎｄｏｍ ＡｃｃｅｓｓＭｅｍｏｒｙ）の製造に適用
することが可能である。
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
例えば、多結晶Ｓｉ膜３を非晶質化するためのイオン種
としてはＳｉ゛以外のものを用いることも可能である。
としてはＳｉ゛以外のものを用いることも可能である。
また、固相成長のための熱処理の条件（雰囲気、温度、
時間）も必要に応じて適宜選定することが可能である。
時間）も必要に応じて適宜選定することが可能である。
さらに、多結晶Ｓｉ膜３の結晶粒径を大きくするための
方法は、必ずしも上述の実施例で述べた方法に限定され
るものではなく、他の方法を用いることも可能である。
方法は、必ずしも上述の実施例で述べた方法に限定され
るものではなく、他の方法を用いることも可能である。
また、５ｉＯ１膜２、多結晶Ｓｔ膜３．５ｉｎｔ膜４及
び５ｉｚＮ４膜５の膜厚は上述の実施例において述べた
数値に限定されるものでないことは言うまでもなく、必
要に応じて適宜選定することが可能である。
び５ｉｚＮ４膜５の膜厚は上述の実施例において述べた
数値に限定されるものでないことは言うまでもなく、必
要に応じて適宜選定することが可能である。
以上説明したように、本発明によれば、熱処理を行うこ
とにより多結晶半導体膜の結晶粒径を０゜５〜１０μｍ
としているので、選択酸化により形成される酸化膜のバ
ーズビーク部に多結晶半導体膜の結晶粒が未酸化のまま
埋め込まれることが防止され、このため多結晶半導体膜
のドライエツチングの前に行うライトエツチングを過剰
に行う必要がなくなる。これによって、選択酸化により
酸化膜をあらかじめ厚く形成しておく必要がなくなるの
で、この酸化膜のバーズビーク長を小さくすることがで
きるとともに、選択酸化時にバーズビーク部の周辺に生
じる応力を低減することができる。
とにより多結晶半導体膜の結晶粒径を０゜５〜１０μｍ
としているので、選択酸化により形成される酸化膜のバ
ーズビーク部に多結晶半導体膜の結晶粒が未酸化のまま
埋め込まれることが防止され、このため多結晶半導体膜
のドライエツチングの前に行うライトエツチングを過剰
に行う必要がなくなる。これによって、選択酸化により
酸化膜をあらかじめ厚く形成しておく必要がなくなるの
で、この酸化膜のバーズビーク長を小さくすることがで
きるとともに、選択酸化時にバーズビーク部の周辺に生
じる応力を低減することができる。
第１図Ａ〜第１図Ｆは本発明の一実施例による半導体装
置の製造方法を工程順に説明するための断面図、第２図
Ａ〜第２図Ｃは従来の選択酸化法を工程順に説明するた
めの断面図である。 図面における主要な符号の説明 １：Ｓｉ基板、 ２，４ ：５ｉＯ＝膜、 ３：多結晶
Ｓｉ膜、 ３ａ：結晶粒、 ７：フイールドＳｉｎ。 膜。
置の製造方法を工程順に説明するための断面図、第２図
Ａ〜第２図Ｃは従来の選択酸化法を工程順に説明するた
めの断面図である。 図面における主要な符号の説明 １：Ｓｉ基板、 ２，４ ：５ｉＯ＝膜、 ３：多結晶
Ｓｉ膜、 ３ａ：結晶粒、 ７：フイールドＳｉｎ。 膜。
Claims (1)
- 【特許請求の範囲】 半導体基板を選択的に酸化するようにした半導体装置の
製造方法において、 上記半導体基板上に第１の半導体酸化膜、多結晶半導体
膜、第２の半導体酸化膜及び耐酸化膜を順次形成する工
程と、 上記耐酸化膜、上記第２の半導体酸化膜及び上記多結晶
半導体膜の膜厚方向の少なくとも一部を選択的に除去す
る工程と、 熱処理を行うことにより上記多結晶半導体膜の結晶粒径
を０．５〜１０μｍとする工程とを具備することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16858789A JP2822211B2 (ja) | 1989-06-30 | 1989-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16858789A JP2822211B2 (ja) | 1989-06-30 | 1989-06-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0334425A true JPH0334425A (ja) | 1991-02-14 |
| JP2822211B2 JP2822211B2 (ja) | 1998-11-11 |
Family
ID=15870824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16858789A Expired - Fee Related JP2822211B2 (ja) | 1989-06-30 | 1989-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2822211B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0574764A (ja) * | 1990-10-24 | 1993-03-26 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JPH0684890A (ja) * | 1991-12-03 | 1994-03-25 | American Teleph & Telegr Co <Att> | 半導体集積回路の製造方法 |
| US5707889A (en) * | 1993-08-12 | 1998-01-13 | Motorola Inc. | Process for forming field isolation |
-
1989
- 1989-06-30 JP JP16858789A patent/JP2822211B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0574764A (ja) * | 1990-10-24 | 1993-03-26 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JPH0684890A (ja) * | 1991-12-03 | 1994-03-25 | American Teleph & Telegr Co <Att> | 半導体集積回路の製造方法 |
| US5707889A (en) * | 1993-08-12 | 1998-01-13 | Motorola Inc. | Process for forming field isolation |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2822211B2 (ja) | 1998-11-11 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |