JPS58103144A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58103144A JPS58103144A JP20289381A JP20289381A JPS58103144A JP S58103144 A JPS58103144 A JP S58103144A JP 20289381 A JP20289381 A JP 20289381A JP 20289381 A JP20289381 A JP 20289381A JP S58103144 A JPS58103144 A JP S58103144A
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Classifications
-
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置５％に半導体素子基板とケースと
の電気絶縁に関する。
の電気絶縁に関する。
電気機器の小型軽量化は、各種の電子部品の小型化と、
これらの電子部品の熱的、電気的安全を考慮した高密度
実装によってはかられている０特に高電圧、大電流を扱
う半導体装置、たとえば、大電力用トランジスタはその
取扱う電圧および電流が大きく、一般に出力側に近い回
路部に使用され、電気的、熱的安全対策が必要であるみ
したがりて高密度実装においては実装回路構造の改善と
半導体装置の性能向上に種々の工夫が施されている０ 例えば大電力トランジスタは、熱抵抗を小さく放熱効率
を高めるためトランジスタ素子基板を熱伝導率の高い金
属板に半田などを用いて接着することが多く、このよう
な大電力用トランジスタを電子機器外装体（シャーシと
よぶ）に装着する場合は、一般にマイカ板や他の絶縁シ
ートをシャーシとトランジスタ装置の゛ケースの金属板
間に介在せしめて電気的に互いに絶縁することが多い。
これらの電子部品の熱的、電気的安全を考慮した高密度
実装によってはかられている０特に高電圧、大電流を扱
う半導体装置、たとえば、大電力用トランジスタはその
取扱う電圧および電流が大きく、一般に出力側に近い回
路部に使用され、電気的、熱的安全対策が必要であるみ
したがりて高密度実装においては実装回路構造の改善と
半導体装置の性能向上に種々の工夫が施されている０ 例えば大電力トランジスタは、熱抵抗を小さく放熱効率
を高めるためトランジスタ素子基板を熱伝導率の高い金
属板に半田などを用いて接着することが多く、このよう
な大電力用トランジスタを電子機器外装体（シャーシと
よぶ）に装着する場合は、一般にマイカ板や他の絶縁シ
ートをシャーシとトランジスタ装置の゛ケースの金属板
間に介在せしめて電気的に互いに絶縁することが多い。
このような従来の構成では半導体装置に余分の部材を付
加することになシ、高密度実装するための工程が複雑に
なる。さらに例えばマイカ板や他の絶縁材料シートが接
地側であるシャーシと通常のトランジスタのコレクタに
直結したクース金属板間に介入されるので、シャーシと
コレクターとの間に静電容量を形成する。このため、高
周波電流が、その静電容量を通ってシャーシへ流れ、機
器の性能の低下（漏えい電流や出力ノイズの増加）をも
たらしている。
加することになシ、高密度実装するための工程が複雑に
なる。さらに例えばマイカ板や他の絶縁材料シートが接
地側であるシャーシと通常のトランジスタのコレクタに
直結したクース金属板間に介入されるので、シャーシと
コレクターとの間に静電容量を形成する。このため、高
周波電流が、その静電容量を通ってシャーシへ流れ、機
器の性能の低下（漏えい電流や出力ノイズの増加）をも
たらしている。
さらに、従来において実装の高密度化に対応しかつ性能
の向上と安全性をもあわせて改善するべく、アルミナや
ベリリアなどのセラミック基板の絶縁部材を半導体装置
内部に設ける構成が公知である。
の向上と安全性をもあわせて改善するべく、アルミナや
ベリリアなどのセラミック基板の絶縁部材を半導体装置
内部に設ける構成が公知である。
このような半導体装置では、絶縁部材をトランジスタ基
板とその支持金属板の間に設けるので絶縁板ａｌｌを小
さくでき半導体素子とシャーシ間に形成される静電容量
は小さくなる。又、内部絶縁のため、トランジスタと金
属ケースとは電気的に絶縁されており、安全性の上でも
、大変すぐれた構造である。第１図はこのような構造の
半導体装置の従来例を示している。同半導体装置は絶縁
部材にセラミック基板を用いる内部絶縁型構造をしてお
り、半導体素子１は、コレクタ側の面が半田素子用ろう
材、たとえば、 Ｐｂ５ｎ又は、ムｕｓｂ等の半田材２
によシ、めっき層３ｂで被覆した金属３＆にろう付けさ
れている。この金属板３＆は、セラミック基板４＆の上
に形成されているメタライズ、たとえば、 ＭＯＭｎま
たはＷ層４ｂを介して半田材６ａによシセラミック基板
４ａにロウ付けされている。さらに、同セラミツク基板
４Ｆζ部ケースの一部となる放熱板６邑へ、めっき層６
ｂを介して、半田材６ｂによシ接着されている。
板とその支持金属板の間に設けるので絶縁板ａｌｌを小
さくでき半導体素子とシャーシ間に形成される静電容量
は小さくなる。又、内部絶縁のため、トランジスタと金
属ケースとは電気的に絶縁されており、安全性の上でも
、大変すぐれた構造である。第１図はこのような構造の
半導体装置の従来例を示している。同半導体装置は絶縁
部材にセラミック基板を用いる内部絶縁型構造をしてお
り、半導体素子１は、コレクタ側の面が半田素子用ろう
材、たとえば、 Ｐｂ５ｎ又は、ムｕｓｂ等の半田材２
によシ、めっき層３ｂで被覆した金属３＆にろう付けさ
れている。この金属板３＆は、セラミック基板４＆の上
に形成されているメタライズ、たとえば、 ＭＯＭｎま
たはＷ層４ｂを介して半田材６ａによシセラミック基板
４ａにロウ付けされている。さらに、同セラミツク基板
４Ｆζ部ケースの一部となる放熱板６邑へ、めっき層６
ｂを介して、半田材６ｂによシ接着されている。
ところで、このような従来の構造の半導体装置では、セ
ラミック基板と、金属の基板電極と、外部ケースの金属
の放熱板との間のろう材５１Ｌ 、 ｓｂは、セラミッ
ク基板境界面近傍に気泡を生じ、放熱の障害となること
がネかりた。
ラミック基板と、金属の基板電極と、外部ケースの金属
の放熱板との間のろう材５１Ｌ 、 ｓｂは、セラミッ
ク基板境界面近傍に気泡を生じ、放熱の障害となること
がネかりた。
又、基板電極３ａと放熱板６ａとの間に、ろう材５１Ｌ
、セラミック基板４４．ろう材６ｂを設けるために、そ
の組立が複雑となシ、この内部絶縁型半導体装置が高価
なものとなっていた。
、セラミック基板４４．ろう材６ｂを設けるために、そ
の組立が複雑となシ、この内部絶縁型半導体装置が高価
なものとなっていた。
本発明は、かかる従来の欠点を除去するためになされた
ものであり、半導体素子が載置される金属板と、外部ケ
ースの一部となる放熱用金属板との間を、低融点ガラス
層によって接着接続、絶縁した半導体装置を提供するも
のである。
ものであり、半導体素子が載置される金属板と、外部ケ
ースの一部となる放熱用金属板との間を、低融点ガラス
層によって接着接続、絶縁した半導体装置を提供するも
のである。
以下本発明の実施例について詳細に説明する。
第２図は一本発明による内部絶縁型半導体装置のガラス
接着部の断面図を示したものであシ、従来例を示す第１
図と同一箇所には同一番号を付している。
接着部の断面図を示したものであシ、従来例を示す第１
図と同一箇所には同一番号を付している。
半導体素子１としてのトランジスタは１例えば、ＴｉＺ
ａｉ 層から成るコレクタ金属電極側でＰｂ５ｎ系ろう
材２により、ニッケルめっきした銅電極板３に接着され
ている。
ａｉ 層から成るコレクタ金属電極側でＰｂ５ｎ系ろう
材２により、ニッケルめっきした銅電極板３に接着され
ている。
ニッケルめっき層３ｂを有する基板電極３ａは低融点ガ
ラス層アによりニッケルめっき層６ｂを有する外部ケー
スの放熱板６ａに接着されている。
ラス層アによりニッケルめっき層６ｂを有する外部ケー
スの放熱板６ａに接着されている。
すなわち、半導体素子１を載置した基板電極３ａと外部
ケースの放熱板６ａとは低融点ガラス層７を介して互い
に接着されている。
ケースの放熱板６ａとは低融点ガラス層７を介して互い
に接着されている。
本実施例によれば、同種金属から成る基板電極３ａと放
熱板６２Ｌとの間には、ニッケルめっき層３ｂと６ｂの
他には、低融点ガラス層７のみを介在しており、低融点
ガラス層７は厚さ２面積は異なるが接着部においてはゾ
対称構造になっているので均一な接着が容易に実現でき
る。
熱板６２Ｌとの間には、ニッケルめっき層３ｂと６ｂの
他には、低融点ガラス層７のみを介在しており、低融点
ガラス層７は厚さ２面積は異なるが接着部においてはゾ
対称構造になっているので均一な接着が容易に実現でき
る。
本実施例の半導体装置における低融点ガラス接着層は厚
さは約０．２ ｍｍで、トランジスタ基板面積とほとん
ど同じ面積に形成できた。低融点ガラスはＰｂＯ、Ｂ２
Ｏ５を含む鉛硼゛硅酸系ガラスで、軟化点は、約４００
’Ｃであシ熱膨張係数は、１５０Ｘ１０”／’Ｃであ
る。半導体素子基板電極及び、外部ケースの一部となる
放熱板に用いられる銅の熱膨張係数に近いので接着など
の熱加工程においてガラスのはがれ１割れなどの不都合
はほとんど生じない。
さは約０．２ ｍｍで、トランジスタ基板面積とほとん
ど同じ面積に形成できた。低融点ガラスはＰｂＯ、Ｂ２
Ｏ５を含む鉛硼゛硅酸系ガラスで、軟化点は、約４００
’Ｃであシ熱膨張係数は、１５０Ｘ１０”／’Ｃであ
る。半導体素子基板電極及び、外部ケースの一部となる
放熱板に用いられる銅の熱膨張係数に近いので接着など
の熱加工程においてガラスのはがれ１割れなどの不都合
はほとんど生じない。
この低融点ガラスを用いると、半導体素子を基板電極へ
Ｐｂ５ｎ系半田でろう付は接着する工程と電極をガラス
接着する工程とを同時に行うことができ、工程が簡単に
なる。接着には予め所定の面積、厚さにプリフォームさ
れた板状低融点ガラスを用いる。
Ｐｂ５ｎ系半田でろう付は接着する工程と電極をガラス
接着する工程とを同時に行うことができ、工程が簡単に
なる。接着には予め所定の面積、厚さにプリフォームさ
れた板状低融点ガラスを用いる。
低融点ガラスは、絶縁材と接着材とを兼ねており、ガラ
ス層の厚みを必要な絶縁耐圧を保ち、かつ、出来るだけ
薄くして熱抵抗を従来の半田接着セラミック板の熱抵抗
とほとんど同じに調整できる０ 以上説明したところから明らかな様に１本発明による半
導体装置は、次に示す様な効果を得ることができる。
ス層の厚みを必要な絶縁耐圧を保ち、かつ、出来るだけ
薄くして熱抵抗を従来の半田接着セラミック板の熱抵抗
とほとんど同じに調整できる０ 以上説明したところから明らかな様に１本発明による半
導体装置は、次に示す様な効果を得ることができる。
（１）十分な内部絶縁が得られる。
（２）低融点ガラスが絶縁材と接着材とを兼ねているの
で、組立が大変容易である。
で、組立が大変容易である。
以上の説明では、トランジスタを例示したが、トランジ
スタのみならず、内部絶縁型の半導体装置に適用しうろ
ことはもちろんである。
スタのみならず、内部絶縁型の半導体装置に適用しうろ
ことはもちろんである。
第１図は、従来の半導体装置の断面図、第２図は、本発
明の実施例による半導体装置の断面図である０ １・・・・・・半導体素子、２・・・・・・半導体素子
用ろう材。 ３ａ・−・・・・半導体素子基板電極、ｓｂ・・・・・
・半導体素子基板電極ニッケルめっき層、４ａ・・・・
・・絶縁用セラミック基板、４ｂ・・・・・・絶縁用セ
ラミック基板メタライズ層、５ａ 、５ｂ・・・・・・
接着用ロウ材、６３・・・・・・放熱板、ｅｂ・・・・
・・放熱板のニッケルめっき層、７・・・・・・低融点
ガラス。
明の実施例による半導体装置の断面図である０ １・・・・・・半導体素子、２・・・・・・半導体素子
用ろう材。 ３ａ・−・・・・半導体素子基板電極、ｓｂ・・・・・
・半導体素子基板電極ニッケルめっき層、４ａ・・・・
・・絶縁用セラミック基板、４ｂ・・・・・・絶縁用セ
ラミック基板メタライズ層、５ａ 、５ｂ・・・・・・
接着用ロウ材、６３・・・・・・放熱板、ｅｂ・・・・
・・放熱板のニッケルめっき層、７・・・・・・低融点
ガラス。
Claims (3)
- （１）半導体素子基板を接着載置した金属板と外部ケー
スの金属板とを低融点ガラス層を介して接着することを
特徴とする半導体装置。 - （２）低融点ガラスがＰｂＯ−Ｂ２０ｓ の組成分を有
することを特徴とする特許請求の範囲第１項記載の半導
体装置。 - （３） 半導体素子基板を接着載置した金属板および
外部ケースの金属板がニッケルめっきされた鋼板でなる
ことを特徴とする特許請求の範囲第１項記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20289381A JPS58103144A (ja) | 1981-12-15 | 1981-12-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20289381A JPS58103144A (ja) | 1981-12-15 | 1981-12-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58103144A true JPS58103144A (ja) | 1983-06-20 |
Family
ID=16464941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20289381A Pending JPS58103144A (ja) | 1981-12-15 | 1981-12-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58103144A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4630093A (en) * | 1983-11-24 | 1986-12-16 | Sumitomo Electric Industries, Ltd. | Wafer of semiconductors |
| US5340435A (en) * | 1990-02-28 | 1994-08-23 | Yatsuo Ito | Bonded wafer and method of manufacturing it |
| US6294019B1 (en) | 1997-05-22 | 2001-09-25 | Sumitomo Electric Industries, Ltd. | Method of making group III-V compound semiconductor wafer |
-
1981
- 1981-12-15 JP JP20289381A patent/JPS58103144A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4630093A (en) * | 1983-11-24 | 1986-12-16 | Sumitomo Electric Industries, Ltd. | Wafer of semiconductors |
| US5340435A (en) * | 1990-02-28 | 1994-08-23 | Yatsuo Ito | Bonded wafer and method of manufacturing it |
| US6294019B1 (en) | 1997-05-22 | 2001-09-25 | Sumitomo Electric Industries, Ltd. | Method of making group III-V compound semiconductor wafer |
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