JPH113069A - 集積回路および液晶表示デバイス - Google Patents
集積回路および液晶表示デバイスInfo
- Publication number
- JPH113069A JPH113069A JP10084034A JP8403498A JPH113069A JP H113069 A JPH113069 A JP H113069A JP 10084034 A JP10084034 A JP 10084034A JP 8403498 A JP8403498 A JP 8403498A JP H113069 A JPH113069 A JP H113069A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- input
- output terminal
- clock
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
Landscapes
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Liquid Crystal (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 入力信号とクロック信号からスタートして、
クロック信号のエッジが信号のエッジと準一致にあると
きでさえ、入力信号に一致し、しかしクロック信号と同
時発生にある信号を供給する。 【解決手段】 ２つの縦続接続されたＤタイプ・フリッ
プフロップ６３，６５を含み、そして第２のフリップフ
ロップのクロック信号は第１のフリップフロップのクロ
ック信号に関しインバータ６２により反転されている。
第１のフリップフロップは、入力信号か又は第１のフリ
ップフロップからの信号の何れかが第２のフリップフロ
ップの入力端子に供給されるように、入力信号とクロッ
ク信号間の位相関係についての情報を含んでいる信号d-
Phによって制御されるマルチプレクサ６４を介して第２
のフリップフロップのデータ入力端子に接続されたその
出力端子を有している。
クロック信号のエッジが信号のエッジと準一致にあると
きでさえ、入力信号に一致し、しかしクロック信号と同
時発生にある信号を供給する。 【解決手段】 ２つの縦続接続されたＤタイプ・フリッ
プフロップ６３，６５を含み、そして第２のフリップフ
ロップのクロック信号は第１のフリップフロップのクロ
ック信号に関しインバータ６２により反転されている。
第１のフリップフロップは、入力信号か又は第１のフリ
ップフロップからの信号の何れかが第２のフリップフロ
ップの入力端子に供給されるように、入力信号とクロッ
ク信号間の位相関係についての情報を含んでいる信号d-
Phによって制御されるマルチプレクサ６４を介して第２
のフリップフロップのデータ入力端子に接続されたその
出力端子を有している。
Description
【０００１】
【発明の属する技術分野】本発明は、とりわけ、クロッ
ク信号のためのクロック入力端子、入力データ信号のた
めの信号入力端子および出力端子を有している再同期モ
ジュールを含んでいる集積回路に開し、そのモジュール
は、モジュールの信号入力端子に接続されたその信号入
力端子を有し、そしてモジュールのクロック入力端子に
接続されたそのクロック入力端子とを有するＤタイプ・
フリップフロップを含んでいる。
ク信号のためのクロック入力端子、入力データ信号のた
めの信号入力端子および出力端子を有している再同期モ
ジュールを含んでいる集積回路に開し、そのモジュール
は、モジュールの信号入力端子に接続されたその信号入
力端子を有し、そしてモジュールのクロック入力端子に
接続されたそのクロック入力端子とを有するＤタイプ・
フリップフロップを含んでいる。
【０００２】それはまた、液晶表示デバイスに関する。
【０００３】本発明は、その１つが別の倍数である周波
数を有し、そしてそれらの遷移が完全に同相である２つ
の信号を必要とするそれらの場合に適用する。それは、
とりわけ、ラインクロック周波数から画素周波数を引き
出すために、液晶表示のためのインターフェースに適用
する。
数を有し、そしてそれらの遷移が完全に同相である２つ
の信号を必要とするそれらの場合に適用する。それは、
とりわけ、ラインクロック周波数から画素周波数を引き
出すために、液晶表示のためのインターフェースに適用
する。
【０００４】
【従来の技術】同期モジュールは簡単なＤタイプ・フリ
ップフロップによって形成され得る。その信号入力端子
とクロック入力端子が配置の相当する入力端子を形成す
るＤフリップフロップを含んでいるより複雑な配置が、
文書、欧州特許EP第 0 716 501号に記載されている。入
力端子とクロック信号からスタートして、この配置は信
号遷移の検出の第１と第２の表示を供給し、そしてこれ
ら２つの表示は、クロックが信号と同相であるとき一致
する。
ップフロップによって形成され得る。その信号入力端子
とクロック入力端子が配置の相当する入力端子を形成す
るＤフリップフロップを含んでいるより複雑な配置が、
文書、欧州特許EP第 0 716 501号に記載されている。入
力端子とクロック信号からスタートして、この配置は信
号遷移の検出の第１と第２の表示を供給し、そしてこれ
ら２つの表示は、クロックが信号と同相であるとき一致
する。
【０００５】
【発明が解決しようとする課題】本発明の目的は、入力
信号とクロック信号からスタートして、クロック信号の
エッジが信号のエッジと準一致にある（そのような場
合、簡単なＤタイプ・フリップフロップが使用されると
き、状態の変化が予想され得ないで、そしてエッジはミ
スされる）ときでさえ、入力信号に一致し、しかしクロ
ック信号と同時発生にある信号を供給する配置を提供す
ることにある。
信号とクロック信号からスタートして、クロック信号の
エッジが信号のエッジと準一致にある（そのような場
合、簡単なＤタイプ・フリップフロップが使用されると
き、状態の変化が予想され得ないで、そしてエッジはミ
スされる）ときでさえ、入力信号に一致し、しかしクロ
ック信号と同時発生にある信号を供給する配置を提供す
ることにある。
【０００６】
【課題を解決するための手段】この目的のために、この
モジュールは、入力信号とクロック信号からスタートし
て、その出力端子に入力信号に一致し、しかしクロック
信号と同時発生の信号を生成するために、インバータを
介して第１のフリップフロップのクロック入力端子に接
続されたそのクロック入力端子を有し、そしてモジュー
ルの出力端子に接続されたその出力端子を有している第
２のＤタイプ・フリップフロップを含んでいて、そして
第１のフリップフロップの出力端子は、入力データ信号
かまたは第１のフリップフロップからの信号のいずれか
を第２のフリップフロップに供給するように、入力デー
タ信号とクロック信号間の位相関係についての情報を含
んでいるデジタル制御信号によって制御されるマルチプ
レクサを介して第２のフリップフロップのデータ信号入
力端子に接続されている。特別の適用において、集積回
路は：加えて −乗算器デバイスの出力端子に接続された入力端子 −出力端子、および −この出力端子上に、その出力端子上の信号に関して位
相遷移された信号を引き渡すための手段を有している位
相シフタによって後続された、ＰＬＬタイプの周波数乗
算器デバイスを含み、乗算器デバイスは： −その周波数が制御入力端子に印加された電圧によって
制御される信号を供給するための出力端子を有している
発振器、 −発振器の出力端子に接続された入力端子を有し、そし
てその周波数が発振器信号の周波数に関して分割された
信号を供給するための出力端子を有している周波数分割
器、および −その１つの入力端子が基準信号を受信することが意図
され、その別の入力端子が分割器の出力端子に接続され
た２つの入力端子を有し、そして発振器の制御入力端子
に接続された出力端子を有している位相比較器を含み、
再同期モジュールは、位相シフタの出力端子に接続れた
そのクロック入力端子を有し、そして分割器の出力端子
に接続されたその信号入力端子を有している。
モジュールは、入力信号とクロック信号からスタートし
て、その出力端子に入力信号に一致し、しかしクロック
信号と同時発生の信号を生成するために、インバータを
介して第１のフリップフロップのクロック入力端子に接
続されたそのクロック入力端子を有し、そしてモジュー
ルの出力端子に接続されたその出力端子を有している第
２のＤタイプ・フリップフロップを含んでいて、そして
第１のフリップフロップの出力端子は、入力データ信号
かまたは第１のフリップフロップからの信号のいずれか
を第２のフリップフロップに供給するように、入力デー
タ信号とクロック信号間の位相関係についての情報を含
んでいるデジタル制御信号によって制御されるマルチプ
レクサを介して第２のフリップフロップのデータ信号入
力端子に接続されている。特別の適用において、集積回
路は：加えて −乗算器デバイスの出力端子に接続された入力端子 −出力端子、および −この出力端子上に、その出力端子上の信号に関して位
相遷移された信号を引き渡すための手段を有している位
相シフタによって後続された、ＰＬＬタイプの周波数乗
算器デバイスを含み、乗算器デバイスは： −その周波数が制御入力端子に印加された電圧によって
制御される信号を供給するための出力端子を有している
発振器、 −発振器の出力端子に接続された入力端子を有し、そし
てその周波数が発振器信号の周波数に関して分割された
信号を供給するための出力端子を有している周波数分割
器、および −その１つの入力端子が基準信号を受信することが意図
され、その別の入力端子が分割器の出力端子に接続され
た２つの入力端子を有し、そして発振器の制御入力端子
に接続された出力端子を有している位相比較器を含み、
再同期モジュールは、位相シフタの出力端子に接続れた
そのクロック入力端子を有し、そして分割器の出力端子
に接続されたその信号入力端子を有している。
【０００７】現今では、液晶表示デバイスは一般に、ラ
イン同期信号の位相が制御されるように、そしてそれは
ビデオ信号のサンプリング時点が最適化されることを許
しているプログラマブル遅延線を含んでいて、その遅延
線は、ライン周波数の乗法によって画素クロックを発生
させるために、ＰＬＬと呼ばれる位相ロックループ回路
によって後続される。
イン同期信号の位相が制御されるように、そしてそれは
ビデオ信号のサンプリング時点が最適化されることを許
しているプログラマブル遅延線を含んでいて、その遅延
線は、ライン周波数の乗法によって画素クロックを発生
させるために、ＰＬＬと呼ばれる位相ロックループ回路
によって後続される。
【０００８】そのようなデバイスは有利なことに、ＰＬ
Ｌタイプの周波数乗算器、組み合わされた位相シフタお
よび再同期モジュールを含んでいる本発明に従った集積
回路を含み、そして乗算器の入力端子は、一方ではライ
ン同期信号からスタートして画素周波数の信号を、そし
て他方では画素周波数の信号に同期した新しいライン同
期信号を発生するように、ライン同期信号を運んでいる
接続に結合されている。
Ｌタイプの周波数乗算器、組み合わされた位相シフタお
よび再同期モジュールを含んでいる本発明に従った集積
回路を含み、そして乗算器の入力端子は、一方ではライ
ン同期信号からスタートして画素周波数の信号を、そし
て他方では画素周波数の信号に同期した新しいライン同
期信号を発生するように、ライン同期信号を運んでいる
接続に結合されている。
【０００９】こうして、画素クロックの位相制御は、遅
延が周波数乗法の前に導入される既知のシステムとは対
照に、周波数乗法の後に果たされる。これは、本発明に
従って再同期モジュールの使用によって可能にされ、そ
してそれは、液晶表示デバイス全体がより簡単な方法に
おいて実行され、そして同時にその性能が改善されるこ
とを可能にする。好ましくは、色信号を処理するための
手段を有し、そして各色信号のためのアナログ・デジタ
ル変換器を有しているデバイスにおいては、位相シフタ
からの画素周波数の信号が、この変換器のサンプリング
時点を制御するために上記アナログ・デジタル変換器に
供給される。
延が周波数乗法の前に導入される既知のシステムとは対
照に、周波数乗法の後に果たされる。これは、本発明に
従って再同期モジュールの使用によって可能にされ、そ
してそれは、液晶表示デバイス全体がより簡単な方法に
おいて実行され、そして同時にその性能が改善されるこ
とを可能にする。好ましくは、色信号を処理するための
手段を有し、そして各色信号のためのアナログ・デジタ
ル変換器を有しているデバイスにおいては、位相シフタ
からの画素周波数の信号が、この変換器のサンプリング
時点を制御するために上記アナログ・デジタル変換器に
供給される。
【００１０】本発明のこれらおよび他のより詳細な要旨
は、限定的でない例によって与えられる本発明の実施の
形態の以下の記載から明らかになるであろう。
は、限定的でない例によって与えられる本発明の実施の
形態の以下の記載から明らかになるであろう。
【００１１】
【発明の実施の形態】以下に添附図面を参照し、発明の
実施の形態に基づいて本発明を詳細に説明する。図１に
示される集積回路１０は２つの信号を供給し、その１つ
の信号は別の周波数の倍数である周波数を有し、そして
それら（２つの信号）のエッジは完全に同相で、クロッ
ク信号に関する上記信号の位相遷移は、信号が周波数に
おいて変化している間、一定に留まっている。それは： −その周波数が接続１１に印加された電圧によって制御
可能であり、そしてその出力端子が発振信号を供給する
発振器３、 −発振信号の周波数をＲの比率で分割する分割器４、 −その１つの入力端子が基準信号“ck-ref”に接続さ
れ、そしてその別の入力端子が周波数分割器４の出力端
子に接続されたその２つの入力端子の１つと別に供給さ
れる信号の位相を比較する位相比較器１を含んでいて、
ＰＬＬと呼ばれる位相ロックループ７を含んでいる。比
較器によって供給された比較信号は、発振器３の周波数
を制御するためにローパスフィルタ２を介して接続１１
に印加される。
実施の形態に基づいて本発明を詳細に説明する。図１に
示される集積回路１０は２つの信号を供給し、その１つ
の信号は別の周波数の倍数である周波数を有し、そして
それら（２つの信号）のエッジは完全に同相で、クロッ
ク信号に関する上記信号の位相遷移は、信号が周波数に
おいて変化している間、一定に留まっている。それは： −その周波数が接続１１に印加された電圧によって制御
可能であり、そしてその出力端子が発振信号を供給する
発振器３、 −発振信号の周波数をＲの比率で分割する分割器４、 −その１つの入力端子が基準信号“ck-ref”に接続さ
れ、そしてその別の入力端子が周波数分割器４の出力端
子に接続されたその２つの入力端子の１つと別に供給さ
れる信号の位相を比較する位相比較器１を含んでいて、
ＰＬＬと呼ばれる位相ロックループ７を含んでいる。比
較器によって供給された比較信号は、発振器３の周波数
を制御するためにローパスフィルタ２を介して接続１１
に印加される。
【００１２】デバイスはさらに、その位相遷移がプログ
ラマブルである位相シフタ５を含んでいる。この位相シ
フタは発振器信号に接続された入力端子を有し、そして
その出力端子“ckno”に入力信号に関して位相シフトさ
れている信号を供給し、そしてこのシフトの量はデジタ
ル制御信号d-Phによって制御される。
ラマブルである位相シフタ５を含んでいる。この位相シ
フタは発振器信号に接続された入力端子を有し、そして
その出力端子“ckno”に入力信号に関して位相シフトさ
れている信号を供給し、そしてこのシフトの量はデジタ
ル制御信号d-Phによって制御される。
【００１３】最後に、デバイスは、図２を参照して詳細
に説明されるであろう再同期モジュール６を含んでい
て；このモジュールは： −位相シフタ５の出力端子に接続されたクロック入力端
子“clk ”、 −分割器４の出力端子に接続された信号入力端子“ｄat
a ”、 −デバイスの出力端子“ck-ref0 ”を形成する出力端
子、および −デジタル乗法信号d-Phのための入力端子を有してい
る。
に説明されるであろう再同期モジュール６を含んでい
て；このモジュールは： −位相シフタ５の出力端子に接続されたクロック入力端
子“clk ”、 −分割器４の出力端子に接続された信号入力端子“ｄat
a ”、 −デバイスの出力端子“ck-ref0 ”を形成する出力端
子、および −デジタル乗法信号d-Phのための入力端子を有してい
る。
【００１４】制御信号d-Phはこうして、一方では位相シ
フタにおける望ましい位相遷移の値を、そして、他方で
は再同期モジュール６を制御する。
フタにおける望ましい位相遷移の値を、そして、他方で
は再同期モジュール６を制御する。
【００１５】図２は再同期モジュール６を示し、その中
において同様な端子は図１におけると同じ参照記号を有
する。このモジュールはＤタイプ・フリップフロップと
同じ入力端子と出力端子、すなわち、データを受信する
ために適合された入力端子“ｄata ”、クロック信号を
受信するために適合された入力端子“clk ”、およびサ
ンプルされたデータを供給するために適合された出力端
子“ck-ref0 ”を有している。
において同様な端子は図１におけると同じ参照記号を有
する。このモジュールはＤタイプ・フリップフロップと
同じ入力端子と出力端子、すなわち、データを受信する
ために適合された入力端子“ｄata ”、クロック信号を
受信するために適合された入力端子“clk ”、およびサ
ンプルされたデータを供給するために適合された出力端
子“ck-ref0 ”を有している。
【００１６】モジュールは、Ｄタイプの第１のフリップ
フロップ６３と同じタイプの第２のフリップフロップ６
５とを含んでいる。フリップフロップ６３のクロック入
力端子はクロック信号“clk ”を受信する。ここで、イ
ンバータ６１はフリップフロップのクロック入力端子Ｃ
Ｐとクロック入力端子“clk ”との間に挿し挟まれてい
るが；このインバータは必ずしも必要とは限らないで、
これは利用できるクロック信号clk の極性に依存する。
フリップフロップ６５のクロック入力端子は、インバー
タ６２における第２の反転の後同じクロックを受信す
る。フリップフロップ６３のデータ信号入力端子はモジ
ュールの入力端子“data”に接続されている。フリップ
フロップ６５の出力端子はモジュールの出力端子“ck-r
ef0 ”を形成し、そしてその入力端子はマルチプレクサ
６４の出力端子に接続されている。後者は、入力端子
“data”上の信号と入力端子“clk ”上の信号間の位相
関係についての情報を含んでいる信号d-Phによって制御
され、その結果として、入力端子“data”上のデータ信
号かまたはフリップフロップ６３からの信号Ｑ１のいず
れかが選択される。信号“data”と“clk ”が一致する
とき、信号“data”は最初にフリップフロップ６３にお
けるクロック信号の立下がりエッジに同期され、そして
それは信号Ｑ１を与え、そしてそれ（Ｑ１）は、フリッ
プフロップ６５におけるクロック信号の立上がりエッジ
に再同期される。“data”と“clk ”が一致しないと
き、それを信号d-Phの特別な値によって示され、マルチ
プレクサ６４は入力端子“data”上の信号を選択し、そ
の信号はそのときフリップフロップ６５によって再同期
される。再同期されるけれども、信号“clk ”と“ck-r
ef0 ”は一般に同じ周波数を有さず：クロック信号は、
例えば、データ信号の周波数の倍数である周波数を有す
る。
フロップ６３と同じタイプの第２のフリップフロップ６
５とを含んでいる。フリップフロップ６３のクロック入
力端子はクロック信号“clk ”を受信する。ここで、イ
ンバータ６１はフリップフロップのクロック入力端子Ｃ
Ｐとクロック入力端子“clk ”との間に挿し挟まれてい
るが；このインバータは必ずしも必要とは限らないで、
これは利用できるクロック信号clk の極性に依存する。
フリップフロップ６５のクロック入力端子は、インバー
タ６２における第２の反転の後同じクロックを受信す
る。フリップフロップ６３のデータ信号入力端子はモジ
ュールの入力端子“data”に接続されている。フリップ
フロップ６５の出力端子はモジュールの出力端子“ck-r
ef0 ”を形成し、そしてその入力端子はマルチプレクサ
６４の出力端子に接続されている。後者は、入力端子
“data”上の信号と入力端子“clk ”上の信号間の位相
関係についての情報を含んでいる信号d-Phによって制御
され、その結果として、入力端子“data”上のデータ信
号かまたはフリップフロップ６３からの信号Ｑ１のいず
れかが選択される。信号“data”と“clk ”が一致する
とき、信号“data”は最初にフリップフロップ６３にお
けるクロック信号の立下がりエッジに同期され、そして
それは信号Ｑ１を与え、そしてそれ（Ｑ１）は、フリッ
プフロップ６５におけるクロック信号の立上がりエッジ
に再同期される。“data”と“clk ”が一致しないと
き、それを信号d-Phの特別な値によって示され、マルチ
プレクサ６４は入力端子“data”上の信号を選択し、そ
の信号はそのときフリップフロップ６５によって再同期
される。再同期されるけれども、信号“clk ”と“ck-r
ef0 ”は一般に同じ周波数を有さず：クロック信号は、
例えば、データ信号の周波数の倍数である周波数を有す
る。
【００１７】信号はd-Phは、このモジュールに供給され
るために、例えば、前述の文書に記述されたそれから引
き出された配置、その配置は、信号が同相であるかどう
かを検出するけれども、の助けにより特別に発生され
る。しかしながら、大部分の場合これは必要でなく、そ
の理由は、適当な信号が回路の別の部分において既に利
用できるからであり；これは、図２のモジュールの応用
を形成する図１に示された回路に対する場合である。
るために、例えば、前述の文書に記述されたそれから引
き出された配置、その配置は、信号が同相であるかどう
かを検出するけれども、の助けにより特別に発生され
る。しかしながら、大部分の場合これは必要でなく、そ
の理由は、適当な信号が回路の別の部分において既に利
用できるからであり；これは、図２のモジュールの応用
を形成する図１に示された回路に対する場合である。
【００１８】図３に、２１で参照されるようなコンピュ
ータ、例えば、ＰＣタイプのコンピュータは通常、コン
ピュータ内においてデジタルのかたちで利用できるＲ，
Ｇ，Ｂの色信号から、任意のタイプの表示デバイスを予
定して、アナログ信号を引き出すための、２２で参照さ
れるデジタル・アナログ変換器のような非常に高速のデ
ジタル・アナログ変換器を含んでいる。さらに、ライン
同期信号Ｈsyncが（図示されないフレーム信号、そして
それは本発明に従って回路によって処理されないけれど
も、と同様に）供給されている。
ータ、例えば、ＰＣタイプのコンピュータは通常、コン
ピュータ内においてデジタルのかたちで利用できるＲ，
Ｇ，Ｂの色信号から、任意のタイプの表示デバイスを予
定して、アナログ信号を引き出すための、２２で参照さ
れるデジタル・アナログ変換器のような非常に高速のデ
ジタル・アナログ変換器を含んでいる。さらに、ライン
同期信号Ｈsyncが（図示されないフレーム信号、そして
それは本発明に従って回路によって処理されないけれど
も、と同様に）供給されている。
【００１９】ここでは、表示デバイスは液晶タイプのデ
バイスである。駆動モジュール２６は、アナログ信号を
実際の液晶表示デバイス２５に適用させるようにアナロ
グ信号を処理し、そして： −それ自体既知であり、そして画素クロック信号Ｃｋ
ｐ、ライン同期信号Ｈsync0 およびデジタル色信号Ｒ，
Ｇ，Ｂから、液晶表示デバイス２５を駆動するために適
合されたクロック信号Ｃｋｐ′およびＲ，Ｇ，Ｂ色信号
を引き出す時間変換およびデジタル処理回路２４、およ
び −特に： −各色に対して −その１つが２７で参照され、黒レベルクランプと可変
利得増幅器を含んでいる回路、 −その１つが２８で参照され、再びデジタルの形態の
Ｒ，Ｇ，Ｂ色信号を供給するアナログ・デジタル変換器
によって後続される、 −その１つの信号は別の信号の周波数の倍数である周波
数を有し、そしてそれらの遷移は完全に同相である２つ
の信号を供給する、図１に示されたそれと類似したライ
ン同期回路１０を含んでいるインターフェース回路２３
を含んでいる。
バイスである。駆動モジュール２６は、アナログ信号を
実際の液晶表示デバイス２５に適用させるようにアナロ
グ信号を処理し、そして： −それ自体既知であり、そして画素クロック信号Ｃｋ
ｐ、ライン同期信号Ｈsync0 およびデジタル色信号Ｒ，
Ｇ，Ｂから、液晶表示デバイス２５を駆動するために適
合されたクロック信号Ｃｋｐ′およびＲ，Ｇ，Ｂ色信号
を引き出す時間変換およびデジタル処理回路２４、およ
び −特に： −各色に対して −その１つが２７で参照され、黒レベルクランプと可変
利得増幅器を含んでいる回路、 −その１つが２８で参照され、再びデジタルの形態の
Ｒ，Ｇ，Ｂ色信号を供給するアナログ・デジタル変換器
によって後続される、 −その１つの信号は別の信号の周波数の倍数である周波
数を有し、そしてそれらの遷移は完全に同相である２つ
の信号を供給する、図１に示されたそれと類似したライ
ン同期回路１０を含んでいるインターフェース回路２３
を含んでいる。
【００２０】回路１０においては、分割器４が画素周波
数と周波数Ｈsync間の比に等しい分割比を有し、そして
それ（回路１０）は、その信号入力端子にＨsync（図１
におけるck-ref) を受信し、そしてその出力端子にそれ
は： −その位相は変えられないで、そしてそれ（クロック信
号Ｃｋｐ）はまた、それらのサンプリング時点を制御す
るためにアナログ・デジタル変換器２８に伝達されるク
ロック信号Ｃｋｐ（図１におけるckno) 、および −信号Ｃｋｐに再同期されているライン同期信号Ｈsync
0 （図１におけるck-ref0)を供給する。
数と周波数Ｈsync間の比に等しい分割比を有し、そして
それ（回路１０）は、その信号入力端子にＨsync（図１
におけるck-ref) を受信し、そしてその出力端子にそれ
は： −その位相は変えられないで、そしてそれ（クロック信
号Ｃｋｐ）はまた、それらのサンプリング時点を制御す
るためにアナログ・デジタル変換器２８に伝達されるク
ロック信号Ｃｋｐ（図１におけるckno) 、および −信号Ｃｋｐに再同期されているライン同期信号Ｈsync
0 （図１におけるck-ref0)を供給する。
【図１】位相ロックループを含んでいるデバイスととも
に本発明に従った再同期モジュールを使用している集積
回路の一部の回路図である。
に本発明に従った再同期モジュールを使用している集積
回路の一部の回路図である。
【図２】再同期モジュールをより詳細に示している。
【図３】コンピュータのための液晶タイプのカラー表示
デバイスを概略的に示している。
デバイスを概略的に示している。
１ 位相比較器 ２ ローパスフィルタ ３ 発振器 ４ 周波数分割器 ５ 位相シフタ ６ 再同期モジュール ７ 位相ロックループ（ＰＬＬ） １０ 集積回路（ライン同期回路） １１ 接続 ２１ コンピュータ ２２ デジタル・アナログ変換器 ２３ インターフェース回路 ２４ 時間変換およびデジタル処理回路 ２５ 液晶表示デバイス ２６ 駆動モジュール ２７ 黒レベルクランプと可変利得増幅器を含んでいる
回路 ２８ アナログ・デジタル変換器 ６１，６２ インバータ ６３ 第１のＤタイプ・フリップフロップ ６４ マルチプレクサ ６５ 第２のＤタイプ・フリップフロップ ck-ref 基準信号 ckno 出力端子 d-Ph デジタル制御信号（デジタル情報信号） clk クロック入力端子 data 信号入力端子 ck-ref0 デバイスの出力端子 Hsync ライン同期信号 Ckp 画素クロック信号 Hsync0 ライン同期信号 Ckp ′ クロック信号
回路 ２８ アナログ・デジタル変換器 ６１，６２ インバータ ６３ 第１のＤタイプ・フリップフロップ ６４ マルチプレクサ ６５ 第２のＤタイプ・フリップフロップ ck-ref 基準信号 ckno 出力端子 d-Ph デジタル制御信号（デジタル情報信号） clk クロック入力端子 data 信号入力端子 ck-ref0 デバイスの出力端子 Hsync ライン同期信号 Ckp 画素クロック信号 Hsync0 ライン同期信号 Ckp ′ クロック信号
───────────────────────────────────────────────────── フロントページの続き (71)出願人 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ (72)発明者 エルヴェ マリ フランス国 14750 サントーバン シュ ール メール リュ モンセニュール イ キー 12
Claims (4)
- 【請求項１】 クロック信号のためのクロック入力端
子、入力データ信号のための信号入力端子および出力端
子を有している再同期モジュールを含んでいる集積回路
であって、そのモジュールが、モジュールの信号入力端
子に接続されたその信号入力端子を有し、そしてモジュ
ールのクロック入力端子に接続されたそのクロック入力
端子とを有するＤタイプ・フリップフロップを含んでい
るものにおいて、 モジュールは、入力信号とクロック信号からスタートし
て、その出力端子に入力信号に一致し、しかしクロック
信号と同時発生の信号を生成するために、インバータを
介して第１のフリップフロップのクロック入力端子に接
続されたそのクロック入力端子を有し、そしてモジュー
ルの出力端子に接続されたその出力端子を有している第
２のＤタイプ・フリップフロップを含んでいて、そして
第１のフリップフロップの出力端子は、入力データ信号
かまたは第１のフリップフロップからの信号のいずれか
を第２のフリップフロップに供給するように、入力デー
タ信号とクロック信号間の位相関係についての情報を含
んでいるデジタル制御信号によって制御されるマルチプ
レクサを介して第２のフリップフロップのデータ信号入
力端子に接続されていることを特徴とする集積回路。 - 【請求項２】 請求項１記載の集積回路において、 集積回路は：加えて −乗算器デバイスの出力端子に接続された入力端子 −出力端子、および −この出力端子上に、その出力端子上の信号に関して位
相遷移された信号を引き渡すための手段を有している位
相シフタによって後続された、ＰＬＬタイプの周波数乗
算器デバイスを含み、 乗算器デバイスは： −その周波数が制御入力端子に印加された電圧によって
制御される信号を供給するための出力端子を有している
発振器、 −発振器の出力端子に接続された入力端子を有し、そし
てその周波数が発振器信号の周波数に関して分割された
信号を供給するための出力端子を有している周波数分割
器、および −その１つの入力端子が基準信号を受信することが意図
され、その別の入力端子が分割器の出力端子に接続され
た２つの入力端子を有し、そして発振器の制御入力端子
に接続された出力端子を有している位相比較器を含み、 再同期モジュールは、位相シフタの出力端子に接続れた
そのクロック入力端子を有し、そして分割器の出力端子
に接続されたその信号入力端子を有していることを特徴
とする集積回路。 - 【請求項３】 液晶表示デバイスであって、その液晶表
示デバイスは、 ＰＬＬタイプの周波数乗算器、組み合わされた位相シフ
タおよび再同期モジュールを含んでいる請求項２記載の
集積回路を含み、そして乗算器の入力端子は、一方では
ライン同期信号からスタートして画素周波数の信号を、
そして他方では画素周波数の信号に同期した新しいライ
ン同期信号を発生するように、ライン同期信号を運んで
いる接続に結合されていることを特徴とする液晶表示デ
バイス。 - 【請求項４】 色信号を処理するための手段を有し、そ
して各色信号のためのアナログ−デジタル変換器を有し
ている請求項３記載の液晶表示デバイスにおいで位相シ
フタからの画素周波数の信号が、この変換器のサンプリ
ング時点を制御するために前記アナログ−デジタル変換
器に供給されることを特徴とする液晶表示デバイス。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9703999A FR2761836A1 (fr) | 1997-04-02 | 1997-04-02 | Dispositif de resynchronisation |
| FR9703999 | 1997-04-02 | ||
| FR9711580 | 1997-09-17 | ||
| FR9711580A FR2768581A3 (fr) | 1997-09-17 | 1997-09-17 | Dispositif d'interface pour un afficheur lcd |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH113069A true JPH113069A (ja) | 1999-01-06 |
| JP4237288B2 JP4237288B2 (ja) | 2009-03-11 |
Family
ID=26233433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08403498A Expired - Fee Related JP4237288B2 (ja) | 1997-04-02 | 1998-03-30 | 集積回路および液晶表示デバイス |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5999026A (ja) |
| EP (1) | EP0869618B1 (ja) |
| JP (1) | JP4237288B2 (ja) |
| DE (1) | DE69834762T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130024183A (ko) * | 2011-08-30 | 2013-03-08 | 매그나칩 반도체 유한회사 | Ｌｅｄ구동장치 |
| US10555788B2 (en) | 2014-03-28 | 2020-02-11 | Intuitive Surgical Operations, Inc. | Surgical system with haptic feedback based upon quantitative three-dimensional imaging |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1295880C (zh) | 2000-11-23 | 2007-01-17 | 皇家菲利浦电子有限公司 | 时钟发生电路以及包含这种时钟发生电路的再生音频信号的集成电路 |
| US7382823B1 (en) * | 2002-02-22 | 2008-06-03 | Xilinx, Inc. | Channel bonding control logic architecture |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5220581A (en) * | 1991-03-28 | 1993-06-15 | International Business Machines Corporation | Digital data link performance monitor |
| US5212601A (en) * | 1991-05-03 | 1993-05-18 | Western Digital Corporation | Disk drive data synchronizer with window shift synthesis |
| US5245637A (en) * | 1991-12-30 | 1993-09-14 | International Business Machines Corporation | Phase and frequency adjustable digital phase lock logic system |
| KR970002949B1 (ko) * | 1994-05-25 | 1997-03-13 | 삼성전자 주식회사 | 디지탈 통신시스템의 클럭발생방법 및 그 회로 |
| FR2728118A1 (fr) * | 1994-12-08 | 1996-06-14 | Matra Mhs | Comparateur de phase entre un signal numerique et un signal d'horloge, et boucle a verrouillage de phase correspondante |
| US5638015A (en) * | 1995-06-21 | 1997-06-10 | Unisys Corporation | Avoiding instability |
| US5781480A (en) * | 1997-07-29 | 1998-07-14 | Motorola, Inc. | Pipelined dual port integrated circuit memory |
-
1998
- 1998-03-26 EP EP98200954A patent/EP0869618B1/fr not_active Expired - Lifetime
- 1998-03-26 DE DE69834762T patent/DE69834762T2/de not_active Expired - Fee Related
- 1998-03-30 JP JP08403498A patent/JP4237288B2/ja not_active Expired - Fee Related
- 1998-04-02 US US09/054,113 patent/US5999026A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130024183A (ko) * | 2011-08-30 | 2013-03-08 | 매그나칩 반도체 유한회사 | Ｌｅｄ구동장치 |
| US10555788B2 (en) | 2014-03-28 | 2020-02-11 | Intuitive Surgical Operations, Inc. | Surgical system with haptic feedback based upon quantitative three-dimensional imaging |
Also Published As
| Publication number | Publication date |
|---|---|
| US5999026A (en) | 1999-12-07 |
| JP4237288B2 (ja) | 2009-03-11 |
| EP0869618A1 (fr) | 1998-10-07 |
| DE69834762T2 (de) | 2007-06-14 |
| EP0869618B1 (fr) | 2006-06-07 |
| DE69834762D1 (de) | 2006-07-20 |
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Legal Events
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| A621 | Written request for application examination |
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|
| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080917 |
|
| TRDD | Decision of grant or rejection written | ||
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|
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111226 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| LAPS | Cancellation because of no payment of annual fees |