JP4237288B2 - 集積回路および液晶表示デバイス - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、とりわけ、クロック信号のためのクロック入力端子、入力データ信号のための信号入力端子および出力端子を有している再同期モジュールを含んでいる集積回路に開し、そのモジュールは、モジュールの信号入力端子に接続されたその信号入力端子を有し、そしてモジュールのクロック入力端子に接続されたそのクロック入力端子とを有するＤタイプ・フリップフロップを含んでいる。
【０００２】
それはまた、液晶表示デバイスに関する。
【０００３】
本発明は、その１つが別の倍数である周波数を有し、そしてそれらの遷移が完全に同相である２つの信号を必要とするそれらの場合に適用する。それは、とりわけ、ラインクロック周波数から画素周波数を引き出すために、液晶表示のためのインターフェースに適用する。
【０００４】
【従来の技術】
同期モジュールは簡単なＤタイプ・フリップフロップによって形成され得る。その信号入力端子とクロック入力端子が配置の相当する入力端子を形成するＤフリップフロップを含んでいるより複雑な配置が、文書、欧州特許EP第 0 716 501号に記載されている。入力端子とクロック信号からスタートして、この配置は信号遷移の検出の第１と第２の表示を供給し、そしてこれら２つの表示は、クロックが信号と同相であるとき一致する。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、入力信号とクロック信号からスタートして、クロック信号のエッジが信号のエッジと準一致にある（そのような場合、簡単なＤタイプ・フリップフロップが使用されるとき、状態の変化が予想され得ないで、そしてエッジはミスされる）ときでさえ、入力信号に一致し、しかしクロック信号と同時発生にある信号を供給する配置を提供することにある。
【０００６】
【課題を解決するための手段】
この目的のために、このモジュールは、入力信号とクロック信号からスタートして、当該入力信号と一致するけれども当該入力信号の周波数の倍数である周波数を有する当該クロック信号と同期化した信号をモジュールの出力に生成するために、第２のＤタイプ・フリップフロップを備え、当該第２のＤタイプ・フリップフロップが、インバータを介して当該第１のＤタイプ・フリップフロップのクロック入力端子に接続されたクロック入力端子と、当該モジュールの出力端子に接続された出力端子とを備え、当該入力データ信号又は当該第１のＤタイプ・フリップフロップからの信号のいずれか一方を当該第２のＤタイプ・フリップフロップに供給するように、当該入力データ信号と当該クロック信号との間の位相関係に関する情報を包含するデジタル制御信号によって制御されるマルチプレクサを介して第２のＤタイプ・フリップフロップのデータ信号入力端子に接続されている、第１のＤタイプ・フリップフロップの出力端子とを備えている。
特別の適用において、集積回路は：加えて
−乗算器デバイスの出力端子に接続された入力端子
−出力端子、および
−この出力端子上に、その出力端子上の信号に関して位相遷移された信号を引き渡すための手段
を有している位相シフタによって後続された、ＰＬＬタイプの周波数乗算器デバイスを含み、
乗算器デバイスは：
−その周波数が制御入力端子に印加された電圧によって制御される信号を供給するための出力端子を有している発振器、
−発振器の出力端子に接続された入力端子を有し、そしてその周波数が発振器信号の周波数に関して分割された信号を供給するための出力端子を有している周波数分割器、および−その１つの入力端子が基準信号を受信することが意図され、その別の入力端子が分割器の出力端子に接続された２つの入力端子を有し、そして発振器の制御入力端子に接続された出力端子を有している位相比較器を含み、
再同期モジュールは、位相シフタの出力端子に接続されたそのクロック入力端子を有し、そして分割器の出力端子に接続されたその信号入力端子を有している。
【０００７】
現今では、液晶表示デバイスは一般に、ライン同期信号の位相が制御されるように、そしてそれはビデオ信号のサンプリング時点が最適化されることを許しているプログラマブル遅延線を含んでいて、その遅延線は、ライン周波数の乗法によって画素クロックを発生させるために、ＰＬＬと呼ばれる位相ロックループ回路によって後続される。
【０００８】
そのようなデバイスは有利なことに、ＰＬＬタイプの周波数乗算器、組み合わされた位相シフタおよび再同期モジュールを含んでいる本発明に従った集積回路を含み、そして乗算器の入力端子は、一方ではライン同期信号からスタートして画素周波数の信号を、そして他方では画素周波数の信号に同期した新しいライン同期信号を発生するように、ライン同期信号を運んでいる接続に結合されている。
【０００９】
こうして、画素クロックの位相制御は、遅延が周波数乗法の前に導入される既知のシステムとは対照に、周波数乗法の後に果たされる。これは、本発明に従って再同期モジュールの使用によって可能にされ、そしてそれは、液晶表示デバイス全体がより簡単な方法において実行され、そして同時にその性能が改善されることを可能にする。
好ましくは、色信号を処理するための手段を有し、そして各色信号のためのアナログ・デジタル変換器を有しているデバイスにおいては、位相シフタからの画素周波数の信号が、この変換器のサンプリング時点を制御するために上記アナログ・デジタル変換器に供給される。
【００１０】
本発明のこれらおよび他のより詳細な要旨は、限定的でない例によって与えられる本発明の実施の形態の以下の記載から明らかになるであろう。
【００１１】
【発明の実施の形態】
以下に添附図面を参照し、発明の実施の形態に基づいて本発明を詳細に説明する。
図１に示される集積回路１０は２つの信号を供給し、その１つの信号は別の周波数の倍数である周波数を有し、そしてそれら（２つの信号）のエッジは完全に同相で、クロック信号に関する上記信号の位相遷移は、信号が周波数において変化している間、一定に留まっている。それは：
−その周波数が接続１１に印加された電圧によって制御可能であり、そしてその出力端子が発振信号を供給する発振器３、
−発振信号の周波数をＲの比率で分割する分割器４、
−その１つの入力端子が基準信号“ck-ref”に接続され、そしてその別の入力端子が周波数分割器４の出力端子に接続されたその２つの入力端子の１つと別に供給される信号の位相を比較する位相比較器１
を含んでいて、ＰＬＬと呼ばれる位相ロックループ７を含んでいる。比較器によって供給された比較信号は、発振器３の周波数を制御するためにローパスフィルタ２を介して接続１１に印加される。
【００１２】
デバイスはさらに、その位相遷移がプログラマブルである位相シフタ５を含んでいる。この位相シフタは発振器信号に接続された入力端子を有し、そしてその出力端子“ckno”に入力信号に関して位相シフトされている信号を供給し、そしてこのシフトの量はデジタル制御信号d-Phによって制御される。
【００１３】
最後に、デバイスは、図２を参照して詳細に説明されるであろう再同期モジュール６を含んでいて；このモジュールは：
−位相シフタ５の出力端子に接続されたクロック入力端子“clk ”、
−分割器４の出力端子に接続された信号入力端子“ｄata ”、
−デバイスの出力端子“ck-ref0 ”を形成する出力端子、
および
−デジタル乗法信号d-Phのための入力端子を有している。
【００１４】
制御信号d-Phはこうして、一方では位相シフタにおける望ましい位相遷移の値を、そして、他方では再同期モジュール６を制御する。
【００１５】
図２は再同期モジュール６を示し、その中において同様な端子は図１におけると同じ参照記号を有する。このモジュールはＤタイプ・フリップフロップと同じ入力端子と出力端子、すなわち、データを受信するために適合された入力端子“ｄata ”、クロック信号を受信するために適合された入力端子“clk ”、およびサンプルされたデータを供給するために適合された出力端子“ck-ref0 ”を有している。
【００１６】
モジュールは、Ｄタイプの第１のフリップフロップ６３と同じタイプの第２のフリップフロップ６５とを含んでいる。フリップフロップ６３のクロック入力端子はクロック信号“clk ”を受信する。ここで、インバータ６１はフリップフロップのクロック入力端子ＣＰとクロック入力端子“clk ”との間に挿し挟まれているが；このインバータは必ずしも必要とは限らないで、これは利用できるクロック信号clk の極性に依存する。フリップフロップ６５のクロック入力端子は、インバータ６２における第２の反転の後同じクロックを受信する。フリップフロップ６３のデータ信号入力端子はモジュールの入力端子“data”に接続されている。フリップフロップ６５の出力端子はモジュールの出力端子“ck-ref0 ”を形成し、そしてその入力端子はマルチプレクサ６４の出力端子に接続されている。後者は、入力端子“data”上の信号と入力端子“clk ”上の信号間の位相関係についての情報を含んでいる信号d-Phによって制御され、その結果として、入力端子“data”上のデータ信号かまたはフリップフロップ６３からの信号Ｑ１のいずれかが選択される。信号“data”と“clk ”が一致するとき、信号“data”は最初にフリップフロップ６３におけるクロック信号の立下がりエッジに同期され、そしてそれは信号Ｑ１を与え、そしてそれ（Ｑ１）は、フリップフロップ６５におけるクロック信号の立上がりエッジに再同期される。“data”と“clk ”が一致しないとき、それを信号d-Phの特別な値によって示され、マルチプレクサ６４は入力端子“data”上の信号を選択し、その信号はそのときフリップフロップ６５によって再同期される。再同期されるけれども、信号“clk ”と“ck-ref0 ”は一般に同じ周波数を有さず：クロック信号は、例えば、データ信号の周波数の倍数である周波数を有する。
【００１７】
信号はd-Phは、このモジュールに供給されるために、例えば、前述の文書に記述されたそれから引き出された配置、その配置は、信号が同相であるかどうかを検出するけれども、の助けにより特別に発生される。しかしながら、大部分の場合これは必要でなく、その理由は、適当な信号が回路の別の部分において既に利用できるからであり；これは、図２のモジュールの応用を形成する図１に示された回路に対する場合である。
【００１８】
図３に、２１で参照されるようなコンピュータ、例えば、ＰＣタイプのコンピュータは通常、コンピュータ内においてデジタルのかたちで利用できるＲ，Ｇ，Ｂの色信号から、任意のタイプの表示デバイスを予定して、アナログ信号を引き出すための、２２で参照されるデジタル・アナログ変換器のような非常に高速のデジタル・アナログ変換器を含んでいる。さらに、ライン同期信号Ｈsyncが（図示されないフレーム信号、そしてそれは本発明に従って回路によって処理されないけれども、と同様に）供給されている。
【００１９】
ここでは、表示デバイスは液晶タイプのデバイスである。駆動モジュール２６は、アナログ信号を実際の液晶表示デバイス２５に適用させるようにアナログ信号を処理し、そして：
−それ自体既知であり、そして画素クロック信号Ｃｋｐ、ライン同期信号Ｈsync0 およびデジタル色信号Ｒ，Ｇ，Ｂから、液晶表示デバイス２５を駆動するために適合されたクロック信号Ｃｋｐ′およびＲ，Ｇ，Ｂ色信号を引き出す時間変換およびデジタル処理回路２４、および
−特に：
−各色に対して
−その１つが２７で参照され、黒レベルクランプと可変利得増幅器を含んでいる回路、
−その１つが２８で参照され、再びデジタルの形態のＲ，Ｇ，Ｂ色信号を供給するアナログ・デジタル変換器によって後続される、
−その１つの信号は別の信号の周波数の倍数である周波数を有し、そしてそれらの遷移は完全に同相である２つの信号を供給する、図１に示されたそれと類似したライン同期回路１０
を含んでいるインターフェース回路２３
を含んでいる。
【００２０】
回路１０においては、分割器４が画素周波数と周波数Ｈsync間の比に等しい分割比を有し、そしてそれ（回路１０）は、その信号入力端子にＨsync（図１におけるck-ref) を受信し、そしてその出力端子にそれは：
−その位相は変えられないで、そしてそれ（クロック信号Ｃｋｐ）はまた、それらのサンプリング時点を制御するためにアナログ・デジタル変換器２８に伝達されるクロック信号Ｃｋｐ（図１におけるckno) 、および
−信号Ｃｋｐに再同期されているライン同期信号Ｈsync0 （図１におけるck-ref0)
を供給する。
【図面の簡単な説明】
【図１】位相ロックループを含んでいるデバイスとともに本発明に従った再同期モジュールを使用している集積回路の一部の回路図である。
【図２】再同期モジュールをより詳細に示している。
【図３】コンピュータのための液晶タイプのカラー表示デバイスを概略的に示している。
【符号の説明】
１ 位相比較器
２ ローパスフィルタ
３ 発振器
４ 周波数分割器
５ 位相シフタ
６ 再同期モジュール
７ 位相ロックループ（ＰＬＬ）
１０ 集積回路（ライン同期回路）
１１ 接続
２１ コンピュータ
２２ デジタル・アナログ変換器
２３ インターフェース回路
２４ 時間変換およびデジタル処理回路
２５ 液晶表示デバイス
２６ 駆動モジュール
２７ 黒レベルクランプと可変利得増幅器を含んでいる回路
２８ アナログ・デジタル変換器
６１，６２ インバータ
６３ 第１のＤタイプ・フリップフロップ
６４ マルチプレクサ
６５ 第２のＤタイプ・フリップフロップ
ck-ref 基準信号
ckno 出力端子
d-Ph デジタル制御信号（デジタル情報信号）
clk クロック入力端子
data 信号入力端子
ck-ref0 デバイスの出力端子
Hsync ライン同期信号
Ckp 画素クロック信号
Hsync0 ライン同期信号
Ckp ′ クロック信号

Claims (4)

1. クロック信号用のクロック入力端子と、入力データ信号用の信号入力端子と、出力端子とを有する再同期モジュールを備える集積回路であって、前記モジュールが、前記モジュールの信号入力端子に接続された信号入力端子と、前記モジュールのクロック入力端子に接続されたクロック入力端子とを有する第１のＤタイプ・フリップフロップを備える集積回路において、
   前記モジュールは、前記入力信号と前記クロック信号からスタートして、前記入力信号と一致するけれども前記入力信号の周波数の倍数である周波数を有する前記クロック信号と同期化した信号をモジュールの出力に生成するために、第２のＤタイプ・フリップフロップを備え、
   前記第２のＤタイプ・フリップフロップが、インバータを介して前記第１のＤタイプ・フリップフロップのクロック入力端子に接続されたクロック入力端子と、前記モジュールの出力端子に接続された出力端子とを備え、
   前記入力データ信号又は前記第１のＤタイプ・フリップフロップからの信号のいずれか一方を前記第２のＤタイプ・フリップフロップに供給するように、前記入力データ信号と前記クロック信号との間の位相関係に関する情報を包含するデジタル制御信号によって制御されるマルチプレクサを介して第２のＤタイプ・フリップフロップのデータ信号入力端子に接続されている、第１のＤタイプ・フリップフロップの出力端子と
   を備えることを特徴とする集積回路。
2. 請求項１記載の集積回路において、
   集積回路は：加えて
   −乗算器デバイスの出力端子に接続された入力端子
   −出力端子、および
   −この出力端子上に、その出力端子上の信号に関して位相遷移された信号を引き渡すための手段
   を有している位相シフタによって後続された、ＰＬＬタイプの周波数乗算器デバイスを含み、
   乗算器デバイスは：
   −その周波数が制御入力端子に印加された電圧によって制御される信号を供給するための出力端子を有している発振器、
   −発振器の出力端子に接続された入力端子を有し、そしてその周波数が発振器信号の周波数に関して分割された信号を供給するための出力端子を有している周波数分割器、および
   −その１つの入力端子が基準信号を受信することが意図され、その別の入力端子が分割器の出力端子に接続された２つの入力端子を有し、そして発振器の制御入力端子に接続された出力端子を有している位相比較器
   を含み、
   再同期モジュールは、位相シフタの出力端子に接続れたそのクロック入力端子を有し、そして分割器の出力端子に接続されたその信号入力端子を有していることを特徴とする集積回路。
3. 液晶表示デバイスであって、その液晶表示デバイスは、
   ＰＬＬタイプの周波数乗算器、組み合わされた位相シフタおよび再同期モジュールを含んでいる請求項２記載の集積回路を含み、そして乗算器の入力端子は、一方ではライン同期信号からスタートして画素周波数の信号を、そして他方では画素周波数の信号に同期した新しいライン同期信号を発生するように、ライン同期信号を運んでいる接続に結合されていることを特徴とする液晶表示デバイス。
4. 色信号を処理するための手段を有し、そして各色信号のためのアナログ−デジタル変換器を有している請求項３記載の液晶表示デバイスにおいで
   位相シフタからの画素周波数の信号が、この変換器のサンプリング時点を制御するために前記アナログ−デジタル変換器に供給されることを特徴とする液晶表示デバイス。

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