JPH1126776A

JPH1126776A - デュアルゲートｆｅｔ及びデュアルゲートｆｅｔを使用した高周波回路

Info

Publication number: JPH1126776A
Application number: JP17684897A
Authority: JP
Inventors: Kimimasa Maemura; 公正前村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-07-02
Filing date: 1997-07-02
Publication date: 1999-01-29

Abstract

(57)【要約】【課題】歪みを増加させることなく低消費電力化を図
ることができると共に電力効率の向上を図ることができ
る電力増幅回路を有する高周波回路を得ると共に、該電
力増幅回路に使用するデュアルゲートＦＥＴの高性能
化、特に小型化及び高効率化を図る。【解決手段】デュアルゲートＦＥＴ２及び３における
ドレイン側のゲートである第１ゲートに高周波信号が入
力されると共に、デュアルゲートＦＥＴ２及び３におけ
るソース側のゲートである第２ゲートにＤＣバイアス電
圧が入力され、該ＤＣバイアス電圧によって電力増幅回
路１の出力電力が制御される。デュアルゲートＦＥＴ２
及び３において、第２ゲート電極のゲート長が、第１ゲ
ート電極のゲート長よりも短くなるように形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デュアルゲートＦ
ＥＴと、該デュアルゲートＦＥＴを使用した高周波回路
に関し、特に携帯電話等の無線通信機に使用する高周波
回路に関する。

【０００２】

【従来の技術】無線通信機、特に携帯電話では携帯性を
よくするために、電話機の小型化が行われており、使用
する部品点数の削減を図るために回路の集積化が進めら
れている。しかし、電話機において最も大きく重いもの
は電池であり、該電池を小型化するためには回路の低消
費電力化を図る必要がある。また、携帯電話に使用され
る電力増幅器の消費電流は携帯電話の出力電力にほぼ比
例することから、携帯電話を基地局の近傍で使用する場
合、携帯電話からの無線信号の出力電力を小さくしても
通信できるため、携帯電話からの無線信号の出力電力
を、携帯電話と基地局との距離に応じて変えるようにし
て、携帯電話の低消費電力化が図られてきた。

【０００３】このような携帯電話及び簡易型携帯電話
（ＰＨＳ：Personal Handyphone System）では、使用す
る周波数が、携帯電話で０.９ＧＨｚ又は１.５ＧＨｚ、
簡易型携帯電話では１.９ＧＨｚであることから、シリ
コン（Ｓi）素子と比較して高周波での消費電力が小さ
い砒化ガリウム（ＧaＡs）素子が電力増幅器に使用され
る。次に、砒化ガリウム素子として電界効果トランジス
タ（以下、ＦＥＴと呼ぶ）を用いた電力増幅器について
説明する。

【０００４】図１１は、高周波回路の従来例を示した概
略の回路図であり、図１１では、携帯電話等の無線通信
機に使用される電力増幅回路を例にして示している。図
１１において、高周波回路１００は、電力増幅器からな
る電力増幅部１０１、制御回路部１０２、ＩＦ回路部１
０３、電力検出部１０４、シングルゲートのＦＥＴ１０
５及び電池１０６で形成されている。ＩＦ回路部１０３
は、中間周波数の送信信号を高周波信号に変換する回路
であり、電力増幅部１０１は、ＩＦ回路部１０３で高周
波信号に変換された送信信号を増幅して出力するもので
ある。電力検出部１０４は、電力増幅部１０１の出力電
力を検出するものであり、制御回路部１０２は、電力検
出部で検出された電力値から、電力増幅部１０１、ＩＦ
回路部１０３及びＦＥＴ１０５の制御を行う。

【０００５】電力増幅部１０１は、シングルゲートのＦ
ＥＴ１１１〜１１４、インピーダンスの整合を行う整合
回路１１５〜１１９、及び抵抗１２０，１２１で形成さ
れている。ＩＦ回路部１０３で高周波信号に変換された
送信信号は、電力増幅部１０１の入力端子ＩＮから整合
回路１１５を介してＦＥＴ１１２のゲートに入力され、
電力増幅部１０１で電力増幅されて出力端子ＯＵＴから
出力される。ＦＥＴ１０５は、制御回路部１０２からの
制御信号に応じて電池１０６から供給される電圧を変
え、ドレイン電圧入力端子Ｄinより電力増幅部１０１の
ＦＥＴ１１１及び１１３の各ドレインに供給するもので
ある。また、制御回路部１０２は、ゲート電圧入力端子
Ｇinを介して、電力増幅部１０１のＦＥＴ１１１及び１
１３の各ゲートに電圧を供給する。

【０００６】ここで、入力端子ＩＮに入力される入力電
力をＰinとし、出力端子ＯＵＴから出力される出力電力
をＰoutとし、更にドレイン電圧入力端子Ｄinに入力さ
れる電圧をＶaとし、ゲート電圧入力端子Ｇinに入力さ
れる電圧をＶbとする。制御回路部１０２は、電力検出
部１０４で検出された出力電力Ｐoutに応じて、ＩＦ回
路部１０３の出力電力を変えるようにＩＦ回路部１０３
の制御を行う。また、制御回路部１０２は、電力検出部
１０４で検出された出力電力Ｐoutに応じて、ＦＥＴ１
０５のゲート電圧を制御してドレイン電圧入力端子Ｄin
に供給される電圧の制御を行い、更にゲート電圧入力端
子Ｇinに供給する電圧の制御を行う。

【０００７】図１２は、図１１で示した電力増幅部１０
１の入出力特性を示す図である。図１２から分かるよう
に、出力電力Ｐoutは入力電力Ｐinの増加に伴って増加
し、入力電力Ｐinが約０ｄＢｍ以下である範囲では、出
力電力Ｐoutは入力電力Ｐinに比例して増加するが、入
力電力Ｐinが０ｄＢｍを超える範囲では、出力電力Ｐou
tの増加は鈍化して飽和する。また、電力効率ηにおい
ても、入力電力Ｐinが小さい範囲では入力電力Ｐinの増
加と共に増加し、入力電力Ｐinがある値になると急激に
増加し、入力電力Ｐinが更に増加して大きくなると電力
効率ηの増加は鈍り、入力電力Ｐinがある値を超えると
逆に低下していく。電力増幅部１０１においては、電力
効率ηが大きくなるように使用することにより消費電力
の低下を図ることができる。

【０００８】更に、図１２においては歪みＩＭを示して
おり、該歪みは例えば３次歪みである。歪みＩＭは、例
えば周波数ｆ１と、周波数ｆ１からΔｆ離れた周波数ｆ
２の電力の同じ２波を電力増幅部１０１に入力し、（ｆ
１−Δｆ）又は（ｆ２＋Δｆ）の周波数成分を有する電
力増幅部１０１の出力信号波の電力と、周波数ｆ１の周
波数成分を有する電力増幅部１０１の出力信号波の電力
とを比較したものである。図１２では、入力電力Ｐinが
小さいほど歪みＩＭが小さくなる。

【０００９】上記のような電力増幅部１０１において、
出力電力Ｐoutが小さいときと大きいときとの電力効率
ηをそれぞれ同じ値にすることは困難である。そこで、
制御回路部１０２は、電力検出部１０４で検出された電
力増幅部１０１の出力電力Ｐoutに応じて電圧Ｖa及び電
圧Ｖbの調整を行う。例えば、図１２において、Ｐin＝
０ｄＢｍのとき、Ｐout＝２５ｄＢｍ、η＝３０％、Ｉ
Ｍ＝−３５ｄＢｃであり、Ｐin＝−１０ｄＢｍのとき、
Ｐout＝１５ｄＢｍ、η＝８％、ＩＭ＜−６０ｄＢｃで
ある。この場合、制御回路部１０２は、出力電力Ｐout
が１５ｄＢｍのときの電力効率ηを向上させるために電
圧Ｖbを低下させる。

【００１０】図１３は、電圧Ｖbを低下させたときの電
力増幅部１０１の入出力特性を示した図である。図１３
から分かるように、Ｐin＝−９ｄＢｍのとき、Ｐout＝
１５ｄＢｍ、η＝１５％、ＩＭ＜−３８ｄＢｃとなる。
このように、入力電力Ｐinが小さいときには、電圧Ｖb
を小さくすることによって電力増幅部１０１の利得はほ
とんど変化しないが電力効率ηを約２倍に向上させるこ
とができる。

【００１１】図１４は、電力増幅部１０１における電圧
Ｖbとドレイン電圧入力端子Ｄinに流れる電流Ｉcの関係
を示した図である。図１４から分かるように電圧Ｖbを
低下させるとＩcも低下し、電力効率η＝(Ｐout−Ｐin)
／(Ｖa×Ｉc)であることから、電力増幅部１０１の電力
効率ηは増加する。例えば、電圧Ｖbを−０.５Ｖから−
０.８Ｖに低下させると、Ｉcは２４０ｍＡから１２０ｍ
Ａに減少する。但し、電圧Ｖbを−０.８Ｖ以下にすると
Ｉcが小さくなりすぎることから、歪みＩＭの増加や出
力電力Ｐoutの低下が生じる。

【００１２】図１５は、電力増幅部１０１におけるＶa
とＩcとの関係を示した図である。図１５から分かるよ
うに、電圧Ｖaの変化に対するＩcの変化量は小さいた
め、電圧Ｖaを変化させても電力増幅部１０１の電力効
率ηへの影響は小さい。ここで、Ｉcが変化せず電圧Ｖa
だけが低下した場合、電力増幅部１０１における直流で
の消費電力は、Ｖa×Ｉcであるため電圧Ｖaの低下と共
に減少する。

【００１３】しかし、電圧Ｖaの電圧制御にはＦＥＴ１
０５を使用しており、ＦＥＴ１０５のゲート電圧に比例
した電圧がドレイン電圧入力端子Ｄinに供給される。こ
のような構成では、電圧Ｖaが低下しても電池１０６か
らの電圧は一定であるために、電圧Ｖaが低下した分だ
けＦＥＴ１０５で電力を消費していることになり、高周
波回路１００の消費電力の削減を図ることはできない。
このことから、電力増幅部１０１の低消費電力化には電
圧Ｖbを制御して行うのが望ましい。

【００１４】

【発明が解決しようとする課題】ここで、周波数拡散方
式を使用する無線通信機では、無線通信を行っている端
末が多い場合には、他の無線機の妨害波にならないよう
に無線機の出力電力を低下させる必要がある。上記周波
数拡散方式と同様に使用されているディジタル方式の携
帯電話（ＰＤＣ：Personal Digital Cellular System）
や簡易型携帯電話等では、電力増幅器の入出力特性の非
線形性等で出力電圧に歪みが生じる。該歪みの発生は、
使用する周波数の範囲外の信号を出力することになるこ
とから、他の無線機に対して雑音となり該雑音が規格内
になるように削減する必要がある。

【００１５】一方、上記のような、電圧Ｖaや電圧Ｖbを
変化させる方法では、電力増幅部１０１において、消費
電力の低減を行うと、同じ入力電力の場合には歪みＩＭ
が大きくなる。このため、歪みの発生が問題となる上記
のようなディジタル方式の無線通信機や、該無線通信機
の基地局等の場合には、消費電力の低減と共に入力電力
を小さくしなければならない。このことをＦＥＴの動作
に基づいて説明する。図１６は、図１１で示したＦＥＴ
を高周波で動作させた場合の負荷線を示した図である。
図１６では、ＦＥＴの静特性を示しており、ゲート電圧
Ｖg、ドレイン電圧Ｖd及びドレイン電流Ｉdの関係を示
すと共に、負荷曲線を示している。

【００１６】図１６において、負荷曲線は、楕円で示さ
れており、ＦＥＴのゲートに入力される電力が大きいと
きに大きな楕円の軌跡をとる。ドレイン電流Ｉdはゲー
ト電圧Ｖgの増加と共に増加し、更にドレイン電流Ｉd
は、ドレイン電圧Ｖdのある値まではドレイン電圧Ｖdの
増加と共に増加するが、ドレイン電圧Ｖdがある値を超
えるとドレイン電流Ｉdの増加は少なくなる。このよう
なゲート電圧Ｖg及びドレイン電流Ｉdの関係から、相互
コンダクタンスｇｍを下記（１）式で定義する。ｇｍ＝ΔＩd／ΔＶg ………………………（１）すなわち、上記ｇｍが大きいほどゲート電圧Ｖgの増加
によるドレイン電流Ｉdの増加が大きくなってＦＥＴの
特性がよくなる。なお、上記（１）式において、ΔＩd
はドレイン電流Ｉdの変化量を、ΔＶgはゲート電圧Ｖg
の変化量を示している。

【００１７】上記（１）式で示した相互コンダクタンス
ｇｍは、ＦＥＴにおけるゲート・ソース間の抵抗Ｒsに
対して、ｇｍ∝１／Ｒsの関係にある。該抵抗Ｒsは、Ｆ
ＥＴを製造したときのプロセスパラメータによって決定
されているため、電力増幅部１０１を構成した後で抵抗
Ｒsの値を変更することはできない。すなわち、図１６
で示したＦＥＴの静特性は、該ＦＥＴを電力増幅部１０
１に使用する際に変更することができない。なお、図１
６では、Ｖd＝３Ｖ、Ｖg＝−０.５Ｖのときの負荷曲線
を示しており、これはドレイン電圧入力端子Ｄinの電圧
ＶaがＦＥＴのドレイン電圧Ｖdとなり、ゲート電圧入力
端子Ｇinの電圧ＶbがＦＥＴのゲート電圧Ｖgとなるよう
にしたときの値である。

【００１８】このように、ＦＥＴの静特性を変えること
ができないため、電圧Ｖaを変えたり電圧Ｖbを変えたり
して負荷曲線の位置を変えていた。図１７は、図１６に
おけるＦＥＴのゲート電圧Ｖgを−０.５Ｖから−０.８
Ｖにした場合の負荷曲線を示した図であり、図１８は、
図１６におけるＦＥＴのドレイン電圧Ｖdを３Ｖから１
Ｖにした場合の負荷曲線を示した図である。図１７及び
図１８において、ＦＥＴのゲートに入力される電力が大
きい場合の負荷曲線が図１６と比較して歪んでいること
が分かる。このことから、電力増幅部１０１において、
電圧Ｖaや電圧Ｖbを変化させると、入力電力Ｐinを大き
くした場合このような歪みが出力電力Ｐoutに出力され
る。

【００１９】また、図１６において、相互コンダクタン
スｇｍが小さいバイアス点でＦＥＴを使用するとＦＥＴ
の利得が小さくなることから、バイアス点を変えてＦＥ
Ｔの相互コンダクタンスｇｍが大きく変化するバイアス
点で使用するとよい。しかし、この場合、図１６では例
えばドレイン電圧Ｖdを１Ｖ以下にしゲート電圧Ｖgを−
１.２Ｖ〜−０.８Ｖの間になるようにしなければなら
ず、ドレイン電圧Ｖd及びゲート電圧Ｖgが少しでもずれ
ると大きく特性が変化するため、制御が非常に困難であ
るため、相互コンダクタンスｇｍが大きく変化したバイ
アス点で使用することは困難であった。このように、図
１１において、電力増幅部１０１のＶaやＶbを変化させ
ると入力電力Ｐinを減少させる必要があり、ＩＦ回路部
１０３の出力電力を制御する必要が生じると共に、電力
増幅部１０１を最も効率のよい状態で動作させることが
できなかった。

【００２０】一方、特開平２−３０３２０６号公報で
は、デュアルゲート型電界効果トランジスタを用いた高
周波電力増幅器が開示されている。特開平２−３０３２
０６号公報では、電力増幅器を構成するデュアルゲート
型電界効果トランジスタのソース側のゲート電極である
第１ゲートに高周波信号を入力し、ドレイン側のゲート
電極である第２ゲートにＤＣ信号である制御信号電圧を
印加している。ここで、デュアルゲート型電界効果トラ
ンジスタを第１ゲートで構成される第１ＦＥＴと、第２
ゲートで構成される第２ＦＥＴに分割して考えると、第
２ＦＥＴは第２ゲートの電圧で制御される可変抵抗と同
様の動作を行うことで利得を変えることができる。

【００２１】しかし、このような構成では、第２ゲート
の電圧を変えた場合、第１ＦＥＴのドレイン電圧を変え
ることはできるが、第１ＦＥＴのソース抵抗を変えるこ
とはできない。このことから、ＤＣ信号である制御信号
電圧で利得を変えることはできるが、高周波信号が入力
される第１ゲートのバイアス点を変えることができない
ため、歪みの低減を図ることができないという問題があ
る。

【００２２】また、特開平２−１２５４７３号公報及び
特開平６−２５２３９６号公報では、それぞれＦＥＴ自
体の歪みの低減を図ったデュアルゲート型のＦＥＴが開
示されている。特開平２−１２５４７３号公報では、ゲ
ートのドレイン端の基板を彫り込んだ構造のＧａＡｓデ
ュアルゲートＦＥＴが、特開平６−２５２３９６号公報
では、第１ゲートと第２ゲートとのチャネル濃度を変え
たデュアルゲート型ＦＥＴが開示されている。

【００２３】特開平２−１２５４７３号公報では、ソー
ス側のゲート電極である第１ゲートに接する基板を彫り
込んでいることから、第１ゲートに高周波信号が入力さ
れると考えられる。一般に、ゲート長を短くするとＦＥ
Ｔの利得が向上することから高周波信号が入力される第
１ゲートのゲート長を短くしている。また、特開平６−
２５２３９６号公報では、高周波信号を第１ゲート電極
に入力することを前提としている。これらのことから、
このようなデュアルゲートＦＥＴを高周波電力増幅器に
使用した場合、上記特開平２−３０３２０６号公報の場
合と同様の問題が考えられる。

【００２４】更に、１９９６年電子情報通信学会総合大
会Ｃ−８３では、通常多く用いられるデュアルゲートＦ
ＥＴの代わりに、ドレイン・ソース間にスパイラルイン
ダクタを挿入したソース接地ＦＥＴのドレインと、増幅
用ＦＥＴのソースを接続して構成したカスケードＦＥＴ
を用い、上記ソース接地ＦＥＴのゲート電圧を変化させ
ることで利得制御を行う増幅器が示されている。増幅用
ＦＥＴのゲートには高周波信号が入力され、ソース接地
ＦＥＴのゲートにはＤＣ信号が入力されている。しか
し、このような構成の増幅器では、高周波信号はソース
接地ＦＥＴを流れるが、ＤＣ信号はスパイラルインダク
タにより接地されている。

【００２５】このため、ＤＣ信号においては、増幅用Ｆ
ＥＴのソース電位は接地電位となり、ソース接地ＦＥＴ
のゲート電位ＶＣＯＮＴを変化させても増幅用ＦＥＴの
ソース電位は変化しない。すなわち、増幅用ＦＥＴのド
レイン電流を変化させるためには増幅用ＦＥＴのゲート
電位（ＶＧＧ１又はＶＧＧ２）を変化させる必要があ
る。このように、ソース接地ＦＥＴのゲート電位を変化
させると、ソース接地ＦＥＴは、高周波信号の場合ソー
ス抵抗として動作するが、ＤＣ信号ではスパイラルイン
ダクタによってバイパスされてしまう。

【００２６】このため、高周波信号に対する利得は低減
するが、電力増幅器の消費電流を変化させることができ
ず、消費電力の低減を図ることができないという問題が
ある。更に、ソース接地ＦＥＴのドレイン・ソース間に
スパイラルインダクタを接続することから、部品点数が
増加すると共に、デュアルゲートＦＥＴを使用すること
ができずチップ面積が大きくなることから、コストが増
加するという問題がある。

【００２７】本発明は、上記のような問題を解決するた
めになされたものであり、歪みを増加させることなく低
消費電力化を図ることができると共に電力効率の向上を
図ることができる電力増幅回路を有する高周波回路を得
ると共に、該電力増幅回路に使用するデュアルゲートＦ
ＥＴの高性能化、特に小型化及び高効率化を図ることを
目的とする。

【００２８】

【課題を解決するための手段】この発明に係るデュアル
ゲートＦＥＴは、高周波信号の増幅を行うデュアルゲー
トＦＥＴにおいて、ソース側のゲートである第２ゲート
をなすゲート電極のゲート長が、ドレイン側のゲートで
ある第１ゲートをなすゲート電極のゲート長よりも短く
なるように形成されるものである。

【００２９】また、この発明に係るデュアルゲートＦＥ
Ｔは、請求項１において、上記第１ゲートをなすゲート
電極のゲート長は０.７μｍ〜１.５μｍであり、上記第
２ゲートをなすゲート電極のゲート長は０.２μｍ〜０.
６μｍであるものである。

【００３０】また、この発明に係るデュアルゲートＦＥ
Ｔは、高周波信号の増幅を行うデュアルゲートＦＥＴに
おいて、半導体基板上に注入する電子濃度を３種類以上
に分けて導電層が形成され、該導電層は、ドレイン側の
ゲートの電極である第１ゲート電極及びソース側のゲー
トの電極である第２ゲート電極の下部が最も電子濃度が
低く、ドレイン電極及びソース電極の下部が最も電子濃
度が高くなるように形成され、第２ゲート電極の下部に
形成された最も電子濃度の低い領域が、ソース電極が形
成された領域と第１ゲート電極側に形成された最も電子
濃度が高い領域とに隣接して形成されるものである。

【００３１】また、この発明に係るデュアルゲートＦＥ
Ｔは、請求項３において、上記導電層は、第１ゲート電
極の下部に形成された最も電子濃度の低い領域が、ドレ
イン電極が形成された領域、及び第２ゲート電極が形成
された領域と第１ゲート電極側に隣接する最も電子濃度
の高い領域に、それぞれ中間の電子濃度の領域を介して
接続するように形成されるものである。

【００３２】また、この発明に係るデュアルゲートＦＥ
Ｔは、高周波信号の増幅を行うデュアルゲートＦＥＴに
おいて、半導体基板に形成した導電層の厚みを、ドレイ
ン側のゲートの電極である第１ゲート電極を形成する領
域よりも、ソース側のゲートの電極である第２ゲート電
極を形成する領域の方が薄くなるように形成されるもの
である。

【００３３】また、この発明に係る高周波回路は、高周
波信号の増幅を行う、少なくとも１つのデュアルゲート
ＦＥＴを使用した電力増幅回路を有する高周波回路にお
いて、デュアルゲートＦＥＴにおけるドレイン側のゲー
トである第１ゲートに高周波信号が入力されると共に、
デュアルゲートＦＥＴにおけるソース側のゲートである
第２ゲートにＤＣバイアス電圧が入力され、該ＤＣバイ
アス電圧によって上記電力増幅回路の出力電力が制御さ
れるものである。

【００３４】また、この発明に係る高周波回路は、携帯
電話等の無線通信機における送信回路からなる高周波回
路において、送信する高周波信号の増幅を行う、少なく
とも１つのデュアルゲートＦＥＴを有する電力増幅回路
と、該電力増幅回路で増幅された高周波信号を送信する
と共に、外部からの高周波信号を受信する送受信部と、
該送受信部で受信された信号の電力を検出し、該検出し
た電力をＤＣ電圧に変換して出力する電力検出部とを備
え、上記電力増幅回路は、デュアルゲートＦＥＴにおけ
るドレイン側のゲートである第１ゲートに送信する高周
波信号が入力されると共に、デュアルゲートＦＥＴにお
けるソース側のゲートである第２ゲートに上記電力検出
部から出力されたＤＣ電圧が入力され、該ＤＣ電圧によ
って出力電力を制御するものである。

【００３５】また、この発明に係る高周波回路は、携帯
電話等の無線通信機における受信回路からなる高周波回
路において、外部からの高周波信号を受信する受信部
と、該受信部で受信された高周波信号の増幅を行う、少
なくとも１つのデュアルゲートＦＥＴを有する電力増幅
回路と、上記受信部で受信された信号の電力を検出し、
該検出した電力をＤＣ電圧に変換して出力する電力検出
部とを備え、上記電力増幅回路は、デュアルゲートＦＥ
Ｔにおけるドレイン側のゲートである第１ゲートに受信
部で受信された高周波信号が入力されると共に、デュア
ルゲートＦＥＴにおけるソース側のゲートである第２ゲ
ートに上記電力検出部から出力されたＤＣ電圧が入力さ
れ、該ＤＣ電圧によって出力電力を制御するものであ
る。

【００３６】また、この発明に係る高周波回路は、請求
項６から請求項８のいずれかにおいて、上記デュアルゲ
ートＦＥＴの第２ゲートに入力されるＤＣバイアス電圧
の変化に伴って発生する、上記電力増幅回路の入力部を
なすデュアルゲートＦＥＴの第１ゲート及び上記電力増
幅回路の出力部におけるそれぞれのインピーダンスの変
化を、相殺して一定にするインピーダンス調整回路を更
に設けるものである。

【００３７】また、この発明に係る高周波回路は、請求
項６から請求項９のいずれかにおいて、上記デュアルゲ
ートＦＥＴは、第２ゲートをなすゲート電極のゲート長
が第１ゲートをなすゲート電極のゲート長よりも短くな
るように形成されるものである。

【００３８】また、この発明に係る高周波回路は、請求
項１０において、上記第１ゲートをなすゲート電極のゲ
ート長は０.７μｍ〜１.５μｍであり、上記第２ゲート
をなすゲート電極のゲート長は０.２μｍ〜０.６μｍで
あるものである。

【００３９】また、この発明に係る高周波回路は、請求
項６から請求項９のいずれかにおいて、上記デュアルゲ
ートＦＥＴは、半導体基板上に注入する電子濃度を３種
類以上に分けて導電層が形成され、該導電層は、第１ゲ
ート電極及び第２ゲート電極の下部が最も電子濃度が低
く、ドレイン電極及びソース電極の下部が最も電子濃度
が高くなるように形成され、第２ゲート電極の下部に形
成された最も電子濃度の低い領域が、ソース電極が形成
された領域と第１ゲート電極側に形成された最も電子濃
度が高い領域とに隣接して形成されるものである。

【００４０】また、この発明に係る高周波回路は、請求
項１２において、上記導電層は、第１ゲート電極の下部
に形成された最も電子濃度の低い領域が、ドレイン電極
が形成された領域、及び第２ゲート電極が形成された領
域と第１ゲート電極側に隣接する最も電子濃度の高い領
域に、それぞれ中間の電子濃度の領域を介して接続する
ように形成されるものである。

【００４１】また、この発明に係る高周波回路は、請求
項６から請求項９のいずれかにおいて、上記デュアルゲ
ートＦＥＴは、半導体基板に形成した導電層の厚みを、
第１ゲート電極を形成する領域よりも第２ゲート電極を
形成する領域の方が小さくなるように形成されるもので
ある。

【００４２】

【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。実施の形態１．図１は、本発明の実施の形態１における
高周波回路の例を示した概略の回路図である。なお、図
１では、携帯電話等の無線通信機における送信回路に使
用される電力増幅回路を例にして示している。

【００４３】図１において、電力増幅回路１は、２つの
デュアルゲート型電界効果トランジスタ（以下、デュア
ルゲートＦＥＴと呼ぶ）２，３、インピーダンスの整合
を行う整合回路４〜８、及び抵抗９〜１２で形成されて
いる。デュアルゲートＦＥＴ２のドレインは整合回路５
を介して、ドレイン電圧が入力されるドレイン電圧入力
端子Ｄ１に接続され、ソースは接地されている。デュア
ルゲートＦＥＴ２のドレイン側のゲート電極である第１
ゲートは、整合回路４を介して高周波信号が入力される
入力端子ＩＮに接続されると共に、抵抗９を介して第１
ゲートへのゲート信号が入力される第１ゲート入力端子
Ｇ１に接続されている。また、デュアルゲートＦＥＴ２
のソース側のゲート電極である第２ゲートは、抵抗１０
を介して第２ゲートへのゲート電圧が入力される第２ゲ
ート入力端子Ｇ２に接続されている。

【００４４】デュアルゲートＦＥＴ２のドレインは、更
に整合回路６を介してデュアルゲートＦＥＴ３のドレイ
ン側のゲート電極である第１ゲートに接続されている。
デュアルゲートＦＥＴ３のドレインは整合回路７を介し
て、ドレイン電圧が入力されるドレイン電圧入力端子Ｄ
２に接続され、ソースは接地されている。デュアルゲー
トＦＥＴ３の第１ゲートは、更に抵抗１１を介して第１
ゲート入力端子Ｇ１に接続されている。また、デュアル
ゲートＦＥＴ３のソース側のゲート電極である第２ゲー
トは、抵抗１２を介して第２ゲート入力端子Ｇ２に接続
されている。デュアルゲートＦＥＴ３のドレインは、更
に整合回路８を介して出力端子ＯＵＴに接続されてい
る。

【００４５】上記のような構成において、第１ゲート入
力端子Ｇ１は所定のＤＣ電圧が入力され、第２ゲート入
力端子Ｇ２に入力されるＤＣ信号の電圧を変えることに
よって、デュアルゲートＦＥＴ２及び３の静特性を変え
る。また、ドレイン電圧入力端子Ｄ１及びＤ２には、所
定のＤＣ電圧Ｖdがそれぞれ入力されている。図２及び
図３は、図１で示したデュアルゲートＦＥＴ２を高周波
で動作させた場合の負荷線を示した図である。なお、デ
ュアルゲートＦＥＴ３の特性はデュアルゲートＦＥＴ２
と同じであるのでその説明を省略する。

【００４６】図２は、第２ゲートのゲート電圧Ｖg2が
０.５Ｖ、図３は、第２ゲートのゲート電圧Ｖg2が−０.
５Ｖにした場合における、デュアルゲートＦＥＴ２の静
特性をそれぞれ示しており、第１ゲートのゲート電圧Ｖ
g1、ドレイン電圧Ｖd及びドレイン電流Ｉdの関係、並び
に負荷曲線をそれぞれ示している。なお、図２及び図３
においては、デュアルゲートＦＥＴ２のドレイン電圧
と、ドレイン電圧入力端子Ｄ１に入力される所定のＤＣ
電圧とが同じである場合を例にして示している。

【００４７】ここで、図４はデュアルゲートＦＥＴ２の
等価回路を示した図であり、デュアルゲートＦＥＴ２は
第１ＦＥＴ１５及び第２ＦＥＴ１６で形成されているこ
とが分かる。図４において、第１ＦＥＴ１５のソースと
第２ＦＥＴ１６のドレインが接続され、第１ＦＥＴ１５
において、ドレインはデュアルゲートＦＥＴ２のドレイ
ンをなし、ゲートはデュアルゲートＦＥＴ２の第１ゲー
トをなす。また、第２ＦＥＴ１６において、ソースはデ
ュアルゲートＦＥＴ２のソースをなし、ゲートはデュア
ルゲートＦＥＴ２の第２ゲートをなす。

【００４８】このように、第２ＦＥＴ１６は、第１ＦＥ
Ｔ１５のソース抵抗Ｒsをなしており、第２ゲートのゲ
ート電圧Ｖg2を変えることによってソース抵抗Ｒsが変
化し、すなわち相互コンダクタンスｇｍが変化する。相
互コンダクタンスｇｍが変化すると、デュアルゲートＦ
ＥＴ２の利得が変化し、電力増幅回路１の利得が変化す
る。このため、電力増幅回路１において、ゲート電圧Ｖ
g2を低下させることによって、入力電力Ｐinが一定であ
っても出力電力Ｐoutを低減させることができる。図２
及び図３において、ゲート電圧Ｖg2を０.５Ｖから−０.
５Ｖにすると、負荷曲線の楕円の大きさが小さくなるが
楕円の変形が少ないことが分かる。このことから、電力
増幅回路１において、入力電力Ｐinが大きくとも出力電
力Ｐoutの歪みが小さくなる。

【００４９】次に、図５は、図１で示した電力増幅回路
１を使用した携帯電話等の無線通信機における送信回路
部の例を示した概略のブロック図であり、該無線通信機
は周波数分割多元接続（ＦＤＭＡ；Frequency Division
Multiple Access）方式であり、ＦＤＤ方式であるもの
である。なお、図５では、図１と同じものは同じ符号で
示しておりここではその説明を省略する。

【００５０】図５において、電力増幅回路１の入力端子
ＩＮはＩＦ回路２１に接続され、第１ゲート入力端子Ｇ
１は接地されている。また、電力増幅回路１の出力端子
ＯＵＴは信号分配機２２に接続されており、信号分配機
２２にはアンテナ２３が接続されている。更に、信号分
配機２２は、電力検出器２４を経て受信用電力増幅回路
（図示せず）に接続されている。電力検出器２４は、イ
ンバータ回路２５の入力に接続され、インバータ回路２
５の出力は電力増幅回路１の第２ゲート入力端子Ｇ２に
接続されている。なお、信号分配機２２及びアンテナ２
３は送受信部をなし、電力検出器２４及びインバータ回
路２５は電力検出部をなす。

【００５１】ＩＦ回路２１は、送信する信号を中間周波
数から高周波に周波数変換する回路であり、ＩＦ回路２
１から出力された高周波の送信信号は電力増幅回路１で
増幅された後、信号分配機２２へ出力される。信号分配
機２２は、電力増幅回路１の出力端子ＯＵＴから出力さ
れた高周波の送信信号をアンテナ２３から送信させると
共に、アンテナ２３から受信した信号を受信用電力増幅
回路に出力する。この際、信号分配機２２は、送信信号
の周波数と異なる周波数の信号を受信するようになって
おり、例えば受信周波数を８８０ＭＨｚ、送信周波数が
９４０ＭＨｚになっており、電力増幅回路１から出力さ
れた高周波信号が受信用電力増幅回路に出力しないよう
になっている。

【００５２】上記のような構成において、アンテナ２３
で受信された信号は、信号分配機２２から受信用電力増
幅回路に送られる際に、電力検出器２４で電力の検出が
行われる。電力検出器２４は、検出した電力をＤＣ信号
に変換してインバータ回路２５の入力に出力し、該ＤＣ
信号はインバータ回路２５で信号レベルが反転された
後、電力増幅回路１の第２ゲート入力端子Ｇ２に出力さ
れる。

【００５３】また、電力検出器２４は、検出した電力が
大きいほど高い電圧のＤＣ信号を出力することから、電
力検出器２４からインバータ回路２５のしきい値よりも
高い電圧が出力されると、インバータ回路２５の出力電
圧は低下する。このため、受信信号が所定の電力よりも
大きい場合、電力増幅回路１の第２ゲート入力端子Ｇ２
に入力される電圧が低下する。このように、受信信号の
電力が大きい場合、無線通信機が基地局の近傍にあるこ
とから、無線通信機からの送信信号の電力を低減しても
基地局は無線通信機からの送信信号を受信することがで
きる。このため、受信信号の電力を電力検出器２４で検
出し、該検出した電力に応じて無線通信機の送信電力を
制御する。

【００５４】従来の無線通信機においては、基地局にお
ける受信電力を基地局から送信された信号のデータを用
いて受信し、該信号のデータに応じて電力増幅回路への
入力信号の電力を低減したり、バイアス条件の制御を行
っていた。これに対して、上記のようにすることで、電
力増幅回路１の消費電力を低減することができ、無線通
信機の消費電力を削減することができると共に、無線通
信機の構成を簡略化することができる。

【００５５】なお、本実施の形態１の説明においては、
電力増幅回路１はデュアルゲートＦＥＴ２及び３による
２段増幅を行う構成であったが、これは一例であり本発
明はこれに限定するものではなく、例えば、電力増幅回
路１は、デュアルゲートＦＥＴ２による１段増幅を行う
構成であってもよい。図６は、デュアルゲートＦＥＴ２
による１段増幅を行う構成の電力増幅回路１を使用した
携帯電話等の無線通信機における受信回路部の例を示し
た概略のブロック図である。なお、図６で示す受信回路
部は、図５と同様、周波数分割多元接続方式であり、Ｆ
ＤＤ方式である無線通信機に使用される場合を例にして
示している。また、図６では、図１及び図５と同じもの
は同じ符号で示しておりここではその説明を省略する。

【００５６】図６において、電力増幅回路３１は、デュ
アルゲートＦＥＴ２、整合回路４〜６及び抵抗９，１０
で形成されており、整合回路６の出力が電力増幅回路３
１の出力端子ＯＵＴをなしている。信号分配機２２は、
電力検出器２４を経て電力増幅回路３１の入力端子ＩＮ
に接続されている。電力検出器２４は、インバータ回路
２５の入力に接続され、インバータ回路２５の出力は、
電力増幅回路３１の第２ゲート入力端子Ｇ２に接続され
ている。電力増幅回路３１の出力端子ＯＵＴはＩＦ回路
（図示せず）に接続されている。該ＩＦ回路は、受信し
て増幅した信号を高周波から中間周波数に周波数変換す
る回路である。なお、この場合、信号分配機２２及びア
ンテナ２３は受信部をなす。

【００５７】上記のような構成において、無線通信機が
基地局の近くで使用される場合、基地局からの無線電力
が大きいため、電力増幅回路３１が飽和する可能性があ
る。このため、アンテナ２３で受信された信号は、信号
分配機２２から電力増幅回路３１に送られる際に、電力
検出器２４で電力の検出が行われる。電力検出器２４
は、検出した電力をＤＣ信号に変換してインバータ回路
２５の入力に出力し、該ＤＣ信号はインバータ回路２５
で信号レベルが反転された後、電力増幅回路３１の第２
ゲート入力端子Ｇ２に出力される。

【００５８】図５のときと同様に、電力検出器２４は、
検出した電力が大きいほど高い電圧のＤＣ信号を出力す
ることから、電力検出器２４からインバータ回路２５の
しきい値よりも高い電圧が出力されると、インバータ回
路２５の出力電圧は低下する。このため、受信信号が所
定の電力よりも大きい場合、電力増幅回路３１の第２ゲ
ート入力端子Ｇ２に入力される電圧が低下する。このよ
うに、無線通信機が基地局の近傍にある場合、無線通信
機は、受信信号の電力が大きいことから電力増幅回路３
１が飽和する可能性がある。このため、受信信号の電力
を電力検出器２４で検出し、該検出した電力に応じて電
力増幅回路３１の利得の制御を行う。このことから、受
信信号の電力が所望の電力よりも大きい場合、電力増幅
回路３１の利得が低下し、電力増幅回路３１の飽和によ
る電力増幅回路３１の特性の劣化を防ぐことができる。

【００５９】なお、図６では、電力検出器２４を電力増
幅回路３１の入力側に設けたが、受信信号の時間系列で
先ず通信に必要な信号の前に電力検出用の信号を有する
システムの場合は、電力検出器２４による信号の劣化を
防ぐため、電力増幅回路３１の出力側で電力検出器２４
による電力の検出を行うようにしてもよく、このように
した場合においても、図６で示した電力増幅回路３１と
同様の特性を得ることができる。この場合、電力検出用
の信号、すなわちインバータ回路２５から出力される信
号は、飽和して歪んでも無線通信を行う上で問題となら
ない。

【００６０】上記のように、本実施の形態１における高
周波回路は、高周波信号の電力増幅を行う電力増幅回路
を備え、該電力増幅回路を、ドレイン側の第１ゲートに
電力増幅を行いたい高周波信号と所定のＤＣ電圧を入力
すると共に、ソース側の第２ゲートに可変するＤＣ電圧
を入力するデュアルゲートＦＥＴを用いて形成した。こ
のことから、第２ゲートに入力するＤＣ電圧に応じてデ
ュアルゲートＦＥＴの静特性を変えることができ、電力
増幅回路の利得を変えることができるため、簡単な構成
で小型化及びコストの低減を図ることができ、歪みを増
加させることなく低消費電力化を図ることができると共
に電力効率の向上を図ることができる。

【００６１】実施の形態２．上記実施の形態１において
は、第２ゲート入力端子Ｇ２に入力されるゲート電圧Ｖ
g2を変えて電力増幅回路の利得を変えるようにしたが、
このようにすると、デュアルゲートＦＥＴ２及び３の入
力及び出力インピーダンスが変化する。該変化は、電力
増幅回路の特性において、利得の変化を引き起こすが、
一方で電力増幅回路のインピーダンスが変化すること
で、該電力増幅回路の前後に接続される回路とのインピ
ーダンスがずれるため、信号の反射が生じる可能性があ
る。

【００６２】このことは、携帯電話等の電力増幅回路に
使用される増幅器では、入出力の整合範囲を大きくとっ
ているために問題とならないが、５ＧＨｚ以上の高周波
で使用する電力増幅回路では、入出力の整合を狭帯域整
合にして電力増幅回路の性能を向上させていることか
ら、整合のズレが問題となることがある。このことか
ら、第２ゲートのゲート電圧Ｖg2を変えても、電力増幅
回路における入力インピーダンス及び出力インピーダン
スが変化しないようにしたものを本発明の実施の形態２
とする。

【００６３】図７は、本実施の形態２における高周波回
路の例を示した概略の回路図である。なお、図７では、
携帯電話等の無線通信機における送信回路に使用される
電力増幅回路を例にして示しており、図１と同じものは
同じ符号で示しており、ここではその説明を省略すると
共に、図１との相違点のみ説明する。図７における図１
との相違点は、図１の電力増幅回路１にシングルゲート
のＦＥＴ４１〜４３及び抵抗４４からなるインピーダン
ス調整回路４５を追加したことにあり、このことから、
図１の電力増幅回路１を電力増幅回路４０としたことに
ある。

【００６４】図７において、電力増幅回路４０は、デュ
アルゲートＦＥＴ２，３、整合回路４〜８及び抵抗９〜
１２に加えて、ＦＥＴ４１〜４３、抵抗４４からなるイ
ンピーダンス調整回路４５で形成されている。ＦＥＴ４
１のゲートは第２ゲート入力端子Ｇ２に接続されてお
り、ＦＥＴ４１のソースは接地されている。ＦＥＴ４１
のドレインはＦＥＴ４２のゲートに接続され、該接続部
は、抵抗４４を介してドレイン電圧入力端子Ｄ１に接続
されると共にＦＥＴ４３のゲートに接続されている。Ｆ
ＥＴ４２において、ドレインはデュアルゲートＦＥＴ２
の第１ゲートに接続され、ソースは接地されている。ま
た、ＦＥＴ４３において、ドレインはデュアルゲートＦ
ＥＴ３のドレインに接続され、ソースは接地されてい
る。

【００６５】上記のような構成において、第２ゲート入
力端子Ｇ２に入力される電圧が低下すると、ＦＥＴ４２
及び４３のゲート電圧が増加し、ＦＥＴ４２及び４３の
オン抵抗が低下する。一方、電力増幅回路４０の出力電
力を低下させるために第２ゲート入力端子Ｇ２に入力さ
れる電圧を低下させると、デュアルゲートＦＥＴ２の入
力インピーダンス増加するが、ＦＥＴ４２のオン抵抗が
低下するために、電力増幅回路４０の入力インピーダン
スは一定となる。また、第２ゲート入力端子Ｇ２に入力
される電圧を低下させると、デュアルゲートＦＥＴ３の
出力インピーダンスが高くなるが、ＦＥＴ４３のオン抵
抗が低下することから、電力増幅回路４０の出力インピ
ーダンスは一定となる。

【００６６】このように、本実施の形態２における高周
波回路は、上記実施の形態１の効果に加えて、第２ゲー
ト入力端子Ｇ２に入力される電圧を変えることによって
生じる入出力インピーダンスの変化をなくして一定にす
ることができ、入力及び出力に接続される回路との整合
のズレをなくすことができることから、５ＧＨｚ以上の
高周波で使用する電力増幅回路にも使用することができ
る。

【００６７】実施の形態３．上記実施の形態１及び実施
の形態２において使用されたデュアルゲートＦＥＴ２及
び３における、第１ゲート及び第２ゲートのゲート長を
変えてもよく、このようにしたものを本発明の実施の形
態３とする。本実施の形態３における高周波回路の例を
示した概略の回路図は、図１又は図７と同じであるので
省略する。

【００６８】図８は、本発明の実施の形態３における高
周波回路に使用するデュアルゲートＦＥＴ２の構造例を
示した概略の断面図である。なお、デュアルゲートＦＥ
Ｔ３の構造は、デュアルゲートＦＥＴ２と同様であるの
その説明を省略する。図８において、砒化ガリウム基板
５１にＳiイオンを注入して形成されたｎ層５２上に
は、ドレイン電極５３、第１ゲート電極５４、第２ゲー
ト電極５５及びソース電極５６が形成されている。

【００６９】第２ゲート電極５５のゲート長Ｌg2は第１
ゲート電極５４のゲート長Ｌg1よりも短く形成されてい
る。具体的には、第１ゲート電極５４のゲート長Ｌg1は
０.７μｍ〜１.５μｍにし、第２ゲート電極５５のゲー
ト長Ｌg2は０.２μｍ〜０.６μｍにし、例えば第１ゲー
ト電極５４のゲート長Ｌg1を１μｍにし、第２ゲート電
極５５のゲート長Ｌg2を０.４μｍにする。これは、Ｆ
ＥＴのゲート長を短くし過ぎると利得が大幅に低下する
ためである。ＦＥＴにおいては、ゲート長を短くする
と、ＦＥＴのピンチオフ電圧が高くなりゲート下のチャ
ネル抵抗が低下するため、ドレイン・ソース間の抵抗が
低下する。

【００７０】ここで、デュアルゲートＦＥＴ２がＦＥＴ
増幅器として動作するためには、ドレイン耐圧を大きく
しておく必要がある。このため、デュアルゲートＦＥＴ
２において、第１ゲート電極５４のゲート長Ｌg1を第２
ゲート電極５５のゲート長Ｌg2よりも長くなるように形
成する。例えば、電源電圧３Ｖで動作する増幅回路の最
終段ではドレイン耐圧は電源電圧の２倍以上必要となる
ため、ゲート長Ｌg1としては０.７μｍ以上必要となる
ことから、ゲート長Ｌg1を１μｍにする。一方、デュア
ルゲートＦＥＴ２における第２ゲートはドレイン耐圧が
必要でないため、ゲート長Ｌg2を短くすることができ
る。

【００７１】このように、本発明の実施の形態３におけ
る高周波回路は、デュアルゲートＦＥＴ２及び３におい
て、上記図４で示したように、第２ＦＥＴ１６が第１Ｆ
ＥＴ１５のソース抵抗Ｒsとして働くことから、第２ゲ
ート電極５５のゲート長Ｌg2を第１ゲート電極５４のゲ
ート長Ｌg1よりも短くすることによって、上記外部ソー
ス抵抗の抵抗値の可変範囲を増加させることができ、第
２ゲートに入力するＤＣ電圧に応じて変化するデュアル
ゲートＦＥＴの静特性の可変幅を大きくすることができ
る。すなわち、デュアルゲートＦＥＴの小型化を図るこ
とができると共に電力増幅回路における利得の可変範囲
を大きくすることができる。

【００７２】更に、第２ＦＥＴ１６におけるドレイン・
ソース間の抵抗を最も小さくした場合のデュアルゲート
ＦＥＴ２における第１ゲート・ソース間の抵抗を、第１
ゲート電極５４及び第２ゲート電極５５の各ゲート長を
同一にした場合と比較して小小さくすることができる。
すなわち、デュアルゲートＦＥＴ２の出力電力が最も大
きい場合、第２ＦＥＴ１６のドレイン・ソース間抵抗は
できるだけ小さい方がよいことから、電力増幅回路の電
力効率を大きくすることができる。

【００７３】実施の形態４．実施の形態３のように、第
２ゲート電極５５のゲート長Ｌg2を０.４μｍにする微
細パターンが形成できない場合、砒化ガリウム基板に注
入するＳiイオンの濃度を変えることによって、図８で
示したデュアルゲートＦＥＴ２と同様の特性を得るよう
にしたものを本発明の実施の形態４とする。本実施の形
態４における高周波回路の例を示した概略の回路図は、
図１又は図７と同じであるので省略する。

【００７４】図９は、本発明の実施の形態４における高
周波回路に使用するデュアルゲートＦＥＴ２の構造例を
示した概略の断面図である。なお、デュアルゲートＦＥ
Ｔ３の構造は、デュアルゲートＦＥＴ２と同様であるの
その説明を省略する。図９において、砒化ガリウム基板
６１に注入されるＳiイオンの濃度を３段階に変えてｎ⁺
層、ｎ1層及びｎ層が形成されている。ｎ層は、Ｓiイオ
ンの濃度が最も低く、デュアルゲートＦＥＴ２のピンチ
オフ電圧を設定するためのチャネル層であり、該ｎ層上
に第１ゲート電極６２及び第２ゲート電極６３が形成さ
れている。ｎ⁺層は、ドレイン電極６４及びソース電極
６５とオーミックコンタクトをとるように高濃度のＳi
イオンを注入した層であり、ｎ1層は、ｎ⁺層とｎ層との
間のＳiイオン濃度を有する層である。

【００７５】第１ゲート電極６２はｎ層６６上に、第２
ゲート電極６３はｎ層６７上にそれぞれ形成され、更
に、ドレイン電極６４はｎ⁺層６８上に、ソース電極６
５はｎ⁺層６９上に形成されている。ｎ層６７とｎ⁺層６
９は隣接しており、ｎ層６７の第１ゲート電極側にはｎ
⁺層７０が隣接している。また、ｎ層６６とｎ⁺層６８と
に挟まれるようにｎ1層７１が形成されており、ｎ層６
６とｎ⁺層７０とに挟まれるようにｎ1層７２が形成され
ている。なお、ｎ層６６，６７、ｎ⁺層６８〜７０及び
ｎ1層７１，７２は導電層をなす。

【００７６】上記のような構成において、ゲート電極を
ｎ⁺層と接触させるとゲート耐圧が低下し、オーミック
コンタクトをとった電極とゲート電極との間の抵抗は低
下する。このことから、第２ゲート電極６３において
は、ｎ⁺層６９及び７０が接近しているために、第２ゲ
ート電極６３のＦＥＴ、すなわち図４で示した第２ＦＥ
Ｔ１６のドレイン・ソース間の抵抗が小さくなると共
に、ピンチオフ電圧が大きくなる。一方、第１ゲート電
極６２のＦＥＴ、すなわち図４で示した第１ＦＥＴ１５
においては、ドレイン・ソース間の耐圧を大きくする必
要があることから、第１ゲート電極６２が形成されたｎ
層６６は、高濃度のｎ⁺層に接触しないようにする必要
がある。そこで、ｎ層６６とｎ⁺層６８との間にはｎ1層
７１が形成され、ｎ層６６とｎ⁺層７０との間にはｎ1層
７２が形成されて、ｎ⁺層６８とｎ⁺層７０が接近しない
ようにしている。

【００７７】このように、本発明の実施の形態４におけ
る高周波回路は、デュアルゲートＦＥＴ２及び３におい
て、砒化ガリウム基板６１に注入されるＳiイオンの濃
度を３段階に変えてｎ⁺層、ｎ1層及びｎ層をそれぞれ形
成した構造にし、第２ゲート電極６３が形成されたｎ層
６７を挟んで接触させるように、高濃度のｎ⁺層６９と
ｎ⁺層７０をそれぞれ形成し、ｎ⁺層６９上にソース電極
６５を形成した。更に、第１ゲート電極６２を形成した
ｎ層６６と、ドレイン電極６４を形成したｎ⁺層６８と
の間にはｎ1層７１が形成され、ｎ層６６とｎ⁺層７０と
の間にはｎ1層７２が形成されて、ｎ⁺層６８とｎ⁺層７
０が接近しないようにしている。このようにすることに
よって、実施の形態３と同様の効果を得ることができる
と共に、ゲート長を０.４μｍ以下にするための微細パ
ターンが形成できないような場合においても、実施の形
態３と同様の効果を得ることができる。

【００７８】実施の形態５．実施の形態４では、砒化ガ
リウム基板に注入するＳiイオンの濃度を変えることに
よって、図８で示したデュアルゲートＦＥＴ２と同様の
特性を得るようにしたが、砒化ガリウム基板に注入する
Ｓiイオンの濃度を変えずに、砒化ガリウム基板上に形
成されたｎ層において、各電極が形成される部分の堀り
込み量を変えることによって、図８で示したデュアルゲ
ートＦＥＴ２と同様の特性を得るようにしたものを本発
明の実施の形態５とする。本実施の形態５における高周
波回路の例を示した概略の回路図は、図１又は図７と同
じであるので省略する。

【００７９】図１０は、本発明の実施の形態５における
高周波回路に使用するデュアルゲートＦＥＴ２の構造例
を示した概略の断面図である。なお、デュアルゲートＦ
ＥＴ３の構造は、デュアルゲートＦＥＴ２と同様である
のその説明を省略する。図１０において、Ｓiイオンを
砒化ガリウム基板８１に注入して、又はエピタキシャル
成長で砒化ガリウム基板８１上にｎ層８２が形成されて
いる。該ｎ層８２の厚みは均一ではなく、例えば、第１
ゲート電極８３はｎ層８２が１０００Å以上掘り込んだ
部分に形成され、第２ゲート電極８４は、ｎ層８２の堀
り込み量が２００Å以下の部分に形成されている。ま
た、ドレイン電極８５及びソース電極８６は、ｎ層８２
における堀り込まれていない部分にそれぞれ形成されて
いる。なお、ｎ層８２は導電層をなす。

【００８０】上記のような構成において、第１ゲート電
極８３を形成している部分のｎ層８２の堀り込み量を大
きくすると、第１ゲート電極８３のＦＥＴ、すなわち図
４で示した第１ＦＥＴ１５のピンチオフ電圧が小さくな
り、チャネル抵抗が大きくなるが、第１ＦＥＴ１５のド
レイン・ソース間の耐圧が大きくなる。これに対して、
第２ゲート電極８４を形成している部分のｎ層８２の掘
り込み量を小さくすると、第２ゲート電極８４のＦＥ
Ｔ、すなわち図４で示した第２ＦＥＴ１６における、チ
ャネル抵抗が低下しドレイン・ソース間の耐圧も低下す
る。

【００８１】このように、本発明の実施の形態５におけ
る高周波回路は、デュアルゲートＦＥＴ２及び３におい
て、砒化ガリウム基板８１上に形成されたｎ層におけ
る、第１ゲート電極８３が形成される部分及び第２ゲー
ト電極８４が形成される部分をそれぞれ掘り込み、第１
ゲート電極８３が形成される部分の掘り込み量を第２ゲ
ート電極８４が形成される部分の掘り込み量よりも大き
くした。このようにすることによって、実施の形態３と
同様の効果を得ることができると共に、ゲート長を０.
４μｍ以下にするための微細パターンが形成できないよ
うな場合においても、実施の形態３と同様の効果を得る
ことができる。また、イオン注入によって形成されたＦ
ＥＴだけでなく、エピタキシャル砒化ガリウム基板を用
いる高電子移動度トランジスタ（ＨＥＭＴ）を用いた電
力増幅回路にも使用することができる。

【００８２】

【発明の効果】請求項１に係るデュアルゲートＦＥＴ
は、第２ゲート電極のゲート長を第１ゲート電極のゲー
ト長よりも短くすることによって、第２ゲートにＤＣ電
圧を入力した場合におけるデュアルゲートＦＥＴの静特
性の可変幅を大きくすることができると共にデュアルゲ
ートＦＥＴの小型化を図ることができる。すなわち、こ
のようなデュアルゲートＦＥＴを増幅回路に使用した場
合、該増幅回路における利得の可変範囲を大きくするこ
とができると共に小型化を図ることができる。更に、第
１ゲート・ソース間の抵抗を小さくすることができるこ
とから、電力増幅回路に使用した場合、電力効率を大き
くすることができる。

【００８３】請求項２に係るデュアルゲートＦＥＴは、
請求項１において、具体的には、第１ゲートをなすゲー
ト電極のゲート長は０.７μｍ〜１.５μｍであり、上記
第２ゲートをなすゲート電極のゲート長は０.２μｍ〜
０.６μｍであることから、ドレイン耐圧を大きくする
ことができると共に、ゲート長を短くし過ぎることによ
る利得の大幅な低下を防止することができる。

【００８４】請求項３に係るデュアルゲートＦＥＴは、
半導体基板に注入されるＳiイオンの濃度を３段階に変
えて導電層を形成した構造にし、該導電層において、第
２ゲート電極の下部に形成された最も電子濃度の低い領
域が、ソース電極が形成された最も電子濃度が高い領域
と第１ゲート電極側に形成された最も電子濃度が高い領
域とに隣接して形成されるようにした。このことから、
ゲート長を短くするための微細パターンが形成できない
ような場合においても、第２ゲートにＤＣ電圧を入力し
た場合におけるデュアルゲートＦＥＴの静特性の可変幅
を大きくすることができる。すなわち、このようなデュ
アルゲートＦＥＴを増幅回路に使用した場合、該増幅回
路における利得の可変範囲を大きくすることができる。
更に、第１ゲート・ソース間の抵抗を小さくすることが
できることから、電力増幅回路に使用した場合、電力効
率を大きくすることができる。

【００８５】請求項４に係るデュアルゲートＦＥＴは、
請求項３において、導電層は、第１ゲート電極の下部に
形成された最も電子濃度の低い領域が、ドレイン電極が
形成された領域、及び第２ゲート電極が形成された領域
と第１ゲート電極側に隣接する最も電子濃度の高い領域
に、それぞれ中間の電子濃度の領域を介して接続される
ように形成されるようにした。このことから、デュアル
ゲートＦＥＴのドレインの耐圧を大きくすることができ
る。

【００８６】請求項５に係るデュアルゲートＦＥＴは、
半導体基板に形成された導電層の厚みを、第１ゲート電
極を形成する領域よりも第２ゲート電極を形成する領域
の方が小さくなるようにした。このことによって、ドレ
イン耐圧を大きくすることができると共に、ゲート長を
短くするための微細パターンが形成できないような場合
においても、第２ゲートにＤＣ電圧を入力した場合にお
けるデュアルゲートＦＥＴの静特性の可変幅を大きくす
ることができる。すなわち、このようなデュアルゲート
ＦＥＴを増幅回路に使用した場合、該増幅回路における
利得の可変範囲を大きくすることができる。また、第１
ゲート・ソース間の抵抗を小さくすることができること
から、電力増幅回路に使用した場合、電力効率を大きく
することができる。更に、イオン注入によって形成され
たＦＥＴだけでなく、エピタキシャル砒化ガリウム基板
を用いる高電子移動度トランジスタを用いた増幅回路に
も使用することができる。

【００８７】請求項６に係る高周波回路は、高周波信号
の電力増幅を行う電力増幅回路を備え、該電力増幅回路
を、ドレイン側の第１ゲートに電力増幅を行う高周波信
号と所定のＤＣ電圧を入力すると共に、ソース側の第２
ゲートに可変するＤＣ電圧を入力するデュアルゲートＦ
ＥＴを用いて形成した。このことから、電力増幅回路に
おいて、第２ゲートに入力するＤＣ電圧に応じてデュア
ルゲートＦＥＴの静特性を変えることができ、電力増幅
回路の利得を変えることができるため、簡単な構成で小
型化及びコストの低減を図ることができ、歪みを増加さ
せることなく低消費電力化を図ることができると共に電
力効率の向上を図ることができる。

【００８８】請求項７に係る高周波回路は、送信する高
周波信号の増幅を行う少なくとも１つのデュアルゲート
ＦＥＴを有する電力増幅回路を備え、該電力増幅回路
は、デュアルゲートＦＥＴにおけるドレイン側のゲート
である第１ゲートに送信する高周波信号が入力されると
共に、デュアルゲートＦＥＴにおけるソース側のゲート
である第２ゲートに、受信した信号の電力を変換して電
力検出部から出力されたＤＣ電圧が入力され、該ＤＣ電
圧によって出力電力を制御する。このことから、電力増
幅回路において、第２ゲートに入力するＤＣ電圧に応じ
てデュアルゲートＦＥＴの静特性を変えることができ、
電力増幅回路の利得を変えることができるため、簡単な
構成で小型化及びコストの低減を図ることができ、歪み
を増加させることなく低消費電力化を図ることができる
と共に電力効率の向上を図ることができる。更に、受信
信号の電力が大きい場合、基地局の近傍にあることか
ら、送信信号の電力を低減しても基地局は送信信号を受
信することができる。このことから、簡単な構成で、受
信した信号の電力に応じて送信電力を変えることがで
き、消費電力を削減することができる。

【００８９】請求項８に係る高周波回路は、受信した高
周波信号の増幅を行う少なくとも１つのデュアルゲート
ＦＥＴを有する電力増幅回路を備え、該電力増幅回路
は、デュアルゲートＦＥＴにおけるドレイン側のゲート
である第１ゲートに送信する高周波信号が入力されると
共に、デュアルゲートＦＥＴにおけるソース側のゲート
である第２ゲートに、受信した信号の電力を変換して電
力検出部から出力されたＤＣ電圧が入力され、該ＤＣ電
圧によって出力電力を制御する。このことから、電力増
幅回路において、第２ゲートに入力するＤＣ電圧に応じ
てデュアルゲートＦＥＴの静特性を変えることができ、
電力増幅回路の利得を変えることができるため、簡単な
構成で小型化及びコストの低減を図ることができ、歪み
を増加させることなく低消費電力化を図ることができる
と共に電力効率の向上を図ることができる。更に、受信
信号の電力が所望の電力よりも大きい場合、電力増幅回
路の利得が低下し、電力増幅回路の飽和による電力増幅
回路の特性の劣化を簡単な構成で防ぐことができる。

【００９０】請求項９に係る高周波回路は、請求項６か
ら請求項８において、第２ゲートに入力されるＤＣバイ
アス電圧の変化に伴って発生する、電力増幅回路の入力
部をなすデュアルゲートＦＥＴの第１ゲート及び上記電
力増幅回路の出力部におけるそれぞれのインピーダンス
の変化を、相殺して一定にするインピーダンス調整回路
を設けた。このことから、第２ゲートに入力されるＤＣ
電圧を変えることによって生じる入出力インピーダンス
の変化をなくして一定にすることができ、入力及び出力
に接続される回路との整合のズレをなくすことができる
ことから、５ＧＨｚ以上の高周波で使用する電力増幅回
路にも使用することができる。

【００９１】請求項１０に係る高周波回路は、請求項６
から請求項９において、デュアルゲートＦＥＴは、第２
ゲート電極のゲート長を第１ゲート電極のゲート長より
も短くすることによって、第２ゲートにＤＣ電圧を入力
した場合におけるデュアルゲートＦＥＴの静特性の可変
幅を大きくすることができる。すなわち、電力増幅回路
における利得の可変範囲を大きくすることができると共
に小型化を図ることができる。更に、第１ゲート・ソー
ス間の抵抗を小さくすることができることから、電力増
幅回路の電力効率を大きくすることができる。

【００９２】請求項１１に係る高周波回路は、請求項１
０において、具体的には、デュアルゲートＦＥＴにおけ
る、第１ゲートをなすゲート電極のゲート長は０.７μ
ｍ〜１.５μｍであり、上記第２ゲートをなすゲート電
極のゲート長は０.２μｍ〜０.６μｍであることから、
ドレイン耐圧を大きくすることができると共に、ゲート
長を短くし過ぎることによる電力増幅回路における利得
の大幅な低下を防止することができる。

【００９３】請求項１２に係る高周波回路は、請求項６
から請求項９において、デュアルゲートＦＥＴは、半導
体基板に注入されるＳiイオンの濃度を３段階に変えて
導電層を形成した構造にし、該導電層において、第２ゲ
ート電極の下部に形成された最も電子濃度の低い領域
が、ソース電極が形成された最も電子濃度が高い領域と
第１ゲート電極側に形成された最も電子濃度が高い領域
とに隣接して形成されるようにした。このことから、ゲ
ート長を短くするための微細パターンが形成できないよ
うな場合においても、第２ゲートにＤＣ電圧を入力した
場合におけるデュアルゲートＦＥＴの静特性の可変幅を
大きくすることができる。すなわち、電力増幅回路にお
ける利得の可変範囲を大きくすることができ、更に、第
１ゲート・ソース間の抵抗を小さくすることができるこ
とから、電力増幅回路の電力効率を大きくすることがで
きる。

【００９４】請求項１３に係る高周波回路は、請求項１
２において、導電層は、第１ゲート電極の下部に形成さ
れた最も電子濃度の低い領域が、ドレイン電極が形成さ
れた領域、及び第２ゲート電極が形成された領域と第１
ゲート電極側に隣接する最も電子濃度の高い領域に、そ
れぞれ中間の電子濃度の領域を介して接続されるように
形成されるようにした。このことから、デュアルゲート
ＦＥＴのドレインの耐圧を大きくすることができる。

【００９５】請求項１４に係る高周波回路は、請求項６
から請求項９において、デュアルゲートＦＥＴは、半導
体基板に形成された導電層の厚みを、第１ゲート電極を
形成する領域よりも第２ゲート電極を形成する領域の方
が小さくなるようにした。このことによって、ドレイン
耐圧を大きくすることができる共に、ゲート長を短くす
るための微細パターンが形成できないような場合におい
ても、第２ゲートにＤＣ電圧を入力した場合におけるデ
ュアルゲートＦＥＴの静特性の可変幅を大きくすること
ができる。すなわち、電力増幅回路における利得の可変
範囲を大きくすることができる。また、第１ゲート・ソ
ース間の抵抗を小さくすることができることから、電力
増幅回路における電力効率を大きくすることができる。
更に、イオン注入によって形成されたＦＥＴだけでな
く、エピタキシャル砒化ガリウム基板を用いる高電子移
動度トランジスタを用いた電力増幅回路にも使用するこ
とができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１における高周波回路の
例を示した概略の回路図である。

【図２】図１で示したデュアルゲートＦＥＴ２を高周
波で動作させた場合における、ゲート電圧Ｖg2を０.５
Ｖにしたときの負荷曲線を示した図である。

【図３】図１で示したデュアルゲートＦＥＴ２を高周
波で動作させた場合における、ゲート電圧Ｖg2を−０.
５Ｖにしたときの負荷曲線を示した図である。

【図４】図１で示したデュアルゲートＦＥＴ２の等価
回路を示した図である。

【図５】図１で示した電力増幅回路１を使用した送信
回路部の例を示した概略のブロック図である。

【図６】デュアルゲートＦＥＴ２による１段増幅を行
う構成の電力増幅回路３１を使用した受信回路部の例を
示した概略のブロック図である。

【図７】本発明の実施の形態２における高周波回路の
例を示した概略の回路図である。

【図８】本発明の実施の形態３における高周波回路に
使用するデュアルゲートＦＥＴ２の構造例を示した概略
の断面図である。

【図９】本発明の実施の形態４における高周波回路に
使用するデュアルゲートＦＥＴ２の構造例を示した概略
の断面図である。

【図１０】本発明の実施の形態５における高周波回路
に使用するデュアルゲートＦＥＴ２の構造例を示した概
略の断面図である。

【図１１】高周波回路の従来例を示した概略の回路図
である。

【図１２】図１１で示した電力増幅部１０１の入出力
特性を示す図である。

【図１３】電圧Ｖbを低下させたさせたときの電力増
幅部１０１の入出力特性を示した図である。

【図１４】電力増幅部１０１における電圧Ｖbと電流
Ｉcの関係を示した図である。

【図１５】電力増幅部１０１における電圧Ｖaと電流
Ｉcとの関係を示した図である。

【図１６】図１１で示したＦＥＴを高周波で動作させ
た場合の負荷曲線を示した図である。

【図１７】図１６におけるＦＥＴのゲート電圧Ｖgを
−０.５Ｖから−０.８Ｖにした場合の負荷曲線を示した
図である。

【図１８】図１６におけるＦＥＴのドレイン電圧Ｖd
を３Ｖから１Ｖにした場合の負荷曲線を示した図であ
る。

【符号の説明】１，３１，４０電力増幅回路、２，３デュアルゲ
ートＦＥＴ、４〜８整合回路、９〜１２抵抗、
１５第１ＦＥＴ、１６第２ＦＥＴ、２２信号分
配機、２３アンテナ、２４電力検出器、２５
インバータ回路、４５インピーダンス調整回路、
５１，６１，８１砒化ガリウム基板、５２，６
６，６７，８２ｎ層、５３，６４，８５ドレイン
電極、５４，６２，８３第１ゲート電極、５５，６
３，８４第２ゲート電極、５６，６５，８６ソース
電極、６８，６９，７０ｎ⁺層、７１，７２ｎ1層

Claims

【特許請求の範囲】

【請求項１】高周波信号の増幅を行うデュアルゲート
ＦＥＴにおいて、ソース側のゲートである第２ゲートをなすゲート電極の
ゲート長が、ドレイン側のゲートである第１ゲートをな
すゲート電極のゲート長よりも短くなるように形成され
ることを特徴とするデュアルゲートＦＥＴ。
【請求項２】上記第１ゲートをなすゲート電極のゲー
ト長は０.７μｍ〜１.５μｍであり、上記第２ゲートを
なすゲート電極のゲート長は０.２μｍ〜０.６μｍであ
ることを特徴とする請求項１に記載のデュアルゲートＦ
ＥＴ。
【請求項３】高周波信号の増幅を行うデュアルゲート
ＦＥＴにおいて、半導体基板上に注入する電子濃度を３種類以上に分けて
導電層が形成され、該導電層は、ドレイン側のゲートの
電極である第１ゲート電極及びソース側のゲートの電極
である第２ゲート電極の下部が最も電子濃度が低く、ド
レイン電極及びソース電極の下部が最も電子濃度が高く
なるように形成され、第２ゲート電極の下部に形成され
た最も電子濃度の低い領域が、ソース電極が形成された
領域と第１ゲート電極側に形成された最も電子濃度が高
い領域とに隣接して形成されることを特徴とするデュア
ルゲートＦＥＴ。
【請求項４】上記導電層は、第１ゲート電極の下部に
形成された最も電子濃度の低い領域が、ドレイン電極が
形成された領域、及び第２ゲート電極が形成された領域
と第１ゲート電極側に隣接する最も電子濃度の高い領域
に、それぞれ中間の電子濃度の領域を介して接続するよ
うに形成されることを特徴とする請求項３に記載のデュ
アルゲートＦＥＴ。
【請求項５】高周波信号の増幅を行うデュアルゲート
ＦＥＴにおいて、半導体基板に形成した導電層の厚みを、ドレイン側のゲ
ートの電極である第１ゲート電極を形成する領域より
も、ソース側のゲートの電極である第２ゲート電極を形
成する領域の方が薄くなるように形成されることを特徴
とするデュアルゲートＦＥＴ。
【請求項６】高周波信号の増幅を行う、少なくとも１
つのデュアルゲートＦＥＴを使用した電力増幅回路を有
する高周波回路において、上記デュアルゲートＦＥＴにおけるドレイン側のゲート
である第１ゲートに高周波信号が入力されると共に、デ
ュアルゲートＦＥＴにおけるソース側のゲートである第
２ゲートにＤＣバイアス電圧が入力され、該ＤＣバイア
ス電圧によって上記電力増幅回路の出力電力が制御され
ることを特徴とする高周波回路。
【請求項７】携帯電話等の無線通信機における送信回
路からなる高周波回路において、送信する高周波信号の増幅を行う、少なくとも１つのデ
ュアルゲートＦＥＴを有する電力増幅回路と、該電力増幅回路で増幅された高周波信号を送信すると共
に、外部からの高周波信号を受信する送受信部と、該送受信部で受信された信号の電力を検出し、該検出し
た電力をＤＣ電圧に変換して出力する電力検出部とを備
え、上記電力増幅回路は、デュアルゲートＦＥＴにおけるド
レイン側のゲートである第１ゲートに送信する高周波信
号が入力されると共に、デュアルゲートＦＥＴにおける
ソース側のゲートである第２ゲートに上記電力検出部か
ら出力されたＤＣ電圧が入力され、該ＤＣ電圧によって
出力電力を制御することを特徴とする高周波回路。
【請求項８】携帯電話等の無線通信機における受信回
路からなる高周波回路において、外部からの高周波信号を受信する受信部と、該受信部で受信された高周波信号の増幅を行う、少なく
とも１つのデュアルゲートＦＥＴを有する電力増幅回路
と、上記受信部で受信された信号の電力を検出し、該検出し
た電力をＤＣ電圧に変換して出力する電力検出部とを備
え、上記電力増幅回路は、デュアルゲートＦＥＴにおけるド
レイン側のゲートである第１ゲートに受信部で受信され
た高周波信号が入力されると共に、デュアルゲートＦＥ
Ｔにおけるソース側のゲートである第２ゲートに上記電
力検出部から出力されたＤＣ電圧が入力され、該ＤＣ電
圧によって出力電力を制御することを特徴とする高周波
回路。
【請求項９】上記デュアルゲートＦＥＴの第２ゲート
に入力されるＤＣバイアス電圧の変化に伴って発生す
る、上記電力増幅回路の入力部をなすデュアルゲートＦ
ＥＴの第１ゲート及び上記電力増幅回路の出力部におけ
るそれぞれのインピーダンスの変化を、相殺して一定に
するインピーダンス調整回路を更に設けることを特徴と
する請求項６から請求項８のいずれかに記載の高周波回
路。
【請求項１０】上記デュアルゲートＦＥＴは、第２ゲ
ートをなすゲート電極のゲート長が第１ゲートをなすゲ
ート電極のゲート長よりも短くなるように形成されるこ
とを特徴とする請求項６から請求項９のいずれかに記載
の高周波回路。
【請求項１１】上記第１ゲートをなすゲート電極のゲ
ート長は０.７μｍ〜１.５μｍであり、上記第２ゲート
をなすゲート電極のゲート長は０.２μｍ〜０.６μｍで
あることを特徴とする請求項１０に記載の高周波回路。
【請求項１２】上記デュアルゲートＦＥＴは、半導体
基板上に注入する電子濃度を３種類以上に分けて導電層
が形成され、該導電層は、第１ゲート電極及び第２ゲー
ト電極の下部が最も電子濃度が低く、ドレイン電極及び
ソース電極の下部が最も電子濃度が高くなるように形成
され、第２ゲート電極の下部に形成された最も電子濃度
の低い領域が、ソース電極が形成された領域と第１ゲー
ト電極側に形成された最も電子濃度が高い領域とに隣接
して形成されることを特徴とする請求項６から請求項９
のいずれかに記載の高周波回路。
【請求項１３】上記導電層は、第１ゲート電極の下部
に形成された最も電子濃度の低い領域が、ドレイン電極
が形成された領域、及び第２ゲート電極が形成された領
域と第１ゲート電極側に隣接する最も電子濃度の高い領
域に、それぞれ中間の電子濃度の領域を介して接続する
ように形成されることを特徴とする請求項１２に記載の
高周波回路。
【請求項１４】上記デュアルゲートＦＥＴは、半導体
基板に形成した導電層の厚みを、第１ゲート電極を形成
する領域よりも第２ゲート電極を形成する領域の方が小
さくなるように形成されることを特徴とする請求項６か
ら請求項９のいずれかに記載の高周波回路。