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WO2004059833A1 - Schaltung zur arbeitspunkteinstellung von mehrfach-gate-feldeffekttransistoren - Google Patents

Schaltung zur arbeitspunkteinstellung von mehrfach-gate-feldeffekttransistoren Download PDF

Info

Publication number
WO2004059833A1
WO2004059833A1 PCT/EP2003/013321 EP0313321W WO2004059833A1 WO 2004059833 A1 WO2004059833 A1 WO 2004059833A1 EP 0313321 W EP0313321 W EP 0313321W WO 2004059833 A1 WO2004059833 A1 WO 2004059833A1
Authority
WO
WIPO (PCT)
Prior art keywords
gate
connection
effect transistor
signal
amplifier circuit
Prior art date
Application number
PCT/EP2003/013321
Other languages
English (en)
French (fr)
Inventor
Robert Thalhammer
Original Assignee
Infineon Technologies Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Ag filed Critical Infineon Technologies Ag
Priority to AU2003294734A priority Critical patent/AU2003294734A1/en
Publication of WO2004059833A1 publication Critical patent/WO2004059833A1/de
Priority to US11/172,441 priority patent/US7187238B2/en

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
    • H03F1/301—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in MOSFET amplifiers

Definitions

  • the present invention relates to an amplifier circuit with multi-gate field-effect transistors with improved adjustment of the operating point and improved control characteristic.
  • FIG. 1 shows examples of multiple gate field effect transistors (MG-FET). The structure of a corresponding transistor structure is explained in more detail using the schematic illustration in FIG. 1.
  • FIG. 1A shows an MG-FET which has three gate structures GSi, GS 2 and GS 3 , a first region B x which is connected to a first connection S and a second region B 2 which is connected to a second connection D is connected.
  • the regions B and B 2 are formed in a conventional manner in a semiconductor substrate, for example by suitably doped regions in the same.
  • a channel area K is formed, which comprises a plurality of channel sections Ki, K 2 and K 3 , which are assigned to the corresponding gate structures GSi, GS 2 and GS 3 .
  • Ki, K 2 and K 3 are assigned to the corresponding gate structures GSi, GS 2 and GS 3 .
  • the first gate structure GSx is connected to a first gate connection Gi of the MG-FET
  • the second gate structure GS 2 is connected to the first connection S of the MG-FET
  • the third Gate structure GS 3 is connected to a second gate connection G 2 of the MG-FET.
  • FIG. 1B A further example of an MG-FET is shown in FIG. 1B, the same reference numerals as in FIG. 1A being used here.
  • none of the gate structures is connected to a connection.
  • Four are the gate structures here GS 2 and GS 3 connected to each other and to the second gate connection G 2 of the MG-FET.
  • the first gate structure GSi is connected to the first gate connection Gi of the MG-FET.
  • MG-FETs each have two gate connections, these are also referred to as dual-gate FETs (DG-FET).
  • DG-FET dual-gate FETs
  • Gate connections ie also more than two connections, can be provided, the gate structures then having to be connected in a suitable manner.
  • MG-FETs are used for amplifier circuits, wherein an input signal is received via one or more gate connections (signal gate connections) and a control signal is received via one or more other gate connections (control gate connections) with which the amplification of the Amplifier circuit can be set.
  • the DG-FETs described above with only one signal gate connection and one control gate connection are preferably used, which in this context are also referred to as tuner tetrodes or, in the case of a MOS-DG-FET, as MOS tuner tetrodes become.
  • the operating point of such an amplifier circuit is set with the aid of an auxiliary circuit which is integrated with the MG-FET on a Ch p.
  • the function of this auxiliary circuit has a decisive influence on the control characteristic or the dependence of the gain of the MG-FET on a control voltage on the intended one
  • the amplification of the MG-FET or the amplifier circuit formed with it is a strictly monotonically increasing function of the MG-FET at low and medium voltages at the control gate connections.
  • the MG FET can be operated together with an automatic gain control (AGC), for example, which increases the gain for small input signals and reduces the gain for large input signals, in order to obtain an output signal with a constant size or amplitude regardless of the size of the input signal.
  • AGC automatic gain control
  • the range of low and medium voltages at the control gate connections of the MG-FET, in which the amplification is a strictly monotonous function thereof, is therefore also referred to as the AGC range.
  • the gain of the latter becomes saturated, since the sections of the channel of the MG-FET assigned to the control gate connections are completely opened or formed. In this area, the gain of the MG-FET is largely constant regardless of the voltage at the control gate connections of the MG-FET.
  • the ideal and desirable control characteristic of an amplifier circuit with an MG-FET shows a smooth and soft transition between the AGC area and the saturation area.
  • the amplifier circuit comprises a first DG-FET or main DG-FET 20.
  • the first DG-FET comprises a signal gate connection (gate) 22, a control gate connection (gate2) 24, a source connection 26 and a drain Connection 28.
  • the structure and the connection of the first DG-FET 20 are such that the signal gate connection 22 and the control gate connection 24 are assigned to two sections of a channel via gate structures, as is the case with this is shown in Fig. 1.
  • a configuration as shown in FIG. 1B is assumed as an example.
  • the gate structure GSi and thus the channel section Ki are assigned to the signal gate connection 22.
  • the gate structures GS 2 and GS and thus the channel sections K 2 and K 3 are assigned to the control gate connection 24.
  • the source Terminal 26 is connected to the first region Bi, and the drain terminal 26 is connected to the second region B 2 .
  • a gate structure assigned to the signal gate connection 22 is arranged on the source side to the source connection 26, and a gate structure assigned to the control gate 24 is arranged on the drain side, to the drain connection 28.
  • the first DG-FET 20 is arranged within a well in a substrate or directly in the substrate in which the amplifier circuit 10 is formed.
  • the well is a p-well, if the first DG-FET is a p-FET, the well is an n-well.
  • the trough is preferably connected to the source 26 in an electrically conductive manner.
  • the amplifier circuit 10 also has a second DG-FET 30 or an auxiliary DG-FET, which is preferably constructed similarly or identically to the first DG-FET 20.
  • the second DG-FET 30 has a signal gate connection 32, a control gate connection 34, a source connection 36 and a drain connection 38, which are connected to the gate structures and regions as described above with reference to FIG first DG-FET was described.
  • the signal gate connection 32 is thus arranged on the source side and the control gate connection 34 is arranged on the drain side.
  • the well, within which the second DG-FET 30 is arranged, is in turn connected to the source 36.
  • the signal gate connection 22 of the first DG-FET 20 and the signal gate connection 32 of the second DG-FET 30 are connected to one another and to a signal input 42 of the amplifier circuit 10.
  • the control gate connection 24 of the first DG-FET 20 and the control gate connection 34 of the second DG-FET 30 are connected to one another and to a control input 44 of the amplifier circuit 10.
  • the source connection 26 of the first DG-FET 20 and the source connection 36 of the second DG-FET 30 are connected to one another and to a first outer connection (source) 46 of the amplifier circuit 10.
  • the drain Terminal 28 of the first DG-FET 20 is connected to a second outer terminal (drain) 48 of the amplifier circuit 10.
  • the drain connection 38 of the second DG-FET 30 is connected to the signal gate connection 32 of the second DG-FET 30 and thus simultaneously to the signal gate connection 22 of the first DG-FET 20 and the signal input 42 of the amplifier circuit 10.
  • the amplifier circuit 10 is generally operated by applying a DC voltage vdd from a supply voltage connection 54 to the signal input 42 via a resistor 52, through which the operating point of the second DG-FET 30 and thus of the first DG-FET 20 with regard to the voltage on Signalgate connection 22 is set.
  • An (AC) input signal e.g. an RF signal, capacitively coupled or applied from an input signal connection 58 to the signal input 42 of the amplifier circuit 10.
  • the resistance of a channel section of the first DG-FET assigned to it is determined by the input signal via the signal gate connection 22
  • a current is controlled from the source connection 26 through the channel of the first DG-FET 20 to the drain connection 28.
  • a control voltage is applied to the amplifier circuit 10 and in particular to the control gate terminal 24 of the first DG-FET 20, which controls the resistance of the section of the channel of the first DG-FET 20 assigned to the control gate terminal 24 and thus also the resistance Current modulated between the source terminal 26 and the drain terminal 28.
  • the control input 44 or the control voltage applied to it is used to adjust or control the amplification of the amplifier circuit 10. The control voltage is usually only varied slowly.
  • the auxiliary circuit of the first DG-FET 20 shown in FIG. 2 by means of the second DG-FET 30 is used to set the working point, but has a serious practical disadvantage. If, starting from the saturation range, ie from a control voltage at the control input 44 at which the amplifier circuit 10 has the maximum gain, the gain is to be reduced by reducing the control voltage present at the control input 44, the resistance of the section assigned to the control gate connection 34 increases of the channel of the second DG-FET 30, since the control voltage is also present at the control gate connection 34.
  • a higher voltage drops across the auxiliary tetrode or the second DG-FET 30 or between the source connection 36 and the drain connection 38 of the second DG-FET 30, which in turn flows via the signal gate connection gate 22 of the first DG -FET 20 reduces the resistance of its channel. This counteracts the intended curtailment and leads to an increase in the current between the source connection 26 and the drain connection 28 of the first DG-FET 20. In general, it depends on the dimensioning of the second DG-FET (eg ratio of the channel lengths, channel profiles , Substrate control, etc.) whether the potential at the drain gate 38 drops or rises when the potential at the control gate terminal 34 drops.
  • the channel section of the second DG-FET 30 assigned to the control gate connection 34 is strongly controlled by the substrate potential, since both sections of the channel of the second DG-FET 30 are arranged in one and the same trough that is connected to the source Connection 36 of the second DG-FET 30 is connected.
  • the object of the present invention is to provide an amplifier circuit which enables a smoother transition between the saturation region and the AGC region.
  • the present invention provides an amplifier circuit having a first multiple-gate field-effect transistor having a source connection, a drain connection, at least one signal gate connection for receiving an input signal and at least one control gate connection for receiving a control signal, and a second multiple Gate field effect transistor having a source connection, a drain connection, at least one signal gate connection which is connected to the signal gate connection of the first multiple gate field effect transistor, and a control gate connection which is connected to the control gate connection of the first Multi-gate field-effect transistor is connected, the signal gate connection of the second multi-gate field-effect transistor being connected to that source connection / drain connection of the second multi-gate field-effect transistor which is connected to the signal gate connection of the second multi-gate Field effect transistor is closer.
  • each of the multiple gate field-effect transistors preferably comprises a first region which is assigned to a drain connection or a source connection, and a second region which is associated with a source connection or is assigned to a drain connection, a channel area arranged between the first area and the second area, at least one first gate structure which is assigned to a first section of the channel area and is arranged adjacent to the first area, and at least one second gate Structure that is associated with a second section of the channel region and is arranged adjacent to the second region.
  • the signal gate connection is connected to the first gate structure, the control gate connection is connected to the second gate structure, the source connection is connected to the first region, and the drain connection is connected to the second region, and in the case of the second multi-gate field effect transistor, the signal gate connection is connected to the first gate structure, the control gate connection is connected to the second gate structure, the source connection is connected to the second region and the drain is connected to the first region, the signal gate of the second multi-gate field-effect transistor being connected to the drain.
  • the signal gate connection is connected to the first gate structure, the control gate connection is connected to the second gate structure, the source connection is connected to the first region, and the drain connection is connected to the second region, and in the case of the second multiple-gate field-effect transistor, the signal gate connection is connected to the second gate structure, the control gate connection is connected to the first gate structure, the source Terminal is connected to the first region, and the drain terminal is connected to the second region, the signal gate terminal of the second multiple gate field effect transistor is connected to the drain terminal.
  • the present invention is based on the idea of designing auxiliary MG-FETs in such a way that the one (s) with the gate (s)
  • Connection / connections of the main MG-FET for receiving the control signal connected / connected gate connection / connections during operation are at a low potential (with n-channel FETs) or at a higher potential (with p-channel FETS) than that / the gate terminal / terminals of the auxiliary MG-FET connected to the gate terminal / terminals of the main MG-FET for receiving the input signal.
  • auxiliary MG-FET is a dual-gate FET (DG-FET)
  • the amplification circuit according to the invention avoids or attenuates opening of the (drain-side) channel of the auxiliary DG-FET assigned to the signal gate connection, since a source increases due to the increase in the resistance of the (source-side) channel assigned to the control gate connection when it is de-energized. Negative feedback takes place.
  • the amplifier circuit according to the invention avoids the substrate control of the source-side channel of the second DG-FET, since its source region is now at the substrate potential.
  • the substrate control of the drain-side channel present at the same time in the amplifier circuit according to the invention leads to the negative effects associated therewith being less pronounced with the signal gate connection than with the control gate connection. Simulation results show that the amplifier circuit according to the invention has a more uniform and flatter current increase and therefore also one has a significantly softer course of the gain characteristic.
  • An advantage of the present invention is that the disadvantages of manufacturing the second DG-FET in a common trough can be eliminated in a simple manner by avoiding the problems occurring in the prior art even with a “one-trough technology” due to the configuration according to the invention become.
  • Figure 1 shows two examples of multi-gate field effect transistors.
  • Fig. 2 shows a conventional amplifier circuit
  • FIG. 3 is a schematic circuit diagram of an amplifier circuit according to a first embodiment of the present invention.
  • FIG. 4 shows a schematic circuit diagram of an amplifier circuit according to a second exemplary embodiment of the present invention.
  • Fig. 5 is a schematic graphical representation of the amplifier characteristic of the amplifier circuit according to the invention and a conventional amplifier circuit.
  • FIG. 3 is a schematic circuit diagram of an amplifier circuit according to a first embodiment of the present invention.
  • the amplifier circuit according to the invention shown in FIG. 3 differs from the conventional amplifier circuit shown in FIG. 2 in that the auxiliary tetrode or the second DG-FET 30 operates in reverse operation.
  • the connection 36 which acts as a source due to the potential conditions in the operating state, of the second DG-FET 30 with the source connection 26 of the first DG-FET 20 and the connection 46 is the
  • Amplifier circuit 10 connected.
  • the signal gate connection 32 of the second DG-FET 30 connected to the signal gate connection 22 of the first DG-FET 20 is not arranged on the source side but on the drain side.
  • the control gate connection 34 of the second DG-FET 30 connected to the control gate connection 24 of the first DG-FET 20 is not arranged on the drain side but on the source side.
  • the first region Bi (see FIG. 1) of the second DG-FET is operated as a drain, while in the conventional circuit according to FIG. 2 the second region B 2 functions as a drain.
  • the second region B 2 (see FIG. 1) of the second DG-FET forms the source which is formed by the first region Bi in the conventional circuit according to FIG. 2.
  • the first region Bi of the second DG-FET is thus connected to its signal gate connection here via the drain connection 38.
  • the exemplary embodiment of an amplifier circuit according to the invention shown in FIG. 3 also has a resistor R which is connected between the signal input 42 and the signal gate connection 32 of the second DG-FET. This resistance prevents the auxiliary tetrode or the second DG-FET 30 from reducing the gain of the main tetrode or the first DG-FET 20.
  • the use of the resistor R is advantageous in this sense, but is not a necessary feature.
  • Amplifier circuit 10 further includes a bias network to provide a DC voltage vdd to drain 38 of second DG-FET 30.
  • the bias network is external and includes a resistor 52 and a DC signal port 54.
  • the resistor 52 ′ (see dashed lines in FIG. 3) can be integrated on a chip together with the first DG_FET 20 and the second DG_FET 30, the direct signal connection together with the drain connection 28 of the first DG-FET 20 is connected to the external connection (drain) 48 of the amplifier circuit 10.
  • FIG. 4 is a schematic circuit diagram of an amplifier circuit 10 according to a second preferred embodiment of the present invention.
  • This second exemplary embodiment differs from the first exemplary embodiment illustrated with reference to FIG. 2 in the design (for example the gate lengths) of the gate structures of the second DG-FET assigned to the gate connections 32, 34. While conventionally a source side gate structure adjacent to a first region Bi (see FIG. 1) is shorter than a drain side gate structure adjacent to a second region B 2 (see FIG. 1), it is here vice versa.
  • the signal gate connection 32 of the second DG-FET is connected to a gate structure which is arranged adjacent to the second region B 2 (see FIG. 1).
  • the control gate terminal 34 of the second DG-FET is connected to a gate structure which is arranged adjacent to the first region Bi (see FIG. 1).
  • the source connection 36 is connected to the first region Bi (see FIG. 1), as in that from FIG. 2.
  • the drain connection 38 is connected to the second region B 2 (see FIG.
  • the amplifier circuit shown in FIG. 4 in accordance with the second exemplary embodiment of the present invention does not have the resistor 70 in the amplifier circuit 10 shown in FIG. 3.
  • a resistor can also be connected between the signal input 42 and the signal gate connection 32 of the second DG-FET.
  • Fig. 3 and Fig. 4 comes inter alia. in that the nLDD region integrated in the drain acts as a source negative feedback resistor during reverse operation (FIG. 3). A similar effect can be achieved if an additional resistor R '(shown in dashed lines) is arranged between the connection 36 and the connection 46 in the circuit in FIG. 4.
  • the supply network can be formed externally or integrated with the DG-FETs.
  • FIG. 5 is a schematic illustration of the dependency of the voltage gain and the drain current of the first DG-FET on the control voltage present at the control input 44.
  • the abscissa is assigned the control voltage V g2 present at the control input 44, while the ordinate is assigned the voltage gain G v (in dB; solid lines) and the drain current I d (in mA; dashed curves).
  • Curves 80, 82, 84 shown in broken lines show the dependence of the drain current I d on the control voltage V g2 for the conventional amplifier circuit shown in FIG. 2 (curve 80), the amplifier circuit in accordance with the first exemplary embodiment shown in FIG. 3 of the present invention (curve 82) and for the amplifier circuit according to the second exemplary embodiment of the present invention shown in FIG. 4 (curve 84).
  • the solid curves 90, 92, 94 show the dependency the voltage gain G v from the control voltage V g2 for the conventional amplifier circuit shown in FIG. 2 (curve 90), the amplifier circuit according to the first exemplary embodiment of the present invention shown in FIG. 3 (curve 92) and the amplifier circuit according to FIG 4 shown second embodiment of the present invention (curve 94).
  • all three amplifier circuits have an AGC region 104, within which the voltage amplification G v has a strictly monotonous dependence on the control voltage V g2 .
  • the voltage gain G v of the second exemplary embodiment also has a smaller gradient on average in the AGC region 104 than the voltage gains of the conventional amplifier circuit and the amplifier circuit according to the first exemplary embodiment of the present invention.
  • the present invention or the auxiliary circuit of a DG-FET according to the invention within an amplifier circuit is suitable for all DG-FETs, in particular dual-gate MOSFETs, the amplification of which is controlled or determined by a DC potential or a DC voltage. Examples of this are tuner tetrodes.
  • the amplifier circuit 10 according to the invention i. H. in particular the first DG-FET 20 and the second DG-FET 30, integrated on one chip.
  • first DG-FET 22 signal gate connection of the first DG-FET 20

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Abstract

Schaltung zur Arbeitspunkteinstellung von Mehrfach-Gate-FeldeffekttransistorenEine Verstärkerschaltung umfasst einen ersten Mehrfach-Gate-Feldeffekttransistor (20) mit einem Source-Anschluss (26), einem Drain-Anschluss (28), zumindest einem Signalgate-Anschluss (22) zum Empfangen eines Eingangssignals und zumindest einem Steuergate-Anschluss (24) zum Empfangen eines Steuersignals, und einen zweiten Mehrfach-Gate-Feldeffekttransistor (30) mit einem Source-Anschluss (36), einem Drain-Anschluss (38), zumindest einem Signalgate-Anschluss (32), der mit dem Signalgate-Anschluss (22) des ersten Mehrfach-Gate-Feldeffekttransistors (20) verbunden ist, und einem Steuergate-Anschluss (34), der mit dem Steuergate-Anschluss (24) des ersten Mehrfach-Gate-Feldeffekttransistors (20) verbunden ist, wobei der Signalgate-Anschluss(32) des zweiten Mehrfach-Gate-Feldeffekttransistors (30) mit demjenigen Source-Anschluss/Drain-Anschluss (36, 38) des zweiten Mehrfach-Gate-Feldeffekttransistors (30) verbunden ist, der dem Signalgate-Anschluss(32) des zweiten Mehrfach-Gate-Feldeffekttransistors (30) näher ist.

Description

Beschreibung
Schaltung zur Arbeitspunkteinstellung von Mehrfach-Gate- Feldeffekttransistoren
Die vorliegende Erfindung bezieht sich auf eine Verstärkerschaltung mit Mehrfach-Gate-Feldeffekttransistoren mit verbesserter Einstellung des Arbeitspunkts und verbesserter Regelcharakteristik.
In Fig. 1 sind Beispiele für Mehrfach-Gate- Feldeffekttransistoren (MG-FET) gezeigt. Anhand der schematischen Darstellung in Fig. 1 wird der Aufbau einer entsprechenden Transistor-Struktur näher erläutert.
In Fig. 1A ein MG-FET gezeigt, der drei Gate-Strukturen GSi, GS2 und GS3, einen ersten Bereich Bx, der mit einem ersten Anschluss S verbunden ist, und einen zweiten Bereich B2, der mit einem zweiten Anschluss D verbunden ist, umfasst. Die Bereiche B und B2 sind auf herkömmliche Art in einem Halbleitersubstrat, z.B. durch geeignet dotierte Bereiche in demselben gebildet. Zwischen dem ersten Bereich Bi und dem zweiten Bereich B2 ist ein Kanalbereich K gebildet, der eine Mehrzahl von Kanalabschnitten Ki, K2 und K3 umfasst, die den entsprechenden Gate-Strukturen GSi, GS2 und GS3 zugeordnet sind. Bei dem in Fig. 1A gezeigten Beispiel ist die erste Gate-Struktur GSx mit einem ersten Gate-Anschluss Gi des MG- FET verbunden, die zweite Gate-Struktur GS2 ist mit dem ersten Anschluss S des MG-FET verbunden, und die dritte Gate- Struktur GS3 ist mit einem zweiten Gate-Anschluss G2 des MG- FET verbunden.
In Fig. IB ist ein weiteres Beispiel für einen MG-FET gezeigt, wobei hier gleiche Bezugszeichen wie in Fig. 1A ver- wendet werden. Anders als bei dem in Fig. 1A gezeigten Beispiel wird gemäß Fig. IB keine der Gate-Strukturen mit einem Anschluss verbunden. Viermehr sind hier die Gate-Strukturen GS2 und GS3 miteinander und mit dem zweiten Gate-Anschluss G2 des MG-FET verbunden. Die erste Gate-Struktur GSi ist mit dem ersten Gate-Anschluss Gi des MG-FET verbunden.
Da die MG-FETs gemäß Fig. 1 jeweils zwei Gate-Anschlüsse haben werden diese auch als Dual-Gate-FETs (DG-FET) bezeichnet. Es ist für Fachleute jedoch klar, dass neben den in Fig. 1 gezeigten Konfigurationen auch andere FETs mit nur zwei Gatestrukturen oder mit mehr als drei Gate-Strukturen verwen- det werden können. Auch können eine beliebige Anzahl von
Gate-Anschlüssen, also auch mehr als zwei Anschlüsse, vorgesehen sein, wobei die Gatestrukturen dann auf geeignete Weise zu verbinden waren.
MG-FETs werden für Verstarkerschaltungen verwendet, wobei über einen oder mehrere Gate-Anschlüsse (Signalgate- Anschlusse) ein Eingangssignal empfangen wird, und über einen oder mehrere andere Gate-Anschlüsse (Steuergate-Anschlusse) ein Steuersignal empfangen wird, mit dem die Verstärkung der Verstarkerschaltung eingestellt werden kann. Für Tuner werden bevorzugt die oben beschriebenen DG-FETs mit nur einem Signalgate-Anschluss und einem Steuergate-Anschluss verwendet, die in diesem Zusammenhang auch als Tuner-Tetrode oder, im Fall eines MOS-DG-FET, als MOS-Tuner-Tetrode bezeichnet werden. Der Arbeitspunkt einer solchen Verstarkerschaltung wird mit Hilfe einer Hilfsbeschaltung eingestellt, die mit dem MG-FET auf einem Ch p integriert ist. Die Funktion dieser Hilfsbeschaltung hat entscheidenden Einfluss auf die Regelungscharakteristik bzw. die Abhängigkeit der Verstärkung des MG-FET von einer Steuerspannung an den dafür vorgesehenen
Steuergate-Anschlussen, die auch als AGC-Gate-Anschlusse (AGC = Automatic Gain Control) bezeichnet werden.
Die Verstärkung des MG-FET bzw. der mit ihm gebildeten Ver- Stärkerschaltung ist bei niedrigen und mittleren Spannungen an den Steuergate-Anschlussen des MG-FET eine streng monoton steigende Funktion derselben. In diesem Bereich kann der MG- FET beispielsweise zusammen mit einer automatischen Verstärkungssteuerung (AGC) betrieben werden, die bei kleinen Eingangssignalen die Verstärkung vergrößert und bei großen Eingangssignalen die Verstärkung verringert, um unabhängig von der Größe des Eingangssignals ein Ausgangssignal mit einer konstanten Größe bzw. Amplitude zu erhalten. Der Bereich der niedrigen und mittleren Spannungen an den Steuergate-Anschlussen des MG-FET, bei dem die Verstärkung eine streng monotone Funktion derselben ist, wird deshalb auch als AGC-Bereich bezeichnet. Bei höheren Spannungen an den Steuergate-Anschlussen des MG-FET geht die Verstärkung desselben in Sättigung, da die an den Steuergate-Anschlüssen zugeordneten Abschnitte des Kanals des MG-FET vollständig geöffnet bzw. ausgebildet sind. In diesem Bereich ist die Verstärkung des MG-FET weitgehend unabhängig von der Spannung an den Steuergate-Anschlussen des MG-FET konstant. Die ideale und wünschenswerte Regelungscharakteristik einer Verstärkerschaltung mit einem MG-FET zeigt einen möglichst glatten und weichen Übergang zwischen dem AGC-Bereich und dem Sättigungsbereich.
Fig. 2 zeigt ein Beispiel für eine herkömmliche Verstärkerschaltung 10. Bei diesem Beispiel werden MG-FETs mit einem Signalgate-Anschluss und einem Steuergate-Anschluss, also DG- FETs, verwendet. Die Verstärkerschaltung umfasst einen ersten DG-FET bzw. Haupt-DG-FET 20. Der erste DG-FET umfasst einen Signalgate-Anschluss (gatel) 22, einen Steuergate-Anschluss (gate2) 24, einen Source-Anschluss 26 und einen Drain- Anschluss 28. Bei dem in Fig. 2 gezeigten Beispiel ist der Aufbau und die Verschaltung des ersten DG-FET 20 derart, dass der Signalgate-Anschluss 22 und der Steuergate-Anschluss 24 über Gate-Strukturen zwei Abschnitten eines Kanals zugeordnet sind, wie dies in Fig. 1 gezeigt ist. Beispielhaft sei eine Konfiguration angenommen, wie sie in Fig. IB gezeigt ist. In diesem Fall ist dem Signalgate-Anschluss 22 die Gate-Struktur GSi und damit dem Kanalabschnitt Ki zugeordnet. Dem Steuergate-Anschluss 24 sind die Gatestrukturen GS2 und GS und damit die Kanalabschnitte K2 und K3 zugeordnet. Der Source- Anschluss 26 ist mit dem ersten Bereich Bi verbunden, und der Drain-Anschluss 26 ist mit dem zweiten Bereich B2 verbunden. Somit ist eine dem Signalgate-Anschluss 22 zugeordnete Gate- Struktur sourceseitig zu dem Source-Anschluss 26 angeordnet, und eine dem Steuergate 24 zugeordnete Gate-Struktur ist drainseitig, zu dem Drain-Anschluss 28angeordnet . Der erste DG-FET 20 ist innerhalb einer Wanne in einem Substrat oder direkt in dem Substrat angeordnet, in dem die Verstärkerschaltung 10 gebildet ist. Wenn der erste DG-FET ein n-Kanal- FET ist, ist die Wanne eine p-Wanne, wenn der erste DG-FET ein p-FET ist, ist die Wanne eine n-Wanne. Die Wanne ist vorzugsweise mit der Source 26 elektrisch leitfähig verbunden.
Die Verstärkerschaltung 10 weist ferner einen zweiten DG-FET 30 bzw. einen Hilfs-DG-FET auf, der vorzugsweise ähnlich oder gleich zu dem ersten DG-FET 20 aufgebaut ist. Insbesondere weist der zweite DG-FET 30 einen Signalgate-Anschluss 32, einen Steuergate-Anschluss 34, einen Source-Anschluss 36 und einen Drain-Anschluss 38 auf, die mit den Gate-Strukturen und Bereichen so verschaltet sind, wie dies oben anhand des ersten DG-FET beschrieben wurde. Wie bei dem ersten DG-FET ist somit der Signalgate-Anschluss 32 sourceseitig angeordnet und der Steuergate-Anschluss 34 ist drainseitig angeordnet. Die Wanne, innerhalb derer der zweite DG-FET 30 angeordnet ist, ist wiederum mit der Source 36 verbunden.
Der Signalgate-Anschluss 22 des ersten DG-FET 20 und der Signalgate-Anschluss 32 des zweiten DG-FET 30 sind miteinan- der und mit einem Signaleingang 42 der Verstärkerschaltung 10 verbunden. Der Steuergate-Anschluss 24 des ersten DG-FET 20 und der Steuergate-Anschluss 34 des zweiten DG-FET 30 sind miteinander und mit einem Steuereingang 44 der Verstärkerschaltung 10 verbunden. Der Source-Anschluss 26 des ersten DG-FET 20 und der Source-Anschluss 36 des zweiten DG-FET 30 sind miteinander und mit einem ersten äußeren Anschluss (source) 46 der Verst rkerschaltung 10 verbunden. Der Drain- Anschluss 28 des ersten DG-FET 20 ist mit einem zweiten äußeren Anschluss (drain) 48 der Verstärkerschaltung 10 verbunden. Der Drain-Anschluss 38 des zweiten DG-FET 30 ist mit dem Signalgate-Anschluss 32 des zweiten DG-FET 30 und damit gleichzeitig mit dem Signalgate-Anschluss 22 des ersten DG-FET 20 und dem Signaleingang 42 der Verstärkerschaltung 10 verbunden .
Die Verstärkerschaltung 10 wird in der Regel betrieben, indem über einen Widerstand 52 eine Gleichspannung vdd von einem Versorgungsspannungsanschluss 54 an den Signaleingang 42 angelegt wird, durch die der Arbeitspunkt des zweiten DG-FET 30 und damit des ersten DG-FET 20 hinsichtlich der Spannung am Signalgate-Anschluss 22 eingestellt wird. Über einen Kondensator 56 wird gleichzeitig ein (Wechselstrom-) Eingangssignal, z.B. ein HF-Signal, von einem Eingangssignalan- schluss 58 kapazitiv an den Signaleingang 42 der Verstärkerschaltung 10 gekoppelt bzw. angelegt. Durch das Eingangssignal wird über den Signalgate-Anschluss 22 der Widerstand eines diesem zugeordneten Kanalabschnitts des ersten DG-FET
20 und damit bei einer von außen angelegten Spannung zwischen dem Anschluss 46 und dem Anschluss 48 ein Strom von dem Source-Anschluss 26 durch den Kanal des ersten DG-FET 20 zu dem Drain-Anschluss 28 gesteuert. Über den Steuereingang 44 wird eine Steuerspannung an die Verstärkerschaltung 10 und insbesondere an den Steuergate-Anschluss 24 des ersten DG-FET 20 angelegt, welcher den Widerstand des dem Steuergate- Anschluss 24 zugeordneten Abschnitts des Kanals des ersten DG-FET 20 und damit ebenfalls den Strom zwischen dem Source- Anschluss 26 und dem Drain-Anschluss 28 moduliert. Der Steuereingang 44 bzw. die an denselben angelegte Steuerspannung wird verwendet, um die Verstärkung der Verstärkerschaltung 10 einzustellen bzw. zu steuern. Dazu wird die Steuerspannung in der Regel nur langsam variiert.
Die anhand der Fig. 2 dargestellte Hilfsbeschaltung des ersten DG-FET 20 mittels des zweiten DG-FET 30 (Hilfstetrode) dient zur Arbeitspunkteinstellung, hat aber einen gravierenden praktischen Nachteil. Wenn ausgehend vom Sättigungsbereich, d. h. von einer Steuerspannung am Steuereingang 44, bei der die Verstärkerschaltung 10 die maximale Verstärkung aufweist, die Verstärkung reduziert werden soll, indem die am Steuereingang 44 anliegende Steuerspannung reduziert wird, steigt der Widerstand des dem Steuergate-Anschluss 34 zugeordneten Abschnitts des Kanals des zweiten DG-FET 30 an, da die Steuerspannung auch am Steuergate-Anschluss 34 anliegt. Damit fällt über der Hilfstetrode bzw. dem zweiten DG-FET 30 bzw. zwischen dem Source-Anschluss 36 und dem Drain-Anschluss 38 des zweiten DG-FET 30 eine höhere Spannung ab, die wiederum über den Signalgate-Anschluss Gate 22 des ersten DG-FET 20 den Widerstand von dessen Kanal verringert. Dies wirkt der beabsichtigten Abregelung entgegen und führt zu einem Anstieg des Stroms zwischen dem Source-Anschluss 26 und dem Drain- Anschluss 28 des ersten DG-FET 20. Allgemein hängt es von der Dimensionierung des zweiten DG-FET (z.B. Verhältnis der Kanallängen, Kanalprofile, Substratsteuerung etc.) ab, ob bei einem sinkenden Potential am Steuergateanschluss 34 das Potential am Drain-Anschluss 38 fällt oder steigt.
Hinzu kommt, dass der dem Steuergate-Anschluss 34 zugeordnete Kanalabschnitt des zweiten DG-FET 30 stark durch das Sub- stratpotential gesteuert wird, da beide Abschnitte des Kanals des zweiten DG-FET 30 in ein und derselben Wanne angeordnet sind, die mit dem Source-Anschluss 36 des zweiten DG-FET 30 verbunden ist. Dieses Problem könnte zwar durch eine „Zwei- Wannen-Technik" (zwei separate Wannen) gelöst werden, was jedoch mit einem erheblichen fertigungstechnischen Aufwand verbunden wäre.
Beide beschriebene Effekte bewirken beim Abregein der Verstärkerschaltung 10 bzw. bei der Reduzierung der Verstärkung der Verstärkerschaltung 10 einen deutlichen Knick in der Verstärkungscharakteristik bei einer Steuerspannung bzw. Spannung Vq2 an den Steuergate-Anschlüsse 24, 34 der DG-FETs 20, 30 von Vg2 = 1,6 V und eine relativ abrupt einsetzende Überhöhung des Stroms zwischen dem Source-Anschluss 26 und dem Drain-Anschluss 28. Der Knick in der Verstärkungscharakteristik und die Stromüberhöhung stellen deutliche Nachteile der anhand der Fig. 2 dargestellten herkömmlichen Verstarkerschaltung dar.
Die Aufgabe der vorliegenden Erfindung besteht darin, eine Verstärkerschaltung zu schaffen, die einen weicheren Übergang zwischen dem Sättigungsbereich und dem AGC-Bereich ermöglicht.
Diese Aufgabe wird durch eine Verstärkerschaltung gemäß Anspruch 1 gelöst.
Die vorliegende Erfindung schafft eine Verstärkerschaltung mit einem ersten Mehrfach-Gate-Feldeffekttransistor mit einem Source-Anschluss, einem Drain-Anschluss, zumindest einem Signalgate-Anschluss zum Empfangen eines Eingangssignals und zumindest einem Steuergate-Anschluss zum Empfangen eines Steuersignals, und einem zweiten Mehrfach-Gate- Feldeffekttransistor mit einem Source-Anschluss, einem Drain- Anschluss, zumindest einem Signalgate-Anschluss, der mit dem Signalgate-Anschluss des ersten Mehrfach-Gate- Feldeffekttransistors verbunden ist, und einem Steuergate- Anschluss, der mit dem Steuergate-Anschluss des ersten Mehrfach-Gate-Feldeffekttransistors verbunden ist, wobei der Signalgate-Anschluss des zweiten Mehrfach-Gate- Feldeffekttransistors mit demjenigen Source-Anschluss/Drain- Anschluss des zweiten Mehrfach-Gate-Feldeffekttransistors verbunden ist, der dem Signalgate-Anschluss des zweiten Mehrfach-Gate-Feldeffekttransistors näher ist.
Vorzugsweise umfasst bei der Verstärkerschaltung jeder der Mehrfach-Gate-Feldeffekttransistoren einen ersten Bereich, der einem Drain-Anschluss oder einem Source-Anschluss zugeordnet ist, einen zweiten Bereich, der einem Source-Anschluss oder einem Drain-Anschluss zugeordnet ist, einen zwischen dem ersten Bereich und dem zweiten Bereich angeordneten Kanalbereich, zumindest eine erste Gate-Struktur, die einem ersten Abschnitt des Kanalbereichs zugeordnet ist und benachbart zu dem ersten Bereich angeordnet ist, und zumindest eine zweite Gate-Struktur, die einem zweiten Abschnitt des Kanalbereichs zugeordnet ist und benachbart zu dem zweiten Bereich angeordnet ist.
Gemäß einem ersten Ausführungsbeispiel ist bei dem ersten Mehrfach-Gate-Feldeffekttransistor der Signalgate-Anschluss mit der ersten Gate-Struktur verbunden, der Steuergate- Anschluss ist mit der zweiten Gate-Struktur verbunden, der Source-Anschluss ist mit dem ersten Bereich verbunden, und der Drain-Anschluss ist mit dem zweiten Bereich verbunden, und bei dem zweiten Mehrfach-Gate-Feldeffekttransistor ist der Signalgate-Anschluss mit der ersten Gate-Struktur verbunden, der Steuergate-Anschluss ist mit der zweiten Gate- Struktur verbunden, der Source-Anschluss ist mit dem zweiten Bereich verbunden, und der Drain-Anschluss ist mit dem ersten Bereich verbunden ist, wobei der Signalgate-Anschluss des zweiten Mehrfach-Gate-Feldeffekttransistors mit dem Drain- Anschluss verbunden ist.
Gemäß einem zweiten Ausführungsbeispiel ist bei dem ersten Mehrfach-Gate-Feldeffekttransistor der Signalgate-Anschluss mit der ersten Gate-Struktur verbunden, der Steuergate- Anschluss ist mit der zweiten Gate-Struktur verbunden, der Source-Anschluss ist mit dem ersten Bereich verbunden, und der Drain-Anschluss ist mit dem zweiten Bereich verbunden ist, und bei dem zweiten Mehrfach-Gate-Feldeffekttransistor ist der Signalgate-Anschluss mit der zweiten Gate-Struktur verbunden, der Steuergate-Anschluss ist mit der ersten Gate- Struktur verbunden, der Source-Anschluss ist mit dem ersten Bereich verbunden, und der Drain-Anschluss ist mit dem zweiten Bereich verbunden, wobei der Signalgate-Anschluss des zweiten Mehrfach-Gate-Feldeffekttransistors mit dem Drain- Anschluss verbunden ist.
Der vorliegenden Erfindung liegt die Idee zugrunde, Hilfs-MG- FETs so zu gestalten, dass der/die mit dem/den Gate-
Anschluss/Anschlüssen des Haupt-MG-FETs zum Empfangen des Steuersignals verbundene/verbundenen Gate- Anschluss/Anschlüsse im Betrieb auf einem niedrigen Potential (bei n-Kanal FETs) bzw. auf einem höheren Potential (bei p- Kanal FETS) liegen als der/die Gate-Anschluss/Anschlüsse des Hilfs-MG-FETs, der/die mit dem/den Gate-Anschluss/Anschlüssen des Haupt-MG-FETs zum Empfangen des Eingangssignals verbunden ist/sind.
Falls der Hilfs-MG-FET ein Dual-Gate-FET (DG-FET) ist, bedeutet das, die Hilfsbeschaltung so zu wählen, dass ein Gate- Anschluss des Hilfs-Dual-Gate-FET mit demjenigen Source- oder Drain-Anschluss des Hilfs-DG-FET zu verbinden ist, an dessen Seite der Gate-Anschluss angeordnet ist. Durch die erfin- dungsgemäße Verstarkerschaltung wird eine Aufsteuerung des dem Signalgate-Anschluss zugeordneten (drainseitigen) Kanals des Hilfs-DG-FET vermieden oder abgeschwächt, da durch den Anstieg des Widerstand des dem Steuergate-Anschluss zugeordneten (sourceseitigen) Kanals beim Abregein eine Source- Gegenkopplung erfolgt. Außerdem vermeidet die erfindungsgemäße Verstärkerschaltung die Substratsteuerung des sourceseitigen Kanals des zweiten DG-FET, da dessen Source-Gebiet nun auf dem Substratpotential liegt.
Die gleichzeitig bei der erfindungsgemäßen Verstärkerschaltung vorliegende Substratsteuerung des drainseitigen Kanals führt dazu, dass die damit verbundenen negativen Auswirkungen bei dem Signalgate-Anschluss schwächer ausgeprägt sind als bei dem Steuergate-Anschluss. Simulationsergebnisse zeigen, dass die erfindungsgemäße Verstärkerschaltung eine gleichmäßigere und flachere Stromüberhöhung und deshalb auch einen deutlich weicheren Verlauf der Verstärkungscharakteristik aufweist.
Ein Vorteil der vorliegenden Erfindung besteht darin, dass die Nachteile der Fertigung des zweiten DG-FET in einer gemeinsamen Wanne auf einfache Weise ausräumt werden können, indem aufgrund der erfindungsgemäßen Ausgestaltung die im Stand der Technik auftretenden Probleme auch bei einer „EinWannen-Technik" vermieden werden.
Nachfolgend werden bevorzugte Ausführungsbeispiele der vorliegenden Erfindung mit Bezug auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
Fig. 1 zwei Beispiele für Mehrfach-Gate- Feldeffekttransistoren;
Fig. 2 eine herkömmliche Verstärkerschaltung;
Fig. 3 ein schematisches Schaltungsdiagramm einer Verstärkerschaltung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 4 ein schematisches Schaltungsdiagramm einer Verstär- kerschaltung gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung; und
Fig. 5 eine schematische graphische Darstellung der Verstärkercharakteristik der erfindungsgemäßen Verstärkerschaltung sowie einer herkömmlichen Verstärkerschaltung.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend anhand von DG-FETs beschrieben, wie sie oben anhand der Fig. 1 erläutert wurden, wobei die Ausführun- gen ebenso für MG-FETs mit mehr als zwei Gate-Anschlüssen gelten. Fig. 3 ist ein schematisches Schaltungsdiagramm einer Verstärkerschaltung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung. Die in Fig. 3 dargestellte erfindungsgemäße Verstärkerschaltung unterscheidet sich von der in Fig. 2 dargestellten herkömmlichen Verstärkerschaltung dadurch, dass die Hilfstetrode bzw. der zweite DG-FET 30 im Reversbetrieb arbeitet. Wiederum ist der Anschluss 36, der aufgrund der Potentialverhältnisse im Betriebszustand als Source fungiert, des zweiten DG-FET 30 mit dem Source- Anschluss 26 des ersten DG-FET 20 und dem Anschluss 46 der
Verstärkerschaltung 10 verbunden. Im Gegensatz zu der anhand der Fig. 2 dargestellten herkömmlichen Verstarkerschaltung ist jedoch der mit dem Signalgate-Anschluss 22 des ersten DG- FET 20 verbundene Signalgate-Anschluss 32 des zweiten DG-FET 30 nicht sourceseitig, sondern drainseitig angeordnet. Entsprechend ist der mit dem Steuergate-Anschluss 24 des ersten DG-FET 20 verbundene Steuergate-Anschluss 34 des zweiten DG- FET 30 nicht drainseitig, sondern sourceseitig angeordnet. Mit anderen Worten wird in diesem Fall der erste Bereich Bi (siehe Fig. 1) des zweiten DG-FET als Drain betrieben, während bei der herkömmlichen Schaltung gemäß Fig. 2 der zweite Bereich B2 als Drain fungiert. Der zweite Bereich B2 (siehe Fig. 1) des zweiten DG-FET bildet die Source, die bei der herkömmlichen Schaltung gemäß Fig. 2 durch den ersten Bereich Bi gebildet wird. Über den Drain-Anschluss 38 ist hier somit der erste Bereich Bi des zweiten DG-FET mit dessen Signalgate-Anschluss verbunden.
Das in Fig. 3 dargestellte Ausführungsbeispiel einer erfin- dungsgemäßen Verstärkerschaltung weist ferner einen Widerstand R auf, der zwischen den Signaleingang 42 und den Signalgate-Anschluss 32 des zweiten DG-FET geschaltet ist. Dieser Widerstand vermeidet, dass die Hilfstetrode bzw. der zweite DG-FET 30 die Verstärkung der Haupttetrode bzw. des ersten DG-FET 20 reduziert. Die Verwendung des Widerstands R ist in diesem Sinne vorteilhaft, stellt jedoch kein notwendiges Merkmal dar. Die Verstärkerschaltung 10 umfasst ferner ein Vorspannungsnetzwerk, um dem Drain-Anschluss 38 des zweiten DG-FET 30 eine Gleichspannung vdd bereitzustellen. Gemäß einem Beispiel ist das Vorspannungsnetzwerk extern und umfasst einen Widerstand 52 und einen Gleichsignal-Anschluss 54.
Alternativ kann der Widerstand 52' (siehe gestrichelte Linien in Fig. 3) zusammen mit dem ersten DG_FET 20 und dem zweiten DG_FET 30 auf einem Chip integriert sein, wobei der Gleichsignal-Anschluss zusammen mit dem Drain-Anschluss 28 des ersten DG-FET 20 mit dem externen Anschluss (drain) 48 der Verstärkerschaltung 10 verbunden ist.
Fig. 4 ist ein schematisches Schaltungsdiagramm einer Verstärkerschaltung 10 gemäß einem zweiten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung. Dieses zweite Ausführungsbeispiel unterscheidet sich von dem anhand der Fig. 2 dargestellten ersten Ausführungsbeispiel durch die Auslegung (z.B. die Gatelängen) der den Gate-Anschlüssen 32, 34 zugeordneten Gate-Strukturen des zweiten DG-FET. Während herkömmlich eine sourceseitige Gate-Struktur, die an einen ersten Bereich Bi (siehe Fig. 1) angrenzt, kürzer als das eine drainseitige Gate-Struktur ist, die an einen zweiten Bereich B2 (siehe Fig. 1) angrenzt, ist es hier umgekehrt.
Bei dem in Fig. 4 dargestellten Ausführungsbeispiel ist der Signalgate-Anschluss 32 des zweiten DG-FET mit einer Gate- Struktur verbunden, die benachbart zu dem zweiten Bereich B2 (siehe Fig. 1) angeordnet ist. Der Steuergate-Anschluss 34 des zweiten DG-FET mit einer Gate-Struktur verbunden, die benachbart zu dem ersten Bereich Bi (siehe Fig. 1) angeordnet ist. Der Source-Anschluss 36 ist bei diesem Beispiel, wie bei dem aus Fig. 2, mit dem ersten Bereich Bi (siehe Fig. 1) verbunden. Ebenso ist der Drain-Anschluss 38, wie bei dem Beispiel aus Fig. 2, mit dem zweiten Bereich B2 (siehe Fig.
1) verbunden. Dies entspricht - verglichen mit Fig. 2 - einer Vertauschung der beiden Gate-Anschlüsse 32, 34 am zweiten DG- FET. Ferner weist die anhand der Fig. 4 dargestellte Verstärkerschaltung gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung den Widerstand 70 der anhand der Fig. 3 dargestellten Verstärkerschaltung 10 nicht auf. Alternativ kann jedoch auch bei dem anhand der Fig. 4 dargestellten zweiten Ausführungsbeispiel ein Widerstand zwischen den Signaleingang 42 und den Signalgate-Anschluss 32 des zweiten DG-FET geschaltet sein.
Der Unterschied zwischen den beiden Ausführungsbeispielen
(Fig. 3 und Fig. 4) kommt u.a. dadurch zustande, dass das im Drain integrierte nLDD-Gebiet beim Reversbetrieb (Fig. 3) als Source-Gegenkopplungswiderstand wirkt. Einen ähnlichen Effekt kann man erzielen, wenn in der Schaltung in Fig. 4 ein zu- sätzlicher Widerstand R' (gestrichelt gezeigt) zwischen dem Anschluss 36 und dem Anschluss 46 angeordnet wird.
Auch bei diesem Beispiel kann das Versorgungsnetzwerk, wie in Fig. 3, extern oder integriert mit den DG-FETs gebildet sein.
Fig. 5 ist eine schematische Darstellung der Abhängigkeit der Spannungsverstärkung und des Drain-Stroms des ersten DG-FET von der am Steuereingang 44 anliegenden Steuerspannung. Der Abszisse ist die am Steuereingang 44 anliegende Steuerspan- nung Vg2 zugeordnet, während der Ordinate die Spannungsverstärkung Gv (in dB; durchgezogene Linien) und der Drain-Strom Id (in mA; gestrichelte Kurven) zugeordnet sind.
Die gestrichelt dargestellten Kurven 80, 82, 84 zeigen die Abhängigkeit des Drain-Stroms Id von der Steuerspannung Vg2 für die anhand der Fig. 2 dargestellte herkömmliche Verstärkerschaltung (Kurve 80) , die Verstärkerschaltung gemäß dem anhand der Fig. 3 dargestellten ersten Ausführungsbeispiel der vorliegenden Erfindung (Kurve 82) und für die Verstärker- schaltung gemäß dem anhand der Fig. 4 dargestellten zweiten Ausführungsbeispiel der vorliegenden Erfindung (Kurve 84) . Die durchgezogenen Kurven 90, 92, 94 zeigen die Abhängigkeit der Spannungsverstärkung Gv von der Steuerspannung Vg2 für die anhand der Fig. 2 dargestellte herkömmliche Verstärkerschaltung (Kurve 90), die Verstärkerschaltung gemäß dem anhand der Fig. 3 dargestellten ersten Ausführungsbeispiel der vorlie- genden Erfindung (Kurve 92) und die Verstarkerschaltung gemäß dem anhand der Fig. 4 dargestellten zweiten Ausführungsbeispiel der vorliegenden Erfindung (Kurve 94).
Die Spannungsverstärkung Gv weist sowohl für die herkömmliche Verstärkerschaltung (Kurve 90) als auch für die Verstärkerschaltungen gemäß der vorliegenden Erfindung (Kurven 92, 94) oberhalb von Vg2 = 1,6 V bzw. Vg2 = 1,7 V bzw. Vg2 = 2,0 V einen Sättigungsbereich 102 auf, innerhalb dessen die Spannungsverstärkung Gv weitgehend unabhängig von der Steuerspan- nung Vg2 konstant ist. Für niedrigere Steuerspannungen Vg2 weisen alle drei Verstärkerschaltungen einen AGC-Bereich 104 auf, innerhalb dessen die Spannungsverstärkung Gv eine streng monotone Abhängigkeit von der Steuerspannung Vg2 aufweisen. Der Unterschied zwischen den Kurven 92 (Fig. 3) und 94 (Fig. 4) resultiert aus der „umgekehrten" Beschaltung der FETs, da diese unsymmetrisch im Aufbau sind, aufgrund der entweder sourceseitig oder drainseitig vorgesehenen LDD-Bereiche . Ein ähnliches Ergebnis wäre auch durch einen symmetrischen FET, z.B. einen herkömmlichen MOS-FET, erreichbar, der an einem Drain- oder einem Source-Anschluss einen Widerstand aufweist. An der Kurve 80 ist deutlich zu erkennen, dass der Drain- Strom Id bei einer Steuerspannung von Vg2 = 1,4 V eine deutliche Überhöhung aufweist. Mit dieser abrupten Überhöhung des Drain-Stroms Id steht der bei der Steuerspannung Vg2 = 1,6 V an der Kurve 90 erkennbare deutliche Knick der Verstärkungscharakteristik der herkömmlichen Verstärkerschaltung in einem kausalen Zusammenhang.
Im Gegensatz dazu ist zu erkennen, dass die Verstärkerschal- tung gemäß dem anhand der Fig. 3 dargestellten ersten Ausführungsbeispiel der vorliegenden Erfindung nur eine minimale und sehr flache Überhöhung des Drain-Stroms Id (Kurve 82) und einen wesentlich weicheren Übergang vom Sättigungsbereich 102 zum AGC-Bereich 104 (bei Vg2 = 1,5 V) aufweist. Auch die Verstärkerschaltung gemäß dem anhand der Fig. 4 dargestellten zweiten Ausführungsbeispiel der vorliegenden Erfindung weist eine weniger abrupte Überhöhung des Drain-Stroms Id (Kurve 84) und einen weichen Übergang der Spannungsverstärkung Gv vom Sättigungsbereich 102 zum AGC-Bereich 104 (bei Vg2 = 2 V) auf (Kurve 94). Dabei weist die Spannungsverstärkung Gv des zweiten Ausführungsbeispiels ferner im AGC-Bereich 104 im Mittel eine geringere Steigung auf als die Spannungsverstärkungen der herkömmlichen Verstärkerschaltung und der Verstärkerschaltung gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung.
Anhand der Fig. 5 ist somit deutlich erkennbar, dass die vorliegende Erfindung eine leichte bzw. geringe und gleichmäßige Überhöhung des Drains-Stroms Id und einen wesentlich weicheren Übergang der Spannungsverstärkung Gv vom Sättigungsbereich 102 zum AGC-Bereich 104 beim Abriegeln der Steuerspannung Vg2 erzielt.
Die vorliegende Erfindung bzw. die erfindungsgemäße Hilfsbeschaltung eines DG-FET innerhalb einer Verstärkerschaltung eignet sich für alle DG-FETs, insbesondere Dual-Gate-MOSFETs, deren Verstärkung durch ein DC-Potential bzw. eine Gleichspannung gesteuert bzw. bestimmt wird. Beispiele dafür sind Tuner-Tetroden. Vorzugsweise ist die erfindungsgemäße Verstärkerschaltung 10, d. h. insbesondere der erste DG-FET 20 und der zweite DG-FET 30, auf einem Chip integriert.
Obwohl die bevorzugten Ausführungsbeispiele der vorliegenden Erfindung anhand von DG-FETs beschrieben wurden, ist hierin, wie oben erwähnt, keine Einschränkung zu sehen. Die Ausführungen gelten ebenso für MG-FETs mit mehr als zwei Gate- Anschlüssen. Beispielsweise können zwei oder mehr Signalgate- Anschlüsse und /oder zwei oder mehr Steuergate-Anschlüsse vorgesehen sein, ohne von den der vorliegenden Erfindung zugrundeliegenden Prinzipien abzuweichen.
Bezugszeichenliste
GSi, GS2 , GS3 Gate-Strukturen
Bi erster Bereich B2 zweiter Bereich
K Kanalbereich
Ki, K2, K3 Kanalabschnitte
S Source
D Gate Gi erster Gate-Anschluss
G2 zweiter Gate-Anschluss
R Widerstand
10 Verstärkerschaltung
20 erster DG-FET 22 Signalgate-Anschluss des ersten DG-FET 20
24 Steuergate-Anschluss des ersten DG-FET 20
26 Source-Anschluss des ersten DG-FET 20
28 Drain-Anschluss des ersten DG-FET 20
30 zweiter DG-FET 32 Signalgate-Anschluss des zweiten DG-FET 30
34 Steuergate-Anschluss des zweiten DG-FET 30
36 Source-Anschluss des zweiten DG-FET 30
38 Drain-Anschluss des zweiten DG-FET 30
42 Signaleingang der Verstärkerschaltung 10 44 Steuereingang der Verst rkerschaltung 10
46 erster Anschluss der Verstärkerschaltung 10
48 zweiter Anschluss der Verstärkerschaltung 10
52 Widerstand
54 Versorgungsspannungsanschluss 56 Kondensator
58 Eingangssignalanschluss
80 Kurve
82 Kurve
84 Kurve 90 Kurve
92 Kurve
94 Kurve

Claims

Patentansprüche
1. Verstärkerschaltung mit folgenden Merkmalen:
einem ersten Mehrfach-Gate-Feldeffekttransistor (20) mit einem Source-Anschluss (26), einem Drain-Anschluss (28), zumindest einem Signalgate-Anschluss (22) zum Empfangen eines Eingangssignals und zumindest einem Steuergate-Anschluss (24) zum Empfangen eines Steuersignals; und
einem zweiten Mehrfach-Gate-Feldeffekttransistor (30) mit einem Source-Anschluss (36), einem Drain-Anschluss (38), zumindest einem Signalgate-Anschluss (32), der mit dem Signalgate-Anschluss (22) des ersten Mehrfach-Gate- Feldeffekttransistors (20) verbunden ist, und einem Steuergate-Anschluss (34), der mit dem Steuergate-Anschluss (24) des ersten Mehrfach-Gate-Feldeffekttransistors (20) verbunden ist,
wobei der Signalgate-Anschluss (32) des zweiten Mehrfach-Gate- Feldeffekttransistors (30) mit demjenigen Source- Anschluss/Drain-Anschluss (36, 38) des zweiten Mehrfach-Gate- Feldeffekttransistors (30) verbunden ist, der dem Signalgate- Anschluss (32) des zweiten Mehrfach-Gate-Feldeffekttransistors (30) näher ist.
2. Verstärkerschaltung gemäß Anspruch 1, bei dem jeder der Mehrfach-Gate-Feldeffekttransistoren (20, 30) folgende Merkmale aufweist:
einen ersten Bereich (Bi) , der einem Drain-Anschluss (28,38) oder einem Source-Anschluss (26,36) zugeordnet ist,
einen zweiten Bereich (B2) , der einem Source-Anschluss (26,36) oder einem Drain-Anschluss (28,38) zugeordnet ist, einen zwischen dem ersten Bereich (Bi) und dem zweiten Bereich (B2) angeordneten Kanalbereich (K),
zumindest eine erste Gate-Struktur (GS^ , die einem ersten Abschnitt (Ki) des Kanalbereichs (K) zugeordnet ist und benachbart zu dem ersten Bereich (Bi) angeordnet ist, und
zumindest eine zweite Gate-Struktur (GS3; GS2, GS3) , die einem zweiten Abschnitt (K3; K2, K3) des Kanalbereichs (K) zugeord- net ist und benachbart zu dem zweiten Bereich (B2) angeordnet ist.
3. Verstärkerschaltung gemäß Anspruch 2, bei der
bei dem ersten Mehrfach-Gate-Feldeffekttransistor (20) der Signalgate-Anschluss (22) mit der ersten Gate-Struktur (GSi) verbunden ist, der Steuergate-Anschluss (24) mit der zweiten Gate-Struktur (GS3; GS2, GS3) verbunden ist, der Source- Anschluss (26) mit dem ersten Bereich (Bi) verbunden ist, und der Drain-Anschluss (28) mit dem zweiten Bereich (B2) verbunden ist; und
bei dem zweiten Mehrfach-Gate-Feldeffekttransistor (30) der Signalgate-Anschluss (32) mit der ersten Gate-Struktur (GSi) verbunden ist, der Steuergate-Anschluss (34) mit der zweiten Gate-Struktur (GS3; GS2, GS3) verbunden ist, der Source- Anschluss (36) mit dem zweiten Bereich (B2) verbunden ist, und der Drain-Anschluss (38) mit dem ersten Bereich (Bi) verbunden ist, wobei der Signalgate-Anschluss (32) des zweiten Mehrfach-Gate-Feldeffekttransistors (30) mit dem Drain- Anschluss (38) verbunden ist.
4. Verstärkerschaltung gemäß Anspruch 2, bei der
bei dem ersten Mehrfach-Gate-Feldeffekttransistor (20) der Signalgate-Anschluss (22) mit der ersten Gate-Struktur (GSi) verbunden ist, der Steuergate-Anschluss (24) mit der zweiten Gate-Struktur (GS3; GS2, GS3) verbunden ist, der Source- Anschluss (26) mit dem ersten Bereich (Bi) verbunden ist, und der Drain-Anschluss (28) mit dem zweiten Bereich (B2) verbunden ist; und
bei dem zweiten Mehrfach-Gate-Feldeffekttransistor (30) der Signalgate-Anschluss (32) mit der zweiten Gate-Struktur (GS3; GS2, GS3) verbunden ist, der Steuergate-Anschluss (34) mit der ersten Gate-Struktur (GSi) verbunden ist, der Source- Anschluss (36) mit dem ersten Bereich (Bi) verbunden ist, und der Drain-Anschluss (38) mit dem zweiten Bereich (B2) verbunden ist, wobei der Signalgate-Anschluss (32) des zweiten Mehrfach-Gate-Feldeffekttransistors (30) mit dem Drain- Anschluss (38) verbunden ist.
5. Verstärkerschaltung gemäß einem der Ansprüche 1 bis 4, bei der Source-Anschluss (26) des ersten Mehrfach-Gate- Feldeffekttransistors (20) mit dem Source-Anschluss (36) des zweiten Mehrfach-Gate-Feldeffekttransistors (30) verbunden ist.
6. Verstärkerschaltung gemäß einem der Ansprüche 1 bis 5, bei der der Signalgate-Anschluss (22) des ersten Mehrfach- Gate-Feldeffekttransistors (20) über einen Widerstand (R) mit dem Signalgate-Anschluss (32) des zweiten Mehrfach-Gate- Feldeffekttransistors (30) verbunden ist.
7. Verstärkerschaltung gemäß einem der Ansprüche 1 bis 6, bei der ein Substrat-Anschluss des zweiten Mehrfach-Gate- Feldeffekttransistor (30), mit dem Source-Anschluss (36) des zweiten Mehrfach-Gate-Feldeffekttransistors (30) leitfähig verbunden ist.
8. Verstärkerschaltung gemäß einem der Ansprüche 2 bis 7, bei der der Abschnitt (K2; K2, K3) des Kanals, der über die entsprechenden Gate-Strukturen (GS3; GS2, GS3) dem zweiten Gateanschluss zugeordnet ist, länger ist als der Abschnitt (Kx) des Kanals, der über die erste Gate-Struktur (GSi) dem ersten Gateanschluss zugeordnet ist.
9. Verstärkerschaltung gemäß einem der Ansprüche 1 bis 8, bei der ferner ein Widerstand (R' ) zwischen den Source- Anschluss (36) des zweiten Mehrfach-Gate- Feldeffekttransistors (30) und den Source-Anschluss (26) des ersten Mehrfach-Gate-Feldeffekttransistors (20) geschaltet ist.
10. Verstärkerschaltung gemäß einem der Ansprüche 1 bis 9, die ferner ein Vorspannungsnetzwerk umfasst, um dem Drain- Anschluss (38) des zweiten Mehrfach-Gate- Feldeffekttransistors (30) eine Gleichspannung (vdd) bereit- zustellen.
11. Verstärkerschaltung gemäß Anspruch 10, bei der das Vorspannungsnetzwerk einen Widerstand (52) und einen Gleichsignal-Anschluss (54) umfasst.
12. Verstärkerschaltung gemäß einem der Ansprüche 1 bis 11, bei der der erste Mehrfach-Gate-Feldeffekttransistor (20) und der zweite Mehrfach-Gate-Feldeffekttransistor (30) auf einem Chip integriert sind.
13. Verstärkerschaltung gemäß Ansprüche 12, bei der der Widerstand (52) des Vorspannungsnetzwerks zusammen mit dem ersten Mehrfach-Gate-Feldeffekttransistor (20) und dem zweiten Mehrfach-Gate-Feldeffekttransistor (30) auf dem Chip integriert ist, wobei der Gleichsignal-Anschluss zusammen mit dem Drain-Anschluss (28) des ersten Mehrfach-Gate- Feldeffekttransistors (20) mit einem externen Anschluss (drain) der Verstarkerschaltung verbunden ist.
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