JPH11239061A - 音声信号処理装置 - Google Patents
音声信号処理装置Info
- Publication number
- JPH11239061A JPH11239061A JP10292291A JP29229198A JPH11239061A JP H11239061 A JPH11239061 A JP H11239061A JP 10292291 A JP10292291 A JP 10292291A JP 29229198 A JP29229198 A JP 29229198A JP H11239061 A JPH11239061 A JP H11239061A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- signal
- shift
- bit signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005236 sound signal Effects 0.000 title claims abstract description 29
- 238000013139 quantization Methods 0.000 claims abstract description 7
- 238000012545 processing Methods 0.000 claims description 18
- 230000006835 compression Effects 0.000 claims description 14
- 238000007906 compression Methods 0.000 claims description 14
- 238000006243 chemical reaction Methods 0.000 claims description 10
- 238000005070 sampling Methods 0.000 claims description 9
- 238000007493 shaping process Methods 0.000 claims description 9
- 238000000034 method Methods 0.000 abstract description 2
- 230000008569 process Effects 0.000 abstract description 2
- 238000001914 filtration Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
- 238000012546 transfer Methods 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000000344 soap Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/32—Carrier systems characterised by combinations of two or more of the types covered by groups H04L27/02, H04L27/10, H04L27/18 or H04L27/26
- H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/3002—Conversion to or from differential modulation
- H03M7/3004—Digital delta-sigma modulation
- H03M7/3013—Non-linear modulators
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
- G06F7/556—Logarithmic or exponential functions
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Computational Mathematics (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
- Nonlinear Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Noise Elimination (AREA)
Abstract
(57)【要約】
【課題】 ダイナミックス制御を１ビット信号に適用す
ることを目的とする。 【解決手段】 １ビット信号を処理するための音声信号
処理装置は、１ビット信号を受け入れるための入力端
と、１ビット信号がｎビット信号に変換されるように１
ビット信号に所定のフィルタ特性を適用するための装置
と、ｎビット信号の絶対値を決めるための装置と、絶対
値に従ってダイナミックス制御信号を生成するための装
置と、ダイナミックス制御された信号を１ビット信号に
再量子化し、該再量子化された１ビット信号のノイズを
整形するための装置と、を有する。更に底２の対数を生
成する回路及びそれに対応した逆対数回路が開示されて
いる。
ることを目的とする。 【解決手段】 １ビット信号を処理するための音声信号
処理装置は、１ビット信号を受け入れるための入力端
と、１ビット信号がｎビット信号に変換されるように１
ビット信号に所定のフィルタ特性を適用するための装置
と、ｎビット信号の絶対値を決めるための装置と、絶対
値に従ってダイナミックス制御信号を生成するための装
置と、ダイナミックス制御された信号を１ビット信号に
再量子化し、該再量子化された１ビット信号のノイズを
整形するための装置と、を有する。更に底２の対数を生
成する回路及びそれに対応した逆対数回路が開示されて
いる。
Description
【０００１】
【発明の属する技術分野】本発明は、音声信号処理装置
に関する。本発明の例は１ビット音声信号のダイナミッ
クスの制御に関する。
に関する。本発明の例は１ビット音声信号のダイナミッ
クスの制御に関する。
【０００２】
【従来の技術】アナログ信号を少なくともナイキスト率
にてサンプリングし、ｍビット数によってそのサンプル
の振幅をコード化することによって、アナログ信号をデ
ジタル形式に変換することが知られている。こうして、
もしｍ＝８なら、サンプルは正確な８ビットに量子化さ
れると言うことができる。一般に、ｍは１に等しいか又
はそれより大きい如何なるビット数であってよい。
にてサンプリングし、ｍビット数によってそのサンプル
の振幅をコード化することによって、アナログ信号をデ
ジタル形式に変換することが知られている。こうして、
もしｍ＝８なら、サンプルは正確な８ビットに量子化さ
れると言うことができる。一般に、ｍは１に等しいか又
はそれより大きい如何なるビット数であってよい。
【０００３】只１ビットに量子化するために、“シグマ
デルタＡＤＣ”又は“デルタシグマＡＤＣ”として知ら
れているアナログデジタル変換器（ＡＤＣ）を提供する
ことが知られている。ここでは、“デルタシグマ”とい
う用語を使用する。このようなＡＤＣは、例えば、１９
９３年にテキサス・インスツルメント社より出版された
クレイグ・マーベン及びギリアン・エウエース著による
「デジタル信号処理への簡単なアプローチ」（ＩＳＢＮ
０−９０４．０４７−００−８）に記載されている。
デルタＡＤＣ”又は“デルタシグマＡＤＣ”として知ら
れているアナログデジタル変換器（ＡＤＣ）を提供する
ことが知られている。ここでは、“デルタシグマ”とい
う用語を使用する。このようなＡＤＣは、例えば、１９
９３年にテキサス・インスツルメント社より出版された
クレイグ・マーベン及びギリアン・エウエース著による
「デジタル信号処理への簡単なアプローチ」（ＩＳＢＮ
０−９０４．０４７−００−８）に記載されている。
【０００４】図１を参照してそのようなＡＤＣの例を説
明する。アナログ入力信号と１ビットの出力信号の積分
値２（シグマ）の間の偏差１（デルタ）が１ビット量子
化器３に供給される。出力信号は論理値０及び１のビッ
トを含むが、それは、それぞれ実際値−１及び＋１を表
す。積分器２は、そこに記憶された値がアナログ信号の
値に従うように、１ビットの出力値を積算する。量子化
器３は、１ビット生成される度に、１ビットだけ積算値
を増加（＋１）又は減少（−１）する。ＡＤＣは非常に
高いサンプリング率を必要とし、それによって出力ビッ
トストリームの生成が許され、その積算値がアナログ信
号に従う。
明する。アナログ入力信号と１ビットの出力信号の積分
値２（シグマ）の間の偏差１（デルタ）が１ビット量子
化器３に供給される。出力信号は論理値０及び１のビッ
トを含むが、それは、それぞれ実際値−１及び＋１を表
す。積分器２は、そこに記憶された値がアナログ信号の
値に従うように、１ビットの出力値を積算する。量子化
器３は、１ビット生成される度に、１ビットだけ積算値
を増加（＋１）又は減少（−１）する。ＡＤＣは非常に
高いサンプリング率を必要とし、それによって出力ビッ
トストリームの生成が許され、その積算値がアナログ信
号に従う。
【０００５】以下の説明及び特許請求の範囲にて使用さ
れている用語“１ビット”信号は、デルタシグマＡＤＣ
によって生成されるような正確な１デジタルビットに量
子化された信号を意味する。
れている用語“１ビット”信号は、デルタシグマＡＤＣ
によって生成されるような正確な１デジタルビットに量
子化された信号を意味する。
【０００６】
【発明が解決しようとする課題】音声信号を１ビットに
量子化するとき、音声情報は量子化ノイズによって受け
入れ難い程度に不明瞭化されため、量子化ノイズを適当
に整形することが不可避であることが知られている。図
２にノイズ整形を模式的に示す。ここに符号２１はノイ
ズ整形を示し、符号２２は音声信号を示す。
量子化するとき、音声情報は量子化ノイズによって受け
入れ難い程度に不明瞭化されため、量子化ノイズを適当
に整形することが不可避であることが知られている。図
２にノイズ整形を模式的に示す。ここに符号２１はノイ
ズ整形を示し、符号２２は音声信号を示す。
【０００７】音声信号のダイナミックスを制御すること
もまた知られている。ダイナミックスの制御は次の処理
による信号のダイナミックレンジの制御を含む。
もまた知られている。ダイナミックスの制御は次の処理
による信号のダイナミックレンジの制御を含む。
【０００８】ａ）ダイナミックレンジの制限 ｂ）ダイナミック信号圧縮 ｃ）ダイナミック信号膨張
【０００９】圧縮及び膨張は、信号にその信号の大きさ
に対応した利得ファクタを乗算することを含む。本発明
はダイナミックス制御を１ビット音声信号に適用するこ
とを目的とする。
に対応した利得ファクタを乗算することを含む。本発明
はダイナミックス制御を１ビット音声信号に適用するこ
とを目的とする。
【００１０】
【課題を解決するための手段】本発明の１例によると、
１ビット信号を受け入れるための入力端と、上記１ビッ
ト信号がｐ（ｐは１より大きい）ビット信号に変換され
るように上記１ビット信号に所定のフィルタ特性を適用
するための装置と、上記ｐビット信号の絶対値を決める
ための装置と、上記絶対値に従ってダイナミックス制御
信号を生成するための装置と、上記ダイナミックス制御
信号を上記１ビット信号に適用させる装置と、上記ダイ
ナミックス制御された信号を１ビット信号に再量子化
し、該再量子化された１ビット信号のノイズを整形する
ためのデルタシグマ変調器と、を有する１ビット信号を
処理するための音声信号処理装置が提供される。
１ビット信号を受け入れるための入力端と、上記１ビッ
ト信号がｐ（ｐは１より大きい）ビット信号に変換され
るように上記１ビット信号に所定のフィルタ特性を適用
するための装置と、上記ｐビット信号の絶対値を決める
ための装置と、上記絶対値に従ってダイナミックス制御
信号を生成するための装置と、上記ダイナミックス制御
信号を上記１ビット信号に適用させる装置と、上記ダイ
ナミックス制御された信号を１ビット信号に再量子化
し、該再量子化された１ビット信号のノイズを整形する
ためのデルタシグマ変調器と、を有する１ビット信号を
処理するための音声信号処理装置が提供される。
【００１１】こうして本発明によって１ビット信号のダ
イナミックス制御が提供される。
イナミックス制御が提供される。
【００１２】本発明の例において、上記ダイナミックス
制御信号発生装置は、上記ｐビット信号より底２の対数
を形成する装置と、上記ｐビット信号の対数に圧縮率又
は膨張率を乗算する装置と、その逆対数を形成して上記
ダイナミックス制御信号を生成する装置とを含む。
制御信号発生装置は、上記ｐビット信号より底２の対数
を形成する装置と、上記ｐビット信号の対数に圧縮率又
は膨張率を乗算する装置と、その逆対数を形成して上記
ダイナミックス制御信号を生成する装置とを含む。
【００１３】本発明の更に他の例によると、ｎビット信
号の各ビットを受け入れるためのｎ個の入力端と、上記
ｎビット信号のビットを最上位ビット（ＭＳＢ）位置方
向に選択的に移動させるためのシフト装置と、最上位論
理１ビットが上記ＭＳＢ位置に到達するまで上記ｎビッ
ト信号のビットをＭＳＢ位置方向にシフト数だけ移動
し、該シフト数を表すデジタル値を生成するためのシフ
ト制御装置と、上記底２の対数値が、上記シフト数を表
すデジタル値及び上記シフト装置によって出力されたシ
フトされたビット数によって表されることと、を含むｎ
ビットのデジタル信号値を底２の対数値に変換するため
の変換回路が提供される。
号の各ビットを受け入れるためのｎ個の入力端と、上記
ｎビット信号のビットを最上位ビット（ＭＳＢ）位置方
向に選択的に移動させるためのシフト装置と、最上位論
理１ビットが上記ＭＳＢ位置に到達するまで上記ｎビッ
ト信号のビットをＭＳＢ位置方向にシフト数だけ移動
し、該シフト数を表すデジタル値を生成するためのシフ
ト制御装置と、上記底２の対数値が、上記シフト数を表
すデジタル値及び上記シフト装置によって出力されたシ
フトされたビット数によって表されることと、を含むｎ
ビットのデジタル信号値を底２の対数値に変換するため
の変換回路が提供される。
【００１４】本発明の更に他の例によると、底２の対数
値の各ビットを受け入れるためのｎ個の入力端と、上記
ビットを最下位ビット（ＬＳＢ）位置方向に選択的に移
動させるためのシフト装置と、シフト数を表す上記デジ
タル値を受け入れるように構成され、上記シフト装置が
上記ｎビットを上記ＬＳＢ方向に上記シフト数だけ移動
させるように上記シフト装置を制御するように作動する
ことができるシフト制御装置と、を含む逆対数回路が提
供される。
値の各ビットを受け入れるためのｎ個の入力端と、上記
ビットを最下位ビット（ＬＳＢ）位置方向に選択的に移
動させるためのシフト装置と、シフト数を表す上記デジ
タル値を受け入れるように構成され、上記シフト装置が
上記ｎビットを上記ＬＳＢ方向に上記シフト数だけ移動
させるように上記シフト装置を制御するように作動する
ことができるシフト制御装置と、を含む逆対数回路が提
供される。
【００１５】本発明をより良く理解するために、以下に
本発明の例として添付の図面を参照して説明する。ここ
で説明される回路はデジタルのクロックされた回路であ
る。クロッキング装置は当業者に周知であり、簡略化の
ために図示していない。
本発明の例として添付の図面を参照して説明する。ここ
で説明される回路はデジタルのクロックされた回路であ
る。クロッキング装置は当業者に周知であり、簡略化の
ために図示していない。
【００１６】
【発明の実施の形態】図３を参照して説明する。音声信
号のダイナミックスの制御は対数領域にて模式的に示さ
れている。線３３は信号の伝達関数を示し、入力値ｘは
出力値ｙに等しい、即ち、ダイナミックス制御に供され
ていない。入力信号の圧縮及び膨張では、伝達関数の傾
斜は変化する。圧縮の場合、傾斜ｄｘ／ｄｙは符号３０
にて示すように減少する。膨張の場合、傾斜ｄｘ／ｄｙ
は符号３２にて示すように増加する。制限３１の場合、
出力信号の値は設定値を超えて増加することは許されな
い。更に、符号３４にて示すように、入力信号値を設定
された閾値より小さな値に抑制することが知られてお
り、これは“コア化”として知られている処理である。
号のダイナミックスの制御は対数領域にて模式的に示さ
れている。線３３は信号の伝達関数を示し、入力値ｘは
出力値ｙに等しい、即ち、ダイナミックス制御に供され
ていない。入力信号の圧縮及び膨張では、伝達関数の傾
斜は変化する。圧縮の場合、傾斜ｄｘ／ｄｙは符号３０
にて示すように減少する。膨張の場合、傾斜ｄｘ／ｄｙ
は符号３２にて示すように増加する。制限３１の場合、
出力信号の値は設定値を超えて増加することは許されな
い。更に、符号３４にて示すように、入力信号値を設定
された閾値より小さな値に抑制することが知られてお
り、これは“コア化”として知られている処理である。
【００１７】良く知られているように、圧縮及び膨張は
入力信号の振幅の絶対値に依存してなされる。即ち、傾
斜の変化は入力信号の振幅又は信号の包絡線に依存す
る。伝達関数の傾斜の変化は、例えば、入力信号を増幅
する増幅器の利得の変化に対応する。デジタル領域で
は、それは、デジタル信号値に所望の利得の変化を示す
係数を乗算することに対応する。
入力信号の振幅の絶対値に依存してなされる。即ち、傾
斜の変化は入力信号の振幅又は信号の包絡線に依存す
る。伝達関数の傾斜の変化は、例えば、入力信号を増幅
する増幅器の利得の変化に対応する。デジタル領域で
は、それは、デジタル信号値に所望の利得の変化を示す
係数を乗算することに対応する。
【００１８】図４を参照すると、本発明の例の概略が示
されている。図４には例として圧縮のみを示す。本発明
の好ましい例は、また、膨張器、及び／又は制限器及び
／又はコア器を含む。
されている。図４には例として圧縮のみを示す。本発明
の好ましい例は、また、膨張器、及び／又は制限器及び
／又はコア器を含む。
【００１９】圧縮器は１ビット音声信号を受け入れるた
めの入力端４０を含む。１ビット信号は包絡線検出器４
１、４２、４３に供給され、そこで１ビット信号の包絡
線が検出される。図４に示すように、包絡線検出器はロ
ーパスフィルタ４１とハイパスフィルタ４２を含むバン
ドパスフィルタと絶対値回路４３とを含む。ローパスフ
ィルタ及びハイパスフィルタは、図示の順番に配列され
てよいが、逆の順番に配列されてもよい。ローパスフィ
ルタは主として１ビット信号によって表されるアナログ
音声信号の包絡線を検出する。ローパスフィルタはま
た、１ビット信号をｎビット形式に変換する。このｎビ
ット信号は符号付きのサンプル値によって表される。ハ
イパスフィルタ４２は低周波数のノイズを除去する。絶
対値回路は符号付きの値を絶対値に変換する。（これは
アナログ領域における音声信号の整流化に対応する。）
包絡線検出器の出力は、ｎビットの絶対値信号である。
ここでｎは１より大きく、例えば、１３ビットである。
ｎビット信号のサンプリング率は１ビット信号のサンプ
リング率（例えば、２．８２２４ＭＨｚ）に等しく、そ
れによって音声信号のピークの正確な測定が可能とな
る。
めの入力端４０を含む。１ビット信号は包絡線検出器４
１、４２、４３に供給され、そこで１ビット信号の包絡
線が検出される。図４に示すように、包絡線検出器はロ
ーパスフィルタ４１とハイパスフィルタ４２を含むバン
ドパスフィルタと絶対値回路４３とを含む。ローパスフ
ィルタ及びハイパスフィルタは、図示の順番に配列され
てよいが、逆の順番に配列されてもよい。ローパスフィ
ルタは主として１ビット信号によって表されるアナログ
音声信号の包絡線を検出する。ローパスフィルタはま
た、１ビット信号をｎビット形式に変換する。このｎビ
ット信号は符号付きのサンプル値によって表される。ハ
イパスフィルタ４２は低周波数のノイズを除去する。絶
対値回路は符号付きの値を絶対値に変換する。（これは
アナログ領域における音声信号の整流化に対応する。）
包絡線検出器の出力は、ｎビットの絶対値信号である。
ここでｎは１より大きく、例えば、１３ビットである。
ｎビット信号のサンプリング率は１ビット信号のサンプ
リング率（例えば、２．８２２４ＭＨｚ）に等しく、そ
れによって音声信号のピークの正確な測定が可能とな
る。
【００２０】対数回路４４はｎビット信号を底２の対数
に変換する。時定数回路４５は音声信号の振幅の絶対値
の変化に応答して迅速な攻撃及び遅い崩壊を提供するよ
うに構成されている。ｎビット乗算器４６は、音声信号
の包絡線の値に音声信号の所望の圧縮に依存した率を乗
算する。この積は、逆対数回路４７にて逆対数演算に供
され、圧縮制御信号が生成され、この圧縮制御信号は１
ビット乗算器４８にて当初の１ビット信号に適用され
る。１ビット信号は遅延器５０を経由して乗算器に供給
される。この遅延器は、回路４１〜４７を経由する間の
処理遅延に対応した遅延値を有する。１ビット信号のビ
ットはそれぞれ＋１及び−１を表す。１ビット乗算器
は、ｎビット信号を否定（１ビット信号＝−１）し又は
通過（１ビット信号＝＋１）させる。その結果として得
られたｎビットの積はデルタシグマ変調器４９にて１ビ
ット形式に変換されるが、このデルタシグマ変調器は図
２に示すように、量子化ノイズを整形する。
に変換する。時定数回路４５は音声信号の振幅の絶対値
の変化に応答して迅速な攻撃及び遅い崩壊を提供するよ
うに構成されている。ｎビット乗算器４６は、音声信号
の包絡線の値に音声信号の所望の圧縮に依存した率を乗
算する。この積は、逆対数回路４７にて逆対数演算に供
され、圧縮制御信号が生成され、この圧縮制御信号は１
ビット乗算器４８にて当初の１ビット信号に適用され
る。１ビット信号は遅延器５０を経由して乗算器に供給
される。この遅延器は、回路４１〜４７を経由する間の
処理遅延に対応した遅延値を有する。１ビット信号のビ
ットはそれぞれ＋１及び−１を表す。１ビット乗算器
は、ｎビット信号を否定（１ビット信号＝−１）し又は
通過（１ビット信号＝＋１）させる。その結果として得
られたｎビットの積はデルタシグマ変調器４９にて１ビ
ット形式に変換されるが、このデルタシグマ変調器は図
２に示すように、量子化ノイズを整形する。
【００２１】図３に示すように、圧縮は、好ましくは、
入力信号の振幅が閾値より大きい所定の範囲に亘っての
み実施される。この範囲を決めるために、フィルタ４
１、４２と絶対値回路４３の間に減算器５２が設けられ
る。調整可能な閾値Ｔｈがｎビット音声信号より減算さ
れる。結果として得られる符号が負の信号値は絶対値回
路４３によって除去される。遅延器５０は、１ビット信
号を１ビット乗算器４８における圧縮制御信号に同期さ
せるから、圧縮は閾値より大きい振幅の絶対値を有する
１ビット信号の部分でのみ実行される。
入力信号の振幅が閾値より大きい所定の範囲に亘っての
み実施される。この範囲を決めるために、フィルタ４
１、４２と絶対値回路４３の間に減算器５２が設けられ
る。調整可能な閾値Ｔｈがｎビット音声信号より減算さ
れる。結果として得られる符号が負の信号値は絶対値回
路４３によって除去される。遅延器５０は、１ビット信
号を１ビット乗算器４８における圧縮制御信号に同期さ
せるから、圧縮は閾値より大きい振幅の絶対値を有する
１ビット信号の部分でのみ実行される。
【００２２】信号膨張器は図４の圧縮器と同様である
が、乗算器４６に適用される比率信号のみが異なる。
が、乗算器４６に適用される比率信号のみが異なる。
【００２３】制限器又はコア器は、簡単に且つ適当に最
上位ビットゼロを作る（制限器）ことによって又は最下
位ビットゼロを作る（コア器）ことによって、デジタル
装置内に容易に設けることができる。
上位ビットゼロを作る（制限器）ことによって又は最下
位ビットゼロを作る（コア器）ことによって、デジタル
装置内に容易に設けることができる。
【００２４】図５を参照すると、ＬＯＧ回路４４が示さ
れている。このＬＯＧ回路は入力信号より正確な底２の
対数を生成しないが、その代わりに図１０に示すような
底２の対数の区分的線形近似を生成する。
れている。このＬＯＧ回路は入力信号より正確な底２の
対数を生成しないが、その代わりに図１０に示すような
底２の対数の区分的線形近似を生成する。
【００２５】ＬＯＧ回路は絶対値回路４３よりｎビット
音声信号のビットＡ〜Ｍ（ｎ＝１３）を受け入れる。絶
対値回路４３は、ｎビットを符号ビットＳによって排他
的オア演算する例えば、１３個の排他的オアゲート４
３’を含む。ｎビットＡ〜Ｍは直列のシフト回路５６〜
６１の各入力端に並列に供給され、これらのシフト回路
はシフト制御回路５５の制御下にてビットを選択的に移
動させる。シフト制御回路５５は又、底２の対数のＭＳ
Ｂを生成する。図示の例では、シフト回路はマルチプレ
クサを含むが、それらはシフトレジスタであってよい。
音声信号のビットＡ〜Ｍ（ｎ＝１３）を受け入れる。絶
対値回路４３は、ｎビットを符号ビットＳによって排他
的オア演算する例えば、１３個の排他的オアゲート４
３’を含む。ｎビットＡ〜Ｍは直列のシフト回路５６〜
６１の各入力端に並列に供給され、これらのシフト回路
はシフト制御回路５５の制御下にてビットを選択的に移
動させる。シフト制御回路５５は又、底２の対数のＭＳ
Ｂを生成する。図示の例では、シフト回路はマルチプレ
クサを含むが、それらはシフトレジスタであってよい。
【００２６】図５ではシフト制御回路５５の入力端に符
号Ｐ、Ｑ、Ｒ、Ｓ、Ｔ及びＵが付されている。もし或る
入力端のシフト制御信号が論理１であるなら、シフト回
路は最上位ビット（ＭＳＢ）（シフト回路の上端）方向
に１位置だけビット移動する。もしシフト制御信号が論
理ゼロであるなら、移動はない。シフト制御によって、
連続するシフト回路内のビットが各シフト回路のＭＳＢ
方向に１位置移動し、最後に論理１ビットがシフト回路
のＭＳＢ段（最上位段）の１つの出力端にて現れる。そ
のようなシフト回路より下流のシフト回路では移動は不
可能となる。シフト制御回路はそのような直列のシフト
回路の１つの位置を復号化し、それによってＬＯＧ近似
の３つのＭＳＢ（ｕ、ｖ、ｗ）を生成する。
号Ｐ、Ｑ、Ｒ、Ｓ、Ｔ及びＵが付されている。もし或る
入力端のシフト制御信号が論理１であるなら、シフト回
路は最上位ビット（ＭＳＢ）（シフト回路の上端）方向
に１位置だけビット移動する。もしシフト制御信号が論
理ゼロであるなら、移動はない。シフト制御によって、
連続するシフト回路内のビットが各シフト回路のＭＳＢ
方向に１位置移動し、最後に論理１ビットがシフト回路
のＭＳＢ段（最上位段）の１つの出力端にて現れる。そ
のようなシフト回路より下流のシフト回路では移動は不
可能となる。シフト制御回路はそのような直列のシフト
回路の１つの位置を復号化し、それによってＬＯＧ近似
の３つのＭＳＢ（ｕ、ｖ、ｗ）を生成する。
【００２７】図５を参照して詳細に説明する。シフト回
路の各段はマルチプレクサとシフト制御入力端とを有
し、マルチプレクサは１ビットを受け入れるように接続
された１つの入力端（符号０）と次の下位のビットに接
続された他の入力端（符号１）とを含む。もしシフト制
御が論理ゼロなら、入力端０のビットは出力端Ｍに導か
れる。もし制御入力端が１なら、次に下位のビットが出
力端Ｍに導かれ、こうしてビットはＭＳＢ方向に１位置
移動する。最下位ビットＭはシフト回路５６の最下端の
マルチプレクサの入力端０に供給される。最下端のマル
チプレクサの各々の入力端１は符号ゼロの入力端よりゼ
ロを受け入れる。
路の各段はマルチプレクサとシフト制御入力端とを有
し、マルチプレクサは１ビットを受け入れるように接続
された１つの入力端（符号０）と次の下位のビットに接
続された他の入力端（符号１）とを含む。もしシフト制
御が論理ゼロなら、入力端０のビットは出力端Ｍに導か
れる。もし制御入力端が１なら、次に下位のビットが出
力端Ｍに導かれ、こうしてビットはＭＳＢ方向に１位置
移動する。最下位ビットＭはシフト回路５６の最下端の
マルチプレクサの入力端０に供給される。最下端のマル
チプレクサの各々の入力端１は符号ゼロの入力端よりゼ
ロを受け入れる。
【００２８】シフト制御回路は、図９の表１に設定され
た真理表を実行する。この真理表は符号ビットがゼロで
あると仮定している。表１の“シフト制御”は、表１の
“対数回路の入力”に与えられた入力ビットＡ〜Ｍの値
の各々に対してシフト制御信号Ｐ〜Ｕの値を設定する。
明らかなようにＰ〜Ｕの値は、値１であるＭＳＢの入力
ビットＡ〜Ｍにおける位置に関係する。もしＰ〜Ｕの全
てが０なら、これらのシフト回路ではビット移動は起き
ない。もしＰ＝１であり且つその他Ｑ〜Ｕが全て０な
ら、シフト回路５６にて１つのビット移動が起きる。も
しＰ＝１且つＱ＝１なら、シフト回路５６、５７の各々
にて１位置のビット移動が起きる。以下同様である。
た真理表を実行する。この真理表は符号ビットがゼロで
あると仮定している。表１の“シフト制御”は、表１の
“対数回路の入力”に与えられた入力ビットＡ〜Ｍの値
の各々に対してシフト制御信号Ｐ〜Ｕの値を設定する。
明らかなようにＰ〜Ｕの値は、値１であるＭＳＢの入力
ビットＡ〜Ｍにおける位置に関係する。もしＰ〜Ｕの全
てが０なら、これらのシフト回路ではビット移動は起き
ない。もしＰ＝１であり且つその他Ｑ〜Ｕが全て０な
ら、シフト回路５６にて１つのビット移動が起きる。も
しＰ＝１且つＱ＝１なら、シフト回路５６、５７の各々
にて１位置のビット移動が起きる。以下同様である。
【００２９】出力端における動作は表１の“対数回路の
出力”の欄に示されている。ここで、表の欄にはシフト
制御の出力ｕ、ｖ、ｗが付され最終のシフト回路６１の
出力ｘ、ｙ、ｚ及びｚ１〜ｚ９が付されている。
出力”の欄に示されている。ここで、表の欄にはシフト
制御の出力ｕ、ｖ、ｗが付され最終のシフト回路６１の
出力ｘ、ｙ、ｚ及びｚ１〜ｚ９が付されている。
【００３０】図６の逆対数回路は、表２に示すように、
図５の対数回路と反対の方法で動作する。逆対数回路は
シフト回路６６〜７１を含み、シフト回路はシフト回路
５６〜６１のマルチプレクサと同様なマルチプレクサを
含む。マルチプレクサは論理１のシフト制御信号に応答
して最下位ビット（ＬＳＢ）方向にビット移動する。Ｍ
ＳＢマルチプレクサはその入力端１に論理０を受ける。
逆対数回路のシフト制御回路７２は簡略化され、符号
Ｐ’〜Ｕ’が付されたシフト制御出力端と対数回路の出
力端ｕ、ｖ、ｗに対応した入力端ｕ’ｖ’ｗ’を有す
る。シフト制御回路７２は表３の真理表を実行するが、
これは表１の対数回路のシフト制御表と同様である。
図５の対数回路と反対の方法で動作する。逆対数回路は
シフト回路６６〜７１を含み、シフト回路はシフト回路
５６〜６１のマルチプレクサと同様なマルチプレクサを
含む。マルチプレクサは論理１のシフト制御信号に応答
して最下位ビット（ＬＳＢ）方向にビット移動する。Ｍ
ＳＢマルチプレクサはその入力端１に論理０を受ける。
逆対数回路のシフト制御回路７２は簡略化され、符号
Ｐ’〜Ｕ’が付されたシフト制御出力端と対数回路の出
力端ｕ、ｖ、ｗに対応した入力端ｕ’ｖ’ｗ’を有す
る。シフト制御回路７２は表３の真理表を実行するが、
これは表１の対数回路のシフト制御表と同様である。
【００３１】図７を参照して説明する。デルタシグマ変
調器（ＤＳＭ）４９及び１ビット乗算器４８の例が示さ
れている。１ビット乗算器は１組のｎ個の排他的オアゲ
ートであってよく、ｎビット信号の各ビットに対して１
つの排他的オアゲートが設けられ、各ゲートはインバー
タ４８２を経由して１ビット信号に接続された入力端を
有する。図７はそのような排他的オアゲート４８１の１
つだけを示す。
調器（ＤＳＭ）４９及び１ビット乗算器４８の例が示さ
れている。１ビット乗算器は１組のｎ個の排他的オアゲ
ートであってよく、ｎビット信号の各ビットに対して１
つの排他的オアゲートが設けられ、各ゲートはインバー
タ４８２を経由して１ビット信号に接続された入力端を
有する。図７はそのような排他的オアゲート４８１の１
つだけを示す。
【００３２】ＤＳＭは一般に図１に示したＡＤＣと同様
な態様にてデジタル領域にて作動する。ＤＳＭは量子化
器Ｑを含み、この量子化器はｎビット信号を１ビット形
式に変換する。この量子化器は閾値ゼロを有する比較器
であってよい。量子化器Ｑからの１ビット出力信号は、
１ビット／ｎビット変換器９６を経由して減算器７０に
フィードバックされ、１ビット出力信号のｎビットバー
ジョンとｎビット入力信号との間の偏差を生成する。Ｄ
ＳＭは当業者に既知の図示しないクロック装置によって
２．８２２４ＭＨｚにて、即ち、当初の入力１ビット信
号及びｎビット信号と同一のサンプリング率にて、クロ
ックされる。
な態様にてデジタル領域にて作動する。ＤＳＭは量子化
器Ｑを含み、この量子化器はｎビット信号を１ビット形
式に変換する。この量子化器は閾値ゼロを有する比較器
であってよい。量子化器Ｑからの１ビット出力信号は、
１ビット／ｎビット変換器９６を経由して減算器７０に
フィードバックされ、１ビット出力信号のｎビットバー
ジョンとｎビット入力信号との間の偏差を生成する。Ｄ
ＳＭは当業者に既知の図示しないクロック装置によって
２．８２２４ＭＨｚにて、即ち、当初の入力１ビット信
号及びｎビット信号と同一のサンプリング率にて、クロ
ックされる。
【００３３】ＤＳＭの他の要素はノイズ整形フィルタを
形成する。これらの要素は、直列の積分器及び係数乗算
器７１〜７６と積分器７７を含む。積分器及び乗算器７
１〜７６と積分器７７の出力は、加算器９０〜９５にて
合算され、量子化器Ｑに付与するために１ビット出力信
号が生成される。積分器／乗算器の中の１つ７１のみが
詳細に示されている。これは、１サンプル期間遅延器に
よって形成された積分器７１’及び加算器とそれに続く
係数乗算器７９を含む。乗算器の入力は加算器９０に傍
受される。要素７２〜７６は要素７１と同様であるが、
要素７１〜７６の乗算器によって付与される係数はそれ
ぞれ、１／２、１／４、１／８、１／１６、１／３２、
１／６４である点が異なる。要素７７は乗算器なしの積
分器である。
形成する。これらの要素は、直列の積分器及び係数乗算
器７１〜７６と積分器７７を含む。積分器及び乗算器７
１〜７６と積分器７７の出力は、加算器９０〜９５にて
合算され、量子化器Ｑに付与するために１ビット出力信
号が生成される。積分器／乗算器の中の１つ７１のみが
詳細に示されている。これは、１サンプル期間遅延器に
よって形成された積分器７１’及び加算器とそれに続く
係数乗算器７９を含む。乗算器の入力は加算器９０に傍
受される。要素７２〜７６は要素７１と同様であるが、
要素７１〜７６の乗算器によって付与される係数はそれ
ぞれ、１／２、１／４、１／８、１／１６、１／３２、
１／６４である点が異なる。要素７７は乗算器なしの積
分器である。
【００３４】説明の最後に図８に、図４のローパスフィ
ルタ４１、ハイパスフィルタ４２及び絶対値回路４３の
例を示す。もし図８の絶対値回路が使用されるなら、図
５の絶対値回路は不要である。図８にはクロック装置は
示されていない。１ビット入力信号は６４×４４．１Ｍ
Ｈｚのサンプリング率を有し、ｎビット出力信号は同一
のサンプリング率を有する。
ルタ４１、ハイパスフィルタ４２及び絶対値回路４３の
例を示す。もし図８の絶対値回路が使用されるなら、図
５の絶対値回路は不要である。図８にはクロック装置は
示されていない。１ビット入力信号は６４×４４．１Ｍ
Ｈｚのサンプリング率を有し、ｎビット出力信号は同一
のサンプリング率を有する。
【００３５】以上、本発明の実施の形態について詳細に
説明してきたが、本発明は上述の例に限ることなく本発
明の要旨を逸脱することなく他の種々の構成が採り得る
ことは当業者にとって容易に理解されよう。
説明してきたが、本発明は上述の例に限ることなく本発
明の要旨を逸脱することなく他の種々の構成が採り得る
ことは当業者にとって容易に理解されよう。
【００３６】
【発明の効果】本発明によると、ダイナミックス制御を
１ビット信号に適用することができる利点がある。
１ビット信号に適用することができる利点がある。
【図１】１ビットのアナログデジタル変換器の簡略化さ
れたブロック図である。
れたブロック図である。
【図２】１ビット信号のノイズ整形を説明する説明図で
ある。
ある。
【図３】音声信号に適用される様々なダイナミックス制
御の伝達関数を説明する説明図である。
御の伝達関数を説明する説明図である。
【図４】本発明の例による１ビット信号のダイナミック
ス制御のための回路図である。
ス制御のための回路図である。
【図５】本発明の１例のｐビット信号より底２の対数を
形成するための対数回路図のブロック図である。
形成するための対数回路図のブロック図である。
【図６】図５の対数回路に対応した逆対数回路のブロッ
ク図である。
ク図である。
【図７】ｐビット信号を１ビット信号に再量子化するた
めの図４のデルタシグマ変調器のブロック図である。
めの図４のデルタシグマ変調器のブロック図である。
【図８】図４の回路に使用されるローパスフィルタ、絶
対値回路及びハイパスフィルタのブロック図である。
対値回路及びハイパスフィルタのブロック図である。
【図９】真理表の例を示す図である。
【図１０】図５の対数回路の伝達関数を示す図である。
１…偏差、 ２…積分値、積分器、 ３…量子化器、
２１…ノイズ整形、 ２２…音声信号、 ３０…圧縮、
３１…制限、 ３２…膨張、 ３３…伝達関数、 ３
４…コア化、 ４０…入力端、 ４１…包絡線検出器、
ローパスフィルタ、 ４２…包絡線検出器、ハイパスフ
ィルタ、 ４３…包絡線検出器、絶対値回路、 ４３’
…排他的オアゲート、 ４４…ＬＯＧ回路、 ４５…時
定数回路、４６…乗算器、 ４７…逆対数回路、 ４８
…乗算器、 ４９…ＤＳＭ、 ５０…遅延器、 ５２…
減算器、 ５５…シフト制御回路、 ５６，５７，５
８，５９，６０，６１…シフト回路、 ６６，６７，６
８，６９，７０，７１…シフト回路、 ７０…減算器、
７２…シフト制御回路（図６）、 ７１，７２，７
３，７４，７５，７６…係数乗算器、 ７７…積分器、
７９…係数乗算器、９０，９１，９２，９３，９４，
９５…加算器、 ９６…変換器
２１…ノイズ整形、 ２２…音声信号、 ３０…圧縮、
３１…制限、 ３２…膨張、 ３３…伝達関数、 ３
４…コア化、 ４０…入力端、 ４１…包絡線検出器、
ローパスフィルタ、 ４２…包絡線検出器、ハイパスフ
ィルタ、 ４３…包絡線検出器、絶対値回路、 ４３’
…排他的オアゲート、 ４４…ＬＯＧ回路、 ４５…時
定数回路、４６…乗算器、 ４７…逆対数回路、 ４８
…乗算器、 ４９…ＤＳＭ、 ５０…遅延器、 ５２…
減算器、 ５５…シフト制御回路、 ５６，５７，５
８，５９，６０，６１…シフト回路、 ６６，６７，６
８，６９，７０，７１…シフト回路、 ７０…減算器、
７２…シフト制御回路（図６）、 ７１，７２，７
３，７４，７５，７６…係数乗算器、 ７７…積分器、
７９…係数乗算器、９０，９１，９２，９３，９４，
９５…加算器、 ９６…変換器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ピーター ダミーン ソープ イギリス国 オックスフォードシャー、オ ックスフォード、ホッジズ コート 21 (72)発明者 クリストファ スレイト イギリス国 オックスフォードシャー、チ ッピング ノートン、ウエスト ストリー ト ８
Claims (14)
- 【請求項１】 １ビット信号を処理するための音声信号
処理装置において、 １ビット信号を受け入れるための入力端と、 上記１ビット信号がｎ（ｎは１より大きい）ビット信号
に変換されるように上記１ビット信号に所定のフィルタ
特性を適用するためのフィルタ特性装置と、 上記ｎビット信号の絶対値を決めるための絶対値装置
と、 上記絶対値に従ってダイナミックス制御信号を生成する
ためのダイナミックス制御信号発生装置と、 上記１ビット信号に上記ダイナミックス制御信号を適用
するダイナミックス制御装置と、 上記ダイナミックス制御された信号を１ビット信号に再
量子化し、該再量子化された１ビット信号のノイズを整
形するための再量子化及びノイズ整形装置と、を有する
音声信号処理装置。 - 【請求項２】 上記フィルタ特性装置は上記音声信号の
アナログ包絡線を示すｎビット信号を生成するためのロ
ーパスフィルタを含むことを特徴とする請求項１記載の
音声信号処理装置。 - 【請求項３】 上記フィルタ特性装置は低周波数ノイズ
を除去するためのハイパスフィルタを含むことを特徴と
する請求項２記載の音声信号処理装置。 - 【請求項４】 更に、選択可能な閾値を上記ｎビット信
号より減算するための減算器を含むことを特徴とする請
求項１、２又は３記載の音声信号処理装置。 - 【請求項５】 上記ダイナミックス制御信号発生装置は
上記ｎビット信号に所望の圧縮又は膨張に基づいた比率
信号を乗算する乗算器を含むことを特徴とする請求項
１、２、３又は４記載の音声信号処理装置。 - 【請求項６】 上記ｎビット信号のサンプリング率は上
記入力端にて受け入れられた１ビット信号のサンプリン
グ率に等しいことを特徴とする請求項１、２、３、４又
は５記載の音声信号処理装置。 - 【請求項７】 更に上記ｎビット信号の値を底２の対数
に変換するための対数回路と該底２の対数値を非対数値
に変換するための逆対数回路とを含み、少なくとも上記
ダイナミックス制御信号発生装置は上記底２の対数値に
基づいて作動することを特徴とする請求項１から６のい
ずれか１項記載の音声信号処理装置。 - 【請求項８】 上記ダイナミックス制御装置は非対数値
に基づいて作動することを特徴とする請求項７記載の信
号処理装置。 - 【請求項９】 上記再量子化及びノイズ整形装置はデル
タシグマ変調器を含むことを特徴とする請求項１から８
のいずれか１項記載の信号処理装置。 - 【請求項１０】 ｎビットのデジタル信号値を底２の対
数値に変換するための変換回路において、 上記ｎビッ
ト信号の各ビットを受け入れるためのｎ個の入力端と、 上記ｎビット信号のビットを最上位ビット（ＭＳＢ）位
置方向に選択的に移動させるためのシフト装置と、 最上位論理１ビットが上記ＭＳＢ位置に到達するまで上
記ｎビット信号のビットを上記ＭＳＢ方向にシフト数だ
け移動し、該シフト数を表すデジタル値を生成するため
のシフト制御装置と、 上記底２の対数が、上記シフト数を表すデジタル値及び
上記シフト装置によって出力されたシフトされたビット
によって表されることと、を含む変換回路。 - 【請求項１１】 請求項１０記載の変換回路によって生
成されたｎビットの底２の対数値を非対数値に変換する
ための変換回路において、 上記底２の対数値の各ビットを受け入れるためのｎ個の
入力端と、 上記ビットを最下位ビット（ＬＳＢ）位置方向に選択的
に移動させるためのシフト装置と、 請求項１０記載の変換回路によって生成されたシフト数
を表す上記デジタル値を受け入れるように構成され、上
記シフト装置が上記ｎビットを上記ＬＳＢ方向に上記シ
フト数だけ移動させるように上記シフト装置を制御する
ように作動することができるシフト制御装置と、を含む
変換回路。 - 【請求項１２】 実質的に以下に図５を参照して説明す
るような回路である請求項１０記載の変換回路。 - 【請求項１３】 実質的に以下に図６を参照して説明す
るような回路である請求項１１記載の変換回路。 - 【請求項１４】 選択的に図５及び／又は図６及び／又
は図７によって修正された図４を参照して説明するよう
な音声信号処理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9722533A GB2330749B (en) | 1997-10-24 | 1997-10-24 | Audio signal processor |
| GB9722533:8 | 1997-10-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11239061A true JPH11239061A (ja) | 1999-08-31 |
| JP4058176B2 JP4058176B2 (ja) | 2008-03-05 |
Family
ID=10821071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29229198A Expired - Lifetime JP4058176B2 (ja) | 1997-10-24 | 1998-10-14 | 音声信号処理装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US6295014B1 (ja) |
| EP (1) | EP0911979B1 (ja) |
| JP (1) | JP4058176B2 (ja) |
| KR (1) | KR19990037311A (ja) |
| CN (1) | CN1233025A (ja) |
| DE (1) | DE69841855D1 (ja) |
| GB (1) | GB2330749B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008211722A (ja) * | 2007-02-28 | 2008-09-11 | Osaki Electric Co Ltd | シングルビット振幅調整回路 |
| JP2013530645A (ja) * | 2010-05-28 | 2013-07-25 | ジョージ・マッセンバーグ | 可変指数平均検出器およびダイナミックレンジ制御器 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001177411A (ja) * | 1999-12-17 | 2001-06-29 | Sakai Yasue | デジタル−アナログ変換器 |
| JP2001177413A (ja) * | 1999-12-17 | 2001-06-29 | Sakai Yasue | オーバーサンプリング処理回路およびデジタル−アナログ変換器 |
| JP4397488B2 (ja) * | 1999-12-17 | 2010-01-13 | Ｎｓｃ株式会社 | オーバーサンプリング処理回路およびデジタル−アナログ変換器 |
| GB2370201B (en) * | 2000-12-18 | 2004-07-21 | Ubinetics Ltd | Level allocation |
| DE60318093T2 (de) * | 2002-10-29 | 2008-11-06 | Sharp K.K. | Einrichtung zur digitalen signalverarbeitung und audiosignalwiedergabeeinrichtung |
| US6924756B2 (en) * | 2003-05-28 | 2005-08-02 | Texas Instruments Incorporated | Method and system for processing a digital signal |
| US6970123B1 (en) * | 2004-12-02 | 2005-11-29 | Tripath Technology, Inc. | Inductorless architecture for a switching amplifier |
| US7456772B2 (en) * | 2006-12-19 | 2008-11-25 | Telefonaktiebolaget Lm Ericsson (Publ) | Fast, high resolution digital-to-analog converter |
| EP2611874A4 (en) * | 2010-09-01 | 2016-03-30 | Du Pont | INK JET INK WITH A POLYURETHANE ADDITIVE DERIVED FROM AROMATIC ALKOXYDIOLIN TINS |
| WO2012031064A1 (en) * | 2010-09-01 | 2012-03-08 | E.I. Du Pont De Nemours And Company | Polyurethane dispersants derived from alkoxy aromatic diols |
| US9626981B2 (en) * | 2014-06-25 | 2017-04-18 | Cirrus Logic, Inc. | Systems and methods for compressing a digital signal |
| EP3273701B1 (en) | 2016-07-19 | 2018-07-04 | Dietmar Ruwisch | Audio signal processor |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3696298A (en) * | 1970-07-27 | 1972-10-03 | Kahn Res Lab | Audio signal transmission system and method |
| GB8323250D0 (en) * | 1983-08-30 | 1983-09-28 | British Telecomm | Floating point to fixed point conversion |
| GB8329022D0 (en) * | 1983-10-31 | 1983-11-30 | British Telecomm | Floating point conversion |
| US4614935A (en) * | 1984-12-24 | 1986-09-30 | Rca Corporation | Log and antilog functions for video baseband processing |
| CA1240063A (en) * | 1986-02-25 | 1988-08-02 | Milan Skubnik | Digital companding circuit |
| JP2621535B2 (ja) * | 1990-02-01 | 1997-06-18 | 日本電気株式会社 | 符号変換回路 |
| JP2861687B2 (ja) * | 1992-12-04 | 1999-02-24 | 日本電気株式会社 | 対数演算回路 |
| US5528692A (en) * | 1994-05-03 | 1996-06-18 | Motorola, Inc. | Frequency inversion scrambler with integrated high-pass filter having autozero to remove internal DC offset |
| KR0138964B1 (ko) * | 1994-12-14 | 1998-06-15 | 김주용 | 데이타 포멧 변화기를 포함한 차분 펄스 코드 변조기 |
| JPH08274646A (ja) * | 1995-03-31 | 1996-10-18 | Sony Corp | ディジタル信号処理方法及び装置 |
| JP3318823B2 (ja) * | 1995-12-27 | 2002-08-26 | ソニー株式会社 | ディジタル信号処理装置及び方法 |
| JP3371681B2 (ja) * | 1996-04-23 | 2003-01-27 | ソニー株式会社 | 信号処理装置 |
| JP3327114B2 (ja) * | 1996-04-24 | 2002-09-24 | ソニー株式会社 | 信号処理装置、信号記録装置及び信号再生装置 |
| US5862069A (en) * | 1996-07-12 | 1999-01-19 | Analog Devices, Inc. | Four quadrant multiplying apparatus and method |
| TW418573B (en) * | 1997-01-06 | 2001-01-11 | Yamaha Corp | Delta-sigma A/D converter |
| US5890126A (en) * | 1997-03-10 | 1999-03-30 | Euphonics, Incorporated | Audio data decompression and interpolation apparatus and method |
| US5948052A (en) * | 1997-04-17 | 1999-09-07 | Motorola, Inc. | Apparatus using a logarithm based processor and an audio amplifier |
-
1997
- 1997-10-24 GB GB9722533A patent/GB2330749B/en not_active Expired - Fee Related
-
1998
- 1998-10-01 EP EP98308005A patent/EP0911979B1/en not_active Expired - Lifetime
- 1998-10-01 DE DE69841855T patent/DE69841855D1/de not_active Expired - Lifetime
- 1998-10-14 JP JP29229198A patent/JP4058176B2/ja not_active Expired - Lifetime
- 1998-10-23 KR KR1019980044464A patent/KR19990037311A/ko not_active Application Discontinuation
- 1998-10-23 US US09/177,945 patent/US6295014B1/en not_active Expired - Lifetime
- 1998-10-24 CN CN98124167A patent/CN1233025A/zh active Pending
-
2000
- 2000-02-25 US US09/514,038 patent/US6377193B1/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008211722A (ja) * | 2007-02-28 | 2008-09-11 | Osaki Electric Co Ltd | シングルビット振幅調整回路 |
| JP2013530645A (ja) * | 2010-05-28 | 2013-07-25 | ジョージ・マッセンバーグ | 可変指数平均検出器およびダイナミックレンジ制御器 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69841855D1 (de) | 2010-10-07 |
| GB2330749A (en) | 1999-04-28 |
| EP0911979B1 (en) | 2010-08-25 |
| GB2330749B (en) | 2002-08-21 |
| US6295014B1 (en) | 2001-09-25 |
| EP0911979A2 (en) | 1999-04-28 |
| CN1233025A (zh) | 1999-10-27 |
| GB9722533D0 (en) | 1997-12-24 |
| KR19990037311A (ko) | 1999-05-25 |
| JP4058176B2 (ja) | 2008-03-05 |
| US6377193B1 (en) | 2002-04-23 |
| EP0911979A3 (en) | 2002-07-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5745061A (en) | Method of improving the stability of a sigma-delta modulator employing dither | |
| JP4058176B2 (ja) | 音声信号処理装置 | |
| US5357252A (en) | Sigma-delta modulator with improved tone rejection and method therefor | |
| EP1488525B1 (en) | A system and method for adaptive sigma-delta modulation | |
| JP3593805B2 (ja) | 特殊効果処理装置 | |
| JPH10135837A (ja) | オーディオ用デルタシグマ変調器 | |
| US20190296763A1 (en) | Delta-sigma modulator, electronic device, and method for controlling delta-sigma modulator | |
| JP3956582B2 (ja) | Ａ／ｄ変換回路 | |
| JP4339490B2 (ja) | 信号処理装置 | |
| JPH01117527A (ja) | コード変換器 | |
| JP3136797B2 (ja) | 音データ処理方法および音データ処理装置 | |
| JPH09186600A (ja) | Ｄ／ａ変換装置 | |
| JP2002510455A (ja) | 信号処理方法および装置 | |
| JP4061764B2 (ja) | Ｄ／ａコンバータ | |
| JP3438018B2 (ja) | Ａ／ｄ変換装置及びｄ／ａ変換装置 | |
| JPH04331517A (ja) | 信号加算装置および信号加算方法 | |
| JP3232865B2 (ja) | デジタル／アナログ信号変換装置 | |
| JPH0613906A (ja) | Σ−δ変調器 | |
| JPH04331516A (ja) | 信号乗算装置および信号乗算方法 | |
| JP3870575B2 (ja) | デルタシグマ変調装置及び方法、並びにディジタル信号処理装置 | |
| JP2002344320A (ja) | ディジタル信号処理装置及びディジタル信号処理方法 | |
| JPH04150416A (ja) | ディジタル・アナログ変換器 | |
| JP3355977B2 (ja) | Ａ／ｄコンバータ回路 | |
| Lee et al. | A high resolution predictor/corrector analog-to-digital converter | |
| JPS61103321A (ja) | 信号変換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050707 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070713 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070731 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071031 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071120 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071217 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101221 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101221 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111221 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111221 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121221 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121221 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131221 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |