JPH11111616A - 半導体デバイスの製造方法 - Google Patents
半導体デバイスの製造方法Info
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- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
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- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
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Abstract
(57)【要約】
【課題】 導電箇所の固有抵抗特性を向上させることが
できる半導体デバイスの製造方法を提供する。 【解決手段】 基板上にシリコン層を形成し、その上に
結晶質金属シリサイド層を形成して、その結晶質金属シ
リサイド層にイオンを注入して非晶質化された金属シリ
サイド層を形成し、その非晶質化された金属シリサイド
層を熱処理して結晶化することを特徴とする半導体デバ
イスの製造方法。
できる半導体デバイスの製造方法を提供する。 【解決手段】 基板上にシリコン層を形成し、その上に
結晶質金属シリサイド層を形成して、その結晶質金属シ
リサイド層にイオンを注入して非晶質化された金属シリ
サイド層を形成し、その非晶質化された金属シリサイド
層を熱処理して結晶化することを特徴とする半導体デバ
イスの製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスに
関し、特にステップカバレージを改善し、かつ固有抵抗
特性を向上させることができる半導体デバイスの製造方
法に関する。
関し、特にステップカバレージを改善し、かつ固有抵抗
特性を向上させることができる半導体デバイスの製造方
法に関する。
【０００２】
【従来の技術】一般に、半導体デバイスが高集積化され
るにつれ配線の線幅が減少する。このため、配線の抵抗
が増加し、デバイスの動作速度が遅くなる等の問題が生
じる。又、配線の抵抗が増加する問題を解決するために
配線の線幅を減少させて厚さを厚くする方法もあるが、
この場合は配線のステップカバレージが悪くなり、その
上、工程が難しく、収率が低下するという問題が生じ
る。このような問題を解決するため、従来はポリシリコ
ン層上にタングステンシリサイドＷＳｉx 又はチタンシ
リサイドＴｉＳｉ2 又はコバルトシリサイドＣｏＳｉ2
等の高融点金属シリサイドを形成して、固有抵抗が増加
することを防止しようとした（ポリシリコン層上に高融
点金属シリサイドを形成した二重構造を「ポリサイド」
と呼ぶ）。しかし、この方法では固有抵抗の減少とステ
ップカバレージ特性改善はいずれもわずかであり、これ
らをより一層改善したポリサイド形成方法が要求されて
いる。
るにつれ配線の線幅が減少する。このため、配線の抵抗
が増加し、デバイスの動作速度が遅くなる等の問題が生
じる。又、配線の抵抗が増加する問題を解決するために
配線の線幅を減少させて厚さを厚くする方法もあるが、
この場合は配線のステップカバレージが悪くなり、その
上、工程が難しく、収率が低下するという問題が生じ
る。このような問題を解決するため、従来はポリシリコ
ン層上にタングステンシリサイドＷＳｉx 又はチタンシ
リサイドＴｉＳｉ2 又はコバルトシリサイドＣｏＳｉ2
等の高融点金属シリサイドを形成して、固有抵抗が増加
することを防止しようとした（ポリシリコン層上に高融
点金属シリサイドを形成した二重構造を「ポリサイド」
と呼ぶ）。しかし、この方法では固有抵抗の減少とステ
ップカバレージ特性改善はいずれもわずかであり、これ
らをより一層改善したポリサイド形成方法が要求されて
いる。
【０００３】以下、添付図面に基づき従来の半導体デバ
イスの製造方法を説明する。図１は従来の第１方法の半
導体デバイスの製造方法を示す工程断面図であり、図２
は従来の第２方法の半導体デバイスの製造方法を示す工
程断面図である。半導体デバイスの固有抵抗を減少さ
せ、ステップカバレージを改善させるために用いられる
ポリサイド工程は、ゲート電極及びビットラインの形成
時に使用することができる。まず、ポリサイドでゲート
電極を形成する従来の第１方法の半導体デバイスの製造
方法は次の通りである。図１ａに示すように、半導体基
板１に第１酸化膜２を堆積し、その上にポリシリコン層
３を堆積する。この際、ポリシリコン層３は水溶性であ
り、Ｐ型でドープされている。ここで、ポリシリコン層
３のドープは、ドープされないポリシリコン層を堆積し
てからイオン注入を施して行い、又はＰＯＣｌ3 堆積
（ＰＯＣｌ3 ドープ）又はポリシリコン層を堆積しなが
らＰＨ3 等のドープガスを連続的に注入して形成する。
イスの製造方法を説明する。図１は従来の第１方法の半
導体デバイスの製造方法を示す工程断面図であり、図２
は従来の第２方法の半導体デバイスの製造方法を示す工
程断面図である。半導体デバイスの固有抵抗を減少さ
せ、ステップカバレージを改善させるために用いられる
ポリサイド工程は、ゲート電極及びビットラインの形成
時に使用することができる。まず、ポリサイドでゲート
電極を形成する従来の第１方法の半導体デバイスの製造
方法は次の通りである。図１ａに示すように、半導体基
板１に第１酸化膜２を堆積し、その上にポリシリコン層
３を堆積する。この際、ポリシリコン層３は水溶性であ
り、Ｐ型でドープされている。ここで、ポリシリコン層
３のドープは、ドープされないポリシリコン層を堆積し
てからイオン注入を施して行い、又はＰＯＣｌ3 堆積
（ＰＯＣｌ3 ドープ）又はポリシリコン層を堆積しなが
らＰＨ3 等のドープガスを連続的に注入して形成する。
【０００４】図１ｂに示すように、ポリシリコン層３形
成過程でポリシリコン層３上に残存することのある自然
酸化膜（又はガラス）を除去するために、上記のように
して形成された半導体基板１をＨＦ溶液に浸けて洗浄す
る。この後、ＳｉＨ4 又はＳｉＨ2Ｃｌ2にフッ化タング
ステンＷＦ6 ガスを注入した気相成長法でタングステン
シリサイド層４を形成する。すなわちポリサイド層を形
成する。図１ｃに示すように、ゲート電極を形成するた
めのマスクを用いてタングステンシリサイド層４、ポリ
シリコン層３、第１酸化膜２をフォトリソグラフィで異
方性エッチングする。これにより、ゲートキャップシリ
サイド層４ａ、ゲート電極３ａ、ゲート酸化膜２ａが積
層した形状が形成される。そして、ゲート電極３ａの両
側の半導体基板１にＬＤＤ領域５を形成し、全面に第２
酸化膜を堆積し、異方性エッチングで第２酸化膜を除去
してゲートキャップシリサイド層４ａ、ゲート電極３
ａ、ゲート酸化膜２ａの両側面に側壁絶縁膜６を形成す
る。この後、ゲート電極３ａの下部を除いた側壁絶縁膜
６の両側の半導体基板１に高濃度不純物イオンを注入し
てソース／ドレイン領域７を形成する。
成過程でポリシリコン層３上に残存することのある自然
酸化膜（又はガラス）を除去するために、上記のように
して形成された半導体基板１をＨＦ溶液に浸けて洗浄す
る。この後、ＳｉＨ4 又はＳｉＨ2Ｃｌ2にフッ化タング
ステンＷＦ6 ガスを注入した気相成長法でタングステン
シリサイド層４を形成する。すなわちポリサイド層を形
成する。図１ｃに示すように、ゲート電極を形成するた
めのマスクを用いてタングステンシリサイド層４、ポリ
シリコン層３、第１酸化膜２をフォトリソグラフィで異
方性エッチングする。これにより、ゲートキャップシリ
サイド層４ａ、ゲート電極３ａ、ゲート酸化膜２ａが積
層した形状が形成される。そして、ゲート電極３ａの両
側の半導体基板１にＬＤＤ領域５を形成し、全面に第２
酸化膜を堆積し、異方性エッチングで第２酸化膜を除去
してゲートキャップシリサイド層４ａ、ゲート電極３
ａ、ゲート酸化膜２ａの両側面に側壁絶縁膜６を形成す
る。この後、ゲート電極３ａの下部を除いた側壁絶縁膜
６の両側の半導体基板１に高濃度不純物イオンを注入し
てソース／ドレイン領域７を形成する。
【０００５】次に、ポリサイド工程がビットライン配線
の形成に使用された従来の第２方法による半導体デバイ
スの製造方法を説明する。図２ａに示すように、Ｐ型半
導体基板１の一領域にＮ型不純物注入層８を形成する。
そして、半導体基板１に気相成長法で層間絶縁層９を堆
積し、Ｎ型不純物注入層８が露出されるように層間絶縁
層９を選択的に除去してコンタクトホール１０を形成す
る。図２ｂに示すように、全面にポリシリコン層１１を
形成する。このポリシリコン層１１は水溶性であり、Ｐ
型でドープされている。ここで、ポリシリコン層１１の
ドープは、ポリシリコン層１１を堆積してからイオン注
入を施して行い、又はＰＯＣｌ3堆積（ＰＯＣｌ3ドー
プ）又はポリシリコン層を堆積しながらＰＨ3等のドー
プガスを連続的に注入してドープする。
の形成に使用された従来の第２方法による半導体デバイ
スの製造方法を説明する。図２ａに示すように、Ｐ型半
導体基板１の一領域にＮ型不純物注入層８を形成する。
そして、半導体基板１に気相成長法で層間絶縁層９を堆
積し、Ｎ型不純物注入層８が露出されるように層間絶縁
層９を選択的に除去してコンタクトホール１０を形成す
る。図２ｂに示すように、全面にポリシリコン層１１を
形成する。このポリシリコン層１１は水溶性であり、Ｐ
型でドープされている。ここで、ポリシリコン層１１の
ドープは、ポリシリコン層１１を堆積してからイオン注
入を施して行い、又はＰＯＣｌ3堆積（ＰＯＣｌ3ドー
プ）又はポリシリコン層を堆積しながらＰＨ3等のドー
プガスを連続的に注入してドープする。
【０００６】図２ｃに示すように、ポリシリコン層１１
形成過程でポリシリコン層１１上に残存する自然酸化膜
（又はガラス）をＨＦ溶液に浸けて洗浄する。この後、
ＳｉＨ4 又はＳｉＨ2Ｃｌ2にフッ化タングステンＷＦ6
ガスを注入してポリシリコン層１１にタングステンシリ
サイド層１２を形成した後、選択的にパターニングして
ポリサイド層からなるビットライン配線を形成する。
形成過程でポリシリコン層１１上に残存する自然酸化膜
（又はガラス）をＨＦ溶液に浸けて洗浄する。この後、
ＳｉＨ4 又はＳｉＨ2Ｃｌ2にフッ化タングステンＷＦ6
ガスを注入してポリシリコン層１１にタングステンシリ
サイド層１２を形成した後、選択的にパターニングして
ポリサイド層からなるビットライン配線を形成する。
【０００７】
【発明が解決しようとする課題】上述した従来の半導体
デバイスの製造方法は以下のような問題点があった。従
来のポリシリコン層上にタングステンシリサイドを堆積
して形成した半導体デバイスのゲート電極や配線は、タ
ングステンシリサイドが非晶質化されず且つ結晶粒径が
小さいため、ポリシリコン層の固有抵抗を低くするには
限界があった。このため、線幅が０．２５μm以下に減
少する高集積デバイスではポリシリコン層の固有抵抗が
余り減少しなかった。本発明は、上記の問題点を解決す
るためになされたものであり、固有抵抗を減少させ類こ
とができる金属シリサイド形成方法及びこれを用いた半
導体デバイスの製造方法を提供することが目的である。
デバイスの製造方法は以下のような問題点があった。従
来のポリシリコン層上にタングステンシリサイドを堆積
して形成した半導体デバイスのゲート電極や配線は、タ
ングステンシリサイドが非晶質化されず且つ結晶粒径が
小さいため、ポリシリコン層の固有抵抗を低くするには
限界があった。このため、線幅が０．２５μm以下に減
少する高集積デバイスではポリシリコン層の固有抵抗が
余り減少しなかった。本発明は、上記の問題点を解決す
るためになされたものであり、固有抵抗を減少させ類こ
とができる金属シリサイド形成方法及びこれを用いた半
導体デバイスの製造方法を提供することが目的である。
【０００８】
【課題を解決するための手段】本発明の半導体デバイス
の製造方法は、基板上にシリコン層を形成し、その上に
結晶質金属シリサイド層を形成したのち、その結晶質金
属シリサイド層にイオンを注入して非晶質化された金属
シリサイド層を形成し、さらにその非晶質化された金属
シリサイド層を熱処理して再び結晶化することを特徴と
する。
の製造方法は、基板上にシリコン層を形成し、その上に
結晶質金属シリサイド層を形成したのち、その結晶質金
属シリサイド層にイオンを注入して非晶質化された金属
シリサイド層を形成し、さらにその非晶質化された金属
シリサイド層を熱処理して再び結晶化することを特徴と
する。
【０００９】
【発明の実施の形態】以下、添付図面に基づき本発明実
施形態の半導体デバイスの製造方法を説明する。図３は
本発明の第１実施形態の高融点金属シリサイドを形成す
る方法による半導体デバイスの製造方法を示す工程断面
図であり、図４〜図５は本発明の第２実施形態の半導体
デバイスの製造方法を示す工程断面図である。半導体デ
バイスの固有抵抗を減少させるために使用されるポリサ
イド形成工程は主にゲート電極及びビットライン配線を
形成するに利用できる。
施形態の半導体デバイスの製造方法を説明する。図３は
本発明の第１実施形態の高融点金属シリサイドを形成す
る方法による半導体デバイスの製造方法を示す工程断面
図であり、図４〜図５は本発明の第２実施形態の半導体
デバイスの製造方法を示す工程断面図である。半導体デ
バイスの固有抵抗を減少させるために使用されるポリサ
イド形成工程は主にゲート電極及びビットライン配線を
形成するに利用できる。
【００１０】以下、ゲート電極の形成にポリサイド形成
工程を適用した本発明実施形態の例を説明する。まず、
本発明の第１実施形態の半導体デバイスの製造方法は、
図３ａに示すように、半導体基板２０に第１酸化膜２１
を堆積する。この後、ＩＣＴ(Integrated Cluster Too
l)を用いて６６０℃且つ８０Torr でドープされたポリ
シリコン層２２を１０００Åの厚さに堆積する。このポ
リシリコン層２２は、５０％のＳｉＨ4と１％のＰＨ3を
含むＨ2 ガスをソースガスとして堆積する。次いで、ド
ープされたポリシリコン層２２上にドープされないポリ
シリコン層２３を２００Å程度の厚さに堆積する。さら
にその上にソースガスとしてＷＦ6やＳｉＨ2Ｃｌ2 を使
用してタングステンシリサイド層２４を形成する。この
タングステンシリサイド層２４はソースガスとしてＷＦ
6やＳｉＨ4を使用して形成してもよい。
工程を適用した本発明実施形態の例を説明する。まず、
本発明の第１実施形態の半導体デバイスの製造方法は、
図３ａに示すように、半導体基板２０に第１酸化膜２１
を堆積する。この後、ＩＣＴ(Integrated Cluster Too
l)を用いて６６０℃且つ８０Torr でドープされたポリ
シリコン層２２を１０００Åの厚さに堆積する。このポ
リシリコン層２２は、５０％のＳｉＨ4と１％のＰＨ3を
含むＨ2 ガスをソースガスとして堆積する。次いで、ド
ープされたポリシリコン層２２上にドープされないポリ
シリコン層２３を２００Å程度の厚さに堆積する。さら
にその上にソースガスとしてＷＦ6やＳｉＨ2Ｃｌ2 を使
用してタングステンシリサイド層２４を形成する。この
タングステンシリサイド層２４はソースガスとしてＷＦ
6やＳｉＨ4を使用して形成してもよい。
【００１１】このように、タングステンシリサイド層２
４の下にドープされたポリシリコン層２２、ドープされ
ないポリシリコン層を積層して形成するのは、後工程で
タングステンシリサイド層２４にイオンを注入して非晶
質化されたタングステンシリサイド層を形成する際、非
晶質化されたタングステンシリサイド層に注入されたイ
オンが損失するのを防止するためである。
４の下にドープされたポリシリコン層２２、ドープされ
ないポリシリコン層を積層して形成するのは、後工程で
タングステンシリサイド層２４にイオンを注入して非晶
質化されたタングステンシリサイド層を形成する際、非
晶質化されたタングステンシリサイド層に注入されたイ
オンが損失するのを防止するためである。
【００１２】このドープされたポリシリコン層２２は８
００Å程度の厚さに堆積し、ドープされないポリシリコ
ン層２３は２００Å程度の厚さに堆積し、タングステン
シリサイド層２４は１０００Å程度の厚さに堆積する。
又は、ドープされたポリシリコン層２２を３００Å程度
の厚さに堆積し、ドープされないポリシリコン層２３は
２００Å程度の厚さに堆積し、タングステンシリサイド
層２４は２０００Å程度の厚さに堆積してもよい。いず
れにしても、タングステンシリサイド層２４は１０００
〜２０００Å程度の厚さになるように形成する。
００Å程度の厚さに堆積し、ドープされないポリシリコ
ン層２３は２００Å程度の厚さに堆積し、タングステン
シリサイド層２４は１０００Å程度の厚さに堆積する。
又は、ドープされたポリシリコン層２２を３００Å程度
の厚さに堆積し、ドープされないポリシリコン層２３は
２００Å程度の厚さに堆積し、タングステンシリサイド
層２４は２０００Å程度の厚さに堆積してもよい。いず
れにしても、タングステンシリサイド層２４は１０００
〜２０００Å程度の厚さになるように形成する。
【００１３】図３ｂに示すように、タングステンシリサ
イド層２４にＮ型のリンイオンを５０ＫｅＶのエネルギ
ーで１Ｅ15〜８Ｅ15cm-3に注入して非晶質化させる。こ
のリンを注入するエネルギーは８０ＫｅＶにしてもよ
い。この後、９００℃程度の温度で３０分間熱処理工程
を施して再結晶化させて結晶粒径が大きなタングステン
シリサイド層２４ａを形成する。ここで、非晶質化され
たタングステンシリサイド層２４の熱処理工程は４００
〜１１００℃の範囲で行われる。このとき、Ｎ型のリン
イオンでなく、Ｐ型のヒ素イオン又はボロンイオンをそ
れぞれ７０ＫｅＶのエネルギー、２０ＫｅＶのエネルギ
ーで１Ｅ15〜８Ｅ15cm-3程度注入した後熱処理工程を施
して結晶粒径が大きなタングステンシリサイド層２４ａ
を形成してもよい。又は、アルゴンイオンを７０ＫｅＶ
のエネルギーで注入した後熱処理を行って形成してもよ
い。
イド層２４にＮ型のリンイオンを５０ＫｅＶのエネルギ
ーで１Ｅ15〜８Ｅ15cm-3に注入して非晶質化させる。こ
のリンを注入するエネルギーは８０ＫｅＶにしてもよ
い。この後、９００℃程度の温度で３０分間熱処理工程
を施して再結晶化させて結晶粒径が大きなタングステン
シリサイド層２４ａを形成する。ここで、非晶質化され
たタングステンシリサイド層２４の熱処理工程は４００
〜１１００℃の範囲で行われる。このとき、Ｎ型のリン
イオンでなく、Ｐ型のヒ素イオン又はボロンイオンをそ
れぞれ７０ＫｅＶのエネルギー、２０ＫｅＶのエネルギ
ーで１Ｅ15〜８Ｅ15cm-3程度注入した後熱処理工程を施
して結晶粒径が大きなタングステンシリサイド層２４ａ
を形成してもよい。又は、アルゴンイオンを７０ＫｅＶ
のエネルギーで注入した後熱処理を行って形成してもよ
い。
【００１４】図３ｃに示すように、ゲート電極を形成す
るためのマスクを用いて第１酸化膜２１、ドープされた
ポリシリコン層２２、ドープされないポリシリコン層２
３、結晶粒径が大きなタングステンシリサイド層２４ａ
が所定の幅で積層されるように異方性エッチングする。
これにより、ゲートキャップシリサイド層２４ｂ、ゲー
ト電極２２ａ、２３ａ、ゲート酸化膜２１ａが形成され
る。そして、ゲート電極２２ａ、２３ａの両側の半導体
基板２０にＬＤＤ領域２６を形成し、全面に第２酸化膜
を堆積し、異方性エッチングで第２酸化膜を選択的に除
去してゲートキャップシリサイド層２５ａ、ゲート電極
２２ａ、２３ａ、ゲート酸化膜２１ａの側面に側壁スペ
ーサ２５を形成する。この後、側壁スペーサ２５の両側
に高濃度不純物イオンを注入してソース／ドレイン領域
２７を形成する。上記中、タングステンシリサイド層２
４は、ドープされたポリシリコン層を堆積した後ＨＦ洗
浄を施した後に堆積してもよい。
るためのマスクを用いて第１酸化膜２１、ドープされた
ポリシリコン層２２、ドープされないポリシリコン層２
３、結晶粒径が大きなタングステンシリサイド層２４ａ
が所定の幅で積層されるように異方性エッチングする。
これにより、ゲートキャップシリサイド層２４ｂ、ゲー
ト電極２２ａ、２３ａ、ゲート酸化膜２１ａが形成され
る。そして、ゲート電極２２ａ、２３ａの両側の半導体
基板２０にＬＤＤ領域２６を形成し、全面に第２酸化膜
を堆積し、異方性エッチングで第２酸化膜を選択的に除
去してゲートキャップシリサイド層２５ａ、ゲート電極
２２ａ、２３ａ、ゲート酸化膜２１ａの側面に側壁スペ
ーサ２５を形成する。この後、側壁スペーサ２５の両側
に高濃度不純物イオンを注入してソース／ドレイン領域
２７を形成する。上記中、タングステンシリサイド層２
４は、ドープされたポリシリコン層を堆積した後ＨＦ洗
浄を施した後に堆積してもよい。
【００１５】次に、上記のように１０００Å程度の厚さ
を有するタングステンシリサイド層２４に５Ｅ15cm-3の
濃度となるようにイオン注入を行ったときのタングステ
ンシリサイド層２４の非晶質特性を説明する。図６にお
いて、（ａ）はイオンが注入されないタングステンシリ
サイド層をＸＲＤ(X-ray Diffraction)で分析したデー
タを示し、（ｂ）はリンイオンが注入されたタングステ
ンシリサイド層２４をＸＲＤで分析したデータを示し、
（ｃ）はボロンイオンが注入されたタングステンシリサ
イド層２４をＸＲＤで分析したデータを示し、（ｄ）は
ヒ素イオンが注入されたタングステンシリサイド層２４
をＸＲＤで分析したデータを示し、（ｅ）はアルゴンイ
オンが注入されたタングステンシリサイド層２４をＸＲ
Ｄで分析したデータを示す。タングステンシリサイド層
の２θ（角度）が約３０゜付近、そして４０゜付近でＸ
線の光強度が強く表れる。すなわち回折される。これは
タングステンシリサイド層が（１１１）の結晶方位を示
す結晶状態であることを示す。一方図のように、アルゴ
ンやリンイオン注入を行ったタングステンシリサイドの
場合は回折される箇所がなく、タングステンシリサイド
層２４が完全に非晶質化されていることを示している。
また、ボロンやヒ素イオンを注入したものは非晶質化が
かなり進んでいることが理解されるであろう。
を有するタングステンシリサイド層２４に５Ｅ15cm-3の
濃度となるようにイオン注入を行ったときのタングステ
ンシリサイド層２４の非晶質特性を説明する。図６にお
いて、（ａ）はイオンが注入されないタングステンシリ
サイド層をＸＲＤ(X-ray Diffraction)で分析したデー
タを示し、（ｂ）はリンイオンが注入されたタングステ
ンシリサイド層２４をＸＲＤで分析したデータを示し、
（ｃ）はボロンイオンが注入されたタングステンシリサ
イド層２４をＸＲＤで分析したデータを示し、（ｄ）は
ヒ素イオンが注入されたタングステンシリサイド層２４
をＸＲＤで分析したデータを示し、（ｅ）はアルゴンイ
オンが注入されたタングステンシリサイド層２４をＸＲ
Ｄで分析したデータを示す。タングステンシリサイド層
の２θ（角度）が約３０゜付近、そして４０゜付近でＸ
線の光強度が強く表れる。すなわち回折される。これは
タングステンシリサイド層が（１１１）の結晶方位を示
す結晶状態であることを示す。一方図のように、アルゴ
ンやリンイオン注入を行ったタングステンシリサイドの
場合は回折される箇所がなく、タングステンシリサイド
層２４が完全に非晶質化されていることを示している。
また、ボロンやヒ素イオンを注入したものは非晶質化が
かなり進んでいることが理解されるであろう。
【００１６】図７は、タングステンシリサイド層２４に
濃度を異にしてイオンを注入した場合におけるイオン注
入濃度に応ずる固有抵抗の特性を示す。図によれば、イ
オン濃度が１Ｅ15cm-3以上である場合には全て固有抵抗
が急激に減少する。さらにイオン濃度が増加すると固有
抵抗が徐々に減少する。このような現象は、１Ｅ15cm-3
で非晶質化が起こるということを意味する。
濃度を異にしてイオンを注入した場合におけるイオン注
入濃度に応ずる固有抵抗の特性を示す。図によれば、イ
オン濃度が１Ｅ15cm-3以上である場合には全て固有抵抗
が急激に減少する。さらにイオン濃度が増加すると固有
抵抗が徐々に減少する。このような現象は、１Ｅ15cm-3
で非晶質化が起こるということを意味する。
【００１７】図８は、タングステンシリサイド層２４に
イオン注入し、９００℃で３０分間熱処理した後のイオ
ンの濃度変化に応ずる固有抵抗の特性を示す。図に示す
ように、ヒ素、ボロン、リンイオンはイオンの濃度が増
加すればするほど固有抵抗が減少する。減少程度は、リ
ンイオンを８０ＫｅＶのエネルギーで注入した場合が最
も大きい。そして、ヒ素又はボロンイオンを注入する場
合には化合物が形成される。一方、アルゴンイオンを注
入した場合にはイオンの濃度が増加すればするほど固有
抵抗が増加するが、この理由は不活性特性を有するアル
ゴンＡｒが熱処理工程過程で分離されてボイドを形成す
るからである。この実験データを検討すると、ゲート電
極の抵抗減少の側面ではリンイオンを５Ｅ15cm-3以上イ
オン注入することが好ましい。
イオン注入し、９００℃で３０分間熱処理した後のイオ
ンの濃度変化に応ずる固有抵抗の特性を示す。図に示す
ように、ヒ素、ボロン、リンイオンはイオンの濃度が増
加すればするほど固有抵抗が減少する。減少程度は、リ
ンイオンを８０ＫｅＶのエネルギーで注入した場合が最
も大きい。そして、ヒ素又はボロンイオンを注入する場
合には化合物が形成される。一方、アルゴンイオンを注
入した場合にはイオンの濃度が増加すればするほど固有
抵抗が増加するが、この理由は不活性特性を有するアル
ゴンＡｒが熱処理工程過程で分離されてボイドを形成す
るからである。この実験データを検討すると、ゲート電
極の抵抗減少の側面ではリンイオンを５Ｅ15cm-3以上イ
オン注入することが好ましい。
【００１８】次に、タングステンシリサイド層をそれぞ
れ１０００Åの厚さになるよう堆積した後にＰイオンを
５０ＫｅＶで注入したとき、そして１５００Åの厚さに
なるよう堆積した後Ｐイオンを８０ＫｅＶで注入したと
きのゲート電極２２ａ、２３ａの固有抵抗特性と、上記
と同条件で最小線幅を０．２５μmにした場合のゲート
電極２２ａ、２３ａの固有抵抗特性を図９、図１０に示
す。この図によれば、１５００Åの厚さに堆積したタン
グステンシリサイド層に８０ＫｅＶでイオン注入して形
成するゲート電極の固有抵抗が一番小さく表れた。
れ１０００Åの厚さになるよう堆積した後にＰイオンを
５０ＫｅＶで注入したとき、そして１５００Åの厚さに
なるよう堆積した後Ｐイオンを８０ＫｅＶで注入したと
きのゲート電極２２ａ、２３ａの固有抵抗特性と、上記
と同条件で最小線幅を０．２５μmにした場合のゲート
電極２２ａ、２３ａの固有抵抗特性を図９、図１０に示
す。この図によれば、１５００Åの厚さに堆積したタン
グステンシリサイド層に８０ＫｅＶでイオン注入して形
成するゲート電極の固有抵抗が一番小さく表れた。
【００１９】次いで、本発明の第２実施形態の半導体デ
バイスの製造方法を説明する。本発明の第２実施形態
は、第１実施形態により非晶質化されたタングステンシ
リサイド層を、２重ゲートを使用して形成するＣＭＯＳ
トランジスタに適用した場合である。本発明の第２実施
形態は、図４ａに示すように、半導体基板３０に第１酸
化膜３１を５０Å程度の厚さに堆積し、その上にドープ
されないポリシリコン層３２を１０００Å程度に堆積す
る。
バイスの製造方法を説明する。本発明の第２実施形態
は、第１実施形態により非晶質化されたタングステンシ
リサイド層を、２重ゲートを使用して形成するＣＭＯＳ
トランジスタに適用した場合である。本発明の第２実施
形態は、図４ａに示すように、半導体基板３０に第１酸
化膜３１を５０Å程度の厚さに堆積し、その上にドープ
されないポリシリコン層３２を１０００Å程度に堆積す
る。
【００２０】図４ｂに示すように、ドープされないポリ
シリコン層３２上に第１感光膜３３を塗布した後、ＮＭ
ＯＳトランジスタを形成する領域のドープされないポリ
シリコン層３２を露出するように第１感光膜３３を選択
的にパターニングする。この後、パターニングされた感
光膜３３をマスクに用いてドープされないポリシリコン
層３２にＮ型のＰイオンを注入してＮ型のポリシリコン
層３２ａを形成する。図４ｃに示すように、第１感光膜
３３を除去し、第２感光膜３４を塗布した後、Ｎ型のポ
リシリコン層３２ａに隣接する、ＰＭＯＳトランジスタ
を形成する領域のドープされないポリシリコン層３２が
露出されるように第２感光膜３４を露光及び現像工程で
選択的にパターニングする。この露出されたドープされ
ないポリシリコン層３２上にＰ型のヒ素Ａｓ又はボロン
Ｂイオンを注入してＰ型のポリシリコン層３２ｂを形成
する。この後、第２感光膜３４を除去する。
シリコン層３２上に第１感光膜３３を塗布した後、ＮＭ
ＯＳトランジスタを形成する領域のドープされないポリ
シリコン層３２を露出するように第１感光膜３３を選択
的にパターニングする。この後、パターニングされた感
光膜３３をマスクに用いてドープされないポリシリコン
層３２にＮ型のＰイオンを注入してＮ型のポリシリコン
層３２ａを形成する。図４ｃに示すように、第１感光膜
３３を除去し、第２感光膜３４を塗布した後、Ｎ型のポ
リシリコン層３２ａに隣接する、ＰＭＯＳトランジスタ
を形成する領域のドープされないポリシリコン層３２が
露出されるように第２感光膜３４を露光及び現像工程で
選択的にパターニングする。この露出されたドープされ
ないポリシリコン層３２上にＰ型のヒ素Ａｓ又はボロン
Ｂイオンを注入してＰ型のポリシリコン層３２ｂを形成
する。この後、第２感光膜３４を除去する。
【００２１】図４ｄに示すように、Ｎ型のポリシリコン
層３２ａ及びＰ型のポリシリコン層３２ｂ上にチタン窒
化物ＴｉＮを１００Å程度の厚さに堆積して拡散防止膜
３５を形成する。このチタン窒化物ＴｉＮは、５０Åを
堆積した後、再度５０Åを堆積する。これにより、結晶
粒界が一致せず食い違うようになり拡散防止膜３５の特
性が向上する。拡散防止膜３５としては、チタン窒化物
ＴｉＮでなく、タングステン窒化物ＷＮｘ又はタングス
テンシリコン窒化物ＷＳｉＮ又はタンタルシリコン窒化
物ＴａＳｉＮなどを堆積して形成してもよい。そして、
拡散防止膜３５上にソースガスとしてＷＦ6やＳｉＨ4又
はＷＦ6やＳｉＨ2Ｃｌ2 を使用して１０００Å〜２００
０Å程度の厚さにタングステンシリサイド層３６を形成
する。このように、拡散防止膜３５を形成した後にタン
グステンシリサイド層３６を形成するのは、後にタング
ステンシリサイド層３６を非晶質化し、その非晶質化さ
れたタングステンシリサイド層３６で構成された２重ゲ
ートを有するＣＭＯＳデバイスに悪影響を及ぼさないた
めである。
層３２ａ及びＰ型のポリシリコン層３２ｂ上にチタン窒
化物ＴｉＮを１００Å程度の厚さに堆積して拡散防止膜
３５を形成する。このチタン窒化物ＴｉＮは、５０Åを
堆積した後、再度５０Åを堆積する。これにより、結晶
粒界が一致せず食い違うようになり拡散防止膜３５の特
性が向上する。拡散防止膜３５としては、チタン窒化物
ＴｉＮでなく、タングステン窒化物ＷＮｘ又はタングス
テンシリコン窒化物ＷＳｉＮ又はタンタルシリコン窒化
物ＴａＳｉＮなどを堆積して形成してもよい。そして、
拡散防止膜３５上にソースガスとしてＷＦ6やＳｉＨ4又
はＷＦ6やＳｉＨ2Ｃｌ2 を使用して１０００Å〜２００
０Å程度の厚さにタングステンシリサイド層３６を形成
する。このように、拡散防止膜３５を形成した後にタン
グステンシリサイド層３６を形成するのは、後にタング
ステンシリサイド層３６を非晶質化し、その非晶質化さ
れたタングステンシリサイド層３６で構成された２重ゲ
ートを有するＣＭＯＳデバイスに悪影響を及ぼさないた
めである。
【００２２】図４ｅに示すように、タングステンシリサ
イド層３６にＮ型のＰイオンを８０ＫｅＶのエネルギー
で５Ｅ15ｃｍ-3注入して非晶質化させる。タングステン
シリサイド層３６にＰイオンを注入する際、１Ｅ15〜８
Ｅ15ｃｍ-3の範囲で注入することができるが、５Ｅ15ｃ
ｍ-3以上注入することがゲート電極の固有抵抗減少の側
面で有利である。この後、９００℃程度の温度で３０分
程度熱処理工程を行って再結晶化させて結晶粒が大きな
タングステンシリサイド層３６ａを形成する。非晶質化
されたタングステンシリサイド層３６の熱処理工程は４
００〜１１００℃の範囲で行う。このイオン注入は、Ｎ
型のＰイオンの代わりに、Ｐ型のＡｓイオン又はＢイオ
ンをそれぞれ７０ＫｅＶのエネルギー、２０ＫｅＶのエ
ネルギーでＰイオンと同じ量を注入してもよい。その後
熱処理工程を施して結晶粒が大きなタングステンシリサ
イド層３６ａを形成するのは同じである。
イド層３６にＮ型のＰイオンを８０ＫｅＶのエネルギー
で５Ｅ15ｃｍ-3注入して非晶質化させる。タングステン
シリサイド層３６にＰイオンを注入する際、１Ｅ15〜８
Ｅ15ｃｍ-3の範囲で注入することができるが、５Ｅ15ｃ
ｍ-3以上注入することがゲート電極の固有抵抗減少の側
面で有利である。この後、９００℃程度の温度で３０分
程度熱処理工程を行って再結晶化させて結晶粒が大きな
タングステンシリサイド層３６ａを形成する。非晶質化
されたタングステンシリサイド層３６の熱処理工程は４
００〜１１００℃の範囲で行う。このイオン注入は、Ｎ
型のＰイオンの代わりに、Ｐ型のＡｓイオン又はＢイオ
ンをそれぞれ７０ＫｅＶのエネルギー、２０ＫｅＶのエ
ネルギーでＰイオンと同じ量を注入してもよい。その後
熱処理工程を施して結晶粒が大きなタングステンシリサ
イド層３６ａを形成するのは同じである。
【００２３】図４ｆに示すように、ＮＭＯＳトランジス
タのゲート電極を形成するためのマスクを用いて第１酸
化膜３１、Ｎ型のポリシリコン層３２ａ、結晶粒が大き
なタングステンシリサイド層３６ａを異方性エッチング
する。これにより、ゲートキャップシリサイド層３６
ｂ、第１ゲート電極３２ｃ、ゲート酸化膜３１ａが形成
される。そして、再びＰＭＯＳトランジスタのゲート電
極を形成するためのマスクを用いて第１酸化膜３１、Ｐ
型のポリシリコン層３２ｂ、結晶粒が大きなタングステ
ンシリサイド層３６ａを異方性エッチングする。これに
より、ゲートキャップシリサイド層３６ｂ、第２ゲート
電極３２ｄ、ゲート酸化膜３１ａが形成される。上記工
程中、拡散防止膜３５を形成した後、ＷＳｉ2.2 の形成
ターゲットを用いたスパッタリングにより非晶質化され
たタングステンシリサイド層を形成し、このようにして
形成されたタングステンシリサイド層をイオン注入なし
に９００℃で熱処理工程を施して結晶粒が大きなタング
ステンシリサイド層３６ａを形成してもよい。
タのゲート電極を形成するためのマスクを用いて第１酸
化膜３１、Ｎ型のポリシリコン層３２ａ、結晶粒が大き
なタングステンシリサイド層３６ａを異方性エッチング
する。これにより、ゲートキャップシリサイド層３６
ｂ、第１ゲート電極３２ｃ、ゲート酸化膜３１ａが形成
される。そして、再びＰＭＯＳトランジスタのゲート電
極を形成するためのマスクを用いて第１酸化膜３１、Ｐ
型のポリシリコン層３２ｂ、結晶粒が大きなタングステ
ンシリサイド層３６ａを異方性エッチングする。これに
より、ゲートキャップシリサイド層３６ｂ、第２ゲート
電極３２ｄ、ゲート酸化膜３１ａが形成される。上記工
程中、拡散防止膜３５を形成した後、ＷＳｉ2.2 の形成
ターゲットを用いたスパッタリングにより非晶質化され
たタングステンシリサイド層を形成し、このようにして
形成されたタングステンシリサイド層をイオン注入なし
に９００℃で熱処理工程を施して結晶粒が大きなタング
ステンシリサイド層３６ａを形成してもよい。
【００２４】上述した本発明の第１、第２実施形態にお
いてタングステンシリサイド層の代わりに、高融点金属
シリサイドであるチタンシリサイド層又はタンタルシリ
サイド層を堆積してもよい。チタンＴｉを使用した場合
にはＴｉＣｌ4、ＴｉＩ2、ＳｉＨ4、ＳｉＨ2Ｃｌ2等を
ソースガスとして使用してＴｉＳｉ2を形成することが
でき、タンタルＴａを使用する場合にはＴａＣｌ5、Ｓ
ｉＨ4、ＳｉＨ2Ｃｌ2などをソースガスとして使用して
ＴａＳｉ2を形成することができる。
いてタングステンシリサイド層の代わりに、高融点金属
シリサイドであるチタンシリサイド層又はタンタルシリ
サイド層を堆積してもよい。チタンＴｉを使用した場合
にはＴｉＣｌ4、ＴｉＩ2、ＳｉＨ4、ＳｉＨ2Ｃｌ2等を
ソースガスとして使用してＴｉＳｉ2を形成することが
でき、タンタルＴａを使用する場合にはＴａＣｌ5、Ｓ
ｉＨ4、ＳｉＨ2Ｃｌ2などをソースガスとして使用して
ＴａＳｉ2を形成することができる。
【００２５】
【発明の効果】上述したように、本発明の半導体デバイ
スの製造方法は、結晶質の金属シリサイド層をイオン注
入及び熱工程を介して非晶質化、再結晶化させて結晶粒
径が大きな金属シリサイド層を形成するので、金属シリ
サイド層の固有抵抗が減少して動作特性を改善すること
ができる。また、ドープされたポリシリコン層上にドー
プされないポリシリコン層を堆積した後、結晶質金属シ
リサイド層を形成することによって、結晶質金属シリサ
イド層の形成時に使用されるＷＦ6 ガスにより結晶質金
属シリサイド層に注入されるイオン濃度が減少すること
を防止できるので、結晶質金属シリサイド層の非晶質化
がより効率よく行われる。
スの製造方法は、結晶質の金属シリサイド層をイオン注
入及び熱工程を介して非晶質化、再結晶化させて結晶粒
径が大きな金属シリサイド層を形成するので、金属シリ
サイド層の固有抵抗が減少して動作特性を改善すること
ができる。また、ドープされたポリシリコン層上にドー
プされないポリシリコン層を堆積した後、結晶質金属シ
リサイド層を形成することによって、結晶質金属シリサ
イド層の形成時に使用されるＷＦ6 ガスにより結晶質金
属シリサイド層に注入されるイオン濃度が減少すること
を防止できるので、結晶質金属シリサイド層の非晶質化
がより効率よく行われる。
【００２６】さらに、ポリシリコン層上に拡散防止膜を
形成させてから結晶質の金属シリサイド層の非晶質化と
再結晶化で結晶粒径が大きな金属シリサイド層を形成す
ることにより金属シリサイド層へイオンを注入する際イ
オンが拡散されることを防止して安定した半導体デバイ
スを得ることができる。さらに、拡散防止膜を２回堆積
して形成させると結晶境界が一致しないので、拡散防止
膜の特性を向上させることができる。
形成させてから結晶質の金属シリサイド層の非晶質化と
再結晶化で結晶粒径が大きな金属シリサイド層を形成す
ることにより金属シリサイド層へイオンを注入する際イ
オンが拡散されることを防止して安定した半導体デバイ
スを得ることができる。さらに、拡散防止膜を２回堆積
して形成させると結晶境界が一致しないので、拡散防止
膜の特性を向上させることができる。
【図１】 従来の第１方法の半導体デバイスの製造方法
を示す工程断面図、
を示す工程断面図、
【図２】 従来の第２方法の半導体デバイスの製造方法
を示す工程断面図、
を示す工程断面図、
【図３】 本発明の第１実施形態の半導体デバイスの製
造方法を示す工程断面図、
造方法を示す工程断面図、
【図４】 本発明の第２実施形態の半導体デバイスの製
造方法を示す工程断面図、
造方法を示す工程断面図、
【図５】 本発明の第２実施形態の半導体デバイスの製
造方法を示す工程断面図、
造方法を示す工程断面図、
【図６】 本発明のドープされたタングステンシリサイ
ド層の非晶質特性を示すデータ図、
ド層の非晶質特性を示すデータ図、
【図７】 本発明のタングステンシリサイド層に注入さ
れるイオン濃度に応ずる固有抵抗特性を示すデータ図、
れるイオン濃度に応ずる固有抵抗特性を示すデータ図、
【図８】 本発明によりイオン注入されたタングステン
シリサイド層を９００℃で３０分間熱処理した後のタン
グステンシリサイド層の固有抵抗特性を示すデータ図、
シリサイド層を９００℃で３０分間熱処理した後のタン
グステンシリサイド層の固有抵抗特性を示すデータ図、
【図９】 厚さを異にして形成したタングステンシリサ
イド層にリンイオンを注入して形成した場合のゲート電
極の固有抵抗特性を示すデータ図、
イド層にリンイオンを注入して形成した場合のゲート電
極の固有抵抗特性を示すデータ図、
【図１０】 図９と同条件で０．２５μmの線幅を有す
るゲート電極の固有抵抗特性を示すデータ図である。
るゲート電極の固有抵抗特性を示すデータ図である。
【符号の説明】 ２０、３０ 半導体基板 ２１、３１ 第１酸化膜 ２１ａ、３１ａ ゲート酸化膜 ２２ ドープされたポリシリコン層 ２３、３２ ドープされないポリシリコン層 ２４、３６ タングステンシリサイド層 ２４ａ 結晶粒が大きなタングステンシリサイド層 ２５ 側壁スペーサ ２６ ＬＤＤ領域 ２７ ソース／ドレイン不純物領域 ３２ａ Ｎ型のポリシリコン層 ３２ｂ Ｐ型のポリシリコン層 ３２ｃ 第１ゲート電極 ３２ｄ 第２ゲート電極 ３３ 第１感光膜 ３４ 第２感光膜 ３５ 拡散防止膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ビョン・ハク・リ 大韓民国・チュンチョンブク−ド・チョン ズ−シ・フンドク−ク・ヒャンジョン−ド ン・50
Claims (9)
- 【請求項１】 基板上にシリコン層を形成する工程と、 前記シリコン層上に結晶質金属シリサイド層を形成する
工程と、 前記結晶質金属シリサイド層にイオンを注入して非晶質
化された金属シリサイド層を形成する工程と、 前記非晶質化された金属シリサイド層を熱処理して結晶
化する工程と、を備えることを特徴とする半導体デバイ
スの製造方法。 - 【請求項２】 前記シリコン層の形成は、ドープされた
シリコン層を形成する段階と、その上にドープされない
シリコン層を堆積する段階とを備えることを特徴とする
請求項１記載の半導体デバイスの製造方法。 - 【請求項３】 前記シリコン層の形成は、ドープされた
シリコン層を堆積する段階と、前記ドープされたシリコ
ン層をＨＦ溶液で洗浄する段階とを備えることを特徴と
する請求項１記載の半導体デバイスの製造方法。 - 【請求項４】 前記非晶質化された金属シリサイド層を
形成するために注入するイオンはリン、ボロン、又はヒ
素を使用することを特徴とする請求項１記載の半導体デ
バイスの製造方法。 - 【請求項５】 基板上に絶縁膜を堆積する工程と、 前記絶縁膜上の第１領域に第１導電型ポリシリコン層を
形成する工程と、 前記絶縁膜上の第２領域に第２導電型ポリシリコン層を
形成する工程と、 前記第１、第２導電型ポリシリコン層上に拡散防止膜を
形成する工程と、 前記拡散防止膜上に結晶質金属シリサイド層を形成する
工程と、 前記結晶質金属シリサイド層にイオンを注入して非晶質
化された金属シリサイド層を形成する工程と、 前記非晶質化された金属シリサイド層を熱処理して結晶
化する工程と、 前記結晶化された金属シリサイド層と前記第１、第２導
電型ポリシリコン層と前記絶縁膜とをエッチングしてＣ
ＭＯＳトランジスタを形成する工程と、を備えることを
特徴とする半導体デバイスの製造方法。 - 【請求項６】 前記拡散防止膜はチタン窒化物ＴｉＮ、
タングステン窒化物ＷＮｘ、タングステンシリコン窒化
物ＷＳｉＮ、又はタンタルシリコン窒化物ＴａＳｉＮを
利用して形成することを特徴とする請求項５記載の半導
体デバイスの製造方法。 - 【請求項７】 前記非晶質化された金属シリサイド層を
形成する工程は、拡散防止膜を形成する工程と、拡散防
止膜上にスパッタリングで金属シリサイド層を形成する
工程とを備えることを特徴とする請求項５記載の半導体
デバイスの製造方法。 - 【請求項８】 前記拡散防止膜は１００Å程度の厚さを
有するように堆積することを特徴とする請求項６記載の
半導体デバイスの製造方法。 - 【請求項９】 前記拡散防止膜は、拡散防止特性が向上
されるように５０Åずつ２回堆積して形成することを特
徴とする請求項８記載の半導体デバイスの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970049799A KR100425147B1 (ko) | 1997-09-29 | 1997-09-29 | 반도체소자의제조방법 |
| KR49799/1997 | 1997-09-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11111616A true JPH11111616A (ja) | 1999-04-23 |
| JP2945967B2 JP2945967B2 (ja) | 1999-09-06 |
Family
ID=36643428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10041728A Expired - Fee Related JP2945967B2 (ja) | 1997-09-29 | 1998-02-24 | 半導体デバイスの製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6096630A (ja) |
| EP (1) | EP0905753B1 (ja) |
| JP (1) | JP2945967B2 (ja) |
| KR (1) | KR100425147B1 (ja) |
| CN (1) | CN1104042C (ja) |
| DE (1) | DE69832134T2 (ja) |
| TW (1) | TW349247B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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