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KR100231904B1 - Ti 실리사이드 제조방법 - Google Patents

Ti 실리사이드 제조방법 Download PDF

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Abstract

본 발명의 Ti 실리사이드 제조방법은, 게이트 전극 및 소스/드레인 영역에 먼저 불안정한 C49 구조의 Ti 실리사이드를 형성한 후 상기 Ti 실리사이드 막에 이온을 주입하는 간단한 방법으로 스트레스 에너지를 증가시켜 상전이가 일어나는 임계핵크기를 감소시킴으로써 이후에 2차로 열처리를 실시하여 0.25μm 이하의 선폭에서도 상기 C49 구조의 Ti 실리사이드를 안정된 C54 구조로 상전이 되도록 한다.

Description

Ti 실리사이드 제조방법
본 발명은 실리사이드(silicide) 제조방법에 관한 것으로서, 특히 0.25μm 이하의 게이트 선폭에 적합한 Ti 실리사이드 제조방법에 관한 것이다.
최근들어 더욱더 미세화, 고속화 되어가고 있는 반도체 소자 설계에서 기생저항을 감소시키기 위한 배선재료의 저저항화 연구가 활발하다.
예를들어 다층배선의 경우 상층부 배선을 구성하는 Al의 고신뢰성화를 위해 상기 Al의 그레인 사이즈를 대형화, 고배향화하고 있는 한편 높은 신뢰성을 확보하고 저저항화를 실현하기 위해 Cu로의 재료변경이 검토되고 있다. 그리고 게이트 전극과 비트라인과 같은 하층부 배선의 경우에는 집적화에 따른 프로세스의 저온화를 위해 Mo, W를 이용한 실리사이드에서 Ti, Co, Ni 등을 이용한 실리사이드로의 재료변경이 함께 검토되고 있다.
상기 Mo와 W의 실리사이드는 800℃ 이하의 프로세스 온도에서 80 μΩ/cm 이하의 비저항을 얻는 것이 어렵지만, TiSi2에서는 사방정(斜方晶) C54형 구조에서 13∼20μΩ/cm로 낮아진다.
이러한 이유때문에 상기 Ti 실리사이드는 실리사이드 중 지금까지 가장 활발히 연구되어오고 있는데, 0.35μm 세대 대부분의 CMOS 로직 소자에 탑재되고 있다. 그러나 소자의 크기가 더욱 미세화됨에 따라 시트(sheet) 저항이 상승하는 문제가 현저히 나타나고 있다.
도 1 은 종래의 2 스텝 열처리 과정을 통한 게이트 시트저항의 게이트 길이 의존성을 조사한 결과를 도시한 것으로, 도 2 와 함께 참조하여 게이트 전극 및 엑티브 영역에 형성하는 Ti 실리사이드에 대해 구체적으로 설명하면 다음과 같다.
도 2A 와 같이 상기 게이트 산화막(12) 위에 형성된 게이트 전극(13)과, 양 사이드의 액티브 영역에 상기 Ti 실리사이드를 형성하기 위해서는 상기 게이트 전극(13)과 게이트 산화막(12)의 사이드에 산화막으로된 스페이서(14)를 형성하고 상기 게이트 전극 및 스페이서를 마스크로 하여 상기 액티브 영역내에 불순물을 주입함으로써 소스(S)/드레인(D) 영역을 형성한다.(도 2B) 이어서 스퍼터링(sputtering)법으로 Ti 메탈층을 성막한 후 트랜지스터의 도핑 레벨을 유지하기 위해 30초 이내의 짧은 RTP(Rapid Thermal Process)에서 600∼800℃로 처리한 후 다시 2번째 고온에서의 열처리를 실시하고 미반응 Ti를 제거한다.(도 2C) 미설명부호 11은 반도체기판이다.
이때 상기 1차 열처리시에는 성막된 Ti와 게이트 전극과 액티브의 Si 간의 확산에 의해 C49 구조의 불안정한 TiSix가 형성되는데 도 1 (우측 상부)의 러만분광의 결과와 같이 C54로의 상전이가 아직 일어나지 않았기 때문에 상기 C49 구조의 실리사이드는 비저항이 30∼60Ω/sq 정도의 높은 저항을 가지며, 이를 2차로 열처리하게 되면 C54 구조를 갖는 안정된 실리사이드가 만들어지게 되며 이때의 저항은 5Ω/sq 정도로 매우 낮다.
그러나 0.25μm 의 최소선폭을 가지는 소자에서는 상전이를 일으킬 수 있는 임계핵 생성크기가 최소선폭보다 커서 핵생성, 성장기구를 통한 C49 구조에서 C54 구조로의 상변화가 일어나지 않기 때문에 0.25 μm 이하의 소자에서는 Ti 실리사이드의 저항값이 급격히 증가하게 되는 문제점이 있다.
따라서 본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여 첫번째 열처리 후 이온주입 공정을 부가하여 0.25μm 의 최소선폭에서도 C54 구조로의 상전이가 쉽게 일어나도록 함으로써 실리사이드의 저항값을 최소화할 수 있는 Ti 실리사이드 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 Ti 실리사이드 제조방법은, 반도체 기판 위에 임의의 실리콘 패턴을 형성하는 단계;
상기 실리콘 패턴 및 반도체 기판 위에 Ti 금속막을 형성하는 단계;
상기 Ti 금속막을 1차로 열처리하여 불안정한 결정구조의 제1 Ti 실리사이드막을 형성하는 단계;
상기 제1 Ti 실리사이드막 내에 불순물을 이온주입한 후 미반응 Ti 금속막을 제거하고 제1 Ti 실리사이드막을 2차로 열처리하여 안정된 결정구조의 제 2 Ti 실리사이드막을 형성하는 단계;를 포함하여 이루어지는 것을 특징으로 한다.
도 1 은 Ti 실리사이드의 게이트 저항을 도시한 그래프.
도 2 는 일반적인 실리사이드 제조방법을 도시한 단면도.
도 3 은 자유에너지와 핵 크기의 관계를 도시한 그래프.
도 4 는 본 발명에 의한 Ti 실리사이드 제조방법을 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
111 : 반도체 기판112 : 게이트 산화막
113 : 게이트 전극114 : 스페이서
115 : Ti 금속막116 : 제 1 Ti 실리사이드막
117 : 이온주입입자118 : 제 2 Ti 실리사이드막
이하, 첨부도면을 참조하여 본 발명을 보다 상세히 설명하고자 한다.
도 3 의 자유에너지와 핵 크기의 관계를 도시한 그래프를 참조하여 본 발명의 원리를 수식적으로 설명하면, 첫째 상변화가 발생하는 3차원적인 단순한 모델을 가정하였을때 원형의 핵으로부터 성장하는 상변태를 표현하는 자유 에너지(
Figure kpo00001
)는 다음의 식(1)로 표현된다.
Figure kpo00002
(1)
(단, e는 스트레인 계수고, E는 탄성계수임)
여기서 상기 첫째항은 단위부피당 상변화시 필요한 에너지를 나타내는 것이고, 둘째항은 표면에너지를 나타내는 것이며, 마지막항은 인위적인 이온주입에 의해 생긴 스트레스 에너지를 나타내는 것이다.
이때 에너지가 평형상태임을 가정하면, 상기 자유에너지의 변화율은 0이므로 상전이가 일어날 수 있는 최소크기의 핵의 반경, 즉 임계핵반경(
Figure kpo00003
)은 아래의 식(2)와 같이 나타낼 수 있다.
Figure kpo00004
(2)
상기 식(2)에 의하면 상기 최소크기의 핵의 반경은 변화시키기 어려운
Figure kpo00005
대신 스트레스 에너지(eE)를 크게하여 감소시킬 수 있음을 알 수 있다.
즉, 도 3 과 같이 스트레스 에너지를 고려하지 않은 상태(가는 실선)와 비교하여 볼 때 스트레스 에너지를 증가시키게 되면(굵은 실선) 상기 상전이가 일어날 수 있는 최소 임계핵 크기를 줄일 수 있으며, 본 발명에서는 이러한 스트레스 에너지를 증가시키기 위해 원자 또는 분자의 이온을 주입하는 방법을 사용하여 보다 작은 핵크기에서도 상변화가 진행되어 C54 구조의 안정된 Ti실리사이드를 얻을 수 있게 된다.
상기 원리에 Ti 실리사이드 제조방법을 적용한 반도체 소자의 제조방법을 설명하면, 먼저 도 4A 에서는 필드산화막(도시하지 않음)이 형성되어 있는 반도체 기판(111)의 액티브 영역에 통상적인 게이트 패턴공정에 따라 게이트 산화막(112)과 게이트 전극(113)을 형성한다.
이어서 도 4B 에서는, 상기 결과물의 표면에 산화막을 성장시킨 후 식각하여 게이트 전극(113)과 게이트 산화막(112)의 사이드에 스페이서(114)를 형성하고, 상기 게이트 전극 및 스페이서를 마스크로 하여 상기 액티브 영역내에 불순물을 주입함으로써 소스(S)/드레인(D) 영역을 형성한다.
이어서 도 4C 에서는, 상기 결과물의 표면에 스퍼터링(sputtering)법으로 Ti 금속막(115)을 성막한 후 트랜지스터의 도핑 레벨을 유지하기 위해 30초 이내의 짧은 RTP(Rapid Thermal Process)에서 600∼800℃로 처리한 후 2번째 고온에서의 열처리를 실시하기 전에 상기 1차 열처리된 시트저항이 큰 C49 구조의 제1 Ti 실리사이드 막(116)에 반도체 소자제조시 사용가능한 불순물들로서 예를들면 As, P, P 또는 BF2, SiH4, GeH4중 어느 하나를 이온주입하여 스트레스 에너지를 증가시킨다. 참조부호 117은 상기 As, P, P,BF2, SiH4, GeH4등의 이온주입입자를 나타낸다.
통상적으로 500Å 정도의 Ti실리사이드막이 소자 제조에서 채택되고 있으므로 상기 공정에서도 제 1 Ti 실리사이드막을 500Å 정도로 형성하며, 불순물은 예를들어 As의 경우 80∼100keV 정도의 에너지로 2e12정도의 도우즈(dose) 량을 주입시킨다. 이러한 이온주입은 경우에 따라 변경될 수 있으며, 상기 이온주입공정에 의해 C49 구조의 실리사이드가 C54구조의 안정된 실리사이드로 변화되는데 필요한 임계핵반경(
Figure kpo00006
)는 최소선폭보다 훨씬 작아지게 된다.
이어서 도 4D 에서는 결과물을 다시 RTP에서 2차로 열처리하여 C54 구조의 안정된 제 2 Ti 실리사이드막(118)을 형성한 후 미반응 Ti 금속막을 제거한다. 상기 미반응 Ti 금속막은 상기 이온주입전 제거하여도 된다.
그리고 상기 2차 열처리공정에 의하면 도 4C 의 공정에서 상전이가 일어나는 임계핵 반경이 작아졌기 때문에 C54 구조로의 상전이가 쉽게 일어나며, 0.25μm 이하 최소선폭 소자에서도 약 5 Ω/sq 정도의 콘택저항을 보이는 실리사이드의 제조가 가능하다.
이어서 통상적인 일련의 배선공정을 실시하여 반도체소자를 완성한다.
이상에서와 같이 본 발명에 의하면, 불완전한 C49 구조의 Ti 실리사이드를 이온주입하는 간단한 방법으로 스트레스 에너지를 증가시켜 상전이가 일어나는 임계핵크기를 감소시킴으로 0.25μm 이하의 반도체 소자에서도 저저항의 안정된 Ti 실리사이드를 형성할 수 있는 효과가 있다.

Claims (3)

  1. 반도체 기판 위에 임의의 실리콘 패턴을 형성하는 단계;
    상기 실리콘 패턴 및 반도체 기판 위에 Ti 금속막을 형성하는 단계;
    상기 Ti 금속막을 1차로 열처리하여 불안정한 결정구조의 제1 Ti 실리사이드막을 형성하는 단계;
    상기 제1 Ti 실리사이드막 내에 불순물을 이온주입한 후 미반응 Ti 금속막을 제거하고 제1 Ti 실리사이드막을 2차로 열처리하여 안정된 결정구조의 제 2 Ti 실리사이드막을 형성하는 단계;를 포함하여 이루어지는 것을 특징으로 하는 Ti 실리사이드 제조방법.
  2. 제 1 항에 있어서, 상기 제1 Ti 실리사이드막 내에 불순물을 이온주입한 후 미반응 Ti 금속막을 제거하지 않고, 먼저 상기 미반응 Ti 금속막을 제거한 후 상기 제 1 Ti 실리사이드막 내에 불순물을 이온주입하는 것을 특징으로 하는 Ti 실리사이드 제조방법.
  3. 제 1 항에 있어서, 상기 불순물은 As, P, B, BF2, SiH4, GeH4 중 어느 하나임을 특징으로 하는 Ti 실리사이드 제조방법.
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