JPH11109313A - アクティブマトリクス形液晶表示装置、その駆動方法、駆動回路および液晶表示システム - Google Patents

Abstract

(57)【要約】 【課題】 液晶に直流電圧を印加せず、焼き付きやフリ
ッカの生じないアクティブマトリクス形液晶表示装置を
提供する。 【解決手段】 マトリクス状に複数の画素電極Ｐ（１，
１）〜Ｐ（ｍ，2n）を配設し、薄膜トランジスタＴ
（１，１）〜Ｔ（ｍ，2n）で制御する。隣接する２行の
画素電極Ｐ（１，１）〜Ｐ（ｍ，2n）に接続した薄膜ト
ランジスタＴ（１，１）〜Ｔ（ｍ，2n）のゲート電極25
のうち、一方の行の偶数列と他方の行の奇数列を同一の
アドレス線Ｙ1 〜Ｙ2n+1に接続する。隣接する２列の画
素電極Ｐ（１，１）〜Ｐ（ｍ，2n）に接続した薄膜トラ
ンジスタＴ（１，１）〜Ｔ（ｍ，2n）のソース電極30お
よびドレイン電極31間のうち、双方の列の偶数行同士と
奇数行同士を交互に設ける。同じ列の隣接する奇数行と
偶数行に属する２つの画素電極Ｐ（１，１）〜Ｐ（ｍ，
2n）間で液晶層を交流駆動し１表示ドットとする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶への直流印加
を防止したアクティブマトリクス形液晶表示装置、その
駆動装置、駆動回路および液晶表示システムに関する。

【０００２】

【従来の技術】近年、パーソナルコンピュータやワーク
ステーションに適した高性能の液晶表示装置が開発、実
用化されている。そして、この種の液晶表示装置として
は、一方の基板にアレイ基板を用いたアクティブマトリ
クス形の液晶表示装置が代表的なものである。

【０００３】ここで、アレイ基板は、透光性基板上に薄
膜トランジスタ（Thin Film Transistor）を備えた画素
電極をマトリクス状に配列したものである。そして、こ
のアレイ基板は、図示しない対向電極基板と対向配置さ
れ、これらアレイ基板および対向電極基板間に挟持され
た液晶とでアクティブマトリクス形液晶表示装置を構成
している。

【０００４】また、このアレイ基板は、薄膜プロセス技
術を用いてガラス基板上に形成されており、図９に示す
ように、マトリクス状に配列された複数個の透明な画素
電極11を有する。また、ガラス基板上には、マトリクス
状に配列された複数の画素電極11の行方向に沿って設け
られた複数のアドレス線Y1，Y2，・・，Ynと、同様に複
数の画素電極11の列方向に沿って設けられた複数のデー
タ線X1，X2，・・，Xmとが形成されている。

【０００５】そして、これら画素電極11に対応してそれ
ぞれ薄膜トランジスタ12が設けられており、これら薄膜
トランジスタ12のゲートは行毎に対応するアドレス線Y
1，Y2，・・，Ynのいずれかに接続され、ソース・ドレ
イン間は列毎に対応するデータ線X1，X2，・・，Xmのい
ずれかに接続されている。

【０００６】さらに、各画素電極11毎に信号蓄積容量13
の一端が接続されており、これら各信号蓄積容量13の他
端は共通接続され、端子14に導出されている。

【０００７】このように構成されたアレイ基板に対し、
図示しない対向電極基板は、アレイ基板と同様のガラス
基板上に、画素電極11に対向して共通の透明な対向電極
が設けられている。さらに、アレイ基板および対向電極
基板は周縁部にて封着され、これらアレイ基板および対
向電極基板間の数ミクロンの間隙に液晶が挟持され、ア
クティブマトリクス形の液晶表示装置が構成される。

【０００８】ここで、対向電極および液晶を含めた１画
素分の等価回路を図１０を参照して説明する。

【０００９】図１０において、図９と同様に構成され、
信号蓄積容量13の他端は、図９で示した端子14を介し
て、対向共通電極15に接続され、画素電極11と対向共通
電極15との間には液晶層による液晶層容量16が存在し、
薄膜トランジスタ12にはゲート・ソース間の寄生容量17
が存在している。

【００１０】図１１は、図１０の動作を説明するための
電位図で、ＶＹｊはアドレス線Ｙｊに供給される書き込
み走査信号、±ＶＸｉ(D) はデータ線Ｘｉに供給される
ノーマリ・ホワイトモードの場合の暗レベル階調電圧、
±ＶＸｉ(B) は同様の明レベル階調電圧、Ｖcom は対向
共通電極15に供給される対向電極駆動電圧である。

【００１１】そして、この図１１に示すように、書き込
み走査信号ＶＹｊは高電位から低電位に周期的に変化す
るが、書き込み走査信号ＶＹｊの高電位期間にて暗レベ
ル階調電圧±ＶＸｉ(D) および明レベル階調電圧±ＶＸ
ｉ(B) の電位が薄膜トランジスタ12を介して信号蓄積容
量13や液晶層容量16に書き込まれる。また、書込み走査
信号ＶＹｊの低電位期間では書き込まれた電位がそれぞ
れ保持され、画素電極電位±Ｖｐ(D) および画素電極電
位±Ｖｐ(B) となる。

【００１２】この画素電極電位±Ｖｐ(D) ，±Ｖｐ(B)
は、薄膜トランジスタ12のゲート・ソース間寄生容量17
の影響などを受けて、データ線Ｘｉに供給される暗レベ
ル階調電圧±ＶＸｉ(D) および明レベル階調電圧±ＶＸ
ｉ(B) の電位より、それぞれ電位シフトΔＶ１および電
位シフトΔＶ２だけ低い電位となる。これら電位シフト
ΔＶ１と電位シフトΔＶ２との値が異なるのは、液晶の
誘電異方性により液晶層容量16が電圧依存性を有するこ
とに起因する。

【００１３】

【発明が解決しようとする課題】このように、電位シフ
トΔＶ１と電位シフトΔＶ２との値が異なるため、液晶
に直流電圧が印加されない最適対向電極電圧が明レベル
表示時と暗レベル表示時とで異なり、いかに対向電極電
圧Ｖcom の値を調整しようとも液晶に直流電圧が印加さ
れてしまい、表示にフリッカーや焼き付きを生じる問題
を有している。

【００１４】本発明は、上記問題点に鑑みなされたもの
で、液晶に直流電圧を印加せず、フリッカや焼き付きを
生じないアクティブマトリクス形液晶表示装置、その駆
動方法、駆動回路および液晶表示システムを提供するこ
とを目的とする。

【００１５】

【課題を解決するための手段】本発明のアクティブマト
リクス形液晶表示装置は、複数の行および列を有するマ
トリクス状に配列された複数の画素電極、これら複数の
画素電極の行方向に沿ってそれぞれ設けられた複数のア
ドレス線、前記複数の画素電極の列方向に沿ってそれぞ
れ設けられた複数のデータ線、および、前記複数の画素
電極毎に設けられ、ゲートは対応するアドレス線に接続
されるとともにソースおよびドレインは対応する画素電
極およびデータ線間に接続された薄膜トランジスタを有
する第１の透光性基板と、この第１の透光性基板に対向
し対向電極を有する第２の透光性基板と、これら第１の
透光性基板および第２の透光性基板間に挟持された液晶
とを具備したアクティブマトリクス形液晶表示装置にお
いて、隣接する２行の画素電極にそれぞれ接続された隣
接する薄膜トランジスタは、一方の行の偶数列に属する
薄膜トランジスタのゲートと他方の行の奇数列に属する
薄膜トランジスタのゲートとが同一のアドレス線に接続
され、隣接する２列の画素電極にそれぞれ接続された隣
接する薄膜トランジスタは、双方の列の偶数行に属する
薄膜トランジスタのソースおよびドレインのいずれか一
方が接続されたデータ線と奇数行に属する薄膜トランジ
スタのソースおよびドレインのいずれか一方が接続され
たデータ線とが交互に設けられ、同じ列の隣接する奇数
行および偶数行に属する２つの画素電極間で前記液晶を
交流駆動し、これら画素電極を１表示ドットとするもの
である。

【００１６】そして、隣接する２行の画素電極にそれぞ
れ接続された隣接する薄膜トランジスタは、一方の行の
偶数列に属する薄膜トランジスタのゲートと他方の行の
奇数列に属する薄膜トランジスタのゲートとが同一のア
ドレス線に接続され、隣接する２列の画素電極にそれぞ
れ接続された隣接する薄膜トランジスタは、双方の列の
偶数行に属する薄膜トランジスタのソースおよびドレイ
ンのいずれか一方が接続されたデータ線と奇数行に属す
る薄膜トランジスタのソースおよびドレインのいずれか
一方が接続されたデータ線とが交互に設けられ、同じ列
の隣接する奇数行および偶数行に属する２つの画素電極
間で液晶を交流駆動し、これら画素電極を１表示ドット
として２つの画素電極間で液晶を駆動するので、画素電
位シフトが画素電極間で相殺され、液晶への直流電圧印
加がなくなり、フリッカや焼付きを防止する。

【００１７】また、対向電極は、１表示ドット単位に分
割されているものである。

【００１８】さらに、ｎおよびｍを正の整数として、２
ｎ行ｍ列に画素電極を配列し、２ｎ＋１本のアドレス線
およびｍ＋１本のデータ線を設けたものである。

【００１９】またさらに、各列毎の画素電極に対して
は、その列の両側の各１本のデータ線のうち、各行毎に
交互に接続されたものから供給される液晶駆動信号が書
き込まれるものである。

【００２０】本発明のアクティブマトリクス形液晶表示
装置の駆動方法は、複数の行および列を有するマトリク
ス状に配列された複数の画素電極、これら複数の画素電
極の行方向に沿ってそれぞれ設けられた複数のアドレス
線、前記複数の画素電極の列方向に沿ってそれぞれ設け
られた複数のデータ線、および、前記複数の画素電極毎
に設けられ、ゲートは対応するアドレス線に接続される
とともにソースおよびドレインは対応する画素電極およ
びデータ線間に接続された薄膜トランジスタを有する第
１の透光性基板と、この第１の透光性基板に対向し対向
電極を有する第２の透光性基板と、これら第１および第
２の透光性基板間に挟持された液晶とを備え、隣接する
２行の画素電極にそれぞれ接続された隣接する薄膜トラ
ンジスタは、一方の行の偶数列に属する薄膜トランジス
タのゲートと他方の行の奇数列に属する薄膜トランジス
タのゲートとが同一のアドレス線に接続され、隣接する
２列の画素電極にそれぞれ接続された隣接する薄膜トラ
ンジスタは、双方の列の偶数行に属する薄膜トランジス
タのソースおよびドレインのいずれか一方が接続された
データ線と奇数行に属する薄膜トランジスタのソースお
よびドレインのいずれか一方が接続されたデータ線とが
交互に設けられ、同じ列の隣接する奇数行および偶数行
に属する２つの画素電極間で前記液晶を交流駆動し、こ
れら画素電極を１表示ドットとするアクティブマトリク
ス形液晶表示装置の駆動方法であって、前記１表示ドッ
トを構成する２つの画素電極に対し、一方の画素電極に
表示データに基づく階調電圧を、他方の画素電極に所定
のバイアス電圧をそれぞれ同時に書き込み、これら階調
電圧およびバイアス電圧を前記２つの画素電極に対して
フレーム期間毎に交互に入れ替えるものである。

【００２１】そして、隣接する２行の画素電極にそれぞ
れ接続された隣接する薄膜トランジスタは、一方の行の
偶数列に属する薄膜トランジスタのゲートと他方の行の
奇数列に属する薄膜トランジスタのゲートとが同一のア
ドレス線に接続され、隣接する２列の画素電極にそれぞ
れ接続された隣接する薄膜トランジスタは、双方の列の
偶数行に属する薄膜トランジスタのソースおよびドレイ
ンのいずれか一方が接続されたデータ線と奇数行に属す
る薄膜トランジスタのソースおよびドレインのいずれか
一方が接続されたデータ線とが交互に設けられ、同じ列
の隣接する奇数行および偶数行に属する２つの画素電極
間で液晶を交流駆動し、これら画素電極を１表示ドット
として２つの画素電極間で液晶を駆動し、一方の画素電
極に表示データに基づく階調電圧を、他方の画素電極に
所定のバイアス電圧をそれぞれ同時に書き込み、これら
階調電圧およびバイアス電圧を２つの画素電極に対して
フレーム期間毎に交互に入れ替えるので、画素電位シフ
トが画素電極間で相殺され、液晶への直流電圧印加がな
くなり、フリッカや焼付きを防止する。

【００２２】また、画素電極への階調電圧およびバイア
ス電圧の書込みパターンは、行および列のいずれの方向
に対しても交互であるものである。

【００２３】さらに、各データ線に供給され、このデー
タ線の両側の各１列の画素電極に書き込まれる階調電圧
は、フレーム期間毎に隣接するデータ線と交互にシフト
されて供給されるものである。

【００２４】またさらに、複数のアドレス線を同時に２
本選択し、この選択状態が順次１本ずつシフトする書き
込み走査信号を供給するとともに、複数のデータ線に対
し、前記書き込み走査信号に同期して、階調電圧とバイ
アス電圧とが交互に設定された液晶駆動信号を並列的に
供給するものである。

【００２５】そしてまた、書込み走査信号は、表示デー
タの持つ水平走査期間に概略等しい選択期間を有し、シ
フトは水平走査期間の１／２毎に順次行なわれ、液晶駆
動信号は水平走査期間の１／２毎に階調電圧とバイアス
電圧とが交互に設定されるものである。

【００２６】そして、液晶駆動信号は、隣接する２本の
データ線の一方に階調電圧が供給されている期間には他
方にバイアス電圧が供給されており、これらの階調電圧
およびバイアス電圧が供給されるタイミングは、フレー
ム期間毎に、表示データの持つ水平走査期間の前半の１
／２と後半の１／２との間で切り替わるように設定した
ものである。

【００２７】また、本発明のアクティブマトリクス形液
晶表示装置の駆動回路は、複数の行および列を有するマ
トリクス状に配列された複数の画素電極、これら複数の
画素電極の行方向に沿ってそれぞれ設けられた複数のア
ドレス線、前記複数の画素電極の列方向に沿ってそれぞ
れ設けられた複数のデータ線、および、前記複数の画素
電極毎に設けられ、ゲートは対応するアドレス線に接続
されるとともにソースおよびドレインは対応する画素電
極およびデータ線間に接続された薄膜トランジスタを有
する第１の透光性基板と、この第１の透光性基板に対向
し対向電極を有する第２の透光性基板と、これら第１の
透光性基板および第２の透光性基板間に挟持された液晶
とを備え、隣接する２行の画素電極にそれぞれ接続され
た隣接する薄膜トランジスタは、一方の行の偶数列に属
する薄膜トランジスタのゲートと他方の行の奇数列に属
する薄膜トランジスタのゲートとが同一のアドレス線に
接続され、隣接する２列の画素電極にそれぞれ接続され
た隣接する薄膜トランジスタは、双方の列の偶数行に属
する薄膜トランジスタのソースおよびドレインのいずれ
か一方が接続されたデータ線と奇数行に属する薄膜トラ
ンジスタのソースおよびドレインのいずれか一方が接続
されたデータ線とが交互に設けられ、同じ列の隣接する
奇数行および偶数行に属する２つの画素電極間で前記液
晶を交流駆動し、これら画素電極を１表示ドットとする
アクティブマトリクス形液晶表示装置の駆動回路であっ
て、直並列変換回路と、行単位分、順次直列に入力され
る表示データに対して、１表示ドット分に相当する遅延
を与える遅延回路と、この遅延回路によって遅延された
表示データと遅延されていない表示データとをフレーム
期間毎に切り換えて前記直並列変換回路に供給する表示
データ切換回路と、前記直並列変換回路によって並列状
態に変換された表示データに基づいて生成出力されるデ
ータ線駆動用の階調電圧の一部を所定のバイアス電圧で
周期的に置換するバイアス置換回路とを具備したもので
ある。

【００２８】そして、隣接する２行の画素電極にそれぞ
れ接続された隣接する薄膜トランジスタは、一方の行の
偶数列に属する薄膜トランジスタのゲートと他方の行の
奇数列に属する薄膜トランジスタのゲートとが同一のア
ドレス線に接続され、隣接する２列の画素電極にそれぞ
れ接続された隣接する薄膜トランジスタは、双方の列の
偶数行に属する薄膜トランジスタのソースおよびドレイ
ンのいずれか一方が接続されたデータ線と奇数行に属す
る薄膜トランジスタのソースおよびドレインのいずれか
一方が接続されたデータ線とが交互に設けられ、同じ列
の隣接する奇数行および偶数行に属する２つの画素電極
間で液晶を交流駆動し、これら画素電極を１表示ドット
として２つの画素電極間で液晶を駆動し、行単位分、順
次直列に入力される表示データに対して、遅延回路で１
表示ドット分に相当する遅延を与え、表示データ切換回
路で遅延回路によって遅延された表示データと遅延され
ていない表示データとをフレーム期間毎に切り換えて直
並列変換回路に供給し、バイアス置換回路で直並列変換
回路によって並列状態に変換された表示データに基づい
て生成出力されるデータ線駆動用の階調電圧の一部を所
定のバイアス電圧で周期的に置換するので、画素電位シ
フトが画素電極間で相殺され、液晶への直流電圧印加が
なくなり、フリッカや焼付きを防止する。

【００２９】さらに、本発明の液晶表示システムは、複
数の行および列を有するマトリクス状に配列された複数
の画素電極、これら複数の画素電極の行方向に沿ってそ
れぞれ設けられた複数のアドレス線、前記複数の画素電
極の列方向に沿ってそれぞれ設けられた複数のデータ
線、前記複数の画素電極毎に設けられ、ゲートは対応す
るアドレス線に接続され、ソース・ドレイン間は対応す
る画素電極とデータ線との間に接続された薄膜トランジ
スタを有する第１の透光性基板と、対向電極を有する第
２の透光性基板と、これら第１および第２の透光性基板
間に挟持された液晶とを備え、隣接する２行の画素電極
にそれぞれ接続された隣接する薄膜トランジスタは、一
方の行の偶数列に属する薄膜トランジスタのゲートと他
方の行の奇数列に属する薄膜トランジスタのゲートとが
同一のアドレス線に接続され、隣接する２列の画素電極
にそれぞれ接続された隣接する薄膜トランジスタは、双
方の列の偶数行に属する薄膜トランジスタのソースおよ
びドレインのいずれか一方が接続されたデータ線と奇数
行に属する薄膜トランジスタのソースおよびドレインの
いずれか一方が接続されたデータ線とが交互に設けら
れ、同じ列の隣接する奇数行および偶数行に属する２つ
の画素電極間で前記液晶を交流駆動し、これら画素電極
を１表示ドットとするアクティブマトリクス形液晶表示
装置と、前記各アドレス線に対し、表示データの持つ水
平走査期間に概略等しい選択期間を有し、水平走査期間
の１／２毎に次のアドレス線に順次シフトされる書き込
み走査信号を供給するアドレス線駆動回路と、前記各デ
ータ線に表示データに基づく階調電圧と所定の電位を有
するバイアス電圧とを所定の順序で供給するデータ線駆
動回路と、前記アドレス線駆動回路および前記データ線
駆動回路の動作を制御する制御回路とを具備したもので
ある。

【００３０】そして、隣接する２行の画素電極にそれぞ
れ接続された隣接する薄膜トランジスタは、一方の行の
偶数列に属する薄膜トランジスタのゲートと他方の行の
奇数列に属する薄膜トランジスタのゲートとが同一のア
ドレス線に接続され、隣接する２列の画素電極にそれぞ
れ接続された隣接する薄膜トランジスタは、双方の列の
偶数行に属する薄膜トランジスタのソースおよびドレイ
ンのいずれか一方が接続されたデータ線と奇数行に属す
る薄膜トランジスタのソースおよびドレインのいずれか
一方が接続されたデータ線とが交互に設けられ、同じ列
の隣接する奇数行および偶数行に属する２つの画素電極
間で液晶を交流駆動し、これら画素電極を１表示ドット
として２つの画素電極間で液晶を駆動し、各アドレス線
に対し、表示データの持つ水平走査期間に概略等しい選
択期間を有し、アドレス線駆動回路で水平走査期間の１
／２毎に次のアドレス線に順次シフトされる書き込み走
査信号を供給し、データ線駆動回路で各データ線に表示
データに基づく階調電圧と所定の電位を有するバイアス
電圧とを所定の順序で供給し、制御回路でアドレス線駆
動回路およびデータ線駆動回路の動作を制御するので、
画素電位シフトが画素電極間で相殺され、液晶への直流
電圧印加がなくなり、フリッカや焼付きを防止する。

【００３１】また、データ線に供給されるバイアス電圧
の値を調整する電圧調整手段を具備したものである。

【００３２】

【発明の実施の形態】以下、本発明の液晶表示システム
の一実施の形態を図面を参照して説明する。

【００３３】図２に示すように、21は第１の透光性基板
としてのマトリクスアレイ基板で、このマトリクスアレ
イ基板21には第２の透光性基板としての対向電極基板22
が対向して配設され、これらマトリクスアレイ基板21お
よび対向電極基板22間には液晶層23が封止注入されて挟
持されている。

【００３４】そして、マトリクスアレイ基板21は、透明
なたとえばガラス基板24上に、モリブデン・タンタル
（ＭｏＴａ）合金などの金属を用いて薄膜トランジスタ
Ｔのゲート電極25が形成され、このゲート電極25上には
酸化シリコンなどを用いたゲート絶縁膜26が積層形成さ
れている。このゲート電極25の上方のゲート絶縁膜26上
には、アモルファスシリコンなどの半導体層27および窒
化シリコンなどのチャネル保護膜28が積層形成されてい
る。また、半導体層27上にはｎ＋アモルファスシリコン
膜29を介してアルミニウムなどを用いたソース電極30お
よびドレイン電極31がそれぞれ形成され、これらソース
電極30およびドレイン電極31の表面に保護膜32が積層形
成され、薄膜トランジスタＴが構成される。

【００３５】また、ゲート絶縁膜26上には、たとえばＩ
ＴＯ（Indium Tin Oxide）の透明導電膜を用いた画素電
極Ｐが、薄膜トランジスタＴのソース電極30と電気的に
接続された状態で形成される。なお、ドレイン電極31は
図１に示すデータ線Ｘと、ゲート電極25はアドレス線Ｙ
とそれぞれ一体に形成されている。

【００３６】一方、対向電極基板22では、たとえばガラ
ス基板34上に、カラーフィルタ35を介して対向電極Ｃが
形成されている。ここで、カラーフィルタ35は、マトリ
クスアレイ基板21側に設けた画素電極Ｐに対応する面積
を有し、この画素電極Ｐに対向して配置される。また、
このカラーフィルタ35と他のカラーフィルタとの間には
ブラックマトリクス36が形成されている。これに対し、
対向電極Ｃは、２つの画素電極による１表示ドット毎に
設けられており、複数個がマトリクス状に配置されてい
る。

【００３７】これら、マトリクスアレイ基板21および対
向電極基板22の内面には、それぞれ液晶配向膜37が形成
されており、マトリクスアレイ基板21および対向電極基
板22は数μｍの間隙を保って周辺部で封着され、この内
部の間隙に液晶層23が封入されて液晶表示装置が構成さ
れる。なお、ツイストネマチック（ＴＮ）型液晶表示装
置の場合は、マトリクスアレイ基板21および対向電極基
板22の外面に図示しない偏光板がそれぞれ設けられる。

【００３８】また、等価回路的には図１に示すように、
マトリクスアレイ基板21は、複数（2n）の行および複数
の列（ｍ）を有する２ｎ行ｍ列のマトリクス状に配列さ
れた複数の画素電極Ｐ（１，１）〜Ｐ（ｍ，2n）を有す
る。なお、ｎおよびｍは正の整数である。

【００３９】そして、これら複数の画素電極Ｐ（１，
１）〜Ｐ（ｍ，2n）に対しては、行方向に沿って複数の
アドレス線Ｙ1 ，Ｙ2 ，・・，Ｙ2n+1がそれぞれ設けら
れるとともに、列方向に沿って複数のデータ線Ｘ1 ，Ｘ
2 ，・・，Ｘm+1 がそれぞれ設けられている。

【００４０】さらに、これら複数の画素電極Ｐ（１，
１）〜Ｐ（ｍ，2n）毎に薄膜トランジスタＴ（１，１）
〜Ｔ（ｍ，2n）が設けられており、ゲートはアドレス線
Ｙ1 ，Ｙ2 ，・・，Ｙ2n+1の対応するものに接続され、
ソース電極30およびドレイン電極31間は対応する画素電
極Ｐ（１，１）〜Ｐ（ｍ，2n）とデータ線Ｘ1 ，Ｘ2 ，
・・，Ｘm+1 との間に接続されている。

【００４１】ここで、複数のアドレス線Ｙ1 ，Ｙ2 ，・
・，Ｙ2n+1については、隣接する２行の画素電極Ｐ
（１，１）〜Ｐ（ｍ，2n）に接続された薄膜トランジス
タＴ（１，１）〜Ｔ（ｍ，2n）のゲート電極25のうち、
一方の行の偶数列に属するものと他方の行の奇数列に属
するものとが同一のアドレス線Ｙ1 ，Ｙ2 ，・・，Ｙ2n
+1に接続されるように構成する。

【００４２】たとえばアドレス線Ｙ2 についてみると、
隣接する２行の画素電極Ｐ（１，１）〜Ｐ（ｍ，１）お
よび画素電極Ｐ（１，２) 〜Ｐ（ｍ，２）に接続された
薄膜トランジスタＴ（１，１）〜Ｔ（ｍ，１）および薄
膜トランジスタＴ（１，２）〜Ｔ（ｍ，２）のうち、一
方の行の偶数列に属する薄膜トランジスタＴ（２，
１），・・，Ｔ（ｍ，１）のゲート電極25および他方の
行の奇数列に属する薄膜トランジスタＴ（１，２），Ｔ
（３，２），・・，Ｔ（m-1 ，２）のゲート電極25が、
同一のアドレス線Ｙ2 に接続されている。

【００４３】ただし、最外側のアドレス線Ｙ1 およびア
ドレス線Ｙ2n+1については、隣接する行が１行のみであ
るため、アドレス線Ｙ1 については第１行の画素電極Ｐ
（１，１）〜Ｐ（ｍ，１）に接続された薄膜トランジス
タＴ（１，１）〜Ｔ（ｍ，１）のうち、奇数列に属する
薄膜トランジスタＴ（１，１），Ｔ（３，１），・・，
Ｔ（m-1 ，１）のゲート電極25が接続される。同様に、
アドレス線Ｙ2n+1については最終行の画素電極Ｐ（１，
2n）〜Ｐ（ｍ，2n）に接続された薄膜トランジスタＴ
（１，2n）〜Ｔ（ｍ，2n）のうち、偶数列に属する薄膜
トランジスタＴ（２，１），・・，Ｔ（ｍ，2n）のゲー
ト電極25が接続される。

【００４４】また、複数のデータ線Ｘ1 ，Ｘ2 ，・・Ｘ
m+1 については、隣接する２列の画素電極（１，１）〜
Ｐ（ｍ，2n）に接続された薄膜トランジスタＴ（１，
１）〜Ｔ（ｍ，2n）のソース電極30およびドレイン電極
31間のうち、双方の列の偶数行に属するもの同士が接続
されたデータ線Ｘ1 ，Ｘ2 ，・・，Ｘm+1 と奇数行に属
するもの同士が接続されたデータ線Ｘ1 ，Ｘ2 ，・・，
Ｘm+1 とが交互に設けられている。

【００４５】たとえばデータ線Ｘ2 についてみると、隣
接する２列の画素電極Ｐ（１，１）〜Ｐ（１，2n）およ
び画素電極Ｐ（２，１）〜Ｐ（２，2n）に接続された薄
膜トランジスタＴ（１，１）〜Ｔ（１，2n）および薄膜
トランジスタＴ（２，１）〜Ｔ（２，2n）のうち、双方
の列の偶数行に属する薄膜トランジスタＴ（１，２），
Ｔ（１，４），・・，Ｔ（１，2n）および薄膜トランジ
スタＴ（２，２），Ｔ（２，４），・・，Ｔ（２，2n）
が、それぞれソース電極30およびドレイン電極31間を介
して接続されている。また、データ線Ｘ3 についてみる
と、隣接する２列の画素電極Ｐ（２，１）〜Ｐ（２，2
n）および画素電極Ｐ（３，１）〜Ｐ（３，2n）に接続
された薄膜トランジスタＴ（２，１）〜Ｔ（２，2n）お
よび画素電極Ｔ（３，１）〜Ｔ（３，2n）のうち、双方
の列の奇数行に属する薄膜トランジスタＴ（２，１），
Ｔ（２，３），・・，Ｔ（２，2n-1）および薄膜トラン
ジスタＴ（３，１），Ｔ（３，３），・・，Ｔ（３，2n
-1）が、それぞれソース電極30およびドレイン電極31間
を介して接続されている。すなわち、偶数行に属するも
の同士が接続されたデータ線Ｘ2 と奇数行に属するもの
同士が接続されたデータ線Ｘ3 とが交互に設けられてい
る。これらの関係は他のデータ線Ｘ3 ，Ｘ4 ，・・，Ｘ
m についても同じである。

【００４６】ただし、最外側のデータ線Ｘ1 およびデー
タ線Ｘm+1 については、隣接する列が１行のみであるた
め、データ線Ｘ1 については第１列の画素電極Ｐ（１，
１）〜Ｐ（１，2n）に接続された薄膜トランジスタＴ
（１，１）〜Ｔ（１，2n）のうち、奇数行に属する薄膜
トランジスタＴ（１，１），Ｔ（１，３），・・，Ｔ
（１，2n-1）が、それぞれソース電極30およびドレイン
電極31間を介して接続される。同様に、データ線Ｘm+1
については、最終列の画素電極Ｐ（ｍ，１）〜Ｐ（ｍ，
2n）に接続された薄膜トランジスタＴ（ｍ，１）〜Ｔ
（ｍ，2n）のうち、奇数列に属する薄膜トランジスタＴ
（ｍ，１），Ｔ（ｍ，３），・・，Ｔ（ｍ，2n-1）が、
それぞれソース電極30およびドレイン電極31間を介して
接続される。

【００４７】このように構成した結果、同じ列の隣接す
る奇数行と偶数行に属する２つの画素電極（１，１）〜
Ｐ（ｍ，2n）間、たとえば画素電極Ｐ（１，１）と画素
電極Ｐ（１，２）との間、画素電極Ｐ（ｍ，2n-1）と画
素電極Ｐ（１，2n）との間、あるいは、画素電極Ｐ
（ｍ，１）と画素電極Ｐ（ｍ，２）との間、画素電極Ｐ
（ｍ，2n-1）と画素電極Ｐ（ｍ，2n）との間などで、そ
れぞれ液晶層23を交流駆動して１表示ドットとしてい
る。このため、信号蓄積容量は不要となり、マトリクス
アレイ基板21の構造が簡単になる。

【００４８】なお、図１において、１表示ドットを構成
する２つの画素電極Ｐ（１，１）〜Ｐ（ｍ，2n）を囲む
破線は、対向電極基板22上に設けられた対向電極Ｃ
（１，１）〜Ｃ（ｍ，ｎ）の形状および配置を示してお
り、１表示ドットに対応して対向電極Ｃ（１，１）〜Ｃ
（ｍ，ｎ）がマトリクス状に設けられている。

【００４９】図３は、図１および図２で説明した液晶表
示装置の１表示ドットを構成する各画素電極Ｐ（１，
１）〜Ｐ（ｍ，2n）と対向電極Ｃ（１，１）〜Ｃ（ｍ，
ｎ）との関係、および、各画素電極Ｐ（１，１）〜Ｐ
（ｍ，2n）に書き込まれる液晶駆動信号を示し、（ａ）
は奇数フレーム期間、（ｂ）は偶数フレーム期間での書
込み電圧の状態を示している。

【００５０】図３に示すように、１表示ドットを構成す
る同じ列の隣接する奇数行と偶数行に属する２つの画素
電極（１，１）〜Ｐ（ｍ，2n）、たとえば図３（ａ）の
画素電極Ｐ（１，１）およびＰ（１，２）の一方、この
場合、画素電極Ｐ（１，１）には、図１で示した対応す
るデータ線Ｘ1 から表示データに基づく階調電圧Ｖsが
書き込まれ、他方、この場合、画素電極Ｐ（１，２）に
は、対応するデータ線Ｘ2 からバイアス電圧Ｖb が書き
込まれる。なお、バイアス電圧Ｖb は表示データとは関
係なく、たとえば階調電圧Ｖs より低い電位を有するも
のとする。この書き込み状態は、図示のように、行、列
いずれの方向の画素電極Ｐ（１，１）〜Ｐ（ｍ，2n）に
ついても同じであり、階調電圧Ｖs とバイアス電圧Ｖb
とが交互に書き込まれるように構成されている。

【００５１】すなわち、各列毎の画素電極Ｐ（１，１）
〜Ｐ（ｍ，2n）、たとえば画素電極Ｐ（１，１），Ｐ
（１，２），・・，Ｐ（１，2n）に対しては、列の両側
の各１本のデータ線Ｘ1 ，Ｘ2 のうち、各行毎に交互に
接続されたものから供給される液晶駆動信号である階調
電圧Ｖs とバイアス電圧Ｖb とが書込まれることにな
る。

【００５２】これら画素電極に書き込まれる階調電圧Ｖ
s およびバイアス電圧Ｖb は、フレーム期間毎に階調電
圧Ｖs からバイアス電圧Ｖb へ、あるいは、バイアス電
圧Ｖb から階調電圧Ｖs への入れ替えられる。たとえば
１表示ドットを構成する画素電極Ｐ（１，１）および画
素電極Ｐ（１，２）は、図３（ａ）の奇数フレーム期間
では、画素電極Ｐ（１，１）が階調電圧Ｖs 、画素電極
Ｐ（１，２）がバイアス電圧Ｖb であったが、図３
（ｂ）の偶数フレーム期間では、Ｐ（１，１）がバイア
ス電圧Ｖb 、Ｐ（１，２）が階調電圧Ｖs となる。ま
た、画素電極Ｐ（２，１）および画素電極Ｐ（２，２）
は、図３（ａ）の奇数フレーム期間では、画素電極Ｐ
（２，１）がバイアス電圧Ｖb 、画素電極Ｐ（２，２）
が階調電圧Ｖs であったが、図３（ｂ）の偶数フレーム
期間では、画素電極Ｐ（２，１）が階調電圧Ｖs 、画素
電極Ｐ（２，２）がバイアス電圧Ｖb となる。このこと
は、他の１表示ドットを構成するたの画素電極の組み合
わせでも同様である。

【００５３】すなわち、１表示ドットを構成する２つの
画素電極Ｐ（１，１）〜Ｐ（ｍ，2n）に対し、一方に表
示データに基づく階調電圧Ｖs を、他方に所定のバイア
ス電圧Ｖb をそれぞれ同時に書き込み、これら階調電圧
Ｖs およびバイアス電圧Ｖbを、フレーム期間毎に交互
に入れ替えている。

【００５４】また、図３に示すように、画素電極Ｐ
（１，１）〜画素電極Ｐ（ｍ，2n）への階調電圧ＶS お
よびバイアス電圧Ｖb の書き込みパターンは、行および
列のいずれの方向に対しても交互となるように設定され
ている。

【００５５】図４は、図３で示したｉ番目（ｉ＝１〜
ｍ）の列の、各表示ドットを構成する画素電極Ｐと対向
電極Ｃとの関係、および、これら各画素電極Ｐおよび対
向電極Ｃ間の電界の様子を模式的に示しており、図４に
示すように、マトリクスアレイ基板21に設けられた画素
電極Ｐ（ｉ，2j-1）および画素電極Ｐ（ｉ，2j）と、対
向電極基板22に設けられた対向電極Ｃ（ｉ，ｊ）とで１
表示ドットを構成し、画素電極Ｐ（ｉ，2j+1）および画
素電極Ｐ（ｉ，2j+2）と対向電極Ｃ（ｉ，j+1 ）とで１
表示ドットを構成している。このうち、たとえば対向電
極Ｃ（ｉ，ｊ）は、１表示ドットを構成する２つの画素
電極Ｐ（ｉ，2j-1）とＰ（ｉ，2j）との間で電界を中継
する。そして、これら画素電極Ｐ（ｉ，2j-1）、画素電
極Ｐ（ｉ，2j）上の液晶層23を、これら画素電極Ｐ
（ｉ，2j-1），Ｐ（ｉ，2j）間に電気的に直列接続す
る。このように直列接続された液晶層23には、一端から
階調電圧Ｖs が、他端からバイアス電圧Ｖb がそれぞれ
供給されて駆動される。この階調電圧Ｖs とバイアス電
圧Ｖb との供給端は前述のようにフレーム期間毎に入れ
替えられ、交流駆動が達成される。

【００５６】このとき、各画素電極Ｐ（ｉ，2j-1），Ｐ
（ｉ，2j）で生じる電位シフトは、１表示ドットを構成
する２つの画素電極Ｐ（ｉ，2j-1），Ｐ（ｉ，2j）間で
相殺され、液晶層23に直流電圧が印加されることはな
い。すなわち、あるフレーム期間において１表示ドット
を構成する一方の画素電極Ｐ（ｉ，2j-1）で電位シフト
ΔＶ1 が生じ、他方の画素電極Ｐ（ｉ，2j）で電位シフ
トΔＶ2 が生じても、次のフレーム期間では、一方の画
素電極Ｐ（ｉ，2j-1）で電位シフトΔＶ2 が生じ、他方
の画素電極Ｐ（ｉ，2j）で電位シフトΔＶ1 が生じるこ
とになるので、これら異なる値の電位シフトはそれぞれ
相殺される。

【００５７】したがって、液晶に印加される直流電圧を
ある基準値以下に収めるために必要であった信号蓄積容
量を設ける必要はない。このため、マトリクスアレイ基
板21の構造が簡単になるばかりではなく、画素開口率を
高めることができる。

【００５８】図５は上述のように構成した液晶表示装置
の駆動方法を説明し、図５において、ＶＹ1 ，ＶＹ2 ，
・・・，ＶＹ2n，ＶＹ2n+1は書き込み走査信号で、図１
で示した各アドレス線Ｙ1 ，Ｙ2 ，・・・，Ｙ2n，Ｙ2n
+1に順次供給される。この書き込み走査信号ＶＹ1 ，Ｖ
Ｙ2 ，・・・，ＶＹ2n，ＶＹ2n+1は、対応するアドレス
線Ｙ1 ，Ｙ2 ，・・・，Ｙ2n，Ｙ2n+1に接続された全て
の画素電極Ｐ（１，１）〜Ｐ（ｍ，2n）に走査信号を書
き込むための書き込み期間Ｔh の２倍の長さの選択期間
２Ｔh を有し、各アドレス線Ｙ1 ，Ｙ2 ，・・・，Ｙ2
n，Ｙ2n+1に対するシフトは書き込み時間Ｔh 毎に行な
われる。このため、隣接信号との選択期間に、書き込み
期間Ｔh の重なりを有している。すなわち、同時２ライ
ン選択・順次１ラインシフト形式の書き込み走査信号で
ある。なお、ＶgHは走査選択電位であり、ＶgLは走査非
選択電位である。

【００５９】また、Ｔv(o)およびＴv(e)はともに垂直走
査期間のフレーム期間を表しており、(o) は奇数フレー
ムを、(e) は偶数フレームを意味し、ＴBLK は垂直ブラ
ンキング期間を表している。

【００６０】さらに、ＶＸ1 ，ＶＸ2 ，・・，ＶＸm ，
ＶＸm+1 は液晶駆動信号で、これら液晶駆動信号ＶＸ1
，ＶＸ2 ，・・ＶＸm ，ＶＸm+1 は、表示データに基
づいて多数の電位をとる階調電圧Ｖs とバイアス電圧Ｖ
b とを有し、図１で示した各データ線Ｘ1 ，Ｘ2 ，・
・，Ｘm ，Ｘm+1 の対応するものに並列的に供給され
る。なお、ＶR は基準電位で、たとえば階調電圧Ｖs の
最小電位とし、階調電圧Ｖsの（ ）内の数字は、１表
示ドット単位のｎ行ｍ列の表示データを想定するときの
個々の表示データの座標（ｍ，ｎ）で、表示データマッ
プを構成する。

【００６１】そして、液晶駆動信号ＶＸ1 ，ＶＸ2 ，・
・，ＶＸm ，ＶＸm+1 は、それぞれ書き込み走査信号Ｖ
Ｙ1 ，ＶＹ2 ，・・・，ＶＹ2n，ＶＹ2n+1に同期して、
表示データに基づく階調電圧Ｖs と所定電位のバイアス
電圧Ｖb とが、書込み期間Ｔh 毎に交互に供給される。

【００６２】また、表示データマップ上の隣接する２列
の表示データは、フレーム期間Ｔv毎に交互に入れ替え
られるが、階調電圧Ｖs はこの入れ替えられた列の表示
データに基づくものである。言い換えると、図１で示し
た各データ線Ｘ1 〜Ｘm+1 に供給され、たとえばデータ
線Ｘ2 の両側の各１列の画素電極Ｐ（１，２），Ｐ
（１，４），・・，Ｐ（１，2n）および画素電極Ｐ
（２，２），Ｐ（２，４），・・，Ｐ（２，2n）に書き
込まれる階調電圧Ｖs は、フレーム期間Ｔv(o)およびフ
レーム期間Ｔv(e)毎に、隣接するデータ線Ｘ1 ，Ｘ3 と
列毎に交互にシフトされ、供給されている。すなわち、
図５で示すように、奇数フレーム期間Ｔv(o)にデータ線
Ｘ2 に供給される液晶駆動信号ＶＸ2 の階調電圧Ｖs
は、偶数フレーム期間Ｔv(e)ではデータ線Ｘ3 の液晶駆
動信号ＶＸ3 としてシフトされ、データ線Ｘ2 に供給さ
れる液晶駆動信号ＶＸ2 の階調電圧Ｖs としては、奇数
フレーム期間Ｔv(o)にデータ線Ｘ1 に供給されていた液
晶駆動信号ＶＸ1 の階調電圧Ｖs が、偶数フレーム期間
Ｔv(e)ではデータ線Ｘ2 の液晶駆動信号ＶＸ2 としてシ
フトされている。

【００６３】このように、図５に示す場合には、偶数フ
レーム期間Ｔv(e)は奇数フレーム期間Ｔv(o)より１番だ
け若い番号の列の表示データに基づいて階調電圧が設定
されている。したがって、液晶駆動信号ＶＸ1 の偶数フ
レーム期間Ｔv(e)、および、液晶駆動信号ＶＸm+1 の奇
数フレーム期間Ｔv(o)には表示データが存在しないた
め、全期間バイアス電圧ＶB の電位に設定されている。

【００６４】また、各データ線Ｘ1 〜Ｘm+1 に並列的に
供給される液晶駆動信号ＶＸ1 ，ＶＸ2 ，・・，ＶＸm
，ＶＸm+1 は、各アドレス線Ｙ1 〜Ｙ2n+1に供給され
る書き込み走査信号ＶＹ1 ，ＶＹ2 ，・・，ＶＹ2n，Ｖ
Ｙ2n+1により、図１に示す画素電極Ｐ（１，１）〜Ｐ
（ｍ．2n）を介してそれぞれの画素容量へ順次書き込ま
れる。

【００６５】順を追って説明すると、奇数フレーム期間
Ｔv(o)の期間ｔ1 では、書き込み走査信号ＶＹ1 ，ＶＹ
2 が選択電位ＶgHであるので、データ線Ｘ1 ，Ｘ3 ，・
・Ｘm-1 から階調電圧Ｖs （１，１），Ｖs （３，
１），・・，Ｖs （m-1 ，１）が画素電極Ｐ（１，
１），Ｐ（３，１），・・，Ｐ（m-1 ，１）にそれぞれ
供給される。また、データ線Ｘ2 ，Ｘ4 ，・・，Ｘm か
らバイアス電圧Ｖb が画素電極Ｐ（１，２），Ｐ（３，
２），・・，Ｐ（m-1 ，２）にそれぞれ供給される。す
なわち、１表示ドットを構成する２つのたとえば画素電
極Ｐ（１，１），Ｐ（１，２）上の、対向電極Ｃ（１，
１）を介して直列接続された液晶層23には、一端から階
調電圧Ｖs が、他端からバイアス電圧Ｖb が同時に供給
され、充電、すなわち書き込みされる。

【００６６】続いて、期間ｔ2 では、書込み走査信号Ｖ
Ｙ2 ，ＶＹ3 が選択電位ＶgHであるので、データ線Ｘ2
，Ｘ4 ，・・，Ｘm から階調電圧Ｖs （２，１），Ｖs
（４，１），・・，Ｖs （ｍ，１）が画素電極Ｐ
（２，２），Ｐ（４，２），・・，Ｐ（ｍ，２）にそれ
ぞれ供給される。また、データ線Ｘ3 ，Ｘ5 ，・・，Ｘ
m+1からバイアス電圧Ｖb が画素電極Ｐ（２，１），Ｐ
（４，１），・・，Ｐ（ｍ，１）にそれぞれ供給され、
書き込みされる。

【００６７】以後、同様にして書き込みが進められ、最
後の期間ｔ2nでは、データ線Ｘ2 ，Ｘ4 ，・・，Ｘm か
ら階調電圧Ｖs （２，ｎ），Ｖs （４，ｎ），・・，Ｖ
s （ｍ，ｎ）が、画素電極Ｐ（２，2n），Ｐ（４，2
n），・・，Ｐ（ｍ，2n）にそれぞれ供給される。ま
た、データ線Ｘ3 ，Ｘ5 ，・・，Ｘm+1 からバイアス電
圧Ｖb が画素電極Ｐ（２，2n-1），Ｐ（４，2n-1），・
・，Ｐ（ｍ，2n-1）にそれぞれ供給されて、この奇数フ
レーム期間Ｔv(o)での書き込みが終了する。

【００６８】次に、所定の垂直ブランキング期間ＴBLK
を経た後、偶数フレーム期間Ｔv(e)での書き込みに移
る。先に説明した奇数フレーム期間Ｔv(o)の場合と同様
に、期間ｔ1 から期間ｔ2n間で順次書き込みされるが、
液晶層23に対する交流駆動を達成するため、各データ線
Ｘ1 〜Ｘm+1 に並列的に供給される液晶駆動信号は、隣
接するデータ線Ｘ1 〜Ｘm+1 と入れ替えられており、同
一画素電極Ｐ（１，１）〜Ｐ（ｍ，2n）に対しては、階
調電圧Ｖs とバイアス電圧Ｖb とが、偶数フレーム期間
Ｔv(e)および奇数フレーム期間Ｔv(o)毎に交互に供給さ
れる。

【００６９】すなわち、偶数フレーム期間Ｔv(e)の期間
ｔ1 では、データ線Ｘ1 ，Ｘ3 ，・・Ｘm-1 からバイア
ス電圧Ｖb が画素電極Ｐ（１，１），Ｐ（３，１），・
・，Ｐ（m-1 ，１）にそれぞれ供給される。また、デー
タ線Ｘ2 ，Ｘ4 ，・・Ｘm から階調電圧Ｖs （１，
１），Ｖｓ（３，１），・・，Ｖs （m-1 ，１）が画素
電極Ｐ（１，２），Ｐ（３，２），・・，Ｐ（m-1 ，
２）にそれぞれ供給される。この結果、奇数フレーム期
間Ｔv(o)では階調電圧Ｖs が供給されたたとえば画素電
極Ｐ（１，１）にはバイアス電圧Ｖb が供給され、奇数
フレーム期間Ｔv(o)ではバイアス電圧Ｖb が供給された
たとえば画素電極Ｐ（１，２）には階調電圧Ｖs が供給
される。以後、同様にして期間ｔ2 ないし期間ｔ2nで書
き込まれる。

【００７０】このようにして、図３で示した電圧パター
ンの書き込みされ、液晶層23に対する交流駆動が達成さ
れ、画素電位シフトの問題からも解放される。

【００７１】なお、バイアス電圧Ｖb の電位は、たとえ
ば対向電極Ｃ（１，１）〜Ｃ（ｍ，ｎ）によって直列接
続される２つの画素電極Ｐ（１，１）〜Ｐ（ｍ，2n）上
の液晶層23の閾値電圧付近に設定するのがよい。

【００７２】ここで、上述のような駆動方法では、各デ
ータ線Ｘ1 〜Ｘm+1 に供給される液晶駆動信号ＶＸ1 〜
ＶＸm+1 の波形から明らかなように、表示データに基づ
く階調電圧Ｖs （１，１）〜Ｖs （ｍ，ｎ）の極性反転
が不要である。

【００７３】なお、対向電極Ｃ（１，１）〜Ｃ（ｍ，
ｎ）は、それぞれ１表示ドットを構成する２つの画素電
極Ｐ（１，１）〜Ｐ（ｍ，2n）上の液晶層23を、電気的
に直列接続するものであり、駆動電圧は供給しない。

【００７４】また、データ線Ｘ1 〜Ｘm+1 の駆動回路
は、図６に示すように、データ線Ｘ1〜Ｘm+1 に対応し
た多数の出力のうち、隣接する２つの出力について示し
ている。

【００７５】そして、41は直並列変換回路で、この直並
列変換回路41は、水平スタート信号ＳＹＨ、ドットクロ
ックＣＰＨおよび直列状態の表示データを入力し、この
表示データを並列状態に変換する。また、42はストレー
ジ・レジスタで、このストレージ・レジスタ42は並列状
態に変換された表示データを蓄え、このストレージ・レ
ジスタ42から出力されるデジタル表示データをＤ／Ａ変
換回路43でアナログ電圧による階調電圧に変換する。な
お、図６は、液晶表示装置のｋ番目とｋ＋１番目の列を
駆動する部分を示している。

【００７６】また、44，45はそれぞれスイッチ回路で、
これらスイッチ回路44，45は、スイッチ素子44₁ ，44₂
およびスイッチ素子45₁ ，45₂ とインバータ44₃ および
インバータ45₃ を有しており、スイッチ制御信号Ｐc1ま
たはＰc2によってオン・オフ制御され、Ｄ／Ａ変換回路
43から出力される階調電圧Ｖs の一部をバイアス電圧Ｖ
b に置換させ、対応する出力端子ＯＴk またはＯＴk+1
から対応するデータ線に出力し、これらスイッチ回路4
4，45はバイアス置換回路として機能する。

【００７７】さらに、46は表示データ遅延回路で、この
表示データ遅延回路46は図示しない表示信号源からの表
示データＤＤおよびドットクロックＣＰＨを入力し、表
示データＤＤを１表示ドット分遅延させ、47は表示デー
タ切換回路で、この表示データ切換回路47は表示データ
遅延回路46によって１表示ドット分遅延された表示デー
タと遅延されていない表示データとを入力し、表示デー
タ切換え信号ＦＰに従って、表示データのいずれかを交
互に選択し、直並列変換回路41に出力する。

【００７８】図７（ａ）は、図６に示す回路の動作を示
し、ＶＰは垂直同期信号で、この垂直同期信号ＶＰはフ
レーム期間Ｔv(o)、Ｔv(e)を規定し、ＨＰは水平同期信
号で、この水平同期信号ＨＰは水平走査期間Ｔhpを規定
する。また、ＤＤ/Vは表示データで、一般には色および
階調ビット並列のデータであるが、１つの波形で代表さ
せて垂直走査期間にわたる行単位のデータ（Ｌ−１）〜
（Ｌ−ｎ）の形で表している。すなわち、水平走査期間
Ｔhpはこの表示データＤＤ/Vの水平走査の期間である。

【００７９】また、ＣＰＶはアドレス信号シフトクロッ
クで、このアドレス信号シフトクロックＣＶＰは水平走
査期間Ｔhpの半分の周期に設定されており、アドレス信
号ＶＹ1 ，ＶＹ2 ，・・，ＶＹ2n+1のシフトに用いられ
る。すなわち、アドレス信号ＶＹ1 ，ＶＹ2 ，・・，Ｖ
Ｙ2n+1は、表示データＤＤ/Vの持つ水平走査期間Ｔhpに
概略等しい高電位側の選択期間を有し、アドレス信号シ
フトクロックＣＰＶによって順次水平走査期間Ｔph／２
ずつシフトされ、図５における書き込み走査信号と同様
である。なお、これらはデータ線駆動回路の動作タイミ
ングの参照信号であり、データ線駆動回路における信号
波形ではない。

【００８０】また、表示データ切換え信号ＦＰは、図６
で示した表示データ切換回路47に入力され、フレーム期
間Ｔvp毎に反転して、直並列変換回路41に入力される表
示データを切り換える。ＬＰはタイミング信号で、この
タイミング信号ＬＰはアドレス信号シフトクロックＣＰ
Ｖなどから生成され、水平走査期間Ｔph／２毎に論理反
転する。さらに、スイッチ制御信号Ｐc1，Ｐc2は、図６
で示したようにスイッチ回路44またはスイッチ回路45を
制御するもので、タイミング信号ＬＰや表示データ切換
え信号ＦＰなどから生成される。

【００８１】さらに、図７（ｂ）は、図７（ａ）の横軸
（時間軸）を水平走査期間Ｔhpに拡大した信号を示して
おり、図７（ｂ）において、ＨＰは水平同期信号と同様
で、ＤＤ/Hは表示信号ＤＤ/Vをドット単位に細分化して
示した表示データである。すなわち、図７（ａ）におけ
る表示データＤＤ/Vは垂直走査期間Ｔvpにわたる行単位
のデータ（Ｌ−１）〜（Ｌ−ｎ）として示したが、図７
（ｂ）における表示データＤＤ/Hは、任意の行ｊにおけ
る水平走査期間Ｔhpにわたるドット単位のデータ（１，
ｊ）〜（ｍ，ｊ）として示している。また、ＣＰＨは表
示データのドットクロックである。

【００８２】これら表示データＤＤ/Hおよびドットクロ
ックＣＰＨは、前述のように図６の表示データ遅延回路
46に入力され、ここで１ドット分遅延される。すなわ
ち、表示データ遅延回路46の出力としては、図７（ｂ）
で示す、１ドット分遅延された表示データＤＤ/H(DL)が
得られる。

【００８３】この遅延された表示データＤＤ/H(DL)は、
遅延されない表示データＤＤ/Hおよびフレーム期間Ｔvp
毎に論理反転する切換え制御信号ＦＰとともに図６の表
示データ切換回路47に入力される。したがって、この表
示データ切換回路47からは、フレーム期間Ｔvp毎に切り
換えられる表示データＤＤ/H，ＤＤ/H(DL)が交互に出力
される。

【００８４】この表示データＤＤ/Hまたは表示データＤ
Ｄ/H(DL)はドットクロックＣＰＨおよび水平スタート信
号ＳＴＨとともに直並列変換回路41に供給され、並列デ
ータに変換された後、ストレージ・レジスタ42に蓄えら
れる。このストレージ・レジスタ42に蓄えられた表示デ
ータは、行毎に各表示ドットに対応した表示データとし
て読み出され、Ｄ／Ａ変換回路43に供給される。

【００８５】このＤ／Ａ変換回路43は、液晶表示装置の
ｋ番目とｋ＋１番目の列に対応する部分を示しており、
出力としてデジタル表示データからアナログ電圧に変換
された階調信号ＤＯk および階調信号ＤＯk+1 が得られ
る。これら階調信号ＤＯk および階調信号ＤＯk+1 の階
調電圧Ｖs は一定ではなく、表示データに応じて多数の
電位をとる。

【００８６】なお、基準電圧ＶR は、たとえば階調電圧
Ｖs の最小電位に設定する。また（）内の数字はｎ行ｍ
列の表示データを想定する際の個々の表示データの座標
（ｍ，ｎ）である。たとえば階調信号ＤＯK の場合、奇
数フレーム期間Ｔvp(o) では、ｋ列の表示データ（ｋ，
１）〜（ｋ，ｎ）に基づく電圧であり、偶数フレーム期
間Ｔvp(e) では（ｋ−１）列の表示データ（ｋ−１，
１）〜（ｋ−１，ｎ）に基づく電圧である。

【００８７】このように、偶数フレーム期間Ｔvp(e) で
は、奇数フレーム期間Ｔvp(o) より１番だけ若い番号の
列の表示データに基づく階調信号が、Ｄ／Ａ変換回路43
の各出力として得られ、表示データ遅延回路46および表
示データ切換回路47の働きによる。

【００８８】このようにして得られた階調信号ＤＯk お
よび階調信号ＤＯk+1 は、それぞれ対応するスイッチ回
路44，45に供給され、これら階調信号ＤＯk ，ＤＯk+1
の一部がバイアス電圧Ｖb によって周期的に置換され
る。

【００８９】すなわち、スイッチ回路44にはスイッチ制
御信号Ｐc1が供給されており、この信号Ｐc1の高電位期
間ではスイッチ素子44₁ が導通し、スイッチ素子44₂ が
非導通となり、出力端子ＯＴk にはＤ／Ａ変換回路43の
階調電圧Ｖs である出力信号ＤＯk が出力される。一
方、スイッチ制御信号Ｐc1の低電位期間ではスイッチ素
子44₁ が非導通となり、スイッチ素子44₂ が導通するた
め、出力端子ＯＴk には、各スイッチ回路44，45に共通
に入力されているバイアス電圧Ｖb が出力される。この
結果、出力端子ＯＴk には図７（ａ）で示す液晶駆動信
号ＶＸk が得られる。

【００９０】また、スイッチ回路45にはスイッチ制御信
号Ｐc2が供給されており、スイッチ回路44におけるスイ
ッチ制御信号Ｐc1と同様の働きにより、スイッチ素子45
₁ およびスイッチ素子44₂ の導通、非導通が制御され、
出力端子ＯＴk+1 には図７（ａ）で示す液晶駆動信号Ｖ
Ｘk+1 が得られる。

【００９１】上記説明のように、スイッチ制御信号Ｐc1
は奇数番のデータ線に接続される出力回路のスイッチを
制御する信号であり、スイッチ制御信号Ｐc2は偶数番の
データ線に接続される出力回路のスイッチを制御する信
号である。

【００９２】このようにして、表示データに基づく階調
信号ＤＯk ，ＤＯk+1 の一部が所定のバイアス電圧Ｖb
で周期的に置換された形のデータ線駆動信号を得ること
ができる。

【００９３】また、この駆動回路では、表示データに基
づくアナログの階調電圧Ｖs を極性反転しないため、回
路構成が簡単になる。

【００９４】なお、図６で示したＤ／Ａ変換回路43につ
いては、種々の方式のものが適用できる。

【００９５】図８はアクティブマトリクス形液晶表示装
置を用いた液晶表示システムを示し、アクティブマトリ
クス形の液晶表示装置51で、図１ないし図４に示したよ
うに、マトリクスアレイ基板21と、対向電極基板22とを
有し、これらマトリクスアレイ基板21および対向電極基
板22の間に液晶を挟持して液晶層23を形成したものであ
る。

【００９６】また、52はアドレス線駆動回路で、このア
ドレス線駆動回路52はマトリクスアレイ基板21に配列さ
れた各アドレス線Ｙ1 〜Ｙ2n+1に対し、書き込み走査信
号ＶＹ1 〜ＶＹ2n+1を供給する。この書き込み走査信号
ＶＹ1 〜ＶＹ2n+1は、図７で説明したように、表示デー
タＤＤ/Vの水平走査期間Ｔhpに概略等しい選択期間を有
し、水平走査期間Ｔhp／２毎に次のアドレス線Ｙ1 〜Ｙ
2n+1に順次シフトされる。

【００９７】さらに、53はデータ線駆動回路で、このデ
ータ線駆動回路53はマトリクスアレイ基板21に配列され
た各データ線Ｘ1 〜Ｘm+1 に対し、図５および図７で説
明したように、表示データに基づく階調電圧Ｖs と所定
の電位を有するバイアス電圧Ｖb とを所定の順序で供給
する。

【００９８】そして、アドレス線駆動回路52およびデー
タ線駆動回路53の動作は制御回路54で制御され、表示信
号源55で液晶表示装置51に表示する表示データを発生す
る。また、56は電圧調整手段で、この電圧調整手段56は
バイアス電圧Ｖb の入力端子57を有し、データ線Ｘ1 〜
Ｘm+1 に供給されるバイアス電圧Ｖb の値を調整する。

【００９９】なお、液晶表示装置51は、マトリクスアレ
イ基板21を有するが、このマトリクスアレイ基板21上に
は、図１で示したように複数の行および列を有するマト
リクス状に配列された複数の画素電極Ｐ（１，１）〜Ｐ
（ｍ，2n）が設けられており、行方向に沿って複数のア
ドレス線Ｙ1 〜Ｙ2n+1が、また、列方向に沿って複数の
データ線Ｘ1 〜Ｘm+1 がそれぞれ設けられている。さら
に、複数の画素電極Ｐ（１，１）〜Ｐ（ｍ，2n）毎に薄
膜トランジスタＴ（１，１）〜Ｔ（ｍ，2n）が設けら
れ、ゲート電極25は対応するアドレス線Ｙ1 〜Ｙ2n+1に
接続され、また、ソース電極30およびドレイン電極31間
は対応する画素電極Ｐ（１，１）〜Ｐ（ｍ，2n）とデー
タ線Ｘ1 〜Ｘm+1 との間に接続されている。

【０１００】また、対向電極基板22には、対向電極Ｃ
（１，１）〜Ｃ（ｍ，ｎ）が設けられており、マトリク
スアレイ基板21との間には液晶が挟持され、液晶層23が
形成されている。

【０１０１】これら複数の画素電極Ｐ（１，１）〜Ｐ
（ｍ，2n）、対応する複数の薄膜トランジスタＴ（１，
１）〜Ｔ（ｍ，2n）、複数のアドレス線Ｙ1 ，〜Ｙ2n+1
および複数のデータ線Ｘ1 〜Ｘm+1 の接続関係は図１の
通りであり、同じ列の隣接する奇数行と偶数行に属する
２つの画素電極Ｐ（１，１）〜Ｐ（ｍ，2n）間で液晶層
23の液晶を交流駆動し１表示ドットとしている。

【０１０２】さらに、図８に示す液晶表示システムで
は、表示信号源55から表示データ55₁および同期信号55
₂ が制御回路54に供給される。そして、制御回路54で
は、同期信号55₂ に基づいてアドレス線駆動回路52およ
びデータ線駆動回路53の動作を制御するタイミング信号
を発生したり、データ線駆動回路53の信号入力仕様に基
づいた表示データ55₁ が処理される。そして、アドレス
線駆動回路52にタイミング信号54₁ を供給し、データ線
駆動回路53にタイミング信号54₂ および表示データ54₃
をそれぞれ供給する。

【０１０３】また、アドレス線駆動回路52は、タイミン
グ信号54₁ に基づき、書き込み走査信号ＶＹ1 〜ＶＹ2n
+1を、マトリクスアレイ基板21に配列された対応するア
ドレス線Ｙ1 〜Ｙ2n+1に供給する。これら書き込み走査
信号ＶＹ1 〜ＶＹ2n+1は、図７を用いて前述したよう
に、表示データの有する水平走査期間Ｔhpに概略等しい
選択期間を有し、水平走査期間Ｔhp／２ずつ次のアドレ
ス線Ｙ1 〜Ｙ2n+1にシフトされる。

【０１０４】さらに、データ線駆動回路53は、タイミン
グ信号54₂ および表示データ54₃ を入力することによ
り、図６で説明した各機能により、１フレーム期間Ｔvp
おきに表示データ54₃ 、図７（ｂ）に示す表示データＤ
Ｄ/Hに対して１ドット遅延処理し、これら表示データを
直並列変換およびＤ／Ａ変換して、各表示ドットの輝度
に対応した階調電圧Ｖs を生成する。そして、この階調
電圧Ｖs と所定のバイアス電圧Ｖb とを、所定の順序で
対応するデータ線Ｘ1 〜Ｘm+1 に供給する。

【０１０５】このようにして各データ線Ｘ1 〜Ｘm+1 に
供給されたこれらの階調電圧Ｖs およびバイアス電圧Ｖ
b は、各アドレス線Ｙ1 〜Ｙ2n+1に供給される書き込み
走査信号ＶＹ1 〜ＶＹ2n+1により、図３で示したよう
に、それぞれの画素電極Ｐ（１，１）〜Ｐ（ｍ，2n）に
書き込まれて表示される。

【０１０６】この液晶表示システムでは、液晶表示装置
51の対向電極Ｃ（１，１）〜Ｃ（ｍ，ｎ）を駆動する必
要はないので、対向電極駆動回路を除去できる。

【０１０７】ここで、図８のシステム構成では、バイア
ス電圧Ｖb が、バイアス電圧の入力端子57から電圧調整
手段56を介してデータ線駆動回路53に供給される構成で
あり、このように電圧調整機能を備えておくことによ
り、最適表示状態のへの設定が容易になる。

【０１０８】

【発明の効果】本発明のアクティブマトリクス形液晶表
示装置によれば、隣接する２行の画素電極にそれぞれ接
続された隣接する薄膜トランジスタは、一方の行の偶数
列に属する薄膜トランジスタのゲートと他方の行の奇数
列に属する薄膜トランジスタのゲートとが同一のアドレ
ス線に接続され、隣接する２列の画素電極にそれぞれ接
続された隣接する薄膜トランジスタは、双方の列の偶数
行に属する薄膜トランジスタのソースおよびドレインの
いずれか一方が接続されたデータ線と奇数行に属する薄
膜トランジスタのソースおよびドレインのいずれか一方
が接続されたデータ線とが交互に設けられ、同じ列の隣
接する奇数行および偶数行に属する２つの画素電極間で
液晶を交流駆動し、これら画素電極を１表示ドットとし
て２つの画素電極間で液晶を駆動するので、画素電位シ
フトが画素電極間で相殺され、液晶への直流電圧印加が
なくなり、フリッカや焼付きを防止して高品位に表示で
き、液晶駆動信号の極性反転が不要であり、駆動回路を
簡単にでき、対向電極を駆動する必要がないため、対向
電極駆動回路をなくすことができ、低消費電力化および
低価格化を図ることができる。

【０１０９】また、本発明のアクティブマトリクス形液
晶表示装置の駆動方法によれば、隣接する２行の画素電
極にそれぞれ接続された隣接する薄膜トランジスタは、
一方の行の偶数列に属する薄膜トランジスタのゲートと
他方の行の奇数列に属する薄膜トランジスタのゲートと
が同一のアドレス線に接続され、隣接する２列の画素電
極にそれぞれ接続された隣接する薄膜トランジスタは、
双方の列の偶数行に属する薄膜トランジスタのソースお
よびドレインのいずれか一方が接続されたデータ線と奇
数行に属する薄膜トランジスタのソースおよびドレイン
のいずれか一方が接続されたデータ線とが交互に設けら
れ、同じ列の隣接する奇数行および偶数行に属する２つ
の画素電極間で液晶を交流駆動し、これら画素電極を１
表示ドットとして２つの画素電極間で液晶を駆動し、一
方の画素電極に表示データに基づく階調電圧を、他方の
画素電極に所定のバイアス電圧をそれぞれ同時に書き込
み、これら階調電圧およびバイアス電圧を２つの画素電
極に対してフレーム期間毎に交互に入れ替えるので、画
素電位シフトが画素電極間で相殺され、液晶への直流電
圧印加がなくなり、フリッカや焼付きを防止して高品位
に表示でき、液晶駆動信号の極性反転が不要であり、駆
動回路を簡単にでき、対向電極を駆動する必要がないた
め、対向電極駆動回路をなくすことができ、低消費電力
化および低価格化を図ることができる。

【０１１０】さらに、本発明のアクティブマトリクス形
液晶表示装置の駆動回路によれば、隣接する２行の画素
電極にそれぞれ接続された隣接する薄膜トランジスタ
は、一方の行の偶数列に属する薄膜トランジスタのゲー
トと他方の行の奇数列に属する薄膜トランジスタのゲー
トとが同一のアドレス線に接続され、隣接する２列の画
素電極にそれぞれ接続された隣接する薄膜トランジスタ
は、双方の列の偶数行に属する薄膜トランジスタのソー
スおよびドレインのいずれか一方が接続されたデータ線
と奇数行に属する薄膜トランジスタのソースおよびドレ
インのいずれか一方が接続されたデータ線とが交互に設
けられ、同じ列の隣接する奇数行および偶数行に属する
２つの画素電極間で液晶を交流駆動し、これら画素電極
を１表示ドットとして２つの画素電極間で液晶を駆動
し、行単位分、順次直列に入力される表示データに対し
て、遅延回路で１表示ドット分に相当する遅延を与え、
表示データ切換回路で遅延回路によって遅延された表示
データと遅延されていない表示データとをフレーム期間
毎に切り換えて直並列変換回路に供給し、バイアス置換
回路で直並列変換回路によって並列状態に変換された表
示データに基づいて生成出力されるデータ線駆動用の階
調電圧の一部を所定のバイアス電圧で周期的に置換する
ので、画素電位シフトが画素電極間で相殺され、液晶へ
の直流電圧印加がなくなり、フリッカや焼付きを防止し
て高品位に表示でき、液晶駆動信号の極性反転が不要で
あり、駆動回路を簡単にでき、対向電極を駆動する必要
がないため、対向電極駆動回路をなくすことができ、低
消費電力化および低価格化を図ることができる。

【０１１１】またさらに、本発明の液晶表示システムに
よれば、隣接する２行の画素電極にそれぞれ接続された
隣接する薄膜トランジスタは、一方の行の偶数列に属す
る薄膜トランジスタのゲートと他方の行の奇数列に属す
る薄膜トランジスタのゲートとが同一のアドレス線に接
続され、隣接する２列の画素電極にそれぞれ接続された
隣接する薄膜トランジスタは、双方の列の偶数行に属す
る薄膜トランジスタのソースおよびドレインのいずれか
一方が接続されたデータ線と奇数行に属する薄膜トラン
ジスタのソースおよびドレインのいずれか一方が接続さ
れたデータ線とが交互に設けられ、同じ列の隣接する奇
数行および偶数行に属する２つの画素電極間で液晶を交
流駆動し、これら画素電極を１表示ドットとして２つの
画素電極間で液晶を駆動し、各アドレス線に対し、表示
データの持つ水平走査期間に概略等しい選択期間を有
し、アドレス線駆動回路で水平走査期間の１／２毎に次
のアドレス線に順次シフトされる書き込み走査信号を供
給し、データ線駆動回路で各データ線に表示データに基
づく階調電圧と所定の電位を有するバイアス電圧とを所
定の順序で供給し、制御回路でアドレス線駆動回路およ
びデータ線駆動回路の動作を制御するので、画素電位シ
フトが画素電極間で相殺され、液晶への直流電圧印加が
なくなり、フリッカや焼付きを防止して高品位に表示で
き、液晶駆動信号の極性反転が不要であり、駆動回路を
簡単にでき、対向電極を駆動する必要がないため、対向
電極駆動回路をなくすことができ、低消費電力化および
低価格化を図ることができる。

【図面の簡単な説明】

【図１】本発明のアクティブマトリクス形液晶表示装置
の一実施の形態のマトリクスアレイ基板の構成を示す等
価回路図である。

【図２】同上アクティブマトリクス形液晶表示装置を示
す断面図である。

【図３】同上画素電極への液晶駆動信号の書き込み状態
を示す平面図である。

【図４】同上表示ドットを構成する２つの画素電極と対
向電極および液晶との関係を電界とともに示す断面図で
ある。

【図５】同上アクティブマトリクス形液晶表示装置の駆
動方法を示す波形図である。

【図６】同上アクティブマトリクス形液晶表示装置の駆
動回路を示す構成図である。

【図７】同上動作を説明する波形図である。

【図８】同上液晶表示システムを示す構成図である。

【図９】従来例のアクティブマトリクス形液晶表示装置
のマトリクスアレイ基板の構成を示す等価回路図であ
る。

【図１０】同上１画素の等価回路図である。

【図１１】同上動作を説明する電位図である。

【符号の説明】

21 第１の透光性基板としてのマトリクスアレイ基板 22 第２の透光性基板としての対向電極基板 23 液晶層 25 ゲート電極 30 ソース電極 31 ドレイン電極 41 直並列変換回路 44，45 バイアス置換回路としてのスイッチ回路 46 表示データ遅延回路 47 表示データ切換回路 51 液晶表示装置 52 アドレス線駆動回路 53 データ線駆動回路 54 制御回路 56 電圧調整手段 Ｐ（１，１）〜Ｐ（ｍ，2n） 画素電極 Ｔ（１，１）〜Ｔ（ｍ，2n） 薄膜トランジスタ Ｘ1 〜Ｘm+1 データ線 Ｙ1 〜Ｙ2n+1 アドレス線 Ｃ（１，１）〜Ｃ（ｍ，2n） 対向電極 ＶＸ1 〜ＶＸm+1 液晶駆動信号

Claims (13)

【特許請求の範囲】
1. 【請求項１】 複数の行および列を有するマトリクス状
   に配列された複数の画素電極、これら複数の画素電極の
   行方向に沿ってそれぞれ設けられた複数のアドレス線、
   前記複数の画素電極の列方向に沿ってそれぞれ設けられ
   た複数のデータ線、および、前記複数の画素電極毎に設
   けられ、ゲートは対応するアドレス線に接続されるとと
   もにソースおよびドレインは対応する画素電極およびデ
   ータ線間に接続された薄膜トランジスタを有する第１の
   透光性基板と、この第１の透光性基板に対向し対向電極
   を有する第２の透光性基板と、これら第１の透光性基板
   および第２の透光性基板間に挟持された液晶とを具備し
   たアクティブマトリクス形液晶表示装置において、 隣接する２行の画素電極にそれぞれ接続された隣接する
   薄膜トランジスタは、一方の行の偶数列に属する薄膜ト
   ランジスタのゲートと他方の行の奇数列に属する薄膜ト
   ランジスタのゲートとが同一のアドレス線に接続され、 隣接する２列の画素電極にそれぞれ接続された隣接する
   薄膜トランジスタは、双方の列の偶数行に属する薄膜ト
   ランジスタのソースおよびドレインのいずれか一方が接
   続されたデータ線と奇数行に属する薄膜トランジスタの
   ソースおよびドレインのいずれか一方が接続されたデー
   タ線とが交互に設けられ、 同じ列の隣接する奇数行および偶数行に属する２つの画
   素電極間で前記液晶を交流駆動し、これら画素電極を１
   表示ドットとすることを特徴とするアクティブマトリク
   ス形液晶表示装置。
2. 【請求項２】 対向電極は、１表示ドット単位に分割さ
   れていることを特徴とする請求項１記載のアクティブマ
   トリクス形液晶表示装置。
3. 【請求項３】 ｎおよびｍを正の整数として、２ｎ行ｍ
   列に画素電極を配列し、２ｎ＋１本のアドレス線および
   ｍ＋１本のデータ線を設けたことを特徴とする請求項１
   または２記載のアクティブマトリクス形液晶表示装置。
4. 【請求項４】 各列毎の画素電極に対しては、その列の
   両側の各１本のデータ線のうち、各行毎に交互に接続さ
   れたものから供給される液晶駆動信号が書き込まれるこ
   とを特徴とする請求項１ないし３いずれか記載のアクテ
   ィブマトリクス形液晶表示装置。
5. 【請求項５】 複数の行および列を有するマトリクス状
   に配列された複数の画素電極、これら複数の画素電極の
   行方向に沿ってそれぞれ設けられた複数のアドレス線、
   前記複数の画素電極の列方向に沿ってそれぞれ設けられ
   た複数のデータ線、および、前記複数の画素電極毎に設
   けられ、ゲートは対応するアドレス線に接続されるとと
   もにソースおよびドレインは対応する画素電極およびデ
   ータ線間に接続された薄膜トランジスタを有する第１の
   透光性基板と、この第１の透光性基板に対向し対向電極
   を有する第２の透光性基板と、これら第１および第２の
   透光性基板間に挟持された液晶とを備え、 隣接する２行の画素電極にそれぞれ接続された隣接する
   薄膜トランジスタは、一方の行の偶数列に属する薄膜ト
   ランジスタのゲートと他方の行の奇数列に属する薄膜ト
   ランジスタのゲートとが同一のアドレス線に接続され、
   隣接する２列の画素電極にそれぞれ接続された隣接する
   薄膜トランジスタは、双方の列の偶数行に属する薄膜ト
   ランジスタのソースおよびドレインのいずれか一方が接
   続されたデータ線と奇数行に属する薄膜トランジスタの
   ソースおよびドレインのいずれか一方が接続されたデー
   タ線とが交互に設けられ、同じ列の隣接する奇数行およ
   び偶数行に属する２つの画素電極間で前記液晶を交流駆
   動し、これら画素電極を１表示ドットとするアクティブ
   マトリクス形液晶表示装置の駆動方法であって、 前記１表示ドットを構成する２つの画素電極に対し、一
   方の画素電極に表示データに基づく階調電圧を、他方の
   画素電極に所定のバイアス電圧をそれぞれ同時に書き込
   み、これら階調電圧およびバイアス電圧を前記２つの画
   素電極に対してフレーム期間毎に交互に入れ替えること
   を特徴とするアクティブマトリクス形液晶表示装置の駆
   動方法。
6. 【請求項６】 画素電極への階調電圧およびバイアス電
   圧の書込みパターンは、行および列のいずれの方向に対
   しても交互であることを特徴とする請求項５記載のアク
   ティブマトリクス形液晶表示装置の駆動方法。
7. 【請求項７】 各データ線に供給され、このデータ線の
   両側の各１列の画素電極に書き込まれる階調電圧は、フ
   レーム期間毎に隣接するデータ線と交互にシフトされて
   供給されることを特徴とする請求項５または６記載のア
   クティブマトリクス形液晶表示装置の駆動方法。
8. 【請求項８】 複数のアドレス線を同時に２本選択し、
   この選択状態が順次１本ずつシフトする書き込み走査信
   号を供給するとともに、複数のデータ線に対し、前記書
   き込み走査信号に同期して、階調電圧とバイアス電圧と
   が交互に設定された液晶駆動信号を並列的に供給するこ
   とを特徴とする請求項５ないし７記載のアクティブマト
   リクス形液晶表示装置の駆動方法。
9. 【請求項９】 書込み走査信号は、表示データの持つ水
   平走査期間に概略等しい選択期間を有し、シフトは水平
   走査期間の１／２毎に順次行なわれ、液晶駆動信号は水
   平走査期間の１／２毎に階調電圧とバイアス電圧とが交
   互に設定されることを特徴とする請求項８記載のアクテ
   ィブマトリクス形液晶表示装置の駆動方法。
10. 【請求項１０】 液晶駆動信号は、隣接する２本のデー
    タ線の一方に階調電圧が供給されている期間には他方に
    バイアス電圧が供給されており、これらの階調電圧およ
    びバイアス電圧が供給されるタイミングは、フレーム期
    間毎に、表示データの持つ水平走査期間の前半の１／２
    と後半の１／２との間で切り替わるように設定したこと
    を特徴とする請求項７ないし９いずれか記載のアクティ
    ブマトリクス形液晶表示装置の駆動方法。
11. 【請求項１１】 複数の行および列を有するマトリクス
    状に配列された複数の画素電極、これら複数の画素電極
    の行方向に沿ってそれぞれ設けられた複数のアドレス
    線、前記複数の画素電極の列方向に沿ってそれぞれ設け
    られた複数のデータ線、および、前記複数の画素電極毎
    に設けられ、ゲートは対応するアドレス線に接続される
    とともにソースおよびドレインは対応する画素電極およ
    びデータ線間に接続された薄膜トランジスタを有する第
    １の透光性基板と、この第１の透光性基板に対向し対向
    電極を有する第２の透光性基板と、これら第１の透光性
    基板および第２の透光性基板間に挟持された液晶とを備
    え、隣接する２行の画素電極にそれぞれ接続された隣接
    する薄膜トランジスタは、一方の行の偶数列に属する薄
    膜トランジスタのゲートと他方の行の奇数列に属する薄
    膜トランジスタのゲートとが同一のアドレス線に接続さ
    れ、隣接する２列の画素電極にそれぞれ接続された隣接
    する薄膜トランジスタは、双方の列の偶数行に属する薄
    膜トランジスタのソースおよびドレインのいずれか一方
    が接続されたデータ線と奇数行に属する薄膜トランジス
    タのソースおよびドレインのいずれか一方が接続された
    データ線とが交互に設けられ、同じ列の隣接する奇数行
    および偶数行に属する２つの画素電極間で前記液晶を交
    流駆動し、これら画素電極を１表示ドットとするアクテ
    ィブマトリクス形液晶表示装置の駆動回路であって、 直並列変換回路と、 行単位分、順次直列に入力される表示データに対して、
    １表示ドット分に相当する遅延を与える遅延回路と、 この遅延回路によって遅延された表示データと遅延され
    ていない表示データとをフレーム期間毎に切り換えて前
    記直並列変換回路に供給する表示データ切換回路と、 前記直並列変換回路によって並列状態に変換された表示
    データに基づいて生成出力されるデータ線駆動用の階調
    電圧の一部を所定のバイアス電圧で周期的に置換するバ
    イアス置換回路とを具備したことを特徴とするアクティ
    ブマトリクス形液晶表示装置の駆動回路。
12. 【請求項１２】 複数の行および列を有するマトリクス
    状に配列された複数の画素電極、これら複数の画素電極
    の行方向に沿ってそれぞれ設けられた複数のアドレス
    線、前記複数の画素電極の列方向に沿ってそれぞれ設け
    られた複数のデータ線、前記複数の画素電極毎に設けら
    れ、ゲートは対応するアドレス線に接続され、ソース・
    ドレイン間は対応する画素電極とデータ線との間に接続
    された薄膜トランジスタを有する第１の透光性基板と、
    対向電極を有する第２の透光性基板と、これら第１およ
    び第２の透光性基板間に挟持された液晶とを備え、隣接
    する２行の画素電極にそれぞれ接続された隣接する薄膜
    トランジスタは、一方の行の偶数列に属する薄膜トラン
    ジスタのゲートと他方の行の奇数列に属する薄膜トラン
    ジスタのゲートとが同一のアドレス線に接続され、隣接
    する２列の画素電極にそれぞれ接続された隣接する薄膜
    トランジスタは、双方の列の偶数行に属する薄膜トラン
    ジスタのソースおよびドレインのいずれか一方が接続さ
    れたデータ線と奇数行に属する薄膜トランジスタのソー
    スおよびドレインのいずれか一方が接続されたデータ線
    とが交互に設けられ、同じ列の隣接する奇数行および偶
    数行に属する２つの画素電極間で前記液晶を交流駆動
    し、これら画素電極を１表示ドットとするアクティブマ
    トリクス形液晶表示装置と、 前記各アドレス線に対し、表示データの持つ水平走査期
    間に概略等しい選択期間を有し、水平走査期間の１／２
    毎に次のアドレス線に順次シフトされる書き込み走査信
    号を供給するアドレス線駆動回路と、 前記各データ線に表示データに基づく階調電圧と所定の
    電位を有するバイアス電圧とを所定の順序で供給するデ
    ータ線駆動回路と、 前記アドレス線駆動回路および前記データ線駆動回路の
    動作を制御する制御回路とを具備したことを特徴とする
    液晶表示システム。
13. 【請求項１３】 データ線に供給されるバイアス電圧の
    値を調整する電圧調整手段を具備したことを特徴とする
    請求項１２記載の液晶表示システム。