JP5418388B2 - 液晶表示装置 - Google Patents

Description

本発明はノート型やデスクトップ型のパソコンやテレビ、および各種の産業用モニタ等に用いられる液晶表示装置に関するものである。

液晶表示装置は、液晶パネル内の複数の液晶セルに電圧を印加させるため、各画素に対応した薄膜トランジスタ（以降ＴＦＴと称す）を制御する必要がある。このため液晶パネル内のソース配線（データ配線）に液晶印加電圧を印加するためのソースドライバＩＣ（以降ＩＣは集積回路を意味する）が必要となり、また、同様にゲート配線（走査配線）にＴＦＴのオン／オフ制御するゲート選択信号を印加するためのゲートドライバＩＣが必要となる。

上記ソースドライバＩＣは液晶パネルを駆動する回路部材の中でも特に高価なものである。近年、液晶表示装置に対するコストダウン要求が強まる中、ソースドライバＩＣの使用個数削減に対する様々な検討がなされている。これらの削減案の一つにＩＣ一個当たりの出力本数を増やすことでＩＣの使用個数を減らす方法が周知である。しかし、そのようなＩＣ自体を新規に開発するとなると高額な開発費が必要となる。

さらに、その他の削減案として１本のソース配線の左右にＴＦＴのソース電極を配置し、左右で異なる表示データに応じた電圧を時分割で印加する動作とし、ソース配線本数を半減させる方法がある（特許文献１ないし３）。

特開２００７−１２８０３５号 特開平１０−１７１４１２号 特開２００３−２５５９１１号

上述のソース配線本数を半減させる方法を実施する際には、これに対応してゲート配線本数が倍になる。これはゲートドライバＩＣの個数が２倍になることを意味しており、ソースドライバＩＣの削減によるコスト低減効果が小さくなることになる。ソースドライバＩＣの削減のよるコスト減低効果を最大とするためには、液晶パネル内にゲート線駆動回路を形成しゲートドライバＩＣを使わないことが考えられる。

このゲート線駆動回路に関しては駆動能力向上の取り組みがなされているが、結晶シリコントランジスタで作られたＩＣと比較するとゲート線の駆動能力が劣っている。一方、ソース配線を半減する上記構成では、画素への書き込みを、広く知られたアクティブマトリクス回路の駆動方法と比較して２倍の周期で行う必要があり、上記ゲート線の駆動能力の低下によってＴＦＴを高速でオン／オフさせることが困難となり、画素への書き込み不足を引き起こす。

この問題を解決するため、本来書き込むべき電圧を印加する前からゲート活性化（接続されたＴＦＴがオンする電圧を意味する）期間を設け、その結果、ゲート活性化期間をオーバーラップさせながら駆動する方法（オーバーラップスキャン法）が周知である（特許文献１）。しかし、この方法を用いる場合、ゲート配線とのカップリングの影響により、ＴＦＴの配置の違いによって、たとえ表示領域内の全画素に均一の電圧を印加したとしても、液晶セルへの充電電圧に違いが生じ、均一な表示を得ることができない。

例えば、特許文献２の図４に示されたように、同一極性の同一階調を書き込んだとしても、Ｇ１ラインにＴＦＴ接続された画素はゲート選択信号がオフするタイミングで、Ｇ１ラインとの寄生容量分（非図示）でフィードスルーと呼ばれる電圧低下が生じ、その後Ｇ２ラインがオフするタイミングでＧ２ラインとの間で生成している保持容量分で再度フィードスルーが発生し、合計して2回の電圧低下が画素充電電圧に生じる。これに対して、Ｇ２ラインにＴＦＴ接続された画素はゲート選択信号がオフするタイミングで、図示していないＧ２ラインとの寄生容量分でのフィードスルーが発生するだけである。同様にその後のＧ３、Ｇ４・・・でもゲート配線に対するＴＦＴの配置位置によって、フィードスルーが２回発生する画素と1回発生する画素が生じ、均一な表示を得ることができない。

特許文献１ではオーバーラップスキャン法で均一表示させるため、ソースドライバＩＣ出力であるソース配線駆動電圧（画素書き込み電圧）の印加期間を１Ｈ（Ｈは水平期間、以後Ｈは水平期間と称す。）の１／２より長くしたり短くしたり制御する方法が提案されている。しかしながら、この方法ではゲート配線とのカップリングの影響によって生じる画素充電電圧の違いは解消されない。

また、特許文献３では、上記画素充電電圧の違いを補償するために、１Ｈ毎に画素書き込み電圧を増減させる方法が提案されている。しかしながら、特許文献３に記載の方法では、駆動電圧の振幅を増減させるのみであり、振幅の中心電圧の補正を実施しておらず、フリッカや焼き付きの問題が解消されない。

この発明はソース配線本数を水平解像度×３（Ｒ、Ｇ、Ｂ）の半分に削減し、ゲート配線数を垂直解像度の2倍にした液晶表示パネルにおいて、ゲートオン期間をオーバーラップさせながら駆動する場合における表示の不均一性やフリッカ、焼きつき等の表示不具合を解消することを目的とする。

本発明による液晶表示装置は、複数の走査配線および複数のデータ配線とで囲まれる複数の画素電極が行列状に配置され、該画素電極に接続された複数の薄膜トランジスタを前記走査配線により供給されるゲート選択信号によって導通制御し、前記薄膜トランジスタを介して、前記データ配線により供給される画素書き込み電圧を前記画素電極に供給するようにしたマトリクス基板と、このマトリクス基板に、液晶層を狭持して対向配置された対向基板と、前記走査配線に前記ゲート選択信号を供給するゲートドライバ回路部と、前記データ配線に前記画素書き込み電圧を供給するソースドライバ回路部と、このソースドライバ回路部に対して表示制御データ信号を出力するとともに、前記ゲードライバ回路部に水平走査制御信号を出力するタイミングコントローラと、このタイミングコントローラから階調制御信号を入力し、前記ソースドライバ回路部に階調基準電圧を出力する階調電圧設定回路と、を備えた液晶表示装置において、前記マトリクス基板は、行方向に配列された複数の前記画素電極が、任意の前記データ配線を挟んで行方向に隣接した第１の画素電極と第２の画素電極からなり、前記複数の薄膜トランジスタは、任意の前記データ配線のうちの１本に共通に接続され、前記第１の画素電極を駆動する第１の薄膜トランジスタと、前記第２の画素電極を駆動する第２の薄膜トランジスタとからなり、前記複数の走査配線は、前記第１の薄膜トランジスタと接続された第１の走査配線と、前記第２の薄膜トランジスタと接続された第２の走査配線とからなり、前記第１の画素電極は前記第２の走査配線に接続された保持容量を有し、前記第２の画素電極は前記第１の走査配線に接続された保持容量を有しており、さらに前記ゲート選択信号は、前記第１の走査配線に供給される第１のゲート選択信号と、前記第２の走査配線に供給される第２のゲート選択信号とからなり、さらに前記第１のゲート選択信号は前記第２のゲート選択信号の活性化に先行して活性化され、前記第１のゲート選択信号の活性化期間と、前記第２のゲート選択信号の活性化期間は、所定の期間同時に活性化される重複選択期間を有し、前記第１のゲート選択信号は前記第２のゲート選択信号の非活性化に先行して非活性化され、さらに前記階調電圧設定回路は、２種類の前記階調基準電圧の設定を有し、前記重複選択期間に同期して前記設定を切り替えて、前記第２のゲート選択信号の前記非活性化に対応した前記第１の画素電極で保持される電位の変化を補償することを特徴とする。

本発明はソース配線本数を水平解像度×３（Ｒ、Ｇ、Ｂ）の半分にし、さらにＣｓオンゲート方式の画素構造とした液晶表示パネルにおいてゲート・オーバーラップスキャン駆動する場合でも、走査配線に対する画素配置の違いによるフィードスルーのかかり方の違いを相殺し、表示品位の低下を防止できる。

本発明に係る実施の形態１における液晶表示装置の構成図 図１における液晶パネルの構成図 本発明に係る実施の形態１における液晶パネルの駆動タイミング図 図１に記載の階調電圧設定回路構成図 本発明に係る実施の形態２における液晶パネルの駆動タイミング図 本発明に係る実施の形態２における階調電圧設定回路構成図 本発明に係る実施の形態２の変形例１における液晶パネルの構成図 本発明に係る実施の形態２の変形例２における液晶表示装置の構成図

以下、本発明の実施の形態について図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一の符号を付してある。

実施の形態１．
図１に本発明の実施の形態１における液晶表示装置１のシステム構成図を示す。図１において、液晶パネル１０は、一方の基板として複数のソース配線（データ配線）１０２と複数のゲート配線（走査配線）１０１、１１１と交差部に複数の画素をマトリックス状に配置したアクティブマトリックス基板１１と、それと対向する他方の基板である対向基板（図示しない）とが所定の間隙を有し張り合わされ、その間隙に図示しない液晶層を挟持している。

また、液晶パネル１０のゲート配線Ｇ_１、‥‥、Ｇ_ｙ、Ｇ_ｙ＋１、‥‥、Ｇ_２ｍの端部にはゲート配線駆動回路部としてゲートドライバＩＣ群１２が接続され、ソース配線Ｓ_１、‥‥、Ｓ_ｘ、Ｓ_ｘ＋１、‥‥、Ｓ_ｎ／２の端部にはソース配線駆動回路部としてソースドライバＩＣ群１３が接続され、夫々のＩＣ群はタイミングコントローラ１４によって制御される。

ここでタイミングコントローラ１４は、図示しない外部機器の表示コントローラから入力された表示データ信号および表示クロック、水平同期信号、垂直同期信号などから成る表示制御信号からタイミングの調整などの加工を施し、ソースドライバＩＣ群１３に対して液晶パネル１０に表示する表示データやタイミング制御信号などからなる表示制御データ信号１５を出力するとともに、ゲートドライバＩＣ群１２に水平走査制御信号１６を出力する回路である。

階調電圧設定回路１７は、ゲートドライバＩＣ群１２とソースドライバＩＣ群１３に駆動電圧を供給するＤＣ／ＤＣ回路１８から階調電圧電源１９を入力し、上記タイミングコントローラ１４から入力する階調制御信号２０に応じて、ソースドライバＩＣ群１３に階調基準電圧２１を出力する。ソースドライバＩＣ群１３は、上記表示制御データ信号１５に含まれた表示データに応じて、階調基準電圧２１に基づいて、上記ソース配線に画素書き込み電圧を印加する。

次に、図２にてｍ行ｎ列の画素マトリクスで構成された液晶パネル１０内の一部表示領域の詳細図を示した。ここでは、先ず説明の簡素化のためにゲート配線１０１（Ｇ_ｙ、Ｇ_ｙ＋２）およびゲート配線１１１（Ｇ_ｙ＋１、Ｇ_ｙ＋３）と、ソース配線１０２（Ｓ_ｘ、Ｓ_ｘ＋１、Ｓ_ｘ＋２）に接続された画素マトリクス部を用いて、特定の２つの画素電極１０５および１１５を含む画素群１０３の構成について詳しく説明する。

図２にて破線で例示した画素群１０３は、２つの画素で構成され、１本のソース配線１０２（Ｓ_ｘ＋１）を跨ぐように配置されており、そのソース配線と２本のゲート配線１０１（Ｇ_ｙ）および１１１（Ｇ_ｙ＋１）との交差部に位置し、その画素群１０３の左半分にスイッチング素子としてＴＦＴ１０４と画素電極１０５が配置され、右半分にＴＦＴ１１４と画素電極１１５が配置されている。左側のＴＦＴ１０４のゲート電極にはゲート配線１０１（Ｇ_ｙ）が、ソース電極にはソース配線１０２（Ｓ_ｘ＋１）が、ドレイン電極には画素電極１０５が夫々接続さている。また画素電極１０５は上記対向基板の電極である対向電極１０７との間に液晶層１０８を挟んで液晶容量を形成しており、ゲート配線１０１（Ｇ_ｙ）に印加されるゲート選択信号が“Ｈｉｇｈ”レベル（活性化レベル）になるとＴＦＴ１０４がオンし、その時のソース配線１０２（Ｓ_ｘ＋１）の電位即ち画素書き込み電圧が画素電極１０５に書き込まれ、１Ｈ経過後ゲート選択信号が“Ｌｏｗ”レベル（非活性化レベル）となり、ＴＦＴ１０４がオフし書き込まれた電位を１フレーム周期以上前記容量に保持する。

一方、右側のＴＦＴ１１４のゲート電極にはゲート配線１１１（Ｇ_ｙ＋１）が、ソース電極にはソース配線１０２（Ｓ_ｘ＋１）が、ドレイン電極には画素電極１１５が夫々接続さている。さらに画素電極１１５は上記対向基板の電極である対向電極１１７との間に液晶層１１８を挟んで液晶容量を形成しており、ゲート配線１１１（Ｇ_ｙ＋１）に印加されるゲート選択信号が“Ｈｉｇｈ”レベルになるとＴＦＴ１１４がオンし、その時のソース配線１０２（Ｓ_ｘ＋１）の電位即ち画素書き込み電圧が画素電極１１５に書き込まれ、１Ｈ経過後ゲート選択信号が“Ｌｏｗ”レベルとなり、ＴＦＴ１１４がオフし、書き込まれた電位を１フレーム周期以上前記容量に保持する。ここで画素電極１０５または１１５は、液晶パネル１０にて画像を表示するための最小単位として機能する。

さらに、図１で示したように液晶パネル１０は、ＴＦＴ１０４および１１４、画素電極１０５および１１５、ゲート配線１０１および１１１およびソース配線１０２とから成る画素群１０３が複数マトリクス状に配置されたマトリクス基板１１と、対向電極１０７および１１７を設けた対向基板（非図示）との間に液晶を封入したｍ行ｎ列の表示領域を持つ構成となっている。なお、対向電極１０７および１１７は、図２にて図示する便宜上分別々に表示されているが、対向基板に１体に配置された透明電極である。

次に本実施の形態の特徴である液晶パネル１０の構成を詳しく説明する。液晶パネル１０の一方の基板であるマトリクス基板１１では、画素群１０３を構成する画素電極１０５および１１５に、それらに対応するＴＦＴ１０４および１１４のドレイン電極を夫々接続すると共に、上記ＴＦＴ１０４および１１４のソース電極の両方をソース配線１０２に接続する（ソース配線共有構造）。また一方のＴＦＴ１０４のゲート電極をゲート配線１０１に接続すると共に、他方のＴＦＴ１１４のゲート電極をゲート配線１１１に接続する。また、図２から明らかなようにゲート配線１０１および１１１をマトリクス状に配置された複数の画素電極のうち、行方向に並ぶ画素電極１０５と１１５の上部と下部にゲート配線を配置することにより、ゲート電極への接続線とゲート配線１０１または１１１との配線交差の生じない構造となっている。

また、それぞれの画素電極１０５および１１５は、ＴＦＴ１０４および１１４が接続されたゲート配線と画素電極１０５および１１５を挟んで反対側に位置する隣接ゲート配線（ＴＦＴ１０４のゲート電極が上段のゲート配線１０１に接続されるものは下段のゲート配線１１１と、ＴＦＴ１１４のゲートが下段のゲート配線１１１に接続されるものは上段のゲート配線１０１と）との間に保持容量１０６および１１６を形成する。さらに、図示していないが画素電極１０５とＴＦＴ１０４間および画素電極１１５とＴＦＴ１１４間には、夫々接続されたゲート配線や電極に対して寄生容量（ゲート・ドレイン容量：Ｃｇｄ）が存在する。このようにして画素群１０３を構成し、同様の画素群１０３をマトリクス基板１１全体にマトリクス状に配置する。上述の接続により画素群中の各々のＴＦＴを独立してオン又はオフ状態に制御できる。

すなわち、図２および図３に示すように、ソース配線共有構造の液晶パネル１０は、互いに異なるゲート配線Ｇ_１、‥‥、Ｇ_ｙ、Ｇ_ｙ＋１、‥‥、Ｇ_２ｍから供給される互いに異なるゲート選択信号により独立的に選択され、同一のソース配線S_１、‥‥、Ｓ_ｘ、Ｓ_ｘ＋１、‥‥S_ｎ／２からの画素書き込み電位を時分割して充電する画素群１０３を複数備える。

図２において、奇数列に配置される画素（第１の画素）は、各奇数ゲート配線（第１の走査配線）１０１（Ｇ_１、‥‥、Ｇ_ｙ、Ｇ_ｙ＋２、Ｇ_ｙ＋４、‥‥Ｇ_２ｍ―１）に接続され、各ソース配線１０２（Ｓ_１、‥‥、Ｓ_ｘ、Ｓ_ｘ＋１、Ｓ_ｘ＋２、‥‥、Ｓ_ｎ／２）の左側に接続されたＴＦＴ１０４（第１のＴＦＴ）と、ＴＦＴ１０４に接続された奇数列の第１の画素電極１０５とを含む。ＴＦＴ１０４のソース電極は、各上記ソース配線１０２の左側から分岐して接続され、ドレイン電極は、第１の画素電極１０５に接続される。そして、ＴＦＴ１０４のゲート電極は、各上記奇数ゲート配線１０１に接続される。

偶数列に配置される画素（第２の画素）は、各偶数ゲート配線（第２の走査配線）１１１（Ｇ_２、‥‥、Ｇ_ｙ＋１、Ｇ_ｙ＋３、‥‥、Ｇ_２ｍ）に接続され、各上記ソース配線１０２の右側に接続されたＴＦＴ１１４（第２のＴＦＴ）と、ＴＦＴ１１４に接続された偶数列の第２の画素電極１１５とを含む。ＴＦＴ１１４のソース電極は、各上記ソース配線１０２の右側から分岐して接続され、ドレイン電極は、第２の画素電極１１５に接続される。そして、ＴＦＴ１１４のゲート電極は、各上記偶数ゲート配線１１１に接続される。

図１で示したように、各ゲート配線１０１および１１１（Ｇ_１、Ｇ_２、‥‥、Ｇ_ｙ、Ｇ_ｙ＋１、Ｇ_ｙ＋２、Ｇ_ｙ＋３、Ｇ_ｙ＋４、‥‥、Ｇ_２ｍ−１、Ｇ_２ｍ）をゲートドライバＩＣ群１２の出力端子（非図示）に接続し、各上記ソース配線１０２をソースドライバＩＣ群１３の出力端子（非図示）に接続する。こうすることによりゲート配線，ソース配線各々に独立したソース配線駆動電圧（画素書き込み電圧）を印加することができる。

次に本実施の形態の液晶パネルの駆動方法を図３を用いて詳細に説明する。図３は本実施の形態に係わる液晶パネルの駆動タイミング図である。本実施の形態では、上述のゲート・オーバーラップスキャン法を採用しており、図３に示したように、各奇数ゲート配線１０１（Ｇ_１、‥‥、Ｇ_ｙ、Ｇ_ｙ＋２、Ｇ_ｙ＋４、‥‥Ｇ_２ｍ―１）にはゲートドライバＩＣ群１２により１Ｈ“Ｈｉｇｈ”のＴＦＴオン電圧を保持する奇数ゲート選択信号（第１のゲート選択信号）ＶＧ_１、‥‥、ＶＧ_ｙ、‥‥、ＶＧ_ｙ＋２、‥‥、ＶＧ_２ｍ−１が順次供給される。そして、各偶数ゲート配線１１１（Ｇ_２、‥‥、Ｇ_ｙ＋１、Ｇ_ｙ＋３、‥‥、Ｇ_２ｍ）には、ゲートドライバＩＣ群１２により１Ｈ“Ｈｉｇｈ”のＴＦＴオン電圧を保持する偶数ゲート選択信号（第２のゲート選択信号）ＶＧ_２、‥‥、ＶＧ_ｙ＋１、‥‥ＶＧ_２ｍ）が順次供給される。奇数ゲート選択信号の間（例えば信号ＶＧ_ｙとＶＧ_ｙ＋２の間）、あるいは偶数ゲート選択信号の間（例えば信号ＶＧ_ｙ＋１とＶＧ_ｙ＋３の間）では、重畳期間はないが、隣り合う奇数ゲート選択信号と偶数ゲート選択信号との間（例えば図３の信号ＶＧ_ｙとＶＧ_ｙ＋１間、ＶＧ_ｙ＋１とＶＧ_ｙ＋２間およびＶＧ_ｙ＋２とＶＧ_ｙ＋３間）では、Ｈ／２だけの重畳期間（重複選択期間）が存在する。

次にソース配線１０２の駆動について述べる。先ず液晶パネル１０の、例えばｙ行目の画素を駆動するにはゲート配線１０１のｙ番目の出力（ゲート配線Ｇ_ｙ）にゲート選択信号ＶＧ_ｙを印加してＴＦＴ１０４を少なくともＨ／２期間以上オン状態にする。実際には、上述したオーバーラップスキャン法の採用により、本来のｙ行目書き込み期間（「画素１０５書込期間」＝ｔ_３―ｔ_４期間）よりも先行して、ゲート配線Ｇ_ｙ−１（非図示）の活性化期間内であるｔ_１時点にてゲート選択信号Ｖｇｙが活性化されており、“Ｈｉｇｈ”時間長は１Ｈ期間である。この状態でゲート選択信号ＶＧ_ｙ―１がｔ_２時点で“Ｌｏｗ”となった後、同時に次の偶数ゲート配線Ｇ_ｙ＋１のゲート選択信号ＶＧ_ｙ＋１が“Ｈｉｇｈ”となり、次のｔ_３時点でソースドライバＩＣ群がすべてのソース配線１０２にｙ行目の各奇数列画素に対応するソース配線駆動電圧（画素書き込み電圧）を一斉に印加し、ｙ行目の全ての奇数列画素電極（第１の画素電極）に画素書き込み電圧を書き込む。ｔ_２時点よりＨ／２経過後ｔ_４時点でゲート選択信号ＶＧ_ｙが“Ｌｏｗ”レベルとなり、ＴＦＴ１０４（第１のＴＦＴ）がオフし、ソース配線の左側に配置された奇数列画素電極１０５に書き込まれた画素書き込み電圧を１フレーム周期以上前記液晶容量に保持する（図３に破線で示した「画素１０５の電位波形」参照）。この時、上述のようにｙ行目の全ての偶数列画素電極（第２の画素電極）に接続されたＴＦＴ１１４（第２のＴＦＴ）もゲート配線１１１のＧ_ｙ＋１出力のゲート選択信号ＶＧ_ｙ＋１が“Ｈｉｇｈ”であるのでオン状態であるが、ＴＦＴ１１４はオフからオンへの過渡期であるため、偶数列画素電極１１５の電位は不定である（図３に破線で示した「画素１１５の電位波形」参照）。

次にｔ_４時点でゲート選択信号ＶＧ_ｙが“Ｌｏｗ”レベルとなった後、同時に次の偶数ゲート選択信号ＶＧ_ｙ＋１が“Ｈｉｇｈ”となり、ｔ_５時点で各偶数列画素１１５に対応するソース配線駆動電圧（画素書き込み電圧）を一斉に印加し、ｙ行目の全ての偶数列画素電極１１５（第２の画素電極）に画素書き込み電圧を書き込む（「画素１１５書込期間」＝ｔ_５―ｔ_６期間）。その後ｔ_４時点からＨ／２経過したｔ_６時点でゲート選択信号ＶＧ_ｙ＋１が“Ｌｏｗ”レベルとなり、ＴＦＴ１１４（第２のＴＦＴ）がオフし、書き込まれた画素書き込み電圧を１フレーム周期以上前記液晶容量に保持する（図３に破線で示した「画素１１５の電位波形」参照）。このようにして１Ｈの期間において１行目のすべての画素を駆動する。以上を繰り返し、液晶パネル１０のゲート配線１０１および１１１にＨ／２期間オーバーラップしながら順次ゲート選択電圧を印加し、全ての画素を駆動する（線順次駆動方法）。

この結果、上記手段を用いることにより、ｍ行ｎ列の画素をもつ液晶マトリクスパネルにおいてゲート配線数が従来例と比較して２倍（２ｍ本）となり、一方のソース配線数が１／２倍（ｎ／２本）となる。

次に、上述の液晶パネル１０のソース配線１０２の駆動タイミングについて、その詳細を図３を用いて詳しく述べる。図３において、ソース配線１０２（Ｓ_ｘ＋１）の駆動波形である信号ＶＳ_ｘ＋１は、そのソース配線を跨ぐようにしてｙ行目に配置された画素群１０３に対応している。図３では説明を簡易にするため、液晶パネル１０には全画面に同極性の同一階調を書き込む場合を図示している。図３では一例として例えばフレーム反転駆動方法など、奇数フレームにて全画素に＋極性を書き込む事例である。図示していないが次フレームでは、全画素に−極性を書き込む。上述したようにゲート配線のゲート選択方法は、本来書き込み開始すべきタイミングｔ_２のＨ／２前から“Ｈｉｇｈ”となるようにし、常に2本のゲート配線がＨ／２期間重複して“Ｈｉｇｈ”となるように制御されている。

図３において、一点鎖線で示された電位を表示データの画素書き込み目標電圧とすると、各奇数ゲート配線１０１（Ｇ_１、‥‥、Ｇ_ｙ、Ｇ_ｙ＋２、Ｇ_ｙ＋４、‥‥Ｇ_２ｍ―１）にゲート電極が接続されているＴＦＴ１０４にて、そのドレイン電極に接続されている画素電極１０５に印加される電圧は、破線で表した「画素１０５、１２５の電位波形」でも明らかなようにＴＦＴ１０４のゲート・ドレイン容量Ｃｇｄ（非図示）の影響による第１フィードスルー電圧Ｖｆ_１と、画素電極１０５と隣接する各偶数ゲート配線１１１（Ｇ_２、‥‥、Ｇ_ｙ＋１、Ｇ_ｙ＋３、‥‥、Ｇ_２ｍ）間に設けた保持容量１０６の影響で、次段のゲート選択信号の“Ｌｏｗ”レベルへの立下り時に生じる第２フィードスルー電圧Ｖｆ_２が発生する。

一方、上記偶数ゲート配線１１１に接続されるＴＦＴ１１４にて、そのドレイン電極に接続されている画素電極１１５に印加される電圧は、上記第１フィードスルー電圧Ｖｆ_１は同様に発生するが、上記画素電極１１５と隣接する上記奇数ゲート配線１０１間に設けた保持容量１１６の影響による第２フィードスルーが発生しない（図３に破線で示した「画素１１５の電位波形」参照）。これは、画素電極１１５の保持容量１１６が、前段の上記奇数ゲート配線１０１との間で設けられた容量であり、この上記奇数ゲート配線１０１は画素電極１１５が駆動される前ｔ_４時点で“Ｌｏｗ”レベルとなり、その後１フレーム期間変化しないからである。

上記第１フィードスルー電圧Ｖｆ_１は、上記奇数ゲート配線１０１の活性化時、および上記偶数ゲート配線１１１の活性化時においてもほぼ同一の値となる電圧であり、対向電極に印加する対向電極電圧ＶｃｏｍのＤＣ電圧をずらす周知の方法で補償される。

一方、図３にて破線で表した「画素１０５の電位波形」および「画素１２５の電位波形」で示された第２フィードスルー電圧Ｖｆ_２を補償するためは、上記奇数ゲート配線１０１の活性化によって駆動される画素電極１０５に対してのみ、上記第２フィードスルー電圧Ｖｆ_２を相殺するフィードスルー補償電圧を印加すればよい。そのため、第２フィードスルー電圧補償回路を設け、画素電極１０５駆動時のみ上記ソース配線１０２に画素書き込み目標電圧に加えて、ほぼ第２フィードスルー電圧Ｖｆ_２に相当する電圧（フィードスルー補償電圧）分増加させた画素書き込み電圧をかける。上記第２フィードスルー電圧補償回路は、図３の波形Ｖｓｗで示した前述の階調制御信号２０によって制御される。階調制御信号２０が“Ｈｉｇｈ”時は第２フィードスルー電圧Ｖｆ_２の補償を行い、“Ｌｏｗ”時は補償を行わない。従って階調制御信号２０は、画素電極１０５の駆動に同期して“Ｈｉｇｈ”となる信号である。

本実施の形態では、図４に示したように、階調電圧設定回路１７内にて１組のラダー抵抗２０１を用いて各階調電圧出力部Ｖｒｅｆ_０、Ｖｒｅｆ_１、Ｖｒｅｆ_２、‥‥、Ｖｒｅｆ_{（ｑ―２）}、Ｖｒｅｆ_{（ｑ―１）}、Ｖｒｅｆ_ｑを設け、ソースドライバＩＣ群１３へ各階調基準電圧２１を出力している。ここでｑは１以上の自然数で、ソースドライバＩＣの階調仕様に依存する。さらに階調制御信号２０（波形Ｖｓｗ）によって制御されるスイッチ素子としてアナログスイッチ２００を用い、ラダー抵抗２０１の中点Ｖｍから階調電圧電源へ抵抗体を介してプルアップを行うか否かの選択ができるようにしている。ここでは、アナログスイッチ２００は、奇数ゲート配線１０１の活性化によって画素電極１０５がソース配線１０２に接続され、そのソース配線１０２に対応する画素書き込み電圧が印加されるときはオンされ、偶数ゲート配線１１１の活性化によって画素電極１１５がソース配線１０２に接続され、そのソース配線１０２に対応する画素書き込み電圧が印加されるとはオフである。

階調制御信号２０（波形Ｖｓｗ）が“Ｈｉｇｈ”となりアナログスイッチ２００がオンとなった場合、すなわち奇数ゲート配線１０１の活性化時は上述の第２フィードスルー電圧Ｖｆ_２の補償を考慮して、各階調基準電圧２１がほぼ第２フィードスルー電圧Ｖｆ_２分高めとなるように設定してある。ここで、本実施の形態ではノーマリーホワイト液晶モードを採用しており、高階調表示（白表示）時にはラダー抵抗２０１の中点Ｖｍ近傍の階調電圧出力部からの電圧が選択使用される駆動電圧が低い電圧であり、一方低階調表示（黒表示）時にはラダー抵抗２０１の両端部近傍の階調電圧出力部からの電圧が選択使用される高い駆動電圧を必要とする。

さらに、第２フィードスルー電圧Ｖｆ_２は、液晶容量が画素電極に印加される電圧に依存性を持っている（すなわち階調依存性を持っている）ため、第２フィードスルー電圧Ｖｆ_２が、低階調時のそれと比較して大きい電圧となるよう設定してある。

このようにして、画素電極１０５と画素電極１１５で異なるフィードスルー補償電圧を各画素に印加することによって、最終的な液晶印加電圧の交流成分（振幅）と直流成分（平均値）を同時に揃えることができ表示上の不均一性やフリッカ、焼き付きを解消することができる。

なお、上記階調電圧設定回路１７の構成においては、階調制御信号２０によって制御されるアナログスイッチ２００を用い、ラダー抵抗２０１の中点Ｖｍから階調電圧電源へ抵抗体を介してプルアップした回路構成を採用したが、他の実施の形態として、ラダー抵抗の中点から接地電源ＧＮＤへ抵抗体を介してプルダウンした回路構成を採り、階調制御信号の論理を上述の実施の形態１と反転した構成としてもよい。この場合は、アナログスイッチがオフとなった場合に、第２フィードスルー電圧Ｖｆ_２が補償され、オン時に補償されないようにラダー抵抗およびプルダウン抵抗体の抵抗値を設定する。

実施の形態２．
本実施の形態では、液晶パネル１０の画素駆動スキームとして、１行×２列ドット反転駆動方法を採用した。その他の液晶表示装置１のシステム構成、液晶パネル１０の構成などは、上述の実施の形態１と同一である。

本実施の形態の液晶パネルの駆動方法を図５を用いて詳細に説明する。図５は、本実施の形態に係わる液晶パネルの駆動タイミング図である。本実施の形態でも、上述の実施の形態２と同様にゲート・オーバーラップスキャン法を採用しており、各ゲート配線Ｇ_１、‥‥、Ｇ_ｙ、Ｇ_ｙ＋１、‥‥、Ｇ_２ｍに印加されるゲート選択信号ＶＧ_１、‥‥、ＶＧ_ｙ、ＶＧ_ｙ＋１、ＶＧ_ｙ＋２、ＶＧ_ｙ＋３、‥‥、Ｖ_Ｇ２ｍは、上述の図３と同一であるので、詳細な説明は省略する。

次にソース配線１０２の駆動について述べる。上述にように、１行×２列ドット反転駆動方法を採用したので、ソース配線１０２（Ｓ_ｘ＋１）の極性は、図５の波形ＶＳ_ｘ＋１で示したように１Ｈ毎に正極性・負極性が反転するよう駆動される。その他、画素書き込み電圧の信号切替わりタイミングなどは、上述の実施の形態１と同様であり、詳細は省略する。

図５において、一点鎖線で示された電位を表示データの画素書き込み目標電圧とすると、各奇数ゲート配線（第１の走査配線）１０１（Ｇ_１、‥‥、Ｇ_ｙ、Ｇ_ｙ＋２、Ｇ_ｙ＋４、‥‥Ｇ_２ｍ―１）にゲート電極が接続されているＴＦＴ１０４を介して、そのドレイン電極に接続されている画素電極１０５に書き込まれる電圧には、ＴＦＴ１０４のゲート・ドレイン容量Ｃｇｄの影響による第１フィードスルー電圧Ｖｆ_１と、画素電極と隣接する次段の各偶数ゲート配線（第２の走査配線）１１１（Ｇ_２、‥‥、Ｇ_ｙ＋１、Ｇ_ｙ＋３、‥‥、Ｇ_２ｍ）間に設けた保持容量１０６の影響で次段の偶数ゲート配線の“Ｌｏｗ”レベルへの立下り時に生じる第２フィードスルー電圧Ｖｆ_２が発生する（図５に破線で示した「画素１０５、１２５の電位波形」参照）。

一方、上記偶数ゲート配線１１１に接続されるＴＦＴ１１４を介して、そのドレイン電極に接続されている画素電極１１５に書き込まれる電圧は、上記第１フィードスルー電圧Ｖｆ_１は同様に発生するが、上記画素電極と隣接する上記奇数ゲート配線１０１間に設けた保持容量１１６の影響による第２フィードスルーが発生しない（図５に破線で示した「画素１１５、１３５の電位波形」参照）。これは、画素電極１１５の保持容量１１６が、隣接する前段の奇数ゲート配線１０１との間で設けられた容量であり、この上記奇数ゲート配線１０１は画素電極１１５が駆動される前、ｔ_４時点で“Ｌｏｗ”レベルとなり、その後１フレーム期間変化しないからである。

上記第１フィードスルー電圧Ｖｆ_１は、上述の実施の形態１と同様に、上記奇数ゲート配線１０１活性化時および上記偶数ゲート配線１１１活性化時においてもほぼ同一の値となる電圧であり、対向電極に印加する対向電極電圧ＶｃｏｍのＤＣ電圧をずらす周知の方法で補償される。

一方、図５にて破線で表した「画素１０５の電位波形」および「画素１２５の電位波形」で示された第２フィードスルー電圧Ｖｆ_２を補償するためは、上記奇数ゲート配線１０１の活性化によって駆動される画素電極１０５にのみ、上記第２フィードスルー電圧Ｖｆ_２を相殺する第２フィードスルー補償電圧を印加すればよい。そのため、第２フィードスルー電圧補償回路を設け、画素電極１０５駆動時のみ上記ソース配線１０２に画素書き込み目標電圧に加えてほぼ第２フィードスルー電圧Ｖｆ_２に相当する電圧（フィードスルー補償電圧）分増加させた画素書き込み電圧をかける。上記第２フィードスルー電圧補償回路は、図５の信号Ｖｓｗで示した前述の階調制御信号２０によって制御される。階調制御信号２０が“Ｈｉｇｈ”時は第２フィードスルー電圧Ｖｆ_２の補償を行い、“Ｌｏｗ”時は補償を行わない。従って階調制御信号２０は、画素電極１０５の駆動に同期して“Ｈｉｇｈ”となる信号である。

本実施の形態における階調電圧設定回路１７の構成図を図６に示す。図６で示したように、階調電圧設定回路１７内にて２組のラダー抵抗２０１と２０２を配置し、ソースドライバＩＣ群１３への各階調電圧出力部Ｖｒｅｆ_０、Ｖｒｅｆ_１、‥‥、Ｖｒｅｆ_{（ｑ―１）}、Ｖｒｅｆ_ｑ内に階調制御信号２０（Ｖｓｗ）によって制御されるスイッチ素子としてアナログスイッチ２００を挿入し、ラダー抵抗２０１かラダー抵抗２０２かのいずれかで発生する階調電圧を選択することで階調電圧の切り替えを行い、異なる２種類の階調基準電圧２１の電圧設定を発生する。ここでｑは１以上の自然数で、ソースドライバＩＣの階調仕様に依存する。また、ラダー抵抗２０１側が奇数ゲート配線１０１の活性化によって駆動される画素電極１０５用であり、ラダー抵抗２０２側が偶数ゲート配線１１１の活性化によって駆動される画素電極１１５用である。

ラダー抵抗２０２は、上述の第２フィードスルー電圧Ｖｆ_２の補償を考慮して、階調設定電圧がラダー抵抗２０１のそれと比較して第２フィードスルー電圧Ｖｆ_２分高めに設定してある。第２フィードスルー電圧Ｖｆ_２は、液晶容量が画素電極に印加される電圧に依存性を持っている（すなわち階調依存性を持っている）ため、階調毎に異なっており、それに対応してラダー抵抗２０１と２０１の抵抗値を適切に設定すれば、最適な階調基準電圧２１の電圧設定および第２フィードスルー電圧Ｖｆ_２補償を実施することができる。その結果、最終的な液晶印加電圧の交流成分（振幅）と直流成分（平均値）を同時に揃えることができ表示上の不均一性やフリッカ、焼き付きを解消することができる。

変形例１．
図２は、あくまでアクティブマトリックス基板１１の画素配列構成の1例であり、画素内におけるＴＦＴの配置は図２ように上側配置と下側配置と交互に規則的に並ぶものもあれば、図７の（ａ）や（ｂ）のように下側、下側、上側、上側と並ぶ場合もあり、限定されるものではない。

変形例２．
図８に液晶パネル１０内にゲートドライバ回路部としてゲート配線駆動回路１２０を作りこみ、ゲートドライバＩＣを使わない実施の形態を例示した。上述の実施の形態１および２で示した１本のソース配線を２つの画素で兼用してソース配線数を半減させるマトリクス配線の構成を採ると、ゲート配線数が逆に２倍必要になる。これはゲートドライバＩＣの個数が倍になることを意味しており、ソースドライバＩＣの半減によるコスト低減効果が小さくなることになる。ソースドライバＩＣ削減のコスト低減効果を最大限生かすためには、図８に示したように液晶パネル１０内にゲート配線駆動回路１２０を形成し、ゲートドライバＩＣを不要とすることが考えられる。ゲート配線駆動回路１２０に関しては種々の駆動能力向上の取り組みがなされているが、結晶シリコンで作られたＩＣと比較すると駆動能力が落ちてしまう。上述のゲート・オーバーラップ駆動方法を採用することにより、画素への書き込みを従来と比較して２倍の周期（書き込み期間はＨ／２となる）で行っても、画素への書き込み不足を回避することができる。

また、上述の実施の形態１においては、液晶パネルの画素駆動スキームの例として、フレーム反転駆動方式を例示した。さらに実施の形態２においては、１行×２列ドット反転駆動方法を例示したが、その他の駆動スキームも本発明が採用可能であり、さらに各画素に書き込む画素書き込み電圧自体は液晶パネルに表示する表示データに依存することは言うまでもない。

上述の実施の形態１および２では、画素電極が対向する対向電極が対向基板に配置された液晶パネルの構成を例示したが、対向電極は必ずしも対向基板に配置される必用はなく、いわゆるＩＰＳやＦＦＳ構造など、対向電極がアクティブマトリックス基板側に配置された構成でもよい。

上述の実施の形態１および２では、画素電極はＴＦＴの反対側に位置する隣接ゲート配線との間に保持容量Ｃｓを形成しているＣｓオンゲート方式の画素構造について例示したが、各画素の保持容量に共通に接続される共通配線をゲート配線またはソース配線と平行に配置し、この共通配線に対向電極電位Ｖｃｏｍを供給するようにした、保持容量電極共通配線方式の画素構造についても本発明が採用可能である。この場合、上記第２フィードスルー電圧は、画素電極と隣接する次段のゲート配線間の寄生容量が主要因となるため、補正する電圧は、上記Ｃｓオンゲート方式の場合と比較して小さくなる。

上述のオーバーラップスキャン法において、奇数ゲート配線と偶数ゲート配線間で重複して活性化される期間をＨ／２として説明したが、この期間としては特にＨ／２である必要はなく、ＴＦＴが画素電極を十分駆動できる所定の長さの以上の期間であればよい。

１０ 液晶パネル
１１ マトリクス基板
１２ ゲートドライバＩＣ群
１３ ソースドライバＩＣ群
１４ タイミングコントローラ
１５ 表示制御データ信号
１６ 水平走査制御信号
１７ 階調電圧設定回路
２０ 階調制御信号（Ｖｓｗ）
２１ 階調基準電圧（Ｖｒｅｆ）
１０１、Ｇ_１、Ｇ_ｙ、Ｇ_ｙ＋２、Ｇ_ｙ＋４、Ｇ_２ｍ−１ 奇数ゲート配線（奇数ゲート配線）
１０２ ソース配線（データ配線）
１０３ 画素群
１０４、１１４ 薄膜トランジスタ（ＴＦＴ）
１０５、１１５ 画素電極
１０６、１１６ 保持容量（Ｃｓ）
１０７、１１７ 対向電極
１０８、１１８ 液晶層
１１１、Ｇ_２、Ｇ_ｙ＋１、Ｇ_ｙ＋３、Ｇ_２ｍ 偶数ゲート配線（偶数ゲート配線）
１２０ ゲート配線駆動回路
２００ アナログスイッチ
２０１、２０２ ラダー抵抗
ＶＧ_１、ＶＧ_ｙ、ＶＧ_ｙ＋１、ＶＧ_ｙ＋２、ＶＧ_ｙ＋３、ＶＧ_２ｍ―１、ＶＧ_２ｍ ゲート選択信号
ＶＳ_ｘ＋１ 画素書き込み電圧

Claims (4)

1. 複数の走査配線および複数のデータ配線とで囲まれる複数の画素電極が行列状に配置され、該画素電極に接続された複数の薄膜トランジスタを前記走査配線により供給されるゲート選択信号によって導通制御し、前記薄膜トランジスタを介して、前記データ配線により供給される画素書き込み電圧を前記画素電極に供給するようにしたマトリクス基板と、
   該マトリクス基板に、液晶層を挟持して対向配置された対向基板と、
   前記走査配線に前記ゲート選択信号を供給するゲートドライバ回路部と、
   前記データ配線に前記画素書き込み電圧を供給するソースドライバ回路部と、
   該ソースドライバ回路部に対して表示制御データ信号を出力するとともに、前記ゲートドライバ回路部に水平走査制御信号を出力するタイミングコントローラと、
   該タイミングコントローラから階調制御信号を入力し、前記ソースドライバ回路部に階調基準電圧を出力する階調電圧設定回路と、を備えた液晶表示装置において、
   前記マトリクス基板は、行方向に配列された複数の前記画素電極が、任意の前記データ配線を挟んで行方向に隣接した第１の画素電極と第２の画素電極からなり、
   前記複数の薄膜トランジスタは、任意の前記データ配線のうちの１本に共通に接続され、前記第１の画素電極を駆動する第１の薄膜トランジスタと、前記第２の画素電極を駆動する第２の薄膜トランジスタとからなり、
   前記複数の走査配線は、前記第１の薄膜トランジスタを制御する第１の走査配線と、前記第２の薄膜トランジスタを制御する第２の走査配線とからなり、
   前記第１の画素電極は前記第２の走査配線に接続された保持容量を有し、前記第２の画素電極は前記第１の走査配線に接続された保持容量を有しており、
   前記ゲート選択信号は、前記第１の走査配線に供給される第１のゲート選択信号と、前記第２の走査配線に供給される第２のゲート選択信号とからなり、
   前記第１のゲート選択信号は前記第２のゲート選択信号の活性化に先行して活性化され、
   前記第１のゲート選択信号の活性化期間と、前記第２のゲート選択信号の活性化期間は、所定の期間同時に活性化される重複選択期間を有し、
   前記第１のゲート選択信号は前記第２のゲート選択信号の非活性化に先行して非活性化され、
   前記階調電圧設定回路は、２種類の前記階調基準電圧の設定を有し、前記重複選択期間に同期して前記設定を切り替えて、前記第２のゲート選択信号の前記非活性化に対応した前記第１の画素電極で保持される電位の変化を補償することを特徴とする液晶表示装置。
2. 前記第１の走査配線は奇数走査配線であり、前記第２の走査配線は偶数走査配線であり、前記第１の走査配線は行列状に配置された画素電極の行方向に並ぶ画素列に対し上側に配置され、前記第２の走査配線は下側に配置されることを特徴とする特徴とする請求項１に記載の液晶表示装置。
3. 前記階調基準電圧の設定は、前記タイミングコントローラから出力される前記階調制御信号によって切り替えられることを特徴とする請求項１または２に記載の液晶表示装置。
4. 前記第１のゲート選択信号の非活性化に対応した前記第２の画素電極で保持される電位の変化は補償しないことを特徴とする請求項１ないし３のいずれか一項に記載の液晶表示装置。

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