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JPH1092857A - 半導体パッケージ - Google Patents

半導体パッケージ

Info

Publication number
JPH1092857A
JPH1092857A JP8239067A JP23906796A JPH1092857A JP H1092857 A JPH1092857 A JP H1092857A JP 8239067 A JP8239067 A JP 8239067A JP 23906796 A JP23906796 A JP 23906796A JP H1092857 A JPH1092857 A JP H1092857A
Authority
JP
Japan
Prior art keywords
wiring
power supply
conductive layer
layer
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8239067A
Other languages
English (en)
Inventor
Kazutami Arimoto
和民 有本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP8239067A priority Critical patent/JPH1092857A/ja
Priority to US08/780,916 priority patent/US5883427A/en
Publication of JPH1092857A publication Critical patent/JPH1092857A/ja
Priority to US09/240,691 priority patent/US6181005B1/en
Pending legal-status Critical Current

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Abstract

(57)【要約】 【課題】 ワイヤリングによる電源線の引回しを短くす
ることにより、電源の強化を図ることのできる半導体パ
ッケージを提供する。 【解決手段】 半導体集積回路の長手方向の両辺に沿っ
てボンディングパッド３，４，１５，３０，４０を複数
配置し、半導体集積回路の主面上にフィルムコート２１
を介在して設けられた電源配線層５と接地配線層６とに
ワイヤリングを用いてボンディングパッド３，４，１
５，３０，４０が接続されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体パッケー
ジに関し、より特定的には、電源の強化を図った半導体
パッケージの構造の改良に関するものである。
【０００２】
【従来の技術】近年、ＤＲＡＭ（Dynamic Random Acces
s Memory）などの半導体装置の高速動作が要求されてい
る。この半導体装置の高速動作に伴って、ノイズの発生
が大きな問題となっている。このノイズの発生を防止す
るための対策としては、半導体装置内に設けられる電源
用のボンディングパッドの数を増やして、電源を強化す
ることが一般的に行なわれている。
【０００３】図１１は、ＪＥＤＥＣ（Joint Electron D
Evice Council ）により標準化された２５６メガビット
のＤＲＡＭ１００のピン配置を示したもので、電源とし
ては、電源電位（Ｖｄｄ）が左側の列に５個、接地電位
（Ｖｓｓ）が右側の列に５個設けられている。
【０００４】現在、ＤＲＡＭなどにおいて用いられてい
る半導体パッケージは、ＴＳＯＰ（Thin Small Outline
Package）が主流である。このＴＳＯＰの構造につい
て、図１２および図１３を参照して簡単に説明する。な
お、図１２は、ＴＳＯＰの構造を説明するための平面図
である。便宜上、封止用の樹脂の図示は省略している。
また、図１３は、図１２中Ｇ−Ｇ′線矢視断面図であ
る。
【０００５】両図に示すように、ＴＳＯＰの構造は、シ
リコン基板１０１と、このシリコン基板１０１の主面側
に形成され、かつパッシベーション膜１０６に覆われた
半導体集積回路１０５とを有している。さらに、半導体
集積回路１０５との接続のために設けられた複数のボン
ディングパッド１０２を有している。
【０００６】このボンディングパッド１０２は、半導体
集積回路１０５の長手方向の両辺に沿って配置されてい
る。ボンディングパッド１０２には、ワイヤリング１０
４を用いて、外部の端子との接続を行なうためのリード
フレーム１０３が接続されている。シリコン基板１０
１、半導体集積回路１０５、パッシベーション膜１０
６、ボンディングパッド１０２、ワイヤリング１０４お
よびリードフレーム１０３の一部が樹脂１０７によって
封止されている。
【０００７】次に、上述のＴＳＯＰの改良型であるＬＯ
Ｃ型のＴＳＯＰの構造について、図１４および図１５を
参照して説明する。なお、図１４は、ＬＯＣ型のＴＳＯ
Ｐの構造を説明するための平面図である。便宜上、封止
用の樹脂の図示は省略している。また、図１５は、図１
４中Ｈ−Ｈ′線矢視断面図である。
【０００８】両図に示すように、ＬＯＣ型のＴＳＯＰの
構造は、シリコン基板１１１の上に、半導体集積回路１
１５を有し、半導体集積回路１０５との接続のためにボ
ンディングパッド１１２が、シリコン基板１１１の中央
部に１列に配列されている。半導体集積回路１１５は、
パッシベーション膜１１６に覆われている。リードフレ
ーム１１３は、パッシベーション膜１１６の上にフィル
ムコート１１７を介在して半導体集積回路１１５の上方
に延在するように配置されている。
【０００９】リードフレーム１１３は、ワイヤリング１
１４によりボンディングパッド１１２に接続されてい
る。シリコン基板１１１、半導体集積回路１１５、パッ
シベーション膜１１６、フィルムコート１１７、ボンデ
ィングパッド１１２、ワイヤリング１１４およびリード
フレーム１１３の一部が樹脂によって封止されている。
【００１０】ここで、図１３に示す従来型のＴＳＯＰの
構造と、図１５に示すＪＯＣ型のＴＳＯＰの構造とを比
較した場合、、ＪＯＣ型のＴＳＯＰの方が、リードフレ
ーム１１３が半導体集積回路１１５の上方に延在してい
る分だけ、封止用の樹脂１１８の側面とシリコン基板１
１１の側面との距離ｘ2 を、従来型のＴＳＯＰの距離ｘ
1 よりも小さくすることができる。これにより、封止用
の樹脂の外径寸法は既に標準化されているため、より集
積度の大きい半導体集積回路を使用することが可能とな
り、同一形状であっても、半導体集積回路の面積を大き
くすることが可能となっている。
【００１１】次に、ＪＯＣ型のＴＳＯＰの改良型である
バスバー型のＴＳＯＰの構造について、図１６および図
１７を参照して説明する。なお、図１６は、バスバー型
のＴＳＯＰの構造を説明するための平面図である。便宜
上、封止用の樹脂の図示は省略している。また、図１７
は、図１６中Ｉ−Ｉ′線矢視断面図である。
【００１２】両図に示すように、バスバー型のＴＳＯＰ
の構造は、基本的な構造は上述の従来のＪＯＣ型のＴＳ
ＯＰの構造と同様である。シリコン基板１２１の上に、
半導体集積回路１２８が形成され、この半導体集積回路
１２８との接続のためのボンディングパッド１２２が、
シリコン基板１２１の中央部に１列に配列されている。
【００１３】半導体集積回路１２８は、パッシベーショ
ン膜１２７に覆われている。リードフレーム１２３は、
パッシベーション膜１１６の上にフィルムコート１２６
を介在して半導体集積回路１２８の上方に延在するよう
に配置されている。また、リードフレーム１２３は、ワ
イヤリング１２７によりボンディングパッド１２２に接
続され手いる。シリコン基板１２１、半導体集積回路１
２８、パッシベーション膜１２７、フィルムコート１２
６、ボンディングパッド１２２、ワイヤリング１２７お
よびリードフレーム１２３の一部が樹脂によって封止さ
れている。
【００１４】ここで、バスバー型のＴＳＯＰの構造の場
合、ノイズの発生を防止するための対策として、電源を
強化するため、半導体装置内に設けられる電源用のボン
ディングパッドの数を増やすことが行なわれている。図
１６の平面図に示すように、電源線のリードフレーム１
２３に接続され、ボンディングパッド１２２に沿って補
助リードフレーム１２５が設けられている。このよう
に、電源線に接続される補助リードフレーム１２５を設
けることにより、任意の位置に電源パッドを設け、半導
体装置の電源の強化を図っている。
【００１５】一方、ＤＲＡＭ等の半導体装置の新たなパ
ッケージとして、ＢＧＡ（Ball Grid Array ）の採用が
検討されている。このＢＧＡの構造について、図１８お
よび図１９を参照して簡単に説明する。なお、図１８
は、ＢＧＡの概略構成を示す全体斜視図であり、図１９
は、ＢＧＡの裏面の斜視図である。
【００１６】両図を参照して、プリント配線が施された
基板１４１の上に、半導体集積回路が形成されたチップ
１４３が装着され、チップ１４３と基板１４１のプリン
ト配線とは、ワイヤリング１４１により接続されてい
る。また、プリント配線、ワイヤリング１４４およびチ
ップ１４３は、エポキシ樹脂１４２によって封止されて
いる。
【００１７】裏面側には、複数の球形のはんだなどから
なるバンプ電極１４５がアレイ状に並べられ、上述した
従来のＴＳＯＰ構造のリードフレームと同様の働きを行
なう。基板１４１は多層配線構造を有し、プリント配線
基板に所定のバンプ電極１４５が接続されている。
【００１８】
【発明が解決しようとする課題】ここで、図１６および
図１７に示したバスバー構造においては、ボンディング
パッド１２２は、シリコン基板１２１の中央部に配列す
る必要がある。しかしながら、電源の強化のためボンデ
ィングパッド１２１の数が増加した場合、半導体装置の
大きさが規格化されているため、ボンディングパッド１
２１を１列で増加させるためには、限界がある。そこ
で、ボンディングパッド１２２をシリコン基板１２１の
中央部に２列に配列させることも考えられるが、この場
合、ワイヤリングによる電源線の引回しが複雑かつ長く
なる。その結果、電源線による電圧降下が生じ、電源の
強化を実現させることが困難となる。
【００１９】したがって、この発明の目的は、上述した
問題点を解決するためになされたもので、ワイヤリング
による電源線の引回しの距離を短くすることにより、電
源の強化を図ることのできる半導体パッケージを提供す
ることにある。
【００２０】
【課題を解決するための手段】この発明に基づいた半導
体パッケージの１つの局面においては、半導体基板の主
面に設けられた半導体集積回路と、半導体基板の主面側
に半導体集積回路の長手方向の両辺に沿って配置され、
半導体集積回路との接続のために複数設けられたボンデ
ィングパッドと、所定のボンディングパッドにワイヤリ
ングを用いて接続し、半導体集積回路の上に絶縁部材を
介在して設けられた配線層と、配線層および所定のボン
ディングパッドにワイヤリングを用いて接続する複数の
リードフレームとを備えている。
【００２１】このように、ボンディングパッドを半導体
集積回路の両辺に沿って配置し、半導体集積回路の上に
絶縁部材を介して配線層を設けることにより、たとえ
ば、配線層として電源配線層と接地配線層とを設けた場
合、電源端子とは反対側の列に電源用のボンディングパ
ッドを配置した場合においても、電源配線層を当該ボン
ディングパッド近傍に設けることで、電源配線層から最
短の長さのワイヤリングにより電源配線層とボンディン
グパッドとを接続することができる。
【００２２】同様に、接地外部端子とは反対側の列に接
地用のボンディングパッドを配置した場合においても、
接地配線層を当該ボンディングパッド近傍に設けること
で、接地配線層から最短の長さのワイヤリングにより、
接地配線層とボンディングパッドとを接続することがで
きる。
【００２３】したがって、従来のように、ワイヤリング
の複雑かつ長い引回しを行なうことがなくなり、ワイヤ
リングの引回しによる電源の電圧降下を防ぎ、電源の強
化を図ることが可能となる。
【００２４】次に、この発明に基づいた半導体パッケー
ジの他の局面においては、半導体基板の主面に設けられ
た半導体集積回路と、半導体基板の主面側に半導体集積
回路の長手方向の両辺に沿って配置され、半導体集積回
路との接続のために複数設けられたボンディングパッド
と、半導体基板の裏面側において、第１絶縁膜を介在し
て設けられた第１導電層と、第１絶縁膜の主表面側に設
けられ、所定のボンディングパッドとワイヤリングによ
り接続される複数のコンタクト電極と、第１導電層に対
して第２絶縁膜を介在して設けられた第２導電層と、外
部の端子との接続のため、第２導電層に対して第３絶縁
膜を介在して設けられた複数のバンプ電極とを備えてい
る。さらに、第２絶縁膜、第２導電層および第３絶縁膜
を貫通し、所定のバンプ電極と第１導電層とを接続する
第１接続配線と、第３絶縁膜を貫通して、所定のバンプ
電極と第２導電層とを接続する第２接続配線と、第１絶
縁膜を貫通して、所定のコンタクト電極と第１導電層と
を接続する第３接続配線と、第１絶縁膜、第１導電層お
よび第２絶縁膜を貫通して、所定のコンタクト電極と第
２導電層とを接続する第４接続配線と、第１絶縁膜、第
１導電層、第２絶縁膜、第２導電層および第３絶縁膜を
貫通して、所定のコンタクト電極と、所定のバンプ電極
とを接続する第５接続配線とを備えている。
【００２５】このように、半導体集積回路側にボンディ
ングパッドにワイヤリングを用いて接続されるコンタク
ト電極を複数配置し、裏面側に外部の端子との接続を行
なうためのバンプ電極を複数設け、コンタクト電極とバ
ンプ電極との間に複数の絶縁膜を介在させて第１導電層
および第２導電層を設けることによって、コンタクト電
極、バンプ電極、第１導電層および第２導電層との間を
適宜第１接続配線、第２接続配線、第３接続配線、第４
接続配線および第５接続配線を用いて接続することで、
たとえば第１導電層を電源電位層として、第２導電層を
接地電位層とした場合に、任意のボンディングパッド
に、最短の長さのワイヤリングにより電源電位または接
地電位を与えることが可能となる。その結果、従来のよ
うなワイヤリングの引回しによる電圧降下を防止し、電
源強化の実現を図ることが可能となる。
【００２６】
【発明の実施の形態】以下、この発明に基づく半導体パ
ッケージの実施の形態１〜３について、図を参照しなが
ら説明する。
【００２７】（実施の形態１）図１〜図５を参照して、
実施の形態１における半導体パッケージについて説明す
る。なお、図１は、この実施の形態における半導体パッ
ケージの平面図である。便宜上、封止用の樹脂の図示は
省略している。また、図２は、半導体集積回路内の回路
の配置を示す図であり、図３は、図１中Ａ−Ａ′線矢視
断面図を示し、図４は、図１中Ｂ−Ｂ′線矢視断面図を
示し、図５は、図１中Ｃ−Ｃ′線矢視断面図を示してい
る。
【００２８】この実施の形態における半導体パッケージ
は、図１、図３〜図５に示すように、シリコン基板１の
上に、半導体集積回路２を有し、この半導体集積回路２
は、パッシベーション膜９に覆われている。
【００２９】パッシベーション膜９の上には、絶縁性の
フィルムコート２１を介在して、所定形状にパターニン
グされた電源配線層５と接地配線層６とが設けられてい
る。
【００３０】電源配線層５は、長手方向に延びる第１電
源配線層５ａと、この第１電源配線層５ａから垂直方向
に枝分かれする複数の第２電源配線層５ｂとを有し、接
地配線層６も、電源配線層５と同様に、長手方向に延び
る第１接地配線層６ａと、この第１接地配線層６ａから
垂直方向に枝分かれする複数の第２接地配線層６ｂとを
有している。
【００３１】半導体集積回路２の長手方向の両辺には、
半導体集積回路２と接続されるボンディングパッドが設
けられている。この、ボンディングパッドには、図１お
よび図３に示すように、電源電位（ＶＤＤ）を与えるた
めの電源電位用リードフレーム７ａにワイヤリング８ａ
を用いて接続される電源電位用ボンディングパッド３
と、接地電位（ＶＳＳ）を与えるための接地電位用リー
ドフレーム７ｂにワイヤリング８ｄを用いて接続される
接地電位用ボンディングパッド４とを有している。
【００３２】また、電源電位用ボンディングパッド３
は、ワイヤリング８ｂにより、電源配線層５の第１電源
配線層５ａに接続され、接地電位用ボンディングパッド
４は、ワイヤリング８ｄにより、接地配線層６の第１接
地配線層６ａに接続されている。
【００３３】さらに、図１および図４に示すように、リ
ードフレームには接続されず、電源配線層５の第２電源
配線層５ｂにのみワイヤリング８ｅによって接続される
電源電位用ボンディングパッド３０と、図１および図５
に示すように、接地配線層６の第２接地配線層６ｂにの
みワイヤリング８ｆによって接続される接地電位用ボン
ディングパッド４０とを有している。
【００３４】また、外部との信号の授受を行なうため、
信号用リードピン７ｃにワイヤリングを用いて接続され
るＣＬＫボンディングパッド１５も複数設けられてい
る。なお、半導体集積回路２内は、図２に示すように、
両辺に周辺回路領域１１、中央部にメモリセル領域１
２、行デコーダ１３および列デコーダ１５が配置されて
いる。
【００３５】シリコン基板１、半導体集積回路２、パッ
シベーション膜９、フィルムコート２１、電源配線層
５、接地配線層６、ワイヤリング８ａ，８ｂ，８ｃ，８
ｄ，８ｅ，８ｆおよびリードフレーム７ａ，７ｂ，７ｃ
の一部は、封止用の樹脂１０により封止されている。
【００３６】以上、この実施の形態における半導体パッ
ケージにおいては、電源電位用ボンディングパッド３，
３０、接地電位用ボンディングパッド４，４０およびＣ
ＬＫ用ボンディングパッド１５を半導体集積回路２の両
辺に沿って配置し、半導体集積回路２の主面上に、フィ
ルムコート２１を介在して電源配線層５および接地配線
層６を設けることにより、電源端子用のリードフレーム
７ａとは反対側の列に電源電位用ボンディングパッド３
０を配置した場合においても、電源配線層５を電源電位
用ボンディングパッド３０の近傍に設けることで、電源
配線層５から最短の長さのワイヤリングにより電源配線
層５と電源電位用ボンディングパッド３０とを接続する
ことができる。
【００３７】同様に、接地端子用のリードフレーム７ｂ
とは反対側の列に接地電位用ボンディングパッド４０を
配置した場合においても、接地配線層６を接地電位用ボ
ンディングパッド４０の近傍に設けることで、接地配線
層６から最短の長さのワイヤリングにより、接地配線層
６と接地電位用ボンディングパッド４０とを接続するこ
とができる。
【００３８】したがって、半導体パッケージ内部におけ
る電源線のワイヤリングの引回しを小さくでき、電源線
の電圧降下を小さくすることが可能となる。また、電源
電位用ボンディングパッド３０および接地電位用ボンデ
ィングパッド４０のように、リードフレームには接続さ
れず、半導体集積回路２への電源の供給を目的とするた
めだけのパッドを設けることが可能となり、各周辺回路
１１において、高速動作に対応した電源の強化を十分図
ることが可能となる。
【００３９】（実施の形態２）次に、実施の形態２にお
ける半導体パッケージについて、図６を参照して説明す
る。なお、図６は、この実施の形態における半導体パッ
ケージの平面構造を示す図である。便宜上、封止用の樹
脂の図示は省略している。
【００４０】上述した実施の形態１における半導体パッ
ケージは、図１に示すように、たとえば電源電位用ボン
ディングパッド３０に接続されるワイヤリング８ｅが、
接地配線層６の第１接地配線層６ａをまたがるようにし
て配線されている。しかしながらこのように、ワイヤリ
ングが他の配線層をまたぐように形成することは、ワイ
ヤリングと配線層とが接触するなどの故障を生じる場合
がある。
【００４１】そこで、この実施の形態における半導体パ
ッケージにおいては、電源配線層１６，１７および接地
配線層１８，１９を、図６の平面図に示すように、パタ
ーニングすることによって、ワイヤリングが他の配線層
をまたがないように配線したものである。
【００４２】このような配線構造よりなる半導体パッケ
ージにおいても、実施の形態１と同様の作用効果を得る
とともに、ワイヤリングと配線層との接触による故障を
未然に回避することが可能となる。
【００４３】（実施の形態３）以下、実施の形態３にお
ける半導体パッケージについて、図７〜図１０を参照し
て説明する。なお、図７は、この実施の形態における半
導体パッケージの平面図である。便宜上、パッシベーシ
ョン膜の図示は省略している。また、図８は、図７中Ｄ
−Ｄ′線矢視断面図であり、図９は、Ｅ−Ｅ′線矢視断
面図であり、図１０は、Ｆ−Ｆ′線矢視断面図である。
【００４４】この実施の形態における半導体パッケージ
は、図７および図９に示すように、半導体基板１の上に
半導体集積回路２を有している。半導体集積回路２はパ
ッシベーション膜９に覆われている。半導体基板２の長
手方向の両辺に沿って、半導体集積回路２に接続される
ボンディングパッドが複数設けられている。ボンディン
グパッドには、電源電位用ボンディングパッド３，３０
と、接地電位用ボンディングパッド４，４０と、ＣＬＫ
ボンディングパッド１５とがそれぞれ複数所定の位置に
設けられている。
【００４５】半導体基板１の裏面側には、シリコン酸化
物などの第１絶縁膜５１を介在して、電源電位（ＶＤ
Ｄ）を供給するための第１導電層５２が設けられてい
る。また、第１絶縁膜の主表面側には、図７〜図９に示
すように、所定のボンディングパッドとワイヤリングに
より接続される複数の電源電位用コンタクト電極３１，
接地電位用コンタクト電極４１，ＣＬＫ用コンタクト電
極２５が設けられている。
【００４６】第１導電層５２に対して、さらにシリコン
酸化膜などからなる第２絶縁膜５３を介在して、接地電
位（ＶＳＳ）を供給するための第２導電層５４が設けら
れている。さらに、この第２導電層５４に対して、シリ
コン酸化膜などからなる第３絶縁膜５５を介在して、外
部の端子との接続のための複数のバンプ電極２６，電源
電位用バンプ電極３２，接地電位用バンプ電極３３，Ｃ
ＬＫ用バンプ電極２６が設けられている。
【００４７】ここで、第１導電層５２は、第２絶縁膜５
３、第２導電層５４および第３絶縁膜５５を貫通するよ
うにして設けられた第１接続配線６１によって、電源電
位用バンプ電極３２に接続されている。また、第２導電
層５４は、図９に示すように、第２絶縁膜５５を貫通す
るように接地電位用バンプ電極３３に接続されている。
【００４８】また、電源電位用コンタクト電極３１は、
第１配線層５２に対して、第１絶縁膜５１を貫通して設
けられた第３接続配線６３によって接続されている。
【００４９】また、接地電位用コンタクト電極４１は、
第２導電層５４に対して、第１絶縁膜５１、第１導電層
５２および第２絶縁膜５３を貫通するようにして設けら
れた第４接続配線６４によって接続されている。
【００５０】さらに、ＣＬＫ用コンタクト電極２５は、
第１絶縁膜５１、第１導電層５２、第２絶縁膜５３、第
２導電層５４および第３絶縁膜５５を貫通するようにし
て設けられた第５接続配線６５により、ＣＬＫ用バンプ
電極２６に接続されている。
【００５１】以上のように、半導体集積回路２の主面側
に，ボンディングパッドにワイヤリングを用いて接続さ
れるコンタクト電極を複数配置し、裏面側に外部の端子
との接続を行なうためのバンプ電極を設け、コンタクト
電極とバンプ電極との間に第１導電層および第２導電層
を設け、コンタクト電極、バンプ電極、第１導電層およ
び第２導電層との間を適宜第１接続配線、第２接続配
線、第３接続配線、第４接続配線および第５接続配線を
用いて接続することによりワイヤリングは、コンタクト
電極とボンディングパッドとの最短距離となる。
【００５２】したがって、コンタクト電極に接続される
ボンディングパッドに容易に所定の電位を与えることが
可能となり、従来のようなワイヤリングの引回しによる
電源の電圧降下を防ぎ、電源の強化を図ることが可能と
なる。
【００５３】また、この実施の形態における構造を用い
ることで、ＴＳＯＰパッケージ封止用の半導体装置をＢ
ＧＡ封止用のパッケージを用いて形成することが可能と
なり、高速動作可能な半導体装置の半導体パッケージを
提供することが可能となる。
【００５４】なお、上述した実施の形態１および実施の
形態２においては、ＴＳＯＰ構造に適用した場合につい
て説明したが、ＳＯＪ（Small Out-line J-leaded pack
age）構造や、ＴＳＯＪ（Thin Small Out-line J-leade
d package）構造に用いても同様の作用効果を得ること
ができる。
【００５５】また、上述した実施の形態３においては、
ＢＧＡ構造として、オーバーモードタイプのＢＧＡに適
用したが、フリップチップＢＧＡや、ＣＳＰ（Chip Sca
le Package）構造に用いた場合であっても同様の作用効
果を得ることができる。
【００５６】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなく、特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００５７】
【発明の効果】この発明に基づいた半導体パッケージの
１つの局面によれば、ボンディングパッドを半導体集積
回路の両辺に沿って配置し、半導体集積回路の上に絶縁
部材を介して配線層を設けることにより、たとえば、配
線層として電源配線層と接地配線層とを設けた場合、電
源用外部端子とは反対側の列に電源用のボンディングパ
ッドを配置した場合においても、電源配線層を当該ボン
ディングパッド近傍に設けることで、電源配線層から最
短の長さのワイヤリングにより、電源配線層とボンディ
ングパッドとを接続することができる。
【００５８】同様に、接地外部端子とは反対側の列に接
地用のボンディングパッドを配置した場合においても、
接地配線層を当該ボンディングパッド近傍に設けること
で、接地配線層から最短の長さのワイヤリングにより、
接地配線層とボンディングパッドとを接続することがで
きる。
【００５９】したがって、従来のように、ワイヤリング
の複雑かつ長い引回しを行なうことがなくなり、ワイヤ
リングの引回しによる電源の電圧降下を防ぎ、電源の強
化を図ることが可能となる。
【００６０】次に、この発明に基づいた半導体パッケー
ジの他の局面によれば、半導体集積回路側にボンディン
グパッドにワイヤリングを用いて接続されるコンタクト
電極を複数配置し、裏面側に外部の端子との接続を行な
うためのバンプ電極を複数設け、コンタクト電極とバン
プ電極との間に複数の絶縁膜を介在させて第１導電層お
よび第２導電層を設けることによって、コンタクト電
極、バンプ電極、第１導電層および第２導電層との間を
適宜第１接続配線、第２接続配線、第３接続配線、第４
接続配線および第５接続配線を用いて接続することで、
たとえば第１導電層を電源電位層として、第２導電層を
接地電位層とした場合に、任意のボンディングパッド
に、最短の長さのワイヤリングにより電源電位または接
地電位を与えることが可能となる。その結果、従来のよ
うなワイヤリングの引回しによる電圧降下を防止し、電
源強化の実現を図ることが可能となる。
【図面の簡単な説明】
【図１】 この発明に基づいた実施の形態１における半
導体パッケージの構造を示す平面図である。
【図２】 半導体集積回路の回路構成を示す平面図であ
る。
【図３】 図１中Ａ−Ａ′線矢視断面図である。
【図４】 図１中Ｂ−Ｂ′線矢視断面図である。
【図５】 図１中Ｃ−Ｃ′線矢視断面図である。
【図６】 この発明に基づいた実施の形態２における半
導体パッケージの構造を示す平面図である。
【図７】 この発明に基づいた実施の形態３における半
導体パッケージの構造を示す平面図である。
【図８】 図７中Ｄ−Ｄ′線矢視断面図である。
【図９】 図７中Ｅ−Ｅ′線矢視断面図である。
【図１０】 図７中Ｆ−Ｆ′線矢視断面図である。
【図１１】 ＪＥＤＥＣにより標準化されたＴＳＯＰパ
ッケージ用２５６メガビットのＤＲＡＭのピン配置を示
す図である。
【図１２】 従来技術における半導体パッケージのＴＳ
ＯＰ構造を示す平面図である。
【図１３】 図１２中Ｇ−Ｇ′線矢視断面図である。
【図１４】 従来技術における半導体パッケージのＬＯ
Ｃ型のＴＳＯＰ構造を示す平面図である。
【図１５】 図１４中Ｈ−Ｈ′線矢視断面図である。
【図１６】 従来技術における半導体パッケージのバス
バー型のＴＳＯＰ構造を示す平面図である。
【図１７】 図１６中Ｉ−Ｉ′線矢視断面図である。
【図１８】 従来技術における半導体パッケージのＢＧ
Ａ構造を示す全体斜視図である。
【図１９】 従来技術における半導体パッケージのＢＧ
Ａ構造の裏面図である。
【符号の説明】
１ シリコン基板、２ 半導体集積回路、３ 電源電位
ボンディングパッド、４ 接地電位ボンディングパッ
ド、５ 電源配線層、６ 接地配線層、７ リードフレ
ーム、８ ワイヤリング、９ パッシベーション膜、１
０ 樹脂、１１周辺回路領域、１２ メモリセル、１３
行デコーダ、１４ 列デコーダ、１５ＣＬＫ用ボンデ
ィングパッド、１６，１７ 電源配線層、１８，１９
接地配線層、２０ 多層基板、２５，３１，４１ コン
タクト電極、２６，３２，３３，３４，４２ バンプ電
極、５１ 第１絶縁膜、５３ 第２絶縁膜、５５ 第３
絶縁膜、５２ 第１導電層、５４ 第２導電層、６１
第１接続配線、６２ 第２接続配線、６３ 第３接続配
線、６４ 第４接続配線、６５ 第５接続配線。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の主面に設けられた半導体集
    積回路と、 前記半導体基板の主面側に前記半導体集積回路の長手方
    向の両辺に沿って配置され、前記半導体集積回路との接
    続のために複数設けられたボンディングパッドと、 所定の前記ボンディングパッドにワイヤリングを用いて
    接続し、前記半導体集積回路の上に絶縁部材を介在して
    設けられた配線層と、 前記配線層および所定の前記ボンディングパッドにワイ
    ヤリングを用いて接続する複数のリードフレームと、を
    備える、半導体パッケージ。
  2. 【請求項２】 前記配線層は、電源配線層と接地配線層
    とを有する、請求項１に記載の半導体パッケージ。
  3. 【請求項３】 前記電源配線層と前記ボンディングパッ
    ドとを接続する前記ワイヤリングおよび前記接地配線層
    と前記ボンディングパッドとを接続する前記ワイヤリン
    グのそれぞれが、他の配線層をまたぐことなく、それぞ
    れの配線層と接続することができるように前記電源配線
    層および前記接地配線層が設けられた、請求項２に記載
    の半導体パッケージ。
  4. 【請求項４】 前記電源配線層は、前記半導体基板の長
    手方向に延びる第１電源配線層と、この第１電源配線層
    から垂直方向に枝分かれする複数の第２電源配線層とを
    有し、 前記接地配線層は、前記半導体基板の長手方向に延びる
    第１接地配線層と、この第１接地配線層から垂直方向に
    枝分かれする複数の第２接地配線層とを有する、請求項
    ２に記載の半導体パッケージ。
  5. 【請求項５】 半導体基板の主面に設けられた半導体集
    積回路と、 前記半導体基板の主面側に前記半導体集積回路の長手方
    向の両辺に沿って配置され、前記半導体集積回路との接
    続のために複数設けられたボンディングパッドと、 前記半導体基板の裏面側において、第１絶縁膜を介在し
    て設けられた第１導電層と、 前記第１絶縁膜の前記半導体基板側に設けられ、所定の
    前記ボンディングパッドとワイヤリングにより接続され
    る複数のコンタクト電極と、 前記第１導電層に対して第２絶縁膜を介在して設けられ
    た第２導電層と、 外部の端子との接続のため、前記第２導電層に対して第
    ３絶縁膜を介在して設けられた複数のバンプ電極と、を
    備え、 前記第２絶縁膜、前記第２導電層および前記第３絶縁膜
    を貫通して、所定の前記バンプ電極と前記第１導電層と
    を接続する第１接続配線と、 前記第３絶縁膜を貫通して、所定の前記バンプ電極と前
    記第２導電層とを接続する第２接続配線と、 前記第１絶縁膜を貫通して、所定の前記コンタクト電極
    と前記第１導電層とを接続する第３接続配線と、 前記第１絶縁膜、前記第１導電層および前記第２絶縁膜
    を貫通して、所定の前記コンタクト電極と前記第２導電
    層とを接続する第４接続配線と、 前記第１絶縁膜、前記第１導電層、前記第２絶縁膜、前
    記第２導電層および前記第３絶縁膜を貫通して、所定の
    前記コンタクト電極と、所定の前記バンプ電極とを接続
    する第５接続配線と、を有する、半導体パッケージ。
  6. 【請求項６】 前記第１導電層は電源電位層であり、前
    記第２導電層は接地電位層である、請求項５に記載の半
    導体パッケージ。
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