[go: up one dir, main page]

CN114242676A - 重分布层结构及芯片封装体 - Google Patents

重分布层结构及芯片封装体 Download PDF

Info

Publication number
CN114242676A
CN114242676A CN202111539622.8A CN202111539622A CN114242676A CN 114242676 A CN114242676 A CN 114242676A CN 202111539622 A CN202111539622 A CN 202111539622A CN 114242676 A CN114242676 A CN 114242676A
Authority
CN
China
Prior art keywords
power supply
power
ground
electrically connected
redistribution layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
CN202111539622.8A
Other languages
English (en)
Inventor
严凡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Guangdong Oppo Mobile Telecommunications Corp Ltd
Original Assignee
Guangdong Oppo Mobile Telecommunications Corp Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Guangdong Oppo Mobile Telecommunications Corp Ltd filed Critical Guangdong Oppo Mobile Telecommunications Corp Ltd
Priority to CN202111539622.8A priority Critical patent/CN114242676A/zh
Publication of CN114242676A publication Critical patent/CN114242676A/zh
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481Internal lead connections, e.g. via connections, feedthrough structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Layout of the interconnection structure
    • H01L23/5283Cross-sectional geometry
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Layout of the interconnection structure
    • H01L23/5286Arrangements of power or ground buses

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本申请提供了一种重分布层结构及芯片封装体,涉及芯片封装技术。本申请在重分布层结构中,采用第一接地走线和第一电源走线在第一接地电连接部与第一电源电连接部连线的相对两侧分布,使得第一接地走线通过第一条状接地连接部与第一接地电连接部电连接,第一电源走线通过第一条状电源连接部与第一电源电连接部电连接,避免了跳线到其他层进行电连接,进而改善了电压压降的问题。

Description

重分布层结构及芯片封装体
技术领域
本申请涉及芯片封装技术,更特别地,涉及一种重分布层结构及芯片封装体。
背景技术
在芯片封装技术中,重分布层(Redistribution Layer,RDL)起到电连接基板与半导体晶粒的作用,但是重分布层(Redistribution Layer,RDL)中采用了跳线到其他层实现电路走线,进而存在电压压降的问题。
发明内容
本申请实施方式一方面提供了一种重分布层结构,所述重分布层结构包括:
多个第一接地电连接部,在第一方向上依次排布;
多个第一电源电连接部,在所述第一方向上依次排布;
第一接地走线,与所述多个第一接地电连接部电连接;以及
第一电源走线,与所述多个第一电源电连接部电连接,所述多个第一接地电连接部及所述多个第一电源电连接部均位于所述第一接地走线与所述第一电源走线之间。
本申请实施方式一方面提供了一种芯片封装体,包括半导体晶粒、基板以及重分布层,所述基板内设置有电路网络,所述重分布层上设置有上述所述的重分布层结构;
所述第一接地走线及所述第一电源走线分别与所述半导体晶粒电连接,每一所述多个第一接地电连接部与每一所述多个第一电源电连接部分别与凸块电连接,所述凸块与所述电路网络电连接。
本申请实施方式一方面提供了一种重分布层结构,所述重分布层结构包括:
至少一个第一接地电连接部,电连接在一起;
至少一个第一电源电连接部,电连接在一起;
多个供电电连接部,与每一所述至少一个第一接地电连接部、每一所述至少一个第一电源电连接部在第三方向上排布;
第一供电走线,与每一所述多个供电电连接部电连接;以及
第二供电走线,与每一所述多个供电电连接部电连接电连接,所述至少一个第一接地电连接部与所述至少一个第一电源电连接部及所述多个供电电连接部均位于所述第一供电走线与所述第一供电走线之间。
本申请实施方式一方面提供了一种芯片封装体,包括半导体晶粒、基板以及重分布层,所述基板内设置有电路网络,所述重分布层上设置有权利要求14-18任一项所述的重分布层结构;
第一接地走线网络、第一电源走线网络、所述第一供电走线及所述第二供电走线分别与所述半导体晶粒电连接,所述至少一个第一接地电连接部、所述至少一个第一电源电连接部及所述多个供电电连接部分别与凸块电连接,所述凸块与所述电路网络电连接。
本申请在重分布层结构中,采用第一接地走线和第一电源走线在第一接地电连接部与第一电源电连接部连线的相对两侧分布,使得第一接地走线通过第一条状接地连接部与第一接地电连接部电连接,第一电源走线通过第一条状电源连接部与第一电源电连接部电连接,避免了跳线到其他层进行电连接,进而改善了电压压降的问题。
附图说明
为了更清楚地说明本申请实施方式中的技术方案,下面将对实施方式描述中所需要使用的附图作简单的介绍,显而易见地,下面描述中的附图仅仅是本申请的一些实施方式,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1为本申请一实施例中芯片封装体的结构示意图;
图2为图1中凸块与重分布层在一实施例中电连接的结构示意图;
图3为图2中凸块与重分布层在重分布层边缘位置Ⅲ处的放大图;
图4为图2中重分布层结构在边缘位置Ⅲ处的部分结构示意图;
图5为图2中重分布层结构在边缘位置Ⅲ处的部分结构示意图;
图6为图2中重分布层结构在边缘位置Ⅲ处的部分结构示意图;
图7为图2中重分布层结构在边缘位置Ⅲ处的部分结构示意图;
图8为图2中重分布层结构在边缘位置Ⅲ处的部分结构示意图;
图9为图2中重分布层结构在边缘位置Ⅸ处的结构示意图;
图10为图2中重分布层结构在位置Ⅸ处的部分结构示意图;
图11为图2中重分布层结构在位置Ⅸ处的部分结构示意图。
具体实施方式
下面结合附图和实施方式,对本申请作进一步的详细描述。特别指出的是,以下实施方式仅用于说明本申请,但不对本申请的范围进行限定。同样的,以下实施方式仅为本申请的部分实施方式而非全部实施方式,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施方式,都属于本申请保护的范围。另外,在通篇说明书及权利要求书当中使用了某些词汇来指称特定的元件。所属领域技术人员应可理解,制造商可能会用不同的名词来称呼同样的元件。本说明书及权利要求书并不以名称的差异来作为区别元件的方式,而是以元件在功能上的差异来作为区别的基准。
本申请阐述了一种芯片封装体,该芯片封装体是采用覆晶技术(Flip Chip,倒晶封装,倒晶封装法)加工而成。其中,重分布层可以改善半导体晶粒顶层金属层电压压降的问题,可为半导体晶粒提供强健的电源网络。
请参阅图1,图1为本申请一实施例中芯片封装体的结构示意图。该芯片封装体100可包括设置有电路网络201的基板200、可设置在基板200上的半导体晶粒300以及设置在基板200与半导体晶粒300之间且分别与电路网络201、半导体晶粒300电连接的重分布层400。其中,重分布层400的设置可以实现基板200中电路网络201与半导体晶粒300中顶层金属层之间的电连接,以实现对半导体晶粒300供电。在一些实施例中,重分布层400可通过凸块(bump)10与基板200中的电路网络201进行电连接。在一些实施例中,凸块10可为重分布层400的一部分。在一些实施例中,凸块10可为基板200的一部分。
在本文中提及“实施方式”意味着,结合实施方式描述的特定特征、结构或特性可以包含在本申请的至少一个实施方式中。在说明书中的各个位置出现该短语并不一定均是指相同的实施方式,也不是与其他实施方式互斥的独立的或备选的实施方式。本领域技术人员显式地和隐式地理解的是,本文所描述的实施方式可以与其他实施方式相结合。
请一同参阅图1和图2、图3,图2为图1中凸块10与重分布层400在一实施例中电连接的结构示意图,图3为图2中凸块10与重分布层400在重分布层400边缘位置Ⅲ处的放大图。多个凸块10设置在重分布层400朝向基板200的一侧。凸块10可包括与基板200中电路网络201电连接以接地的接地凸块例如第一接地凸块11以及与基板200中电路网络201电连接以供电的电源凸块例如第一电源凸块12。其中,在芯片封装体100的边缘位置例如Ⅲ处,为了使重分布层400中各端点电压趋向于一致以均匀分布,降低各端点电压间的差值,为半导体晶粒300供电。凸块10中部分数量的接地凸块例如第一接地凸块11会夹设在部分数量电源凸块例如第一电源凸块12中,以形成交叉排列。即,相邻两个第一接地凸块11之间可夹设至少一个第一电源凸块12,和/或相邻两个第一电源凸块12之间可夹设至少一个第一接地凸块11。
在一实施例中,请参阅图3,第一接地凸块11可包括在第一方向x上依次排列的第一子接地凸块111、第二子接地凸块112和第三子接地凸块113。其中,第一子接地凸块111与第二子接地凸块112之间可夹设一个第一电源凸块12。当然,第一子接地凸块111与第二子接地凸块112之间也可夹设两个第一电源凸块12。另外,第二子接地凸块112和第三子接地凸块113相邻,且第二子接地凸块112和第三子接地凸块113之间不设置第一电源凸块12。可以理解地,第二子接地凸块112和第三子接地凸块113也可夹设至少1个第一电源凸块12。另外,第一接地凸块11的数量及设置方式可不限于在此列举的数量。
本申请中的术语“第一”、“第二”、“第三”等仅用于描述目的,而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此,限定有“第一”、“第二”、“第三”等的特征可以明示或者隐含地包括至少一个该特征。
在一实施例中,请参阅图3,第一电源凸块12可包括在第一方向x上依次排列的第一子电源凸块121、第二子电源凸块122和第三子电源凸块123。其中,第一子电源凸块121与第二子电源凸块122之间可夹设两个第一接地凸块11。当然,第一子电源凸块121与第二子电源凸块122之间也可夹设一个第一接地凸块11。另外,第二子电源凸块122和第三子电源凸块123相邻,且第二子电源凸块122和第三子电源凸块123之间不设置第一接地凸块11。可以理解地,第二子电源凸块122和第三子电源凸块123也可夹设至少1个第一接地凸块11。另外,第一电源凸块12的数量及设置方式可不限于在此列举的数量。
请参阅图1、图3,重分布层400可包括由接地线和电源线、供电线等电路走线构成的重分布层结构20。其中,重分布层结构20可与半导体晶粒300的顶层金属层电连接。重分布层结构20可与凸块10(例如第一接地凸块11、第一电源凸块12)电连接。
请参阅图1、图2、图3和图4,图4为图2中重分布层结构20在边缘位置Ⅲ处的部分结构示意图。重分布层结构20可包括与半导体晶粒300的顶层金属层电连接且与第一接地凸块11(例如第一子接地凸块111、第二子接地凸块112和第三子接地凸块113)电连接以接地的第一接地走线网络21。其中,第一接地走线网络21可包括与第一接地凸块11(例如第一子接地凸块111)电连接的接地电连接部(例如第一接地电连接部211)、与第一接地凸块11(例如第二子接地凸块112)电连接的接地电连接部(例如第二接地电连接部212)、设置在两个接地电连接部(例如第一接地电连接部211、第二接地电连接部212)连线一侧的接地走线(例如第一接地走线213)、电连接接地电连接部(例如第一接地电连接部211)与接地走线(例如第一接地走线213)的条状接地连接部(例如第一条状接地连接部214)以及电连接接地电连接部(例如第二接地电连接部212)与接地走线(例如第一接地走线213)的条状接地连接部(例如第二条状接地连接部215)。
具体地,接地电连接部例如第一接地电连接部211、第二接地电连接部212可为凸块点或凸块接垫(bump pad),以与第一接地凸块11(例如第一子接地凸块111、第二子接地凸块112)电连接,实现与基板200中的电路网络201电连接。接地走线(例如第一接地走线213)、条状接地连接部(例如第一条状接地连接部214、第二条状接地连接部215)的配合实现与半导体晶粒300顶层金属层的电连接,以为半导体晶粒300供电,使重分布层400中各端点电压趋向于一致以均匀分布,降低各端点电压间的差值,改善半导体晶粒300顶层金属层电压压降的问题。
在一些实施例中,接地走线(例如第一接地走线213)可在第一方向x上延伸设置。在一些实施例中,为了进一步使重分布层400中各端点电压趋向于一致以均匀分布,及改善半导体晶粒300顶层金属层电压压降的问题。第一接地走线213的数量可为至少一个。例如多个第一接地走线213可在第一方向x上延伸设置并在第二方向y上间隔设置。在一些实施例中,第一接地走线213的数量可为两个,分别为可在第一方向x上延伸设置并在第二方向y上间隔设置的第一子接地走线2131和第二子接地走线2132。
在一些实施例中,条状接地连接部(例如第一条状接地连接部214、第二条状接地连接部215)可在第二方向y上延伸设置。在一些实施例中,第一方向x可与第二方向y垂直设置。
为了进一步使重分布层400中各端点电压趋向于一致以均匀分布,及改善半导体晶粒300顶层金属层电压压降的问题。在一些实施例中,第一条状接地连接部214的数量可为至少一个。例如多个第一条状接地连接部214可在第一方向x上间隔设置并可第二方向y上延伸设置。在一些实施例中,第一条状接地连接部214的数量可为一个。在一些实施例中,第二条状接地连接部215的数量可为至少一个。例如多个第二条状接地连接部215可在第一方向x上间隔设置并可第二方向y上延伸设置。在一些实施例中,第二条状接地连接部215的数量可为一个。
在一些实施例中,为了进一步使重分布层400中各端点电压趋向于一致以均匀分布,及改善半导体晶粒300顶层金属层电压压降的问题。接地电连接部(例如第一接地电连接部211、第二接地电连接部212)上可设置多个在第一方向x上延伸设置并在第二方向y上间隔的指部。在一些实施例中,第一接地电连接部211上可设置多个在第一方向x上延伸设置并在第二方向y上间隔设置的接地指部例如第一接地指部2111。可以理解地,部分接地指部例如第一接地指部2111可不直接与第一接地电连接部211电连接,而通过条状接地连接部例如第一条状接地连接部214与第一接地电连接部211电连接。在一些实施例中,第二接地电连接部212上可设置多个在第一方向x上延伸设置并在第二方向y上间隔设置的接地指部例如第二接地指部2121。可以理解地,部分接地指部例如第二接地指部2121可不直接与第二接地电连接部212电连接,而通过条状接地连接部例如第二条状接地连接部215与第二接地电连接部212电连接。
可以理解地,上述实施例中的名称“第一接地指部”、“第二接地指部”、“指部”、以及“接地指部”可以相互转换,例如,“第一接地指部”可以转换为“第二接地指部”,而相应地,“第二接地指部”可以转换为“第一接地指部”。
在一些实施例中,请参阅图1、图2、图3和图5,图5为图2中重分布层结构20在边缘位置Ⅲ处的部分结构示意图。重分布层结构20还可包括与半导体晶粒300的顶层金属层电连接且与第一电源凸块12(例如第一子电源凸块121、第二子电源凸块122和第三子电源凸块123)电连接的第一电源走线网络22。其中,第一电源走线网络22可包括与第一电源凸块12(例如两个第一子电源凸块121)电连接的电源电连接部(例如两个第一电源电连接部221)、设置在两个电源电连接部(例如两个第一电源电连接部221)连线一侧的电源走线(例如第一电源走线223)以及电连接电源电连接部(例如两个第一电源电连接部221)与电源走线(例如第一电源走线223)的条状电源连接部(例如两个第一条状电源连接部224)。
具体地,电源电连接部例如第一电源电连接部221、第二电源电连接部222可为凸块点或凸块接垫,以与第一电源凸块12(例如第一子电源凸块121、第二子电源凸块122)电连接,实现与基板200中的电路网络201电连接。电源走线(例如第一电源走线223)、条状电源连接部(例如第一条状电源连接部224)的配合实现与半导体晶粒300顶层金属层的电连接,以为半导体晶粒300供电,使重分布层400中各端点电压趋向于一致以均匀分布,降低各端点电压间的差值,改善半导体晶粒300顶层金属层电压压降的问题。
在一些实施例中,电源走线(例如第一电源走线223)可在第一方向x上延伸设置。在一些实施例中,为了进一步使重分布层400中各端点电压趋向于一致以均匀分布,降低各端点电压间的差值,改善半导体晶粒300顶层金属层电压压降的问题。第一电源走线223的数量可为至少一个。例如多个第一电源走线223可在第二方向y上间隔设置并可第一方向x上延伸设置。在一些实施例中,第一电源走线223的数量可为两个,分别为可在第一方向x上延伸设置且可在第二方向y上间隔设置的第一子电源走线2231和第二子电源走线2232。在一些实施例中,第一接地走线213与第一电源走线223分别位于电源电连接部及接地电连接部连线的相对两侧。
在一些实施例中,两个接地电连接部例如第一接地电连接部211、第二接地电连接部212分别位于两个电源电连接部例如两个第一电源电连接部221的相对两侧。
请参阅图6,图6为图2中重分布层结构20在边缘位置Ⅲ处的部分结构示意图。第一电源走线网络22可包括与第一电源凸块12(例如第一子电源凸块121)电连接的电源电连接部(例如第一电源电连接部221)、与第一电源凸块12(例如第二子电源凸块122)电连接的电源电连接部(例如第二电源电连接部222)、设置在两个电源电连接部(例如第一电源电连接部221、第二电源电连接部222)连线一侧的电源走线(例如第一电源走线223)、电连接电源电连接部(例如第一电源电连接部221)与电源走线(例如第一电源走线223)的条状电源连接部(例如第一条状电源连接部224)以及电连接电源电连接部(例如第二电源电连接部222)与电源走线(例如第一电源走线223)的条状电源连接部(例如第二条状电源连接部225)。
具体地,电源电连接部例如第一电源电连接部221、第二电源电连接部222可为凸块点或凸块接垫,以与第一电源凸块12(例如第一子电源凸块121、第二子电源凸块122)电连接,实现与基板200中的电路网络201电连接。电源走线(例如第一电源走线223)、条状电源连接部(例如第一条状电源连接部224、第二条状电源连接部225)的配合实现与半导体晶粒300顶层金属层的电连接,以为半导体晶粒300供电,使重分布层400中各端点电压趋向于一致以均匀分布,降低各端点电压间的差值,改善半导体晶粒300顶层金属层电压压降的问题。
在一些实施例中,电源走线(例如第一电源走线223)可在第一方向x上延伸设置。在一些实施例中,为了进一步使重分布层400中各端点电压趋向于一致以均匀分布,及改善半导体晶粒300顶层金属层电压压降的问题。第一电源走线223的数量可为至少一个。例如多个第一电源走线223可在第二方向y上间隔设置并可在第一方向x上延伸设置。在一些实施例中,第一电源走线223的数量可为两个,分别为可在第一方向x上延伸设置且可在第二方向y上间隔设置的第一子电源走线2231和第二子电源走线2232。
在一些实施例中,第一方向x可与第二方向y垂直设置。
在一些实施例中,条状电源连接部(例如第一条状电源连接部224、第二条状电源连接部225)可在第二方向y上延伸设置。
为了进一步使重分布层400中各端点电压趋向于一致以均匀分布,及改善半导体晶粒300顶层金属层电压压降的问题。在一些实施例中,第一条状电源连接部224的数量可为至少一个。例如多个第一条状电源连接部224可在第一方向x上间隔设置并可第二方向y上延伸设置。在一些实施例中,第一条状电源连接部224的数量可为一个。在一些实施例中,第二条状电源连接部225的数量可为至少一个。例如多个第二条状电源连接部225可在第一方向x上间隔设置并可第二方向y上延伸设置。在一些实施例中,第二条状电源连接部225的数量可为一个。
在一些实施例中,为了进一步使重分布层400中各端点电压趋向于一致以均匀分布,及改善半导体晶粒300顶层金属层电压压降的问题。电源电连接部(例如第一电源电连接部221、第二电源电连接部222)上可设置多个在第一方向x上延伸设置并在第二方向y上间隔设置的指部。在一些实施例中,第一电源电连接部221上可设置多个在第一方向x上延伸设置并在第二方向y上间隔设置的电源指部例如第一电源指部2211。可以理解地,部分电源指部例如第一电源指部2211可不直接与第一电源电连接部221电连接,而通过条状电源连接部例如第一条状电源连接部224与第一电源电连接部221电连接。在一些实施例中,第二电源电连接部222上可设置多个在第一方向x上延伸设置并在第二方向y上间隔设置的电源指部例如第二电源指部2221。可以理解地,部分电源指部例如第二电源指部2221可不直接与第二电源电连接部222电连接,而通过条状电源连接部例如第二条状电源连接部225与第二电源电连接部222电连接。
可以理解地,上述实施例中的名称“第一电源指部”、“第二电源指部”、“电源指部”以及“指部”可以相互转换,例如,“第一电源指部”可以转换为“第二电源指部”,而相应地,“第二电源指部”可以转换为“第一电源指部”。
在一些实施例中,请参阅图1、图2、图3和图7,图7为图2中重分布层结构20在边缘位置Ⅲ处的部分结构示意图。第一接地走线213与第一电源走线223分别位于电源电连接部及电源电连接部连线的相对两侧。在一些实施例中,两个电源电连接部例如第一电源电连接部221、第二电源电连接部222分别位于两个接地电连接部例如两个第一接地电连接部211的相对两侧。
请参阅图8,图8为图2中重分布层结构20在边缘位置Ⅲ处的部分结构示意图。相邻两个接地电连接部例如第一接地电连接部211、第二接地电连接部212之间夹设两个电源电连接部例如两个第一电源电连接部221,相邻两个电源电连接部例如第一电源电连接部221、第二电源电连接部222之间夹设两个接地电连接部例如两个第二接地电连接部212。第一接地走线213与第一电源走线223分别位于电源电连接部及电源电连接部连线的相对两侧。
可见,图1-8所示的重分布层结构20可使重分布层400中各端点电压趋向于一致以均匀分布,降低各端点电压间的差值,改善半导体晶粒300顶层金属层电压压降的问题,可改善电流的连续性及均匀性。
请参阅图2和图9,图9为图2中重分布层结构20在边缘位置Ⅸ处的结构示意图。对于需要连接两种电源的半导体晶粒300例如存储单元(Memory cell)来说,除了凸块10例如接地凸块、电源凸块外,还须有单独的凸块10例如供电凸块,以电连接半导体晶粒300的顶层金属层及基板200中的电路网络201。而凸块10例如供电凸块呈分散态分散在存储单元所在的区域。例如,相邻两个供电凸块之间可夹设至少1个其他类型的凸块例如接地凸块、电源凸块。
其中,在芯片封装体100的相应位置例如Ⅸ处,凸块10可包括至少一个接地凸块(例如第二接地凸块13)、至少一个电源凸块(例如第二电源凸块14)以及中间夹设至少一个接地凸块(例如第二接地凸块13)和/或至少一个电源凸块(例如第二电源凸块14)的两个供电凸块15(例如第一子供电凸块151、第二子供电凸块152)。在一实施例中,第二接地凸块13的数量可为两个,分别为第四子接地凸块131和第五子接地凸块132。在一些实施例中,第四子接地凸块131和第五子接地凸块132相邻,并在第三方向m上排布。在一实施例中,第二电源凸块14的数量可为两个,分别为第四子电源凸块141和第五子电源凸块142。在一些实施例中,第四子电源凸块141和第五子电源凸块142相邻并在第三方向m上排布。在一些实施例中,两个供电凸块15(例如第一子供电凸块151、第二子供电凸块152)相邻并在第三方向m上排布。在一实施例中,第四子接地凸块131和第五子接地凸块132、第四子电源凸块141、第五子电源凸块142夹设于两个供电凸块15(例如第一子供电凸块151、第二子供电凸块152)之间。
可以理解地,上述实施例中的名称“第一接地凸块”、“第二接地凸块”、“接地凸块”、“凸块”、“第一子接地凸块”、“第二子接地凸块”、“第三子接地凸块”、“第四子接地凸块”、“第五子接地凸块”以及“子接地凸块”可以相互转换,例如,“第一子接地凸块”可以转换为“第二子接地凸块”,而相应地,“第二子接地凸块”可以转换为“第一子接地凸块”。
另外,上述实施例中的名称“第一电源凸块”、“第二电源凸块”、“电源凸块”、“凸块”、“第一子电源凸块”、“第二子电源凸块”、“第三子电源凸块”、“第四子电源凸块”、“第五子电源凸块”以及“子电源凸块”可以相互转换,例如,“第一子电源凸块”可以转换为“第二子电源凸块”,而相应地,“第二子电源凸块”可以转换为“第一子电源凸块”。
另外,可以理解地,上述实施例中的名称“供电凸块”、“第一子供电凸块”、“第二子供电凸块”以及“凸块”可以相互转换,例如,“第二子供电凸块”可以转换为“第一子供电凸块”,而相应地,“第一子供电凸块”可以转换为“第二子供电凸块”。
在一实施例中,第三方向m可与第一方向x重合,也可呈角度,且夹角度数为90°。
请参阅图1、图2、图9和图10,图10为图2中重分布层结构20在位置Ⅸ处的部分结构示意图。重分布层结构20可包括与半导体晶粒300的顶层金属层电连接且与供电凸块15(例如第一子供电凸块151、第二子供电凸块152)电连接的供电走线网络23。其中,供电走线网络23可包括与供电凸块15(例如第一子供电凸块151)电连接的供电电连接部(例如第一供电电连接部231)、与供电凸块15(例如第二子供电凸块152)电连接的供电电连接部(例如第二供电电连接部232)、设置在两个供电电连接部(例如第一供电电连接部231、第二供电电连接部232)连线相对两侧的供电走线233(例如第一供电走线2331、第二供电走线2332)、电连接供电电连接部(例如第一供电电连接部231)与供电走线(例如第一供电走线2331、第二供电走线2332)的条状供电连接部(例如第一条状供电连接部234)以及电连接供电电连接部(例如第二供电电连接部232)与供电走线233(例如第一供电走线2331、第二供电走线2332)的条状供电连接部(例如第二条状供电连接部235)。
可以理解地,上述实施例中的名称“第一供电电连接部”、“第二供电电连接部”以及“供电电连接部”可以相互转换,例如,“第一供电电连接部”可以转换为“第二供电电连接部”,而相应地,“第二供电电连接部”可以转换为“第一供电电连接部”。
具体地,供电电连接部例如第一供电电连接部231、第二供电电连接部232可为凸块点或凸块接垫,以与供电凸块15(例如第一子供电凸块151、第二子供电凸块152)电连接,实现与基板200中的电路网络201电连接。供电走线233(例如第一供电走线2331、第二供电走线2332)、条状供电连接部(例如第一条状供电连接部234、第二条状供电连接部235)的配合实现与半导体晶粒300顶层金属层的电连接,以为半导体晶粒300供电,使重分布层400中各端点电压趋向于一致以均匀分布,降低各端点电压间的差值,改善半导体晶粒300顶层金属层电压压降的问题。另外,还改善了供电走线网络23在功耗超标时的运行能力。
在一些实施例中,供电走线233(例如第一供电走线2331、第二供电走线2332)可在第三方向m上延伸设置。在一些实施例中,为了进一步使重分布层400中各端点电压趋向于一致以均匀分布,改善半导体晶粒300顶层金属层电压压降的问题,改善供电走线网络23在功耗超标时的运行能力。供电走线233的数量可为至少两个。例如多个第一接地走线213可在第三方向m上延伸设置并可在第四方向n上间隔设置。在一些实施例中,供电走线233的数量可为两个,分别为可在第三方向m上延伸设置且可在第四方向n上间隔设置的第一供电走线2331、第二供电走线2332。
另外,上述实施例中的名称“第一供电走线”、“第二供电走线”以及“供电走线”可以相互转换,例如,“第一供电走线”可以转换为“第二供电走线”,而相应地,“第二供电走线”可以转换为“第一供电走线”。
在一些实施例中,第三方向m可与第四方向n垂直设置。
在一些实施例中,条状供电连接部(例如第一条状供电连接部234、第二条状供电连接部235)可在第四方向n上延伸设置。在一实施例中,为了进一步使重分布层400中各端点电压趋向于一致以均匀分布,及改善半导体晶粒300顶层金属层电压压降的问题。第一条状供电连接部234及第二条状供电连接部235的数量均可为至少一个。例如第一条状供电连接部234的数量可为两个,分别为在第三方向m上间隔设置并可在第四方向n上延伸设置的第一子条状供电连接部2341、第二子条状供电连接部2342。例如第二条状供电连接部235的数量可为两个,分别为在第三方向m上间隔设置并可在第四方向n上延伸设置的第三子条状供电连接部2351、第四子条状供电连接部2352。在一些实施例中,第一条状供电连接部234的数量可为一个。在一些实施例中,第二条状供电连接部235的数量可为一个。
可以理解地,上述实施例中的名称“第一条状供电连接部”、“第二条状供电连接部”、“第三条状供电连接部”、“第四条状供电连接部”、“第一子条状供电连接部”、“第二子条状供电连接部”、“第三子条状供电连接部”、“第四子条状供电连接部”、“子条状供电连接部”以及“条状供电连接部”可以相互转换,例如,“第一子条状供电连接部”可以转换为“第二子条状供电连接部”,而相应地,“第二子条状供电连接部”可以转换为“第一子条状供电连接部”。
在一些实施例中,为了进一步使重分布层400中各端点电压趋向于一致以均匀分布,改善半导体晶粒300顶层金属层电压压降的问题,改善供电走线网络23在功耗超标时的运行能力。供电电连接部(例如第一供电电连接部231、第二供电电连接部232)上可设置多个在第三方向m上延伸设置且在第四方向n上间隔设置的指部。在一些实施例中,第一供电电连接部231上可设置多个在第三方向m上延伸设置且在第四方向n上间隔设置的供电指部例如第一供电指部2311。可以理解地,部分供电指部例如第一供电指部2311可不直接与第一供电电连接部231电连接,而通过条状供电连接部例如第一条状供电连接部234与第一供电电连接部231电连接。在一些实施例中,第二供电电连接部232上可设置多个在第三方向m上延伸设置且在第四方向n上延伸设置的供电指部例如第二供电指部2321。可以理解地,部分供电指部例如第二供电指部2321可不直接与第二供电电连接部232电连接,而通过条状供电连接部例如第二条状供电连接部235与第二供电电连接部232电连接。
可以理解地,上述实施例中的名称“第一供电指部”、“第二供电指部”、“供电指部”以及“指部”可以相互转换,例如,“第一供电指部”可以转换为“第二供电指部”,而相应地,“第二供电指部”可以转换为“第一供电指部”。
在一些实施例中,请参阅图1、图2、图9、图10和图11,图11为图2中重分布层结构20在位置Ⅸ处的部分结构示意图。重分布层结构20可包括与半导体晶粒300的顶层金属层电连接且与第二接地凸块13(例如第四子接地凸块131、第五子接地凸块132)电连接以接地的第二接地走线网络24以及与半导体晶粒300的顶层金属层电连接且与第二电源凸块14(例如第四子电源凸块141、第五子电源凸块142)电连接的第二电源走线网络25。
可以理解地,上述实施例中的名称“第一接地走线网络”、“第二接地走线网络”以及“接地走线网络”可以相互转换,例如,“第一接地走线网络”可以转换为“第二接地走线网络”,而相应地,“第二接地走线网络”可以转换为“第一接地走线网络”。
另外,上述实施例中的名称“第一电源走线网络”、“第二电源走线网络”以及“电源走线网络”可以相互转换,例如,“第一电源走线网络”可以转换为“第二电源走线网络”,而相应地,“第二电源走线网络”可以转换为“第一电源走线网络”。
其中,第二接地走线网络24可包括与第二接地凸块13(例如第四子接地凸块131)电连接的接地电连接部(例如第三接地电连接部241)、与第二接地凸块13(例如第五子接地凸块132)电连接的接地电连接部(例如第四接地电连接部242)、在第三方向m上延伸设置并在第四方向n上间隔设置的多个接地走线(例如第二接地走线243)、电连接接地电连接部(例如第三接地电连接部241)与多个接地走线(例如第二接地走线243)的条状接地连接部(例如第三条状接地连接部244)以及电连接接地电连接部(例如第四接地电连接部242)与多个接地走线(例如第二接地走线243)的条状接地连接部(例如第四条状接地连接部245)。
具体地,接地电连接部例如第三接地电连接部241、第四接地电连接部242可为凸块点或凸块接垫,以与第二接地凸块13(例如第四子接地凸块131、第五子接地凸块132)电连接,实现与基板200中的电路网络201电连接。接地走线(例如第三接地电连接部241、第四接地电连接部242)、条状接地连接部(例如第三条状接地连接部244、第四条状接地连接部245)的配合实现与半导体晶粒300顶层金属层的电连接,以为半导体晶粒300供电,使重分布层400中各端点电压趋向于一致以均匀分布,改善半导体晶粒300顶层金属层电压压降的问题。
可以理解地,上述实施例中的名称“第一接地电连接部”、“第二接地电连接部”、“第三接地电连接部”、“第四接地电连接部”以及“接地电连接部”可以相互转换,例如,“第一接地电连接部”可以转换为“第二接地电连接部”,而相应地,“第二接地电连接部”可以转换为“第一接地电连接部”。
另外,上述实施例中的名称“第一接地走线”、“第二接地走线”、“第一子接地走线”、“第二子接地走线”、“子接地走线”以及“接地走线”可以相互转换,例如,“第一接地走线”可以转换为“第二接地走线”,而相应地,“第二接地走线”可以转换为“第一接地走线”。
在一些实施例中,接地走线(例如第二接地走线243)可在第三方向m上延伸设置。在一些实施例中,为了进一步使重分布层400中各端点电压趋向于一致以均匀分布,改善半导体晶粒300顶层金属层电压压降的问题。第二接地走线243的数量可为至少一个。例如多个第二接地走线243可在第四方向n上间隔设置并可在第三方向m上延伸设置。在一些实施例中,第二接地走线243的数量可为五个。
在一些实施例中,条状接地连接部(例如第三条状接地连接部244、第四条状接地连接部245)可在第四方向n上延伸设置。
为了进一步使重分布层400中各端点电压趋向于一致以均匀分布,改善半导体晶粒300顶层金属层电压压降的问题。在一些实施例中,第三条状接地连接部244的数量可为至少一个。例如多个第三条状接地连接部244可第四方向n上间隔设置并可第三方向m上延伸设置。在一些实施例中,第三条状接地连接部244的数量可为2个,分别为在第三方向m上延伸设置并在第四方向n上间隔设置的第一子条状接地连接部2441、第二子条状接地连接部2442。在一些实施例中,第四条状接地连接部245的数量可为至少一个。例如多个第四条状接地连接部245在第三方向m上延伸设置并在第四方向n上间隔设置。在一些实施例中,第四条状接地连接部245的数量可为2个,分别为在第三方向m上延伸设置并在第四方向n上间隔设置的第三子条状接地连接部2451、第四子条状接地连接部2452。
可以理解地,上述实施例中的名称“第一条状接地连接部”、“第二条状接地连接部”、“第三条状接地连接部”、“第四条状接地连接部”、“第一子条状接地连接部”、“第二子条状接地连接部”、“第三子条状接地连接部”、“第四子条状接地连接部”、“子条状接地连接部”以及“条状接地连接部”可以相互转换,例如,“第一子条状接地连接部”可以转换为“第二子条状接地连接部”,而相应地,“第二子条状接地连接部”可以转换为“第一子条状接地连接部”。
在一些实施例中,第二接地走线网络24可为第一接地走线网络21。
请参阅图1、图2、图9、图10和图11,第二电源走线网络25可包括与第二电源凸块14(例如第四子电源凸块141)电连接的电源电连接部(例如第三电源电连接部251)、与第二电源凸块14(例如第五子电源凸块142)电连接的电源电连接部(例如第四电源电连接部252)、在第三方向m上延伸设置并在第四方向n上间隔设置的多个电源走线(例如第二电源走线253)、电连接电源电连接部(例如第三电源电连接部251)与多个电源走线(例如第二电源走线253)的条状电源连接部(例如第三条状电源连接部254)以及电连接电源电连接部(例如第四电源电连接部252)与多个电源走线(例如第二电源走线253)的条状电源连接部(例如第四条状电源连接部255)。
可以理解地,上述实施例中的名称“第一电源电连接部”、“第二电源电连接部”、“第三电源电连接部”、“第四电源电连接部”以及“电源电连接部”可以相互转换,例如,“第一电源电连接部”可以转换为“第二电源电连接部”,而相应地,“第二电源电连接部”可以转换为“第一电源电连接部”。
具体地,电源电连接部例如第三电源电连接部251、第四电源电连接部252可为凸块点或凸块接垫,以与第二电源凸块14(例如第四子电源凸块141、第五子电源凸块142)电连接,实现与基板200中的电路网络201电连接。电源走线(例如第三电源电连接部251、第四电源电连接部252)、条状电源连接部(例如第三条状电源连接部254、第四条状电源连接部255)的配合实现与半导体晶粒300顶层金属层的电连接,以为半导体晶粒300供电,使重分布层400中各端点电压趋向于一致以均匀分布,改善半导体晶粒300顶层金属层电压压降的问题。
在一些实施例中,电源走线(例如第二电源走线253)可在第三方向m上延伸设置。在一些实施例中,为了进一步使重分布层400中各端点电压趋向于一致以均匀分布,改善半导体晶粒300顶层金属层电压压降的问题。第二电源走线253的数量可为至少一个。例如多个第二电源走线253可在第四方向n上间隔设置并可在第三方向m上延伸设置。在一些实施例中,第二电源走线253的数量可为五个。
另外,上述实施例中的名称“第一电源走线”、“第二电源走线”、第一子电源走线”、“第二子电源走线”、“子电源走线”以及“电源走线”可以相互转换,例如,“第一电源走线”可以转换为“第二电源走线”,而相应地,“第二电源走线”可以转换为“第一电源走线”。
在一些实施例中,条状电源连接部(例如第三条状电源连接部254、第四条状电源连接部255)可在第四方向n上延伸设置。
为了进一步使重分布层400中各端点电压趋向于一致以均匀分布,改善半导体晶粒300顶层金属层电压压降的问题。在一些实施例中,第三条状电源连接部254的数量可为至少一个。例如多个第三条状电源连接部254可在第四方向n上间隔设置并可在第三方向m上延伸设置。在一些实施例中,第三条状电源连接部254的数量可为2个,分别为在第三方向m上延伸设置并在第四方向n上间隔设置的第一子条状电源连接部2541、第二子条状电源连接部2542。在一些实施例中,第四条状电源连接部255的数量可为至少一个。例如多个第四条状电源连接部255可在第四方向n上间隔设置并可在第三方向m上延伸设置。在一些实施例中,第四条状电源连接部255的数量可为2个,分别为在第三方向m上间隔设置并在第四方向n上间隔设置的第三子条状电源连接部2551、第四子条状电源连接部2552。
可以理解地,上述实施例中的名称“第一条状电源连接部”、“第二条状电源连接部”、“第三条状电源连接部”、“第四条状电源连接部”、“第一子条状电源连接部”、“第二子条状电源连接部”、“第三子条状电源连接部”、“第四子条状电源连接部”、“子条状电源连接部”以及“条状电源连接部”可以相互转换,例如,“第一子条状电源连接部”可以转换为“第二子条状电源连接部”,而相应地,“第二子条状电源连接部”可以转换为“第一子条状电源连接部”。
在一些实施例中,第二电源走线网络25可为第一电源走线网络22。
可见图图1、图2、图9、图10和图11中的重分布层结构20可使各端点电压趋向于一致以均匀分布,电源网络更加强健,也可降低功耗。
本申请中的重分布层结构20不需要跳线至其他层,可改善因跳线至其他层而带来的压降问题。另外,因接地走线网络(例如第一接地走线网络21、第二接地走线网络24)电源走线网络(例如第一电源走线网络22、第二电源走线网络25)及供电走线网络23各呈网络状,使各端点电压趋向于一致以均匀分布,电源网络更加强健。
以上所述仅为本申请的实施例,并非因此限制本申请的专利范围,凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换,或直接或间接运用在其他相关的技术领域,均同理包括在本申请的专利保护范围内。

Claims (19)

1.一种重分布层结构,其特征在于,所述重分布层结构包括:
多个第一接地电连接部,在第一方向上依次排布;
多个第一电源电连接部,在所述第一方向上依次排布;
第一接地走线,与所述多个第一接地电连接部电连接;以及
第一电源走线,与所述多个第一电源电连接部电连接,所述多个第一接地电连接部及所述多个第一电源电连接部均位于所述第一接地走线与所述第一电源走线之间。
2.根据权利要求1所述的重分布层结构,其特征在于,在所述第一方向上相邻两个所述第一接地电连接部之间设置至少一个所述第一电源电连接部,和/或,在所述第一方向上相邻两个所述第一电源电连接部之间设置至少一个所述第一接地电连接部。
3.根据权利要求1所述的重分布层结构,其特征在于,所述第一接地走线包括间隔设置的第一子接地走线及第二子接地走线,所述第一子接地走线及所述第二子接地走线均与所述多个第一接地电连接部电连接。
4.根据权利要求1所述的重分布层结构,其特征在于,所述重分布层结构还包括:
第一条状接地连接部,电连接每一所述多个第一接地电连接部与所述第一接地走线;以及
第一条状电源连接部,电连接每一所述多个第一电源电连接部与所述第一电源走线。
5.根据权利要求4所述的重分布层结构,其特征在于,每一所述多个第一接地电连接部设置有多个第一接地指部,所述多个第一接地指部在所述第一方向上延伸设置并在第二方向上相互间隔设置,所述多个第一接地指部位于所述第一接地走线与所述第一电源走线之间;
所述多个第一接地指部与所述第一接地电连接部电连接,每一所述多个第一接地指部通过所述第一条状接地连接部与所述第一接地走线电连接。
6.根据权利要求4-5任一项所述的重分布层结构,其特征在于,每一所述多个第一电源电连接部设置有多个第一电源指部,所述多个第一电源指部在所述第一方向上延伸设置并在第二方向上相互间隔设置,所述多个第一电源指部位于所述第一接地走线与所述第一电源走线之间;
所述多个第一电源指部与所述第一电源电连接部电连接,每一所述多个第一电源指部通过所述第一条状电源连接部与所述第一电源走线电连接。
7.根据权利要求6所述的重分布层结构,其特征在于,所述第一电源走线包括间隔设置的第一子电源走线及第二子电源走线,所述第一子电源走线及所述第二子电源走线均与所述多个第一电源电连接部电连接。
8.根据权利要求1所述的重分布层结构,其特征在于,所述重分布层结构还包括:
至少一个第二接地电连接部,电连接在一起;
至少一个第二电源电连接部,电连接在一起;
多个供电电连接部,与每一所述至少一个第二接地电连接部、每一所述至少一个第二电源电连接部在第三方向上排布;
第一供电走线,与每一所述多个供电电连接部电连接;以及
第二供电走线,与每一所述多个供电电连接部电连接电连接,所述至少一个第二接地电连接部与所述至少一个第二电源电连接部及所述多个供电电连接部均位于所述第一供电走线与所述第二供电走线之间。
9.根据权利要求8所述的重分布层结构,其特征在于,在所述第三方向上相邻两个所述供电电连接部之间设置至少一个所述第二接地电连接部和至少一个所述第二电源电连接部。
10.根据权利要求8所述的重分布层结构,其特征在于,所述重分布层结构还包括:
条状供电连接部,电连接每一所述多个供电电连接部与所述第一供电走线、所述第二供电走线。
11.根据权利要求10所述的重分布层结构,其特征在于,每一所述多个供电电连接部设置有多个供电指部,所述多个供电指部在所述第三方向上延伸设置并在第四方向上相互间隔设置,所述多个供电指部位于所述第一供电走线与所述第二供电走线之间;
所述多个供电指部与所述供电电连接部电连接,每一所述多个供电指部通过所述条状供电连接部分别与所述第一供电走线与所述第二供电走线电连接。
12.根据权利要求10-11任一项所述的重分布层结构,其特征在于,所述条状供电连接部包括多个相互间隔设置的第一条状供电连接部。
13.一种芯片封装体,其特征在于,包括半导体晶粒、基板以及重分布层,所述基板内设置有电路网络,所述重分布层上设置有权利要求1-12任一项所述的重分布层结构;
所述第一接地走线及所述第一电源走线分别与所述半导体晶粒电连接,每一所述多个第一接地电连接部与每一所述多个第一电源电连接部分别与凸块电连接,所述凸块与所述电路网络电连接。
14.一种重分布层结构,其特征在于,所述重分布层结构包括:
至少一个第一接地电连接部,电连接在一起;
至少一个第一电源电连接部,电连接在一起;
多个供电电连接部,与每一所述至少一个第一接地电连接部、每一所述至少一个第一电源电连接部在第三方向上排布;
第一供电走线,与每一所述多个供电电连接部电连接;以及
第二供电走线,与每一所述多个供电电连接部电连接电连接,所述至少一个第一接地电连接部与所述至少一个第一电源电连接部及所述多个供电电连接部均位于所述第一供电走线与所述第一供电走线之间。
15.根据权利要求14所述的重分布层结构,其特征在于,在所述第三方向上相邻两个所述供电电连接部之间设置至少一个所述第一接地电连接部和至少一个所述第一电源电连接部。
16.根据权利要求14所述的重分布层结构,其特征在于,所述重分布层结构还包括:
条状供电连接部,电连接每一所述多个供电电连接部与所述第一供电走线、所述第一供电走线。
17.根据权利要求16所述的重分布层结构,其特征在于,每一所述多个供电电连接部设置有多个供电指部,所述多个供电指部在所述第三方向上延伸设置并在第四方向上相互间隔设置,所述多个供电指部位于所述第一供电走线与所述第一供电走线之间;
所述多个供电指部与所述供电电连接部电连接,每一所述多个供电指部通过所述条状供电连接部分别与所述第一供电走线与所述第一供电走线电连接。
18.根据权利要求16-17任一项所述的重分布层结构,其特征在于,所述条状供电连接部包括多个相互间隔设置的第一条状供电连接部。
19.一种芯片封装体,其特征在于,包括半导体晶粒、基板以及重分布层,所述基板内设置有电路网络,所述重分布层上设置有权利要求14-18任一项所述的重分布层结构;
第一接地走线网络、第一电源走线网络、所述第一供电走线及所述第二供电走线分别与所述半导体晶粒电连接,所述至少一个第一接地电连接部、所述至少一个第一电源电连接部及所述多个供电电连接部分别与凸块电连接,所述凸块与所述电路网络电连接。
CN202111539622.8A 2021-12-15 2021-12-15 重分布层结构及芯片封装体 Withdrawn CN114242676A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111539622.8A CN114242676A (zh) 2021-12-15 2021-12-15 重分布层结构及芯片封装体

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111539622.8A CN114242676A (zh) 2021-12-15 2021-12-15 重分布层结构及芯片封装体

Publications (1)

Publication Number Publication Date
CN114242676A true CN114242676A (zh) 2022-03-25

Family

ID=80757020

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111539622.8A Withdrawn CN114242676A (zh) 2021-12-15 2021-12-15 重分布层结构及芯片封装体

Country Status (1)

Country Link
CN (1) CN114242676A (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5883427A (en) * 1996-09-10 1999-03-16 Mitsubishi Denki Kabushiki Kaisha Semiconductor device power supply wiring structure
US5885855A (en) * 1996-11-12 1999-03-23 Lsi Logic Corporation Method for distributing connection pads on a semiconductor die
CN1357920A (zh) * 2001-12-21 2002-07-10 威盛电子股份有限公司 覆晶晶片导电凸块与再分布导线层配置
CN101236940A (zh) * 2008-02-27 2008-08-06 威盛电子股份有限公司 重配置线路层的线路结构
JP2010027989A (ja) * 2008-07-23 2010-02-04 Nec Electronics Corp 半導体集積回路及び半導体集積回路のレイアウト方法
CN102956634A (zh) * 2011-08-09 2013-03-06 联发科技股份有限公司 集成电路芯片
CN104810348A (zh) * 2014-01-24 2015-07-29 瑞萨电子株式会社 半导体器件和io单元

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5883427A (en) * 1996-09-10 1999-03-16 Mitsubishi Denki Kabushiki Kaisha Semiconductor device power supply wiring structure
US5885855A (en) * 1996-11-12 1999-03-23 Lsi Logic Corporation Method for distributing connection pads on a semiconductor die
CN1357920A (zh) * 2001-12-21 2002-07-10 威盛电子股份有限公司 覆晶晶片导电凸块与再分布导线层配置
CN101236940A (zh) * 2008-02-27 2008-08-06 威盛电子股份有限公司 重配置线路层的线路结构
JP2010027989A (ja) * 2008-07-23 2010-02-04 Nec Electronics Corp 半導体集積回路及び半導体集積回路のレイアウト方法
CN102956634A (zh) * 2011-08-09 2013-03-06 联发科技股份有限公司 集成电路芯片
CN104810348A (zh) * 2014-01-24 2015-07-29 瑞萨电子株式会社 半导体器件和io单元

Similar Documents

Publication Publication Date Title
US9184472B2 (en) Battery pack and method of manufacturing battery pack with interconnected half contact pads
CN104868004A (zh) 太阳能电池模块
US8710674B2 (en) Internal wiring structure of semiconductor device
CN106252573A (zh) 布线模块
KR20190110937A (ko) 회로 레이아웃, 재분배 보드, 모듈 및 하프-브리지 회로를 제조하는 방법
US20200006814A1 (en) Battery module
CN109257871B (zh) 柔性线路板及移动终端
JP4717604B2 (ja) 配線基板およびそれを用いた半導体装置
CN102270619A (zh) 用于电子封装组件的焊盘配置
US7598608B2 (en) Mounting substrate
US10438872B2 (en) Semiconductor device and lead frame
US20190378784A1 (en) Semiconductor device
CN114242676A (zh) 重分布层结构及芯片封装体
CN112885808B (zh) 封装基板以及封装结构
JP6875588B1 (ja) 半導体装置
JP4786976B2 (ja) 配線基板及びその製造方法、並びに半導体装置
JP2002124537A (ja) 半導体チップの接合構造およびその構造を備えた表示装置
WO2023202676A1 (zh) 功率模块和电机控制器
TWI593173B (zh) 電力傳輸裝置及其製作方法
CN219286403U (zh) 一种电性连接件、功率模块和车辆
CN221466575U (zh) 电子装置
CN208889647U (zh) 晶圆、智能处理器及电器设备
CN222801809U (zh) 一种显示面板及显示装置
US20240276656A1 (en) Circuit substrate and electronic device
US12125929B2 (en) Solar device with insulated interconnectors

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WW01 Invention patent application withdrawn after publication
WW01 Invention patent application withdrawn after publication

Application publication date: 20220325