JP3718370B2 - マルチチップ型半導体装置 - Google Patents
マルチチップ型半導体装置 Download PDFInfo
- Publication number
- JP3718370B2 JP3718370B2 JP13920599A JP13920599A JP3718370B2 JP 3718370 B2 JP3718370 B2 JP 3718370B2 JP 13920599 A JP13920599 A JP 13920599A JP 13920599 A JP13920599 A JP 13920599A JP 3718370 B2 JP3718370 B2 JP 3718370B2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- semiconductor
- semiconductor chip
- connection
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、複数の半導体チップを同一パッケージに収容したマルチチップ型半導体装置に関する。
【０００２】
【従来の技術】
複数の半導体チップを互いに接続して樹脂モールドしたマルチチップ型半導体装置では、半導体チップ相互間の接続が種々の形態で行われる。たとえば、ボンディングワイヤで半導体チップ間の接続が行われる場合もあり、また、半導体チップ同士を重ね合わせてチップ・オン・チップ構造とし、バンプを介して半導体チップ同士の電気接続が行われる場合もある。さらには、配線基板上に複数の半導体チップを接合することによって、複数の半導体チップ同士の電気接続が達成されている場合もある。
【０００３】
たとえば、図４(a)に内部を透視した平面図を示すように、基板１０５上に第１および第２の半導体チップ１０１，１０２を実装し、第１および第２の半導体チップ１０１，１０２間の接続を基板１０５上の配線１０３によって達成してマルチチップ型半導体装置が構成される場合がある。この状態で樹脂モールドやセラミックキャッピングが施されてパッケージ１０７に収容されることになる。
【０００４】
基板１０５には、パッケージ１０７外に引き出される複数の外部端子１０４が接合されている。この外部端子１０４には、専ら第２の半導体チップ１０２のみが接続されている。第１の半導体チップ１０１は、第２の半導体チップ１０２とのチップ間接続部のみを有していて、外部端子１０４との接続のための外部接続部は有していない。
【０００５】
第１および第２の半導体チップ１０１，１０２は、組立前に各単体での動作テストが行われるが、組立後においても、動作確認のためにそれぞれ個別にテストされる。この動作テストのために、図４(b)に底面図を示すように、基板１０５の裏面側の適所には、測定用モニタ端子１０６が配置されていて、この測定用モニタ端子１０６は、パッケージ１０７の裏面において露出させられている。この測定用モニタ端子１０６は、配線１０３の適所に接続されており、したがって、この測定用モニタ端子１０６を利用することにより、第１の半導体チップ１０１の動作テストを行うことができる。第２の半導体チップ１０２の動作テストは、外部端子１０４を利用して行うことができる。
【０００６】
【発明が解決しようとする課題】
しかし、上述のような構成は、親チップの表面に子チップを重ね合わせ、バンプによりチップ間接合を達成するチップ・オン・チップ構造のマルチチップ型半導体装置の場合のように、チップ間配線から外部端子への引き出し行うことが困難な構造の装置には適用することができない。したがって、外部接続端子に接続されることになる親チップの動作テストは行えるが、子チップの動作テストが行えない。
【０００７】
子チップと直接接続されるテスト用外部接続端子を設ければ、パッケージングののちに親チップおよび子チップの動作テストを行うことができるであろうが、外部接続端子数が増大するためパッケージが大きくなるうえ、子チップの表面にチップ間接続用のパッド以外に外部接続用のパッドを設ける必要が生じるから、子チップのサイズが大型化するという問題もある。
【０００８】
これらの問題は、たとえば、外部端子に接続される第２の半導体チップ（親チップ）側に、外部との直接接続のための接続部を持たない第１の半導体チップ（子チップ）の動作テストを行うためのテスト回路を設けることにより解決されると考えられる。テスト回路は、たとえば、第１の半導体チップをテストモードにするための指令信号を発生する回路や、第１の半導体チップの入出力信号を第２の半導体チップの内部処理回路を通過させて外部端子との間で授受させるための切り換え回路を含む。
【０００９】
ところが、たとえば、第１の半導体チップがフラッシュメモリのような高耐圧型のＩＣであり、第２の半導体チップが通常のロジックＩＣであるような場合には、第２の半導体チップの耐圧による制限のために、第１の半導体チップの動作テストが行えない場合がある。すなわち、たとえば、第１の半導体チップをテストモードに移行させるために高電圧を印加させる必要がある場合に、第２の半導体チップの耐圧による制限のために、そのような高電圧の印加が実質的にできないことがある。
【００１０】
そこで、この発明の目的は、上述の技術的課題を解決し、耐圧の差によらずに各半導体チップに所要の電圧を印加することができるマルチチップ型半導体装置を提供することである。
【００１１】
【課題を解決するための手段および発明の効果】
上記の目的を達成するための請求項１記載の発明は、第１の半導体チップと第２の半導体チップとをパッケージ内で相互接続して構成されるチップ・オン・チップ構造のマルチチップ型半導体装置であって、上記第１の半導体チップは、上記第２の半導体チップとの接続のための複数のチップ間接続部を有しており、上記第２の半導体チップは、上記第１の半導体チップとの接続のための複数のチップ間接続部と、上記パッケージ外に引き出される外部接続端子との接続のための外部接続部と、上記複数のチップ間接続部のうちの少なくとも１つを当該第２の半導体チップの内部回路とは絶縁された状態で上記外部接続部に直接接続するメタル配線とを有しており、上記メタル配線は、上記第１の半導体チップの内部回路のアドレス端子を兼ねるテスト端子を上記外部接続部に接続するものであることを特徴とするマルチチップ型半導体装置である。
【００１２】
ここでいう「チップ間接続」は、主として、同一パッケージ内に封止される半導体チップ同士の接続を意味する。
【００１３】
請求項１記載の発明によれば、第１の半導体チップのチップ間接続部の少なくとも１つが、第２の半導体チップに設けられたメタル配線を介して、この第２の半導体チップの外部接続部に接続されている。したがって、第１の半導体チップの内部回路は、当該外部接続部に接続された外部端子との間で、直接信号の授受を行うことができる。すなわち、チップ・オン・チップ構造のマルチチップ型半導体装置であるにもかかわらず、第１の半導体チップの内部回路には、メタル配線を介して外部端子から直接アクセスすることができる。この場合に、メタル配線は、第２の半導体チップの内部回路とは接続されておらず、チップ間接続部と外部接続部とを直接接続しているので、第１の半導体チップの内部回路に高電圧を印加する必要があるときでも、第２の半導体チップの耐圧が問題となることはない。
また、上記メタル配線は、上記第１の半導体チップの内部回路のアドレス端子を兼ねるテスト端子を上記外部接続部に接続するものであるので、第１の半導体チップにテスト用の特別の端子をアドレス端子とは別に設ける必要がなく、入出力数を削減できる。
【００１４】
第１の半導体チップは、外部端子と直接接続される外部接続部を有していてもよいが、第２の半導体チップとの接続のためのチップ間接続部のみを有する場合であっても、第２の半導体チップに第１の半導体チップの内部回路の動作テストのためのテスト回路を備えることにより、この第１の半導体チップの動作テストを良好に行うことができる。
【００１５】
なお、メタル配線に接続される第１の半導体チップ上のチップ間接続部は、当該マルチチップ型半導体装置の使用時において、第２の半導体チップの内部回路と接続すべきものであってもよい。この場合には、第１の半導体チップにおいてメタル配線に接続された外部接続部と、別の所望の外部接続部とを、マルチチップ型半導体装置外の外部配線によって、それらの外部接続部にそれぞれ接続された外部接続端子同士を結線することにより相互に接続すればよい。
【００１６】
請求項２記載の発明は、上記第１の半導体チップは、高電圧の印加を前提として高耐圧プロセスで作製されたものであり、上記第２の半導体チップは、上記第１の半導体チップよりも耐圧の低いものであることを特徴とする請求項１記載のマルチチップ型半導体装置である。
【００１７】
この構成では、第２の半導体チップは、第１の半導体チップに比較して耐圧が低いものであり、この第２の半導体チップの内部回路を介して第１の半導体チップに高電圧を印加することはできない。しかし、この発明では、第２の半導体チップに内部回路とは独立して形成されたメタル配線によって、第１の半導体チップへの高電圧の印加が可能である。これにより、耐圧の差によらずに、所望の高電圧を第１の半導体チップに供給することができる。
【００１８】
上記第１の半導体チップは、たとえば、フラッシュメモリであってもよく、第２の半導体チップは、ロジックＩＣであってもよい。
【００１９】
【発明の実施の形態】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
【００２０】
図１は、この発明の一実施形態に係るマルチチップ型半導体装置の分解斜視図であり、図２は、当該半導体装置の断面図である。この半導体装置は、第１の半導体チップとしての子チップ１を、第２の半導体チップとしての親チップ２の表面に重ね合わせて接合した、いわゆるチップ・オン・チップ（Chip-On-Chip）構造を有している。このチップ・オン・チップ構造のマルチチップ型半導体装置は、外部との接続のためのリードフレーム１４が引き出された状態で樹脂モールドされ、パッケージ４０に納められている。
【００２１】
親チップ２は、たとえばシリコンチップからなっており、その表面２１は、親チップ２の基体をなす半導体基板においてトランジスタなどの機能素子が形成された活性表層領域側の表面であって、最表面は、絶縁物の保護膜で覆われている。この保護膜上には、所定の位置において、外部接続用の複数の外部接続パッドＥ（外部接続部）が、ほぼ矩形の平面形状を有する親チップ２の表面２１の周縁付近に露出して配置されている。この外部接続パッドＥは、ボンディングワイヤ１３によってリードフレーム１４に接続されている。
【００２２】
親チップ２の内方の領域には、子チップ１の接合領域１５が設定されており、この接合領域１５には、子チップ１とのチップ間接続のためのチップ接続パッドＰＭ１，ＰＭ２，ＰＭ３，・・・・・・（以下、総称するときには「チップ接続パッドＰＭ」という。）（チップ間接続部）が、複数個（図１では４個のみ図示）形成されている。
【００２３】
複数のチップ接続パッドＰＭのうちの１つのチップ接続パッドＰＭｔは、親チップ２の内部回路とは絶縁された状態で配設されたメタル配線ＭＷによって、所定の１つの外部接続パッドＥt（外部接続パッドＥのうちの１つ）と直接接続されている。このメタル配線ＭＷは、たとえば、保護膜の表面の表面配線によって形成されていてもよく、また、アルミニウム配線等からなる内部配線により形成されていてもよい。
【００２４】
子チップ１は、たとえばシリコンチップからなっており、表面１１は、子チップ１の基体をなす半導体基板においてトランジスタなどの機能素子が形成された活性表層領域側の表面であり、最表面は、絶縁物の保護膜で覆われている。この保護膜上には、親チップ２とのチップ間接続のためのチップ接続パッドＰＤ１，ＰＤ２，ＰＤ３，・・・・・・（以下、総称するときには「チップ接続パッドＰＤ」という。）（チップ間接続部）が、複数個（図１では４個のみ図示）形成されている。子チップ１は、外部接続パッドＥを有しておらず、したがって、専ら、親チップ２を介してのみアクセスが可能である。
【００２５】
子チップ１は、たとえば、高耐圧プロセスで作製されたフラッシュメモリＩＣであり、内部にフラッシュメモリ回路を有している。これに対して、親チップ２は、通常のロジックＩＣであり、フラッシュメモリＩＣよりも耐圧の低い構成となっている。
【００２６】
子チップ１のチップ接続パッドＰＤ上には、耐酸化性の金属、たとえば、金、鉛、プラチナ、銀またはイリジウムからなるバンプＢがそれぞれ形成されていて、チップ間接続部材をなす金属隆起部を構成している。
【００２７】
子チップ１は、表面１１を親チップ２の表面２１に対向させた状態で親チップ２に接合されている。この接合は、バンプＢを接合領域１５のチップ接続パッドＰＭにそれぞれ当接させた状態で、親チップ２と子チップ１とを相互に圧着することにより達成される。この圧着の際、必要に応じて親チップ２および／または子チップ１に超音波振動を与えることにより、バンプＢとチップ接続パッドＰＭとの確実な接合が達成される。
【００２８】
図３は、上記のマルチチップ型半導体装置の電気的構成を説明するためのブロック図である。親チップ２と子チップ１とは、チップ接続パッドＰＭ，ＰＤおよびバンプＢを介して接続されている。子チップ１のチップ接続パッドＰＤのなかには、内部のフラッシュメモリ回路１０（内部回路）のテスト端子Ａ５に接続されたチップ接続パッドＰＤtがある。テスト端子Ａ５は、たとえば、アドレス端子を兼ねていてもよい。
【００２９】
チップ接続パッドＰＤtと接続される親チップ２のチップ接続パッドＰＭtは、メタル配線ＭＷを介して、外部接続パッドＥt（外部接続パッドＥの１つ）に接続されている。メタル配線ＭＷは、ダイオードなどの素子が附属しておらず、親チップ２の内部回路であるロジック回路２０とは接続されていない独立した配線であり、したがって、チップ接続パッドＰＤtをリードフレーム１４１（複数のリードフレーム１４の一つ）に直接接続するものである。
【００３０】
親チップ２と子チップ１とを接合してマルチチップ型半導体装置を組み立てた後に、子チップ１の内部のフラッシュメモリ回路１０をテストモードに設定するときには、リードフレーム１４１から高電圧が印加される。これにより、メタル配線ＭＷ、外部接続パッドＥt、チップ接続パッドＰＭt，ＰＤtおよびバンプＢを介してテスト端子Ａ５に高電圧が印加され、フラッシュメモリ回路１０は、動作テストのためのテストモードに移行する。このとき、メタル配線ＭＷは、親チップ２の内部のロジック回路２０とは独立して形成されているので、テストモードへの移行のために印加される高電圧は、親チップ２の耐圧による制限を受けることがない。
【００３１】
ロジック回路２０は、たとえば、フラッシュメモリ回路１０に対して読出、書込および消去を行うための駆動回路と、フラッシュメモリ回路１０の動作テストのためのテスト回路とを有していてもよい。この場合、テスト回路は、たとえば、子チップ１の入出力信号を親チップ２の内部回路を通過させて外部接続端子（リードフレーム１４）との間で授受させるための切り換え回路（バイパス回路）を含む。
【００３２】
このマルチチップ型半導体装置は、使用時には、プリント配線基板３０上に実装される。プリント配線基板３０には、ロジック回路２０の所定の端子ａに接続された外部接続パッドＥ１（複数の外部接続パッドＥのうちの１つ）に対応したリードフレーム１４２（リードフレーム１４のうちの１つ）と、上記のリードフレーム１４１とを接続する配線導体３１が形成されている。これにより、使用時には、リードフレーム１４１，１４２および配線導体３１を介して、親チップ２のロジック回路２０と子チップ１の内部のフラッシュメモリ回路１０とが接続されることになり、親チップ２のロジック回路２０から子チップ１の内部のフラッシュメモリ回路１０のアドレス端子を兼ねるテスト端子Ａ５に、アドレス信号を入力することができる。
【００３３】
なお、フラッシュメモリ回路１０のテスト端子Ａ５以外の端子と、ロジック回路１０の端子ａ以外の端子との相互接続は、専ら、チップ接続パッドＰＭ，ＰＤおよびバンプＢを介するチップ間接続によって達成されている。したがって、当該マルチチップ型半導体装置の使用時には、上記のチップ間接続とプリント配線基板３０上の配線導体３１を介する外部配線とにより、フラッシュメモリ回路１０とロジック回路２０との電気接続が達成されることになる。
【００３４】
このようにこの実施形態のマルチチップ型半導体装置は、親チップ２に形成されたメタル配線ＭＷを介して、リードフレーム１４１から子チップ１に高電圧を印加して、この子チップ１の内部のフラッシュメモリ回路１０をテストモードに移行させることができる。これにより、親チップ２が、通常のロジックプロセスで作製されたものであったとしても、その耐圧を問題とすることなく、子チップ１に高電圧を供給することができ、子チップ１の内部のフラッシュメモリ回路１０の動作テストを良好に行うことができる。
【００３５】
また、この実施形態では、アドレス端子を兼ねるテスト端子Ａ５と親チップ２の内部の内部のロジック回路２０との接続は、当該半導体装置が実装されるプリント配線基板３０上の配線導体３１を介して達成するようにしている。これにより、子チップ１には、テスト用の特別の端子をアドレス端子とは別に設ける必要がないので、入出力数を削減できる。
【００３６】
この発明の実施形態の説明は、以上のとおりであるが、この発明は、他の形態で実施することも可能である。たとえば、上述の実施形態では、ロジック回路２０が形成された親チップ２上にフラッシュメモリ回路１０が形成された子チップ１を重ねたチップ・オン・チップ構造のマルチチップ型半導体装置が構成されているが、親チップ２および子チップ１の各内部回路の組合せは、上記の組合せ以外であってもよい。また、親チップ２の表面に子チップ１の裏面（活性表層領域とは反対側の面）を対向させて接合し、チップ接続パッド間の接続をワイヤボンディングにより行う構成のチップ・オン・チップ構造の装置にも、この発明を適用することが可能である。
【００３７】
さらに、上記の実施形態では、親チップ２および子チップ１は、いずれもシリコンからなるチップであることとしたが、シリコンの他にも、ガリウム砒素半導体やゲルマニウム半導体などの他の任意の半導体材料を用いた半導体チップをこの発明の半導体装置に適用することができる。この場合に、第１の半導体チップと第２の半導体チップとの半導体材料は、同じでもよいし異なっていてもよい。
【００３８】
また、上述の実施形態では、子チップ１にバンプＢを設けているが、親チップ２に同様のバンプを設けてもよく、親チップ２および子チップ１の両方にバンプを設けて、バンプ同士を接合することによって親チップ２と子チップ１とのチップ・オン・チップ接合が達成されていてもよい。
【００３９】
さらに、上記の実施形態では、親チップ２の表面２１に１つの子チップ１が接合される場合について説明したが、親チップ２の表面２１に２つ以上の子チップを接合するようにしてもよい。
【００４０】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【図１】この発明の一実施形態に係るマルチチップ型半導体装置の分解斜視図である。
【図２】上記マルチチップ型半導体装置の断面図である。
【図３】上記マルチチップ型半導体装置の電気的構成を示すブロック図である。
【図４】従来のマルチチップ型半導体装置の構成を示す平面図(a)、および底面図(b)である。
【符号の説明】
１ 子チップ
２ 親チップ
１４ リードフレーム（外部接続端子）
１０ フラッシュメモリ回路
２０ ロジック回路
４０ パッケージ
Ｂ バンプ
ＰＤ チップ接続パッド
ＰＤt チップ接続パッド（テスト用）
ＰＭ チップ接続パッド
ＰＭt チップ接続パッド（テスト用）
Ｅ 外部接続パッド
Ｅt 外部接続用パッド（テスト用）
ＭＷ メタル配線
Ａ５ テスト端子
【発明の属する技術分野】
この発明は、複数の半導体チップを同一パッケージに収容したマルチチップ型半導体装置に関する。
【０００２】
【従来の技術】
複数の半導体チップを互いに接続して樹脂モールドしたマルチチップ型半導体装置では、半導体チップ相互間の接続が種々の形態で行われる。たとえば、ボンディングワイヤで半導体チップ間の接続が行われる場合もあり、また、半導体チップ同士を重ね合わせてチップ・オン・チップ構造とし、バンプを介して半導体チップ同士の電気接続が行われる場合もある。さらには、配線基板上に複数の半導体チップを接合することによって、複数の半導体チップ同士の電気接続が達成されている場合もある。
【０００３】
たとえば、図４(a)に内部を透視した平面図を示すように、基板１０５上に第１および第２の半導体チップ１０１，１０２を実装し、第１および第２の半導体チップ１０１，１０２間の接続を基板１０５上の配線１０３によって達成してマルチチップ型半導体装置が構成される場合がある。この状態で樹脂モールドやセラミックキャッピングが施されてパッケージ１０７に収容されることになる。
【０００４】
基板１０５には、パッケージ１０７外に引き出される複数の外部端子１０４が接合されている。この外部端子１０４には、専ら第２の半導体チップ１０２のみが接続されている。第１の半導体チップ１０１は、第２の半導体チップ１０２とのチップ間接続部のみを有していて、外部端子１０４との接続のための外部接続部は有していない。
【０００５】
第１および第２の半導体チップ１０１，１０２は、組立前に各単体での動作テストが行われるが、組立後においても、動作確認のためにそれぞれ個別にテストされる。この動作テストのために、図４(b)に底面図を示すように、基板１０５の裏面側の適所には、測定用モニタ端子１０６が配置されていて、この測定用モニタ端子１０６は、パッケージ１０７の裏面において露出させられている。この測定用モニタ端子１０６は、配線１０３の適所に接続されており、したがって、この測定用モニタ端子１０６を利用することにより、第１の半導体チップ１０１の動作テストを行うことができる。第２の半導体チップ１０２の動作テストは、外部端子１０４を利用して行うことができる。
【０００６】
【発明が解決しようとする課題】
しかし、上述のような構成は、親チップの表面に子チップを重ね合わせ、バンプによりチップ間接合を達成するチップ・オン・チップ構造のマルチチップ型半導体装置の場合のように、チップ間配線から外部端子への引き出し行うことが困難な構造の装置には適用することができない。したがって、外部接続端子に接続されることになる親チップの動作テストは行えるが、子チップの動作テストが行えない。
【０００７】
子チップと直接接続されるテスト用外部接続端子を設ければ、パッケージングののちに親チップおよび子チップの動作テストを行うことができるであろうが、外部接続端子数が増大するためパッケージが大きくなるうえ、子チップの表面にチップ間接続用のパッド以外に外部接続用のパッドを設ける必要が生じるから、子チップのサイズが大型化するという問題もある。
【０００８】
これらの問題は、たとえば、外部端子に接続される第２の半導体チップ（親チップ）側に、外部との直接接続のための接続部を持たない第１の半導体チップ（子チップ）の動作テストを行うためのテスト回路を設けることにより解決されると考えられる。テスト回路は、たとえば、第１の半導体チップをテストモードにするための指令信号を発生する回路や、第１の半導体チップの入出力信号を第２の半導体チップの内部処理回路を通過させて外部端子との間で授受させるための切り換え回路を含む。
【０００９】
ところが、たとえば、第１の半導体チップがフラッシュメモリのような高耐圧型のＩＣであり、第２の半導体チップが通常のロジックＩＣであるような場合には、第２の半導体チップの耐圧による制限のために、第１の半導体チップの動作テストが行えない場合がある。すなわち、たとえば、第１の半導体チップをテストモードに移行させるために高電圧を印加させる必要がある場合に、第２の半導体チップの耐圧による制限のために、そのような高電圧の印加が実質的にできないことがある。
【００１０】
そこで、この発明の目的は、上述の技術的課題を解決し、耐圧の差によらずに各半導体チップに所要の電圧を印加することができるマルチチップ型半導体装置を提供することである。
【００１１】
【課題を解決するための手段および発明の効果】
上記の目的を達成するための請求項１記載の発明は、第１の半導体チップと第２の半導体チップとをパッケージ内で相互接続して構成されるチップ・オン・チップ構造のマルチチップ型半導体装置であって、上記第１の半導体チップは、上記第２の半導体チップとの接続のための複数のチップ間接続部を有しており、上記第２の半導体チップは、上記第１の半導体チップとの接続のための複数のチップ間接続部と、上記パッケージ外に引き出される外部接続端子との接続のための外部接続部と、上記複数のチップ間接続部のうちの少なくとも１つを当該第２の半導体チップの内部回路とは絶縁された状態で上記外部接続部に直接接続するメタル配線とを有しており、上記メタル配線は、上記第１の半導体チップの内部回路のアドレス端子を兼ねるテスト端子を上記外部接続部に接続するものであることを特徴とするマルチチップ型半導体装置である。
【００１２】
ここでいう「チップ間接続」は、主として、同一パッケージ内に封止される半導体チップ同士の接続を意味する。
【００１３】
請求項１記載の発明によれば、第１の半導体チップのチップ間接続部の少なくとも１つが、第２の半導体チップに設けられたメタル配線を介して、この第２の半導体チップの外部接続部に接続されている。したがって、第１の半導体チップの内部回路は、当該外部接続部に接続された外部端子との間で、直接信号の授受を行うことができる。すなわち、チップ・オン・チップ構造のマルチチップ型半導体装置であるにもかかわらず、第１の半導体チップの内部回路には、メタル配線を介して外部端子から直接アクセスすることができる。この場合に、メタル配線は、第２の半導体チップの内部回路とは接続されておらず、チップ間接続部と外部接続部とを直接接続しているので、第１の半導体チップの内部回路に高電圧を印加する必要があるときでも、第２の半導体チップの耐圧が問題となることはない。
また、上記メタル配線は、上記第１の半導体チップの内部回路のアドレス端子を兼ねるテスト端子を上記外部接続部に接続するものであるので、第１の半導体チップにテスト用の特別の端子をアドレス端子とは別に設ける必要がなく、入出力数を削減できる。
【００１４】
第１の半導体チップは、外部端子と直接接続される外部接続部を有していてもよいが、第２の半導体チップとの接続のためのチップ間接続部のみを有する場合であっても、第２の半導体チップに第１の半導体チップの内部回路の動作テストのためのテスト回路を備えることにより、この第１の半導体チップの動作テストを良好に行うことができる。
【００１５】
なお、メタル配線に接続される第１の半導体チップ上のチップ間接続部は、当該マルチチップ型半導体装置の使用時において、第２の半導体チップの内部回路と接続すべきものであってもよい。この場合には、第１の半導体チップにおいてメタル配線に接続された外部接続部と、別の所望の外部接続部とを、マルチチップ型半導体装置外の外部配線によって、それらの外部接続部にそれぞれ接続された外部接続端子同士を結線することにより相互に接続すればよい。
【００１６】
請求項２記載の発明は、上記第１の半導体チップは、高電圧の印加を前提として高耐圧プロセスで作製されたものであり、上記第２の半導体チップは、上記第１の半導体チップよりも耐圧の低いものであることを特徴とする請求項１記載のマルチチップ型半導体装置である。
【００１７】
この構成では、第２の半導体チップは、第１の半導体チップに比較して耐圧が低いものであり、この第２の半導体チップの内部回路を介して第１の半導体チップに高電圧を印加することはできない。しかし、この発明では、第２の半導体チップに内部回路とは独立して形成されたメタル配線によって、第１の半導体チップへの高電圧の印加が可能である。これにより、耐圧の差によらずに、所望の高電圧を第１の半導体チップに供給することができる。
【００１８】
上記第１の半導体チップは、たとえば、フラッシュメモリであってもよく、第２の半導体チップは、ロジックＩＣであってもよい。
【００１９】
【発明の実施の形態】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
【００２０】
図１は、この発明の一実施形態に係るマルチチップ型半導体装置の分解斜視図であり、図２は、当該半導体装置の断面図である。この半導体装置は、第１の半導体チップとしての子チップ１を、第２の半導体チップとしての親チップ２の表面に重ね合わせて接合した、いわゆるチップ・オン・チップ（Chip-On-Chip）構造を有している。このチップ・オン・チップ構造のマルチチップ型半導体装置は、外部との接続のためのリードフレーム１４が引き出された状態で樹脂モールドされ、パッケージ４０に納められている。
【００２１】
親チップ２は、たとえばシリコンチップからなっており、その表面２１は、親チップ２の基体をなす半導体基板においてトランジスタなどの機能素子が形成された活性表層領域側の表面であって、最表面は、絶縁物の保護膜で覆われている。この保護膜上には、所定の位置において、外部接続用の複数の外部接続パッドＥ（外部接続部）が、ほぼ矩形の平面形状を有する親チップ２の表面２１の周縁付近に露出して配置されている。この外部接続パッドＥは、ボンディングワイヤ１３によってリードフレーム１４に接続されている。
【００２２】
親チップ２の内方の領域には、子チップ１の接合領域１５が設定されており、この接合領域１５には、子チップ１とのチップ間接続のためのチップ接続パッドＰＭ１，ＰＭ２，ＰＭ３，・・・・・・（以下、総称するときには「チップ接続パッドＰＭ」という。）（チップ間接続部）が、複数個（図１では４個のみ図示）形成されている。
【００２３】
複数のチップ接続パッドＰＭのうちの１つのチップ接続パッドＰＭｔは、親チップ２の内部回路とは絶縁された状態で配設されたメタル配線ＭＷによって、所定の１つの外部接続パッドＥt（外部接続パッドＥのうちの１つ）と直接接続されている。このメタル配線ＭＷは、たとえば、保護膜の表面の表面配線によって形成されていてもよく、また、アルミニウム配線等からなる内部配線により形成されていてもよい。
【００２４】
子チップ１は、たとえばシリコンチップからなっており、表面１１は、子チップ１の基体をなす半導体基板においてトランジスタなどの機能素子が形成された活性表層領域側の表面であり、最表面は、絶縁物の保護膜で覆われている。この保護膜上には、親チップ２とのチップ間接続のためのチップ接続パッドＰＤ１，ＰＤ２，ＰＤ３，・・・・・・（以下、総称するときには「チップ接続パッドＰＤ」という。）（チップ間接続部）が、複数個（図１では４個のみ図示）形成されている。子チップ１は、外部接続パッドＥを有しておらず、したがって、専ら、親チップ２を介してのみアクセスが可能である。
【００２５】
子チップ１は、たとえば、高耐圧プロセスで作製されたフラッシュメモリＩＣであり、内部にフラッシュメモリ回路を有している。これに対して、親チップ２は、通常のロジックＩＣであり、フラッシュメモリＩＣよりも耐圧の低い構成となっている。
【００２６】
子チップ１のチップ接続パッドＰＤ上には、耐酸化性の金属、たとえば、金、鉛、プラチナ、銀またはイリジウムからなるバンプＢがそれぞれ形成されていて、チップ間接続部材をなす金属隆起部を構成している。
【００２７】
子チップ１は、表面１１を親チップ２の表面２１に対向させた状態で親チップ２に接合されている。この接合は、バンプＢを接合領域１５のチップ接続パッドＰＭにそれぞれ当接させた状態で、親チップ２と子チップ１とを相互に圧着することにより達成される。この圧着の際、必要に応じて親チップ２および／または子チップ１に超音波振動を与えることにより、バンプＢとチップ接続パッドＰＭとの確実な接合が達成される。
【００２８】
図３は、上記のマルチチップ型半導体装置の電気的構成を説明するためのブロック図である。親チップ２と子チップ１とは、チップ接続パッドＰＭ，ＰＤおよびバンプＢを介して接続されている。子チップ１のチップ接続パッドＰＤのなかには、内部のフラッシュメモリ回路１０（内部回路）のテスト端子Ａ５に接続されたチップ接続パッドＰＤtがある。テスト端子Ａ５は、たとえば、アドレス端子を兼ねていてもよい。
【００２９】
チップ接続パッドＰＤtと接続される親チップ２のチップ接続パッドＰＭtは、メタル配線ＭＷを介して、外部接続パッドＥt（外部接続パッドＥの１つ）に接続されている。メタル配線ＭＷは、ダイオードなどの素子が附属しておらず、親チップ２の内部回路であるロジック回路２０とは接続されていない独立した配線であり、したがって、チップ接続パッドＰＤtをリードフレーム１４１（複数のリードフレーム１４の一つ）に直接接続するものである。
【００３０】
親チップ２と子チップ１とを接合してマルチチップ型半導体装置を組み立てた後に、子チップ１の内部のフラッシュメモリ回路１０をテストモードに設定するときには、リードフレーム１４１から高電圧が印加される。これにより、メタル配線ＭＷ、外部接続パッドＥt、チップ接続パッドＰＭt，ＰＤtおよびバンプＢを介してテスト端子Ａ５に高電圧が印加され、フラッシュメモリ回路１０は、動作テストのためのテストモードに移行する。このとき、メタル配線ＭＷは、親チップ２の内部のロジック回路２０とは独立して形成されているので、テストモードへの移行のために印加される高電圧は、親チップ２の耐圧による制限を受けることがない。
【００３１】
ロジック回路２０は、たとえば、フラッシュメモリ回路１０に対して読出、書込および消去を行うための駆動回路と、フラッシュメモリ回路１０の動作テストのためのテスト回路とを有していてもよい。この場合、テスト回路は、たとえば、子チップ１の入出力信号を親チップ２の内部回路を通過させて外部接続端子（リードフレーム１４）との間で授受させるための切り換え回路（バイパス回路）を含む。
【００３２】
このマルチチップ型半導体装置は、使用時には、プリント配線基板３０上に実装される。プリント配線基板３０には、ロジック回路２０の所定の端子ａに接続された外部接続パッドＥ１（複数の外部接続パッドＥのうちの１つ）に対応したリードフレーム１４２（リードフレーム１４のうちの１つ）と、上記のリードフレーム１４１とを接続する配線導体３１が形成されている。これにより、使用時には、リードフレーム１４１，１４２および配線導体３１を介して、親チップ２のロジック回路２０と子チップ１の内部のフラッシュメモリ回路１０とが接続されることになり、親チップ２のロジック回路２０から子チップ１の内部のフラッシュメモリ回路１０のアドレス端子を兼ねるテスト端子Ａ５に、アドレス信号を入力することができる。
【００３３】
なお、フラッシュメモリ回路１０のテスト端子Ａ５以外の端子と、ロジック回路１０の端子ａ以外の端子との相互接続は、専ら、チップ接続パッドＰＭ，ＰＤおよびバンプＢを介するチップ間接続によって達成されている。したがって、当該マルチチップ型半導体装置の使用時には、上記のチップ間接続とプリント配線基板３０上の配線導体３１を介する外部配線とにより、フラッシュメモリ回路１０とロジック回路２０との電気接続が達成されることになる。
【００３４】
このようにこの実施形態のマルチチップ型半導体装置は、親チップ２に形成されたメタル配線ＭＷを介して、リードフレーム１４１から子チップ１に高電圧を印加して、この子チップ１の内部のフラッシュメモリ回路１０をテストモードに移行させることができる。これにより、親チップ２が、通常のロジックプロセスで作製されたものであったとしても、その耐圧を問題とすることなく、子チップ１に高電圧を供給することができ、子チップ１の内部のフラッシュメモリ回路１０の動作テストを良好に行うことができる。
【００３５】
また、この実施形態では、アドレス端子を兼ねるテスト端子Ａ５と親チップ２の内部の内部のロジック回路２０との接続は、当該半導体装置が実装されるプリント配線基板３０上の配線導体３１を介して達成するようにしている。これにより、子チップ１には、テスト用の特別の端子をアドレス端子とは別に設ける必要がないので、入出力数を削減できる。
【００３６】
この発明の実施形態の説明は、以上のとおりであるが、この発明は、他の形態で実施することも可能である。たとえば、上述の実施形態では、ロジック回路２０が形成された親チップ２上にフラッシュメモリ回路１０が形成された子チップ１を重ねたチップ・オン・チップ構造のマルチチップ型半導体装置が構成されているが、親チップ２および子チップ１の各内部回路の組合せは、上記の組合せ以外であってもよい。また、親チップ２の表面に子チップ１の裏面（活性表層領域とは反対側の面）を対向させて接合し、チップ接続パッド間の接続をワイヤボンディングにより行う構成のチップ・オン・チップ構造の装置にも、この発明を適用することが可能である。
【００３７】
さらに、上記の実施形態では、親チップ２および子チップ１は、いずれもシリコンからなるチップであることとしたが、シリコンの他にも、ガリウム砒素半導体やゲルマニウム半導体などの他の任意の半導体材料を用いた半導体チップをこの発明の半導体装置に適用することができる。この場合に、第１の半導体チップと第２の半導体チップとの半導体材料は、同じでもよいし異なっていてもよい。
【００３８】
また、上述の実施形態では、子チップ１にバンプＢを設けているが、親チップ２に同様のバンプを設けてもよく、親チップ２および子チップ１の両方にバンプを設けて、バンプ同士を接合することによって親チップ２と子チップ１とのチップ・オン・チップ接合が達成されていてもよい。
【００３９】
さらに、上記の実施形態では、親チップ２の表面２１に１つの子チップ１が接合される場合について説明したが、親チップ２の表面２１に２つ以上の子チップを接合するようにしてもよい。
【００４０】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【図１】この発明の一実施形態に係るマルチチップ型半導体装置の分解斜視図である。
【図２】上記マルチチップ型半導体装置の断面図である。
【図３】上記マルチチップ型半導体装置の電気的構成を示すブロック図である。
【図４】従来のマルチチップ型半導体装置の構成を示す平面図(a)、および底面図(b)である。
【符号の説明】
１ 子チップ
２ 親チップ
１４ リードフレーム（外部接続端子）
１０ フラッシュメモリ回路
２０ ロジック回路
４０ パッケージ
Ｂ バンプ
ＰＤ チップ接続パッド
ＰＤt チップ接続パッド（テスト用）
ＰＭ チップ接続パッド
ＰＭt チップ接続パッド（テスト用）
Ｅ 外部接続パッド
Ｅt 外部接続用パッド（テスト用）
ＭＷ メタル配線
Ａ５ テスト端子
Claims (2)
- 第１の半導体チップと第２の半導体チップとをパッケージ内で相互接続して構成されるチップ・オン・チップ構造のマルチチップ型半導体装置であって、
上記第１の半導体チップは、上記第２の半導体チップとの接続のための複数のチップ間接続部を有しており、
上記第２の半導体チップは、上記第１の半導体チップとの接続のための複数のチップ間接続部と、上記パッケージ外に引き出される外部接続端子との接続のための外部接続部と、上記複数のチップ間接続部のうちの少なくとも１つを当該第２の半導体チップの内部回路とは絶縁された状態で上記外部接続部に直接接続するメタル配線とを有しており、上記メタル配線は、上記第１の半導体チップの内部回路のアドレス端子を兼ねるテスト端子を上記外部接続部に接続するものであることを特徴とするマルチチップ型半導体装置。 - 上記第１の半導体チップは、高電圧の印加を前提として高耐圧プロセスで作製されたものであり、
上記第２の半導体チップは、上記第１の半導体チップよりも耐圧の低いものであることを特徴とする請求項１記載のマルチチップ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13920599A JP3718370B2 (ja) | 1999-05-19 | 1999-05-19 | マルチチップ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13920599A JP3718370B2 (ja) | 1999-05-19 | 1999-05-19 | マルチチップ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000332193A JP2000332193A (ja) | 2000-11-30 |
| JP3718370B2 true JP3718370B2 (ja) | 2005-11-24 |
Family
ID=15240003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13920599A Expired - Fee Related JP3718370B2 (ja) | 1999-05-19 | 1999-05-19 | マルチチップ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3718370B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100868419B1 (ko) | 2001-06-07 | 2008-11-11 | 가부시끼가이샤 르네사스 테크놀로지 | 반도체장치 및 그 제조방법 |
| JP4631223B2 (ja) * | 2001-07-04 | 2011-02-16 | パナソニック株式会社 | 半導体実装体およびそれを用いた半導体装置 |
| JP4910512B2 (ja) * | 2006-06-30 | 2012-04-04 | 富士通セミコンダクター株式会社 | 半導体装置および半導体装置の製造方法 |
-
1999
- 1999-05-19 JP JP13920599A patent/JP3718370B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000332193A (ja) | 2000-11-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6232148B1 (en) | Method and apparatus leads-between-chips | |
| US7309913B2 (en) | Stacked semiconductor packages | |
| US6707141B2 (en) | Multi-chip module substrate for use with leads-over chip type semiconductor devices | |
| CN103620778B (zh) | 倒装芯片、正面和背面中心键合存储线键合组件 | |
| US6831353B2 (en) | Interdigitated leads-over-chip lead frame and device for supporting an integrated circuit die | |
| JP2537014B2 (ja) | 電子素子用リ―ドフレ―ム・パッケ―ジ | |
| US6208018B1 (en) | Piggyback multiple dice assembly | |
| US6091138A (en) | Multi-chip packaging using bump technology | |
| US6100593A (en) | Multiple chip hybrid package using bump technology | |
| JP3643706B2 (ja) | 半導体装置 | |
| JP2002222889A (ja) | 半導体装置及びその製造方法 | |
| JP2001223326A (ja) | 半導体装置 | |
| JP2003204035A (ja) | 複数のｉ／ｏピン積層半導体チップパッケージ及びこれに使われるリードフレーム | |
| US20090230548A1 (en) | Semiconductor package and multi-chip package using the same | |
| US7863093B2 (en) | Integrated circuit die with logically equivalent bonding pads | |
| TWI225291B (en) | Multi-chips module and manufacturing method thereof | |
| JP2005209882A (ja) | 半導体パッケージ及び半導体装置 | |
| US20040245651A1 (en) | Semiconductor device and method for fabricating the same | |
| KR100702970B1 (ko) | 이원 접속 방식을 가지는 반도체 패키지 및 그 제조 방법 | |
| JP3718370B2 (ja) | マルチチップ型半導体装置 | |
| JPH07263620A (ja) | 半導体装置 | |
| JP2000349228A (ja) | 積層型半導体パッケージ | |
| JP2007134426A (ja) | マルチチップモジュール | |
| JPH0322544A (ja) | 半導体装置 | |
| JP2000124395A (ja) | 多チップ半導体パッケージ構造とその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050803 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050902 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080909 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110909 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120909 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120909 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130909 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |