JPH01137647A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＭＩＳＦＥＴを有する半導体集積回路装置に
関するものであり、特に、Ｐ型基板を用いた半導体集積
回路装置に関するものである。

〔従来技術〕

ゲートアレイ等の論理ＬＳＩの高集積化を図る上では１
回路をＭ　Ｉ　Ｓ　ＦＥＴで構成した方が有利である。

さらに、低消費電力化を進める上では、ＰチャネルＭＩ
ＳＦＥＴとＮチャネルＭＩＳＦＥＴ　（Ｃ−ＭＩＳＦＥ
Ｔ）とで回路を構成した方が良い。しかし、回路動作の
高速化及び高駆動能力化を図るためにはＮＰＮバイポー
ラトランジスタを用いた方が有利である。そこで、近年
では、出力バッファ等のように大きな駆動能力が要求さ
れる回路では、Ｃ−ＭＩＳＦＥＴとＮＰＮバイポーラト
ランジスタとで構成するようにしている。そして、ＮＰ
Ｎバイポーラトランジスタを構成するため、基板はＰ型
シリコン基板が用いられる。

ところで、論理ＬＳＩでは、複数の情報を同時に処理す
るいわゆる並行処理が行われる。このため、入出力バッ
ファでは、８ビツト、１６ビツトあるいは３２ビツトと
いうように、多くの入出力バッファが同時にオン、オフ
動作をする。このとき、入出力バッファに高レベルの基
準電位Ｖ　ｃ　ｃ、例えば５ｖを給電する電源配線や、
低レベルの基準電位Ｖ　ｓ　ｓ　、例えばＯｖを給電す
る電源配線の電位が変動する。特に、出力バッファでは
大きな電流をｒ入」　「切」するので、出力バッファの
動作による電位変動が大きい。そこで、出力バッファに
電位Ｖ　ｃ　ｃを給電する電源配線（以下、単に、電源
配線という）と、Ｗ１位Ｖｓｓを給電する電源配線（以
下、接地電位配線という）は、他の回路に電位ｖｃｃを
給電する電源配線及び電位Ｖｓｓを給電する接地電位配
線と分て、専用に設けている。

〔発明が解決しようとする問題点〕

本発明者は、前記論理ＬＳＩを検討した結果、次の問題
点を見出した。

前記接地電位配線は基板に接続されているため。

多くの出力バッファが同時にオンからオフに切換ると、
大きな電流が基板に流れ込み、基板電位を上昇させる。

このとき、基板には、ＰチャネルＭＩ　５ＦＥＴを構成
するためのＮ−ウェル領域と、Ｐ−基板と、Ｎチャネル
ＭＩＳＦＥＴのＮ１ソース、ドレインとによって寄生の
ＮＰＮトランジスタが構成されているので、この寄生の
トランジスタが前記基板に流れ込んだ電流によってオン
してラッチアップを起すという問題がある。このラッチ
アップを防止するために、前記出力バッファの接地電位
配線を他の回路の接地電位配線に接続して、出力バッフ
ァがオンからオフに切換ったときの電流を、前記他の回
路の接地電位配線に逃すことにより、基板電位の上昇を
防ぐことが考えられる。しかし、これでは、出力バッフ
ァがオンからオフに切換ったときに、出力バッファ以外
の回路に接続している接地電位配線の電位が上昇するの
で、内部の論理ゲートや入カバソファ等が誤動作を起す
という問題がある。

本発明の目的は、ラッチアップを防止し、また回路の誤
動作を防止して、半導体集積回路装置の信頼性を高める
ことにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、半魂体集積回路の出力バッファに低位の基準
電位を給電する第１接地電位配線を半導体チップ上に延
在して設け、第１接地電位配線と・別に、前記出力バッ
ファに接続されない第２接地電位配線を前記半導体チッ
プ上に設け、第１接地電位配線と第２接地電位配線を、
ショットキーバリアダイオードを介して接続したもので
ある。

〔作用〕

上述した手段によれば、ショットキーバリアダイオード
が、寄生トランジスタのしきい値より低い０．３〜０．
５Ｖでオンして、出力バッファの接地電位配線を流れる
電流を他の接地電位配線に逃すので、寄生のトランジス
タがオンしてラッチアップを起すことがない。また、こ
のとき出力バッファ以外の回路に接続している接地電位
配線の電位上昇が０．３〜０．５ｖ以下というように低
く抑えられるので、回路の誤動作を起すことがない。

これらのことから、半導体集積回路装置の信頼性を高め
ることができる。

以下、本発明の実施例を図面を用いて説明する。

〔発明の実施例Ｉ〕

第１図は、本発明の実施例■の半導体集積回路装置を構
成している半導体チップの平面図である。

第１図において、１はＰ−型単結晶シリコンからなる基
板であり、周辺部に例えば第２層目のアルミニウム膜で
形成したポンディングパッド２．２Ａ。

２Ｂ、２Ｇ、２Ｄが設けられている。ポンディングパッ
ド２は、信号の入力、出力用のものである。

ポンディングパッド２Ａは、電位Ｖｃｃ例えば５Ｖを出
力バッファ７Ａに給電するためのものである。ポンディ
ングパッド２Ｂは、電位Ｖｓｓ例えばＯｖを出力バッフ
ァ７Ａに給電するためのものである。ポンディングパッ
ド２Ｃは、入カバソファ７Ｂ、基本セル８Ａに電位Ｖｃ
ｃ例えば５ｖを給電するためのものである。ポンディン
グパッド２Ｄは、入力バッファ７Ｂ、基本セル８Ａに電
位Ｖｓｓ例えばＯｖを給電するためのものである。

出力バッファ７Ａ、入力バツファ７Ｂは、ＰチャネルＭ
ＩＳＦＥＴ、ＮチャネルＭＩＳＦＥＴ、ＮＰＮバイポー
ラトランジスタ等で構成されている。

出力バッファ７Ａは、他の出力バッファ７Ａのオン、オ
フ動作と無関係に動作するものもあり、８個、１６個、
３２個あるいはそれ以上が同時にオン、オフ動作するも
のもある。そして、出力バッファ７Ａ、入カバソファ７
Ｂの上には、例えば第２層目のアルミニウム膜からなり
、電位ｖｃｃを給電する電源配線３，５及び電位Ｖｓｓ
を給電する接地電位配線４，６が延在している。配線３
が出力バッファ７Ａに電位Ｖｃｃを給電するためのもの
であり、配線５が入力バッファ７Ｂ及び基本セル８Ａに
電位Ｖｃｃを給電するためのものである。この配ｍ３．
ｓは、ＰチャネルＭＩＳＦＥＴが設けられるＮ−型ウェ
ル領域に接続されている。

また、配線４が出力バッファ７Ａに電位Ｖｓｓを給電す
るためのものであり、配線６が入力バッファ７Ｂ及び基
本セル８Ａに電位Ｖｓｓを給電するためのものである。

この配線４，６は、ＮチャネルＭ　Ｉ　Ｓ　ＦＥＴの近
傍において、基板（Ｐ−領域）１に接続されている。配
線３，４，５．６及び出力バッファ７Ａ、入カバツフア
７Ｂによって囲まれた領域が内部論理領域であり、基本
セル８Ａが多数配置されている。８は基本セル８Ａを列
状に配置してなる基本セル列である。基本セル８Ａは。

例えば２個のＰチャネルＭＩＳＦＥＴと２個のＮチャネ
ルＭＩ　５ＦＥＴとからなっている。

複数の出力バッファ７Ａが同時にオンからオフに切り換
ると、大きな電流が配線４を通って基板１へ流れ込み、
基板電位を上昇させるので、第２図に示すように、配線
４と配線６の間をショットキーバリアダイオードＳＢＤ
で接続して、配線４の電流を配線６へ逃すようにしてい
る。第２図において、Ｃは出力バッファ７Ａの出力端子
に接続されるボンディングワイヤ、リード、配線基板上
の配線、ＬＳＩの出力端子につながる別のＬＳＩの入力
容量の総和等が有する容量である。Ｌｉは配線４及びそ
れに接続されたボンディングワイヤ。

リードのインダクタンスであり、Ｌ２は配線６及びそれ
に接続されたボンディングワイヤ、リードのインダクタ
ンスである。９，１０は基本セル８Ａに構成されたイン
バータと２人力ＮＡＮＤである。

出力バッファ７Ａは、例えば第３図に示したように、２
個のＰチャネルＭＩＳＦＥＴ、２個のＮチャネルＭＩＳ
ＦＥＴ、２個のバイポーラトランジスタ、２個の抵抗素
子Ｒとで構成されている。インバータ９は１例えば第４
図に示したように、１個のＰチャネルＭＩＳＦＥＴと１
個のＮチャネルＭＩＳＦＥＴとで構成されている。２人
力ＮＡＮＤは、例えば第５図に示したように、２個のＰ
チャネルＭＩＳＦＥＴと２個のＮチャネルＭＩＳＦＥＴ
とで構成されている。

８個、１６個あるいは３２個の出力バッファ７Ａが同時
に切換ると、それぞれの負荷容量Ｃに蓄えられていた電
荷が放出されるため、配線４に瞬間的に大きな電流が流
れる。このとき、インダクタンスＬ工によって逆起電力
が発生するため、配線４の電位が上昇する。しかし、配
線４がショットキーバリアダイオードＳＢＤを介して配
線６に接続されており、またショットキーバリアダイオ
ードＳＢＤのしきい値が０．３〜０．５ｖと低いため、
基板１の配線４が接続されている部分の電位が０．３〜
０．５Ｖ以上になる以前に、配線４の電流がショットキ
ーバリアダイオードＳＢＤを通って配線６へ流れる。一
方、シ１ットキーバリアダイオードＳＢＤを通して配線
６に加えられた電位が０．３〜０．５ｖ以下であるので
、配線６の電位が０．３〜０．５Ｖよりも高くなる゛こ
とがない。０゜３〜０．５ｖという値は、インバータ９
や２人力ＮＡＮＤＩＯのしきい値（１／２Ｖｃｃ）より
も充分に低い値であるので、誤動作することがない。

また、出力バッファ７Ａ自体においても、配線４の電位
が上昇すると出力が反転することが起り得えるが、配線
４の電位が低く抑えられることから出力バッファ７Ａの
誤動作をなくすことができる。

次に、ショットキーバリアダイオードＳＢＤの断面構造
を説明する。

第６図は、ショットキーバリアダイオードＳＢＤ及びそ
の近傍の断面図である。

まず、種々の素子の構造の概要を説明する。第６図にお
いて、１１はＰ゛型埋込み層、１２はＮ゛型埋込み層、
１３はＰ−型ウェル領域、１４はＮ−型ウェル領域であ
る。Ｐ−型ウェル領域１３にはＮチャネル型ＭＩＳＦＥ
Ｔや図示していないＮＰＮバイポーラトランジスタが構
成される。Ｎ−型ウェル領域１４にはＰチャネルＭＩＳ
ＦＥＴ及びショットキーバリアダイオードＳＢＤを構成
している。１５はＰチャネルストッパ領域、２０はフィ
ールド絶縁膜である。ＮチャネルＭＩＳＦＥＴは、Ｎ１
型ソース、ドレイン１６、ゲート絶縁膜２１、ゲート電
極２２からなっている。出力バッファ７ＡのＮチャネル
ＭＩ　Ｓ　ＦＥＴの周囲には、このＮチャネルＭＩＳＦ
ＥＴのほぼ全周を囲むように、Ｐ°型半導体領域１８が
形成しである。このＰ゛型半導体領域１８は、Ｐ−型ウ
ェル領域１３と、これに電位Ｖｓｓを印加するためのア
ルミニウム配線２５をオーミックコンタクトさせるため
のものである。ＰチャネルＭＩＳＦＥＴは、Ｐ°型ソー
ス、ドレイン１７、ゲート絶縁膜２１、ゲート電極２２
とで構成しである。そして、ＰチャネルＭＩＳＦＥＴの
近傍には、Ｎ゛型半導体領域１９が形成しである。Ｎ゛
型半導体領域１９は、Ｎ°型ウェル領域１４と、これに
電位ｖｃｃを給電するためのアルミニウム配線２９とを
オーミックコンタクトさせるためのものである。なお１
図示していないが、出力バッファ７Ａを構成しているＰ
チャネルＭＩＳＦＥＴの周囲には、このＰチャネルＭＩ
ＳＦＥＴのほぼ全周を囲むように、Ｎ゛型半導体領域１
９を設けている。２３は第１層目の層間絶縁膜であり、
例えば低圧ＣＶＤによる酸化シリコン膜からなっている
。

絶縁膜２３の上に第１層目のアルミニウム膜からなる配
線２５．２６．２７．２８．２９が延在している。配線
２５は出力バッファのＮチャネルＭＩＳＦＥＴのソース
及びこのＮチャネルＭＩＳＦＥＴが設けられているＰ−
型ウェル領域１３に電位Ｖｓｓを給電するものである。

また、配線２５は、後述するショットキーバリアダイオ
ードＳＢＤと、出力バッファ７Ａに電位Ｖｓｓを給電す
る第２層目のアルミニウム配ａ４の間を接続している。

配線２６は、出力バッファ７Ａの出力端子であり、第２
Ｆｌ目のアルミニウム配線３２とＮチャネルＭＩＳＦＥ
Ｔのドレインの間を接続している。配線２７は、基本セ
ル８Ａに形成したＮチャネルＭＩＳＦＥＴのソース及び
このＮチャネルＭＩＳＦＥＴが設けられているＰ−型ウ
ェル領域１３に電位Ｖｓｓを給電するものである。また
、配線２７は、ショットキーバリアダイオードＳＢＤが
形成されているＮ−型ウェル領域１４と、入力バッファ
７Ｂや基本セル８Ａに電位ｖｓｓを給電する第２層目の
アルミニウム配線６を接続している。配線２８は、基本
セル８Ａに構成した論理回路の出力端子であり、第２層
目のアルミニウム配線３３に接続している。配線２９は
、基本セル８ＡのＰチャネルＭＩＳＦＥＴのソース及び
このＰチャネルＭＩＳＦＥＴが設けられているＮ−型ウ
ェル領域１４に電位ｖｃｃを給電するためのものであり
。

第２層目のアルミニウム配線５に接続している。

３０は第２層目の層間絶縁膜であり、例えばプラズマＣ
ｖＤによる酸化シリコン膜の上にリンシリケートガラス
（ＰＳＧ）膜を積層して形成したものである。２４は第
１層目の絶縁膜２３を除去してなる接続孔であり、３１
は第２層目の絶縁膜を除去してなる接続孔である。

ショットキーバリアダイオードＳＢＤは、Ｎ−型ウェル
領域１４と、この表面に形成した白金シリサイド（Ｐｔ
−５ｉ）５０とからなっている。限定されるものではな
いが２本実施例では、ショットキ−バリアダイオードＳ
ＢＤは、それぞれの出力バッファ７Ａごとに、の周囲の
一部に形成しである。

基板１の表面の白金シリサイド５０が被着している部分
に、ＮチャネルＭＩ　５ＦＥＴの周囲を囲んでいるＰ＋
型半導体領域１８の一部が現れている。

出力バッファ７Ａがオンからオフに切換ることによって
配線４の電位が０．３〜０．５ｖ以上に上昇すると、シ
ョットキーバリアダイオードＳＢＤが導通する。すると
、配１ＩＡ４に放出された出力バッファ７Ａからの電流
は、配線２５、ショットキーバリアダイオードＳＢＤ、
Ｎ−型ウェル領域１４、Ｎ゛型半導体領域１９、配線２
７を通って配線６へ流れ出。

る。すなわち、基板１においては、Ｎ−型ウェル領域１
４の中だけを電流工が流れることになる。したがって、
−点鎖線で示したような電流が流れない。

ショットキーバリアダイオードＳＢＤが導通するまでは
、配線４の電流は、基板１中へ流れ込むことになるが、
寄生のバイポーラトランジスタＱに達するまでには、基
板１の抵抗によってほぼ“０″まで低下する。したがっ
て、寄生トランジスタＱがオンすることがなく、ラッチ
アップを起すことがない。

Ｐ゛型半導体領域１８の白金シリサイド膜５０に被着す
る部分は、レジスト膜からなるマスクでその領域を規定
して形成したものである。白金シリサイド膜５０は、第
１層目絶縁膜２３を形成し、接続孔２２を形成した後、
スパッタリングによって白金を全面に形成し、アニール
してシリサイド化して形成したものである。このため、
ショットキーバリアダイオードＳＢＤの部分だけでなく
、基板１の接続孔２４から露出している表面にも白金シ
リサイド１摸５０が形成されている。さらに、図示して
いないが、ゲート電極２２の第１層目アルミニウム配線
が接続する表面には、白金シリサイド膜５０が形成され
ている。

以上、説明したように、本実施例■によれば、出力バッ
ファ７がオンからオフに切換ったときに、寄生トランジ
スタＱが動作することがなく、また。

入カバソファ７Ｂや基本セル８Ａのゲートに接続してい
る接地電位配線６の電位が大きく上昇することがなく、
それら入力バッファ７Ｂや基本セル８Ａのゲートが誤動
作を起すことがないので、信頼性を高めることができる
。

〔発明の実施例■〕

第７図は、実施例■におけるショットキーバリアダイオ
ードＳＢＤの平面図、 第８図は、第７図のＸ−Ｘ切断線における断面図である
。

実施例■は、出力バッファ７Ａを構成するＮチャネルＭ
　Ｉ　Ｓ　ＦＥＴの周囲を、ＮチャネルＭＩＳＦＥＴご
とにショットキーバリアダイオードＳＢＤで囲ったもの
である。これにより、ショットキーバリアダイオードＳ
ＢＤのスイッチングスピードが速くなり、また電流容量
が大きくなるので、基板１へ流れ込む電流が少くなり、
したがって基板電位の上昇を低く抑えることができる。

第７図に示した３５は第２層目のアルミニウム膜からな
る配線であり、接続孔３１を通してその下の第１層目の
アルミニウム膜３６に接続し、さらにこのアルミニウム
膜３６が接続孔２４を通してゲート電極２２に接続して
いる。

〔発明の実施例■〕

第９図は、実施例■における半導体チップ１の平面図、 第１０図は、基本セルの論理ゲートが、出力バッファの
オン、オフ動作の影響を受けないことを説明するための
図である。

第９図に示したように、本実施例■は、出力バッファ７
Ａに電位Ｖ　ｃ　ｃを給電する配線３、出力バッファ７
Ａに電位Ｖ　ｓ　ｓを給電する配線４、入力バッファ７
Ｂ及び基本セル８Ａに電位Ｖｃｃを給電する配線５、入
力バッファ７Ｂ及び基本セル８Ａに電位Ｖ　ｓ　ｓを給
電する配線６の他に、どの回路にも接続されない接地電
位配線４０を入出力バッファ回路？Ａ、７Ｂの上に延在
させたものである。配線４０は、例えば第２層目のアル
ミニウム膜からなっている。配線４０は、専用のポンデ
ィングパッド２Ｅに接続する。このポンディングパッド
２Ｅは、パッケージに、他のポンディングパッド２．２
Ａ、２Ｂ、２Ｃ，２Ｄに接続されない専用のリードを設
け、これに接続するようにしてもよい。そして、配線４
０は、第６図あるいは第８図に示されているショットキ
ーバリアダイオードＳＲＤが設けられるＮ−型ウェル領
域１４の表面のＮ゛型半導体領域１９に接続するように
する。したがって。

第１０図に示すように、ショットキーバリアダイオード
ＳＢＤは、陽極側が配線４に接続され、陰極側が配線４
０に接続されることになる。第３図において、Ｌ、は配
線４０が接続されるボンディングワイヤ及びリードのイ
ンダクタンスである。出力バッファ７Ａがオンからオフ
に切り換って配線４の電位が上昇すると、ショットキー
バリアダイオードＳＢＤが導通して配線４の電流を配線
４０に放出する。このとき、配線６は前記配線４及び４
０のいずれにも接続していないので、配線６に接続して
いる入力バッファ７Ｂや基本セル８Ａのゲートが、出力
バッファ７Ａの動作の影響を受けることがない。したが
って、論理ゲート９，１０の誤動作を完全に防止できる
。

〔発明の実施例■〕 第１１図は、実施例■における出力バッファのＮチャネ
ルＭＩＳＦＥＴ部分の断面図である。

実施例■は、第１１図に示したように、ショットキーバ
リアダイオードＳＢＤを設けるとともに。

出力バッファ７ＡのＮチャネルＭＩＳＦＥＴの周囲を囲
んでいるＰ゛型半導体領域１８の下にＰ°型半導体領域
４１を設けたものである。このようにすると。

ＮチャネルＭＩＳＦＥＴは、Ｐ１型型半体領域１８．４
１、１１によって側部及び低部を取り囲まれることにな
り、出力バッファ７Ａのオンからオフへの切換り時に、
Ｎ°型ソース、ドレイン１６からＰ−型ウニいル領域１
３中へリークした電流は、これより外へ流れ出ていかな
いようになる。したがって、ラッチアップを起すことが
なくなる。前記Ｐ゛型半導体領域４１は、バイポーラト
ランジスタのＰ“型ベース引き出し領域４２と同一工程
で形成することができる。

なお、このバイポーラトランジスタは、Ｎ′″型埋型埋
層１２．Ｎ−型コレクタ領域１４．Ｐ”型ベース引き出
し領域４２．Ｎ”型コレクタ引出し領域４３．Ｎ”型半
導体領域４４．Ｐ−型真性ベース領域４５．Ｎ”型エミ
ッタ領域４６からなっている。４７は第１層目の多結晶
シリコン膜からなるベース電極、４９は第２層目の多結
晶シリコン膜からなるエミッタ電極、４８はベース電極
４７とエミッタ電極４９の間を絶縁している酸化シリコ
ン膜からなる絶縁膜、５１はエミッタ電極４９に接続し
ている第１層目のアルミニウム膜からなる配線、５２は
Ｎ゛型半導体領域４４へ接続している第１層目のアルミ
ニウム膜からなる配線である。

ＭＩＳＦＥＴのゲート電極２２は、エミッタ電極４９と
同層の第２層目の多結晶シリコン膜で形成している。

以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記−のとおりで
ある。

ショットキーバリアダイオードが、寄生トランジスタの
しきい値より低い０．３〜０．５Ｖでオンして、出力バ
ッファの接地電位配線を流れる電流を他の接地電位配線
に逃すので、寄生のトランジスタがオンしてラッチアッ
プを起すことがない。

また、出力バッファ以外の回路に接続している接地電位
配線の電位上昇も０．３〜０．５Ｖ以下というように低
いので、回路の誤動作を起すことがない。これらのこと
から、半導体集積回路装置の信頼性を高めることができ
る。

【図面の簡単な説明】

第１図は、半導体チップの平面図、 第２図は、出力バッファがオンからオフに切り換ったと
きの電流の流れを説明するための回路図。 第３図乃至第５図は、ゲートの回路図。 第６図は、ショットキーバリアダイオード付近の断面図
、 第７図は−ＭＩＳＦＥＴを囲んでいるショットキーバリ
アダイオードの平面図。 第８図は、第７図のＸ−Ｘ切断における断面図。 第９図は、半導体チップの平面図、 第１０図は、出力バッファがオンからオフに切り換った
ときの電流の流れを説明するための回路図、 第１１図は、ショットキーバリアダイオードの付近のＭ
ＩＳＦＥＴ及びバイポーラトランジスタの断面図である
。 図中、ＳＢＤ・・・ショットキーバリアダイオード、３
．４，５，６，４０・・・アルミニウム配線、２，２Ａ
、２Ｂ、２Ｇ、２Ｄ、２Ｆ・・・ポンディングパッド、
７Ａ・・・出力バッファ、７Ｂ・・・入カパッファ、１
３・・・Ｐ−型ウェル領域、１４・・・Ｎ°型ウェル領
域、１１・・・Ｐ１型埋込み層、１２・・・Ｎ゛型埋込
み層。 第２図 第３図 第４図 ｃｃ

Claims (1)

1. 【特許請求の範囲】 １、半導体集積回路の出力バッファに低位の基準電位を
   給電する第１接地電位配線を半導体チップ上に延在して
   設け、第１接地電位配線と別に、前記出力バッファに接
   続されない第２接地電位配線を前記半導体チップ上に延
   在して設け、第１接地電位配線と第２接地電位配線をシ
   ョットキーバリアダイオードを介して接続したことを特
   徴とする半導体集積回路装置。 ２、前記第２接地電位配線は、出力バッファ以外の回路
   に低位の基準電位を給電することを特徴とする特許請求
   の範囲第１項記載の半導体集積回路装置。 ３、前記第２接地電位配線は、出力バッファに低位の基
   準電位を給電する第１接地電位配線および出力バッファ
   以外の回路に低位の基準電位を給電する接地電位配線と
   別に、どの回路にも接続されることなく半導体チップ上
   に延在して設けられていることを特徴とする特許請求の
   範囲第１項記載の半導体集積回路装置。 ４、前記半導体チップ上には、ＰチャネルＭＩＳＦＥＴ
   、ＮチャネルＭＩＳＦＥＴ、ＮＰＮバイポーラトランジ
   スタのそれぞれが形成されていることを特徴とする特許
   請求の範囲第１項記載の半導体集積回路装置。