JPH1083673A - メモリシステム、ｉ／ｏサブシステムデバイスおよびメモリ装置を動作させる方法 - Google Patents

Abstract

(57)【要約】 【課題】 独立した各種タスクをおこない、および／ま
たは互いに異なる速度で動作するデバイス間のパフォー
マンス上の格差を最小化する、改良されたＩ／Ｏサブシ
ステムおよびＩ／Ｏサブシステムデバイス（特にコアロ
ジック）を提供する。 【解決手段】 メモリ２０は、第１のメモリセルアレイ
１００と、第２のメモリセルアレイ１０２と、を有して
いる。第１のデータポート１１８は、第１のアレイ１０
０とのデータのやりとりを可能にし、第２のデータポー
ト１２０は、第２のアレイ１０２とのデータのやりとり
を可能にする。また、メモリシステム２０は、ある選択
されたモードにおける、第１のアレイ１００とのデータ
のやりとりを第１のデータポート１１８を介して制御
し、第２のアレイ１０２とのデータのやりとりを第２の
データポート１２０を介して制御する回路１２２も備え
ている。ここで、第１および第２のアレイ１００および
１０２とのデータのやりとりは、非同期的におこなわれ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、広くはコンピュー
タ処理サブシステムに関する。具体的には、本発明は、
デュアルポートメモリならびに同メモリを用いたシステ
ムおよび方法に関する。

【０００２】

【従来の技術】典型的なコンピュータ処理システムは、
一般に、中央処理ユニット（ＣＰＵ）、メインメモリ、
および、記憶装置や、キーボードや、ディスプレイデバ
イスや、ネットワークコントローラのようなその他のハ
ードウェア装置を備えている。一般に、これらの構成要
素はすべて、少なくとも１つのバスを介して相互に接続
されている。さらに、システムの全体にわたって各所に
配置された各種Ｉ／Ｏサブシステムデバイスから構成さ
れるＩ／Ｏ（入力あるいは出力、またはその両者）サブ
システムは、少なくとも１つのコンピュータバス、ＣＰ
Ｕ、メモリ、およびその他のハードウェア装置の間の相
互接続を制御するものとして設けられている。

【０００３】中でも、Ｉ／Ｏサブシステムは、例えば速
度、供給電圧および／またはバスプロトコルに変化があ
る可能性のある、ハードウェア装置間のデータ転送の調
停をし、コンピュータ処理システムの標準的なアーキテ
クチャにおける各種制約に対応可能とする。しかし、最
近は、業界で用いられている基本的なＩ／Ｏサブシステ
ムに改良を施すことが必要になっている。これは、一つ
には、ＣＰＵ、メモリおよびその他のハードウェア装置
におけるパフォーマンス改善の足並みが必ずしも揃って
はいないからである。このようにハードウェアパフォー
マンスに差があるにもかかわらず、コンピュータ処理シ
ステムアーキテクチャにおける産業上の各種規格を維持
したいという要望は依然として存在するので、ある与え
られたシステム内でのデータ転送レートは、依然として
大きく変化する結果となる。

【０００４】Ｉ／Ｏサブシステムは、典型的には、コン
ピュータ処理システムのそれぞれの構成要素の間で仲立
ちとして独立して動作する、各種制御回路およびメモリ
キャッシュ／バッファから構成される。典型的なＩ／Ｏ
サブシステムの制御回路は、具体的にどのようなアプリ
ケーションに供されるかによって、その構成および機能
が変わってくるが、概略的にいうと、データ構造を適応
付けることが要求され、および／または選択されたハー
ドウェアプロトコル間で変換をおこなうことによって、
システム内での効率の良い通信を維持することが要求さ
れる。また、Ｉ／Ｏサブシステムのメモリキャッシュお
よびバッファの構成および動作も、具体的にどのような
アプリケーションに供されるかによって変わってくる
が、概略的にいうと、これらのキャッシュおよびバッフ
ァは、それらに接続されているハードウェア装置のデー
タ転送レートに一致するか、またはそれを超えるレート
でデータを転送しなければならない。また、メモリキャ
ッシュは、データ構造を適応づけるときには、関連づけ
られた制御回路と協同して動作することもできる。

【０００５】コアロジックは、一般にその他のハードウ
ェア装置を互いに結びつける、特定のＩ／Ｏサブシステ
ムデバイスである。初期のコアロジック設計には、直接
メモリアクセス（ＤＭＡ）コントローラ、割込み制御装
置およびタイマ−カウンタ装置が含まれていた。その
後、かつては別々のＩ／Ｏサブシステムデバイスであっ
た標準工業規格アーキテクチャ（ＩＳＡ）バスコントロ
ーラおよびバスバッファが、コアロジックチップセット
と組み合わされた。周辺機器相互接続（ＰＣＩ）バスア
ーキテクチャ用の現在のコアロジック設計では、さら
に、初期ＩＳＡバスアーキテクチャ、システムメモリ、
およびキャッシュコントローラの間の互換性を維持する
ために、ＰＣＩブリッジ、ＰＣＩからＩＳＡへのブリッ
ジに加えて、ＣＰＵローカルバスが設けられている。

【０００６】

【発明が解決しようとする課題】コアロジックにＰＣＩ
バスブリッジを実現するのは、ＣＰＵと、例えばシステ
ムメモリコントローラや、キャッシュコントローラや、
ビデオディスプレイアダプタ／コントローラのようなそ
の他のハードウェア装置とのインタフェースをとる標準
的なアーキテクチャを提供することを意図してのことで
ある。これらのハードウェア装置は、以前は、ＣＰＵロ
ーカルバスに直接、接続されていた。また、ＣＰＵロー
カルバスはそれぞれのＣＰＵごとに異なるので、ＣＰＵ
のグレードを上げるためには、ＣＰＵローカルバスへの
ハードウェア装置の接続のすべてのグレードを上げるこ
とが必要になった。現在では、これらのハードウェア装
置は、コアロジックおよびＰＣＩバスを介してＣＰＵロ
ーカルバスと接続されているので、ＣＰＵのグレードを
上げるためには、単に、ＣＰＵチップと、ＰＣＩブリッ
ジチップに至るＣＰＵローカルバスとを取り替ればよ
い。しかし、システムアーキテクチャのグレードを上げ
る能力を実現することができるとはいうものの、現在の
ＰＣＩバスおよびコアロジックアーキテクチャは、コア
ロジックおよびＰＣＩブリッジチップに至るＣＰＵロー
カルバスを介して、ＣＰＵとのすべての情報のやりとり
の関門になっているので、ボトルネックを生む可能性が
ある。

【０００７】ＣＰＵは、コアロジックを介して通信する
ことによって、システムバスの管理を操作し、各種ソフ
トウェアアプリケーションを実行している。現在のとこ
ろ、業界のコンピュータバスの大半は、ＣＰＵにより管
理されている。この能力をもつという点で、ＣＰＵはシ
ステムマスタであり、ソフトウェア操作システムと連係
してシステム制御の全般を広くおこなっている。ＣＰＵ
は、バス上のデータ転送を管理するのみならず、ソフト
ウェア操作システムおよびソフトウェアアプリケーショ
ンの実行の操作をもおこなう。ＰＣＩブリッジに至るＣ
ＰＵローカルバスによりもたらされる可能性のあるボト
ルネックを緩和するためには、ＣＰＵのもつ管理機能の
一部をコアロジックに移管することが望ましい。

【０００８】要するに、高性能プロセッサ、メモリおよ
びその他のハードウェア装置の出現に伴い、これらのハ
ードウェア装置間のパフォーマンス・能力の差は、一層
拡大している。よって、独立した各種タスクをおこな
い、および／または互いに異なる速度で動作するデバイ
ス間のパフォーマンス上の格差を最小化するためには、
Ｉ／ＯサブシステムおよびＩ／Ｏサブシステムデバイス
（特にコアロジック）を改良することが必要になってい
る。

【０００９】加えて、ますます複雑なソフトウェアが開
発され、マルチメディアアプリケーションが現実に出現
している現在、記憶装置、表示装置および／または音声
装置の間で大量のデータのやりとりを仲立ちすることを
必要とする、高速・大容量のデータ転送に対する需要も
大幅に拡大している。また、マルチメディアアプリケー
ションで要求されることは、そのようなアプリケーショ
ンを想定して設計されてはいないコンピュータ処理シス
テムアーキテクチャと齟齬を来すことがよくある。かつ
ては、ＣＰＵが、各種コンピュータ処理システムデバイ
ス間のすべてのデータ転送を操作していた。現在あるマ
ルチメディアアプリケーションのデータ転送要求を満足
させるために、従来のＣＰＵのタスクのうちの一部がＩ
／Ｏサブシステムコントローラに委任されているが、Ｉ
／Ｏサブシステムを通してデータ転送レートを改善する
必要性は依然としてある。

【００１０】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、独立した各
種タスクをおこない、および／または互いに異なる速度
で動作するデバイス間のパフォーマンス上の格差を最小
化する、改良されたＩ／ＯサブシステムおよびＩ／Ｏサ
ブシステムデバイス（特にコアロジック）を提供するこ
とにある。

【００１１】

【課題を解決するための手段】本発明によるメモリシス
テムは、複数のメモリセルから構成される第１のアレイ
と、複数のメモリセルから構成される第２のアレイと、
該第１のアレイとデータをやりとりするための第１のデ
ータポートと、該第２のアレイとデータをやりとりする
ための第２のデータポートと、ある選択されたモードに
おいて、該第１のアレイとのデータのやりとりを該第１
のデータポートを介して制御し、該第２のアレイとのデ
ータのやりとりを該第２のデータポートを介して制御す
る回路であって、該第１および第２のアレイとの該やり
とりが非同期的である、回路と、を備えており、そのこ
とにより上記目的が達成される。

【００１２】ある実施形態では、前記やりとりを制御す
る回路が、前記第１のアレイの前記複数のメモリセルの
中から選択されたいくつかのセルへとアクセスするため
の第１のアドレシング回路と、前記第２のアレイの前記
複数のメモリセルの中から選択されたいくつかのセルへ
とアクセスするための第２のアドレシング回路と、受け
取られたアドレスおよび制御信号に応答して、該アドレ
シング回路ならびに前記第１および第２のデータポート
を制御する制御回路と、を備えており、そのことにより
上記目的が達成される。

【００１３】ある実施形態では、前記やりとりを制御す
る回路が、第２のモードでは、前記第１のアレイにおけ
る前記複数のセルの中から選択されたいくつかのセルか
ら、前記第２のアレイにおける前記複数のセルの中から
選択されたいくつかのセルへのデータの転送を制御する
ようにさらに動作可能である。

【００１４】ある実施形態では、前記制御する回路が、
前記第２のモードにおいて、前記第１のアレイの前記選
択されたいくつかのセルと、前記第２のアレイの前記選
択されたいくつかのセルとの間でデータを転送する転送
ゲートを備えている。

【００１５】ある実施形態では、前記第１および第２の
アレイがそれぞれ、複数のビットラインを備えており、
前記制御する回路が、前記第２のモードにおいて、該第
１のアレイの該複数のビットラインのうちのあるビット
ライン上の電荷を、該第２のアレイの該複数のビットラ
インのうちのあるビットラインへと選択的に転送する転
送ゲートを備えている。

【００１６】ある実施形態では、前記制御する回路が、
前記第１のアレイへのアクセスを制御する第１の制御回
路であって、第１セットのアドレスおよび制御信号に応
答して動作する、第１の制御回路と、前記第２のアレイ
へのアクセスを制御する第２の制御回路であって、第２
セットのアドレスおよび制御信号に応答して動作する、
第２の制御回路と、を備えている。

【００１７】ある実施形態では、前記制御する回路が、
前記第１のアレイの複数のワードラインに結合された第
１のロウデコーダと、前記第２のアレイの複数のワード
ラインに結合された第２のロウデコーダと、該第１のア
レイの前記第１のデータポートと複数のビットラインと
を結合する第１のカラムデコーダと、該第２のアレイの
前記第２のデータポートと複数のビットラインとを結合
する第２のカラムデコーダと、該第１のカラムデコーダ
および該第１のロウデコーダに結合された第１アレイコ
ントローラ、および、該第２のカラムデコーダおよび該
第２のロウデコーダに結合された第２アレイコントロー
ラを有する、制御回路と、を備えている。

【００１８】ある実施形態では、前記制御回路が、前記
第１および第２のアレイコントローラの間に接続された
転送ゲートコントローラと、前記第１のアレイの前記複
数のビットラインのうちのいくつかを、前記第２のアレ
イの前記複数のビットラインのうちのいくつかに選択的
に結合する転送ゲートと、をさらに備えている。

【００１９】ある実施形態では、前記転送ゲートが、前
記第１のアレイの前記複数のビットラインのうちの少な
くとも１つと、前記第２のアレイの複数のビットライン
の少なくとも１つとを選択的に結合する、少なくとも１
つのトランジスタを備えている。

【００２０】本発明によるＩ／Ｏサブシステムデバイス
は、第１セットのアドレスおよび制御信号を受け取る第
１の制御ポート、および、第２セットのアドレスおよび
制御信号を受け取る第２の制御ポートを有するサブシス
テム制御回路と、複数のロウおよび複数のカラムをなし
て配置された複数のメモリセルから構成された第１およ
び第２のアレイであって、該複数のロウのそれぞれが、
１本のワードラインに関連づけられており、該複数のカ
ラムのそれぞれが、１本のビットラインに関連づけられ
ている、第１および第２のアレイと、該第１のアレイの
あるビットラインと、該第２のアレイの複数のビットラ
インのうちの対応する１本のビットラインとの間に設け
られた転送ゲートであって、該サブシステム制御回路に
より制御される、転送ゲートと、該第１のメモリアレイ
とデータをやりとりする第１のデータポートと、該第２
のメモリアレイとデータをやりとりする第２のデータポ
ートと、を備えているＩ／Ｏサブシステムデバイスであ
って、第１のモードでは、該第１および第２の制御ポー
トに供給された独立したセットのアドレスおよび制御信
号に応答して、該第１および第２のデータポートを通し
て該第１および第２のアレイに非同期的にアクセスする
ように動作可能であり、第２のモードでは、該第１およ
び第２の制御ポートのうちから選択されたあるポートに
供給されたアドレスおよび制御信号に応答して、データ
を、該第１および第２のアレイのうちから選択されたあ
るアレイの中から選択されたいくつかのセルから、該第
１および第２のアレイのうちの他方のアレイへと転送す
るように動作可能であり、そのことにより上記目的が達
成される。

【００２１】ある実施形態では、メモリが前記第２のデ
ータポートに結合されており、前記Ｉ／Ｏサブシステム
デバイスがキャッシュである。

【００２２】ある実施形態では、前記第１のデータポー
トがＣＰＵローカルバスに結合されており、前記第２の
データポートが周辺バスに結合されており、かつ前記Ｉ
／Ｏサブシステムデバイスがブリッジである。

【００２３】ある実施形態では、システムメモリが、前
記第１および第２のデータポートの中から選択された１
つのデータポートに結合されている。

【００２４】ある実施形態では、前記第１のデータポー
トが第１のプロセッサに結合され、前記第２のデータポ
ートが第２のプロセッサに結合され、かつ前記Ｉ／Ｏサ
ブシステムデバイスがプロセッサブリッジバッファであ
る。

【００２５】ある実施形態では、前記第１のデータポー
トがＩＤＥコントローラに接続され、前記第２のデータ
ポートが周辺装置に接続され、かつ前記Ｉ／Ｏサブシス
テムデバイスがデータバッファである。

【００２６】ある実施形態では、前記周辺装置が記憶装
置である。

【００２７】ある実施形態では、前記周辺装置がプリン
タである。

【００２８】本発明によるＩ／Ｏサブシステムデバイス
は、第１および第２の装置を有する処理システムに用い
られるＩ／Ｏサブシステムデバイスであって、第１およ
び第２のバスに動作可能に接続されたサブシステム制御
回路と、該サブシステム制御回路、該第１のバスおよび
該第２のバスに動作可能に接続されたサブシステムメモ
リと、を備えているＩ／Ｏサブシステムデバイスにおい
て、該サブシステムメモリが、複数のワードラインおよ
び複数のビットラインを有する複数のメモリセルから構
成される第１のアレイと、複数のワードラインおよび複
数のビットラインを有する複数のメモリセルから構成さ
れる第２のアレイと、該第１のアレイの該複数のビット
ラインのそれぞれと該第２のアレイの該複数のビットラ
インの対応する１本のビットラインとの間に結合され、
かつ、該サブシステム制御回路に結合されている転送ゲ
ートと、該サブシステム制御回路と、該第１のアレイの
該複数のワードラインとの間に結合されている第１のロ
ウデコーダと、該サブシステム制御回路と、該第２のア
レイの該複数のワードラインとの間に結合されている第
２のロウデコーダと、該サブシステム制御回路と、該第
１のアレイの該複数のビットラインとの間に結合されて
いる第１のカラムデコーダと、該サブシステム制御回路
と、該第２のアレイの該複数のビットラインとの間に結
合されている第２のカラムデコーダと、該第１の装置と
データをやりとりするために、該第１のカラムデコーダ
に結合されている第１のデータポートと、該第２の装置
とデータをやりとりするために、該第２のカラムデコー
ダに結合されている第２のデータポートと、該第１のカ
ラムデコーダおよび該第１のロウデコーダに結合されて
いる第１アレイコントローラ、ならびに、該第２のカラ
ムデコーダおよび該第２のロウデコーダに結合されてい
る第２アレイコントローラを有する、該サブシステム制
御回路と、を備えていることによって、該第１および第
２アレイコントローラが、第１のモードの間に、該第１
および第２のデータポートを介して、該第１および第２
のアレイへと独立して選択的にアクセスすることを可能
にしており、そのことにより上記目的が達成される。

【００２９】ある実施形態では、前記第１および第２ア
レイコントローラが、前記第１のモードの間に、前記第
１および第２のアレイへと独立して非同期的にアクセス
することを可能にする。

【００３０】ある実施形態では、前記第１および第２の
アレイコントローラの中から選択された一方のアレイコ
ントローラが、第２のモードの間に、前記転送ゲートを
介して、前記第１および第２のアレイの中から選択され
た一方のアレイから該第１および第２のアレイの他方の
アレイへのデータの転送を制御する。

【００３１】本発明による複数のメモリセルから構成さ
れる第１および第２のアレイを備えたメモリ装置を動作
させる方法であって、第１のモードのあいだに、第１の
制御ポートにおいて受け取られたアドレスおよび制御信
号に応答して、第１のデータポートを通して該第１のア
レイにアクセスするステップと、第２の制御ポートにお
いて受け取られたアドレスおよび制御信号に応答して、
第２のデータポートを通して該第２のアレイにアクセス
するステップと、第２のモードのあいだに、該第１およ
び第２の制御ポートのうちから選択された一方のポート
において受け取られたアドレスおよび制御信号に応答し
て、該第１のアレイから該第２のアレイへとデータを転
送するステップと、を含んでおり、そのことにより上記
目的が達成される。

【００３２】ある実施形態では、前記転送するステップ
が、前記第１のアレイにおいてソースロウに対応する１
本のワードライン、および、前記第２のアレイにおいて
デスティネーションロウに対応する１本のワードライン
をアクティベートするサブステップと、該ソースロウに
沿ったあるセルからデータをセンスし、これに応じて、
該第１のアレイにおいて該セルに結合された１本のビッ
トラインを対応する電圧にラッチするサブステップと、
転送ゲートをアクティベートすることによって、該第１
のアレイの該ビットライン上の該電圧を、該第２のアレ
イにおける対応する１本のビットラインと結合するサブ
ステップと、該第２のアレイにおける該ビットライン上
の該電圧をセンスし、ラッチするサブステップと、を含
んでいる。

【００３３】以下に作用を説明する。

【００３４】本発明の原理に基づくある実施の形態で
は、第１および第２のメモリセルアレイを有するメモリ
システムが提供される。第１のアレイとデータをやりと
りするために第１のデータポートが設けられ、第２のア
レイとデータをやりとりするために第２のデータポート
が設けられる。また、このメモリシステムは、ある選択
されたモードにおける、第１のアレイとのデータのやり
とりを第１のデータポートを介して制御し、第２のアレ
イとのデータのやりとりを第２のデータポートを介して
制御する回路も備えている。ここで、第１および第２の
アレイとのデータのやりとりは、非同期的におこなわれ
る。

【００３５】本発明の原理に基づく別の実施の形態で
は、Ｉ／Ｏサブシステムデバイスが提供される。第１セ
ットのアドレスおよび制御信号を受け取る第１の制御ポ
ートと、第２セットのアドレスおよび制御信号を受け取
る第２の制御ポートとを有する、サブシステム制御回路
が設けられる。第１および第２のメモリセルアレイがこ
のサブシステムの中に含まれる。これらのアレイはそれ
ぞれ、複数のロウおよび複数のカラムをなすように構成
されており、複数のロウのそれぞれは、１本のワードラ
インに関連づけられ、複数のカラムのそれぞれは、１本
のビットラインに関連づけられている。第１のアレイに
おけるあるビットラインと、第２のアレイにおける複数
のビットラインのうちの対応する１本のビットラインと
の間には、転送ゲートが配置される。この転送ゲート
は、サブシステム制御回路により制御される。また、こ
のＩ／Ｏサブシステムは、それぞれ第１および第２のメ
モリアレイとデータをやりとりする、第１および第２の
データポートを備えている。このＩ／Ｏサブシステム
は、第１のモードでは、第１および第２の制御ポートに
供給される独立したセットのアドレスおよび制御信号に
応答して、第１および第２のデータポートを通して第１
および第２のアレイに非同期的にアクセスできるよう
に、動作可能である。また、このＩ／Ｏサブシステム
は、第２のモードでは、これらの制御ポートのうちから
選択されたあるポートに供給されるアドレスおよび制御
信号に応答して、データを、これらのアレイのうちから
選択されたあるアレイの中から選択されたいくつかのセ
ルから、他方のアレイへと転送するように動作可能であ
る。

【００３６】本発明の原理に基づくさらに別の実施の形
態では、第１および第２の処理装置を有する処理システ
ムに用いられるＩ／Ｏサブシステムデバイスが提供され
る。このＩ／Ｏサブシステムデバイスは、サブシステム
制御回路と、複数のワードラインおよび複数のビットラ
インを有する第１および第２のメモリセルアレイとを備
えている。転送ゲートが、第１のアレイの複数のビット
ラインのそれぞれと、第２のアレイの複数のビットライ
ンのうちの対応する１本のビットラインとの間に結合さ
れる。この転送ゲートはまた、サブシステム制御回路に
も結合されている。第１のロウデコーダが、サブシステ
ム制御回路と、第１のアレイの複数のワードラインとの
間に結合されており、第２のロウデコーダが、サブシス
テム制御回路と、第２のアレイの複数のワードラインと
の間に結合されている。第１のカラムデコーダが、サブ
システム制御回路と、第１のアレイの複数のビットライ
ンとの間に結合されており、第２のカラムデコーダが、
サブシステム制御回路と、第２のアレイの複数のビット
ラインとの間に結合されている。このＩ／Ｏサブシステ
ムデバイスは、第１および第２の処理装置とデータをや
りとりするために第１および第２のカラムデコーダに結
合された、第１および第２のデータポートを備えてい
る。サブシステム制御回路は、第１のカラムデコーダお
よび第１のロウデコーダに結合された第１アレイコント
ローラと、第２のカラムデコーダおよび第２のロウデコ
ーダに結合された第２アレイコントローラと、を備えて
いる。第１および第２のアレイコントローラは、第１お
よび第２のデータポートを通して第１のモードのあいだ
に、第１および第２のアレイへと選択的に独立してアク
セスすることを可能にする。

【００３７】さらに、本発明の原理は、メモリ装置を動
作させる方法のかたちでも実施可能である。例えば、第
１および第２のメモリセルアレイを有するメモリ装置を
動作させる方法が提供される。第１のモードでは、第１
のアレイは、第１の制御ポートにおいて受け取られるア
ドレスおよび制御信号に応答して、第１のデータポート
を通してアクセスされる。また、第１のモードでは、第
２のアレイは、第２の制御ポートにおいて受け取られる
アドレスおよび制御信号に応答して、第２のデータポー
トを通してアクセスされる。第２のモードでは、第１お
よび第２の制御ポートのうちから選択された一方のポー
トにおいて受け取られるアドレスおよび制御信号に応答
して、データは、第１のアレイから第２のアレイへと転
送される。

【００３８】本発明、および本発明のその他の目的、局
面および利点は、添付の図面を併せて参照しながら、以
下に述べる好ましい実施の形態の詳細な説明を考慮すれ
ば、よりよく理解できるであろう。

【００３９】

【発明の実施の形態】以下に掲げる同時係属中であり、
同一の譲受人に譲渡されている特許出願は、本願に関連
する情報を含んでいるので、本願においても参考として
援用する。すなわち、1995年10月26日に出願され、「マ
ルチプルバンクメモリアーキテクチャならびに同アーキ
テクチャを用いたシステムおよび方法」と題された米国
特許出願第08/548,752号（代理人番号第2836-P014US
号）、および本願と同時に出願され、「マルチプルバン
クマルチポートメモリならびに同メモリを用いたシステ
ムおよび方法」と題された米国特許出願（出願番号未
定、代理人番号第2836-P051US号）。

【００４０】一例を示すことを目的として図面に図示さ
れているように、本発明は、２つの別々のデータポート
を通してデータをリードし、ライトするデュアルポート
メモリ装置（その全体に参照番号２０を付している）の
かたちで実施される。メモリ２０は、複数のメモリセル
から構成されるｎ本のロウ×ｍ本のカラムをなすアレイ
であって、上側のバンクつまり第１のサブアレイ１００
と、下側のバンクつまり第２のサブアレイ１０２とを含
むアレイを備えている。好ましい実施の形態では、これ
らのセルは、ダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）セルである。代わりに実施可能な形態では、例
えばスタティックランダムアクセスメモリ（ＳＲＡＭ）
セルのようなその他のメモリ装置を用いてもよい。

【００４１】第１および第２のサブアレイ１００および
１０２のサイズおよび構成は、Ｉ／Ｏサブシステムをど
のように用いることを意図しているかによって変わって
くる。しかし、好ましくは、基本的な関係は維持され
る。概略的にいうと、これらのサブアレイは、好ましく
は、複数のメモリセルから構成される、等しい本数（つ
まりｍ本の）カラムを有している。これに対して、サブ
アレイ１００／１０２それぞれのロウの本数は、可変で
ある。しかし、ロウの本数が等しければ、アドレシング
上、効果的であることは、当業者には理解できるであろ
う。好ましい実施の形態では、第１のサブアレイ１００
は、ロウ０〜ロウｎ／２−１を含んでおり、第２のサブ
アレイ１０２は、ロウｎ／２〜ロウｎ−１を含んでい
る。ここで、０〜ｎ−１は、ｎ本のロウに等しい。以
下、例示を目的として、折返しビットラインアーキテク
チャを詳細に説明する。

【００４２】第１および第２のサブアレイ１００および
１０２のそれぞれのロウは、導電性ワードライン１０４
に関連づけられている（図２）。第１のサブアレイの複
数のワードラインは、第１のロウデコーダ回路１０６に
結合され、この回路により制御される。一方、第２のサ
ブアレイの複数のワードラインは、第２のロウデコーダ
回路１０８に結合され、この回路により制御される。

【００４３】一例を示すことを目的として図示されてい
るように、第１および第２のサブアレイにおいて複数の
セルから構成される複数のカラムは、複数の折返しハー
フビットラインの複数のペアをなすように配置されてい
る。ある与えられたロウについて、一方のハーフビット
ライン１１０は、「真の論理」レベルのデータを運び、
他方のハーフビットライン１１２は、対応するセンスア
ンプによりそのデータの補数にラッチされる。図２に図
示されているように、ビットラインペアＢＬＡ０および
／ＢＬＡ０からＢＬＡｍおよび／ＢＬＡｍが、第１のサ
ブアレイ１００に含まれており、ビットラインペアＢＬ
Ｂ０および／ＢＬＢ０からＢＬＢｍおよび／ＢＬＢｍ
が、第２のサブアレイ１０２に含まれている。第１のサ
ブアレイ１００のビットラインは、従来どおり第１のカ
ラムデコーダおよびセンスアンプ回路１１４に結合され
ている。第２のサブアレイ１０２のビットラインは、従
来どおり第２のカラムデコーダおよびセンスアンプ回路
１１６に結合されている。

【００４４】第１および第２のカラムデコーダおよびセ
ンスアンプ回路１１４および１１６は、好ましくは、従
来どおりの設計である。この技術ではよく知られている
ように、カラムデコーダ／センスアンプ１１４および１
１６は、ロウデコーダ１０６および１０８と同様に、好
ましくはダイナミック回路から構成される。ただし、ス
タティック回路を代わりに用いてもよい。第１のカラム
デコーダおよびセンスアンプ回路１１４は、従来どおり
第１のデータポート１１８（ポートＡ）に接続され、第
２のカラムデコーダおよびセンスアンプ回路１１６は、
従来どおり第２のデータポート１２０（ポートＢ）に接
続される。ここでは、簡単かつ明瞭にするために、デー
タポート１１８および１２０に関連づけられた従来のデ
ータ入力／出力バッファおよびラッチは、図１および図
２には図示されていない。

【００４５】メモリ制御回路１２２は、第１および第２
のサブアレイ１００および１０２のロウデコーダおよび
カラムデコーダに接続されており、それぞれのデータポ
ートを介し、それぞれのサブアレイ１００／１０２を用
いて、データのリード、ライト、リフレッシュを従来ど
おり独立してかつ非同期的にイネーブルするように動作
可能である。このタスクを実行するには、制御回路は、
第１および第２の制御回路１２４および１２６を含んで
いてもよい。これらの制御回路はそれぞれ、アドレスを
受け取り、対応する外部装置からのロウアドレスストロ
ーブ（／ＲＡＳ）、カラムアドレスストローブ（／ＣＡ
Ｓ）、ライトイネーブル（／ＷＥ）信号、出力イネーブ
ル（／ＯＥ）信号を含む従来のＤＲＡＭ制御信号を受け
取る。好ましい実施の形態では、第１および第２の制御
回路１２４および１２６、ロウデコーダ１０６および１
０８、ならびにセンスアンプ／カラムデコーダ１１４お
よび１１６は、概略的にいうと、従来の方式により第１
および第２のサブアレイのそれぞれに対するリフレッシ
ュサイクルのパフォーマンスを制御すると共に、対応す
るデータポート１１８および１２０を通してのデータの
独立したリードおよびライトを制御するようにも動作可
能である。このような動作のためのこれらの構成要素の
構成および動作については、米国特許出願（出願番号未
定、代理人番号第2836-P014US号）により詳しく記載さ
れている。この特許出願については、本願も参考として
援用している。

【００４６】次に本発明の好ましい特徴について述べ
る。このデュアルポートメモリは、さらに、第１および
第２のサブアレイの間で互いに対応しているビットライ
ン同士（ハーフビットラインのペア）を選択的に接続す
る転送ゲート１２８を備えている。例えば、ハーフビッ
トラインペアＢＬＡ０および／ＢＬＡ０は、転送ゲート
１２８により、ハーフビットラインペアＢＬＢ０および
／ＢＬＢ０に選択的に接続されうる。以下も同様であ
る。転送ゲート１２８は、好ましくは、開回路状態と閉
回路状態との間で選択的に切り替え可能な２状態ゲート
である。転送ゲート１２８は、メモリ制御回路１２２に
結合されており、この回路により制御される。一例を示
せば、転送ゲート１２８は、一並びの並列接続されたＮ
ＭＯＳ型トランジスタ１３０でありうる。ここで、それ
ぞれのトランジスタは、第１のサブアレイにおける対応
するハーフビットラインに接続されたソース端子１３２
と、第２のサブアレイにおける対応するハーフビットラ
インに接続されたドレイン端子１３４とを有している。
トランジスタのゲート１３６は、好ましくは、転送リー
ド１４０に並列に接続されている。転送リード１４０
は、「真の論理」ハイまたはローの信号をトランジスタ
１３０のゲート１３６に選択的に供給する。例えば、こ
のＮＭＯＳ型のトランジスタを適用する場合、ハイの信
号を供給すると閉回路がつくられ、第１および第２のサ
ブアレイの各ビットライン間に電流が流れるようにな
る。一方、ローの信号を供給すると、開回路がつくら
れ、第１および第２のサブアレイそれぞれのビットライ
ンは分離される。

【００４７】制御回路１２２は、転送ゲート制御回路１
４２を備えている。転送ゲート制御回路１４２は、転送
ゲートリード１４０と、第１および第２の制御回路１２
４および１２６とを接続する。転送ゲート制御回路１４
２は、概略的にいうと、第１および第２のサブアレイ間
のデータ転送の仲立ちをし、サブアレイ１００および１
０２のそれぞれと、それに対応するデータポート１１８
および１２０のそれぞれとの間のデータ転送の仲立ちを
する。具体的には、転送ゲート制御回路１４２は、デー
タの転送がリクエストされた時、制御回路１２４および
１２６の間の信号のタイミングおよびシーケンシングを
操作する。好ましくは、第１および第２のサブアレイの
間のデータ転送は、第１または第２の制御回路のリクエ
ストに応じておこなわれる。

【００４８】通常の動作モードでは、データアレイ１０
０（アレイＡ）および１０２（アレイＢ）は、制御回路
１２４および１２６にそれぞれ供給され、独立して発生
されたアドレスと、ＤＲＡＭ制御信号とに応答して、デ
ータポート１１８および１２０を通して独立して、非同
期的にアクセスされる。具体的には、アレイＡへのアク
セスは、／ＲＡＳＡ、／ＣＡＳＡ、／ＷＥＡおよび／Ｏ
ＥＡならびにアドレスポートＡＤＤＡ上に現れるアドレ
スにより制御され、アレイＢへのアクセスは、／ＲＡＳ
Ｂ、／ＣＡＳＢ、／ＷＥＢおよび／ＯＥＢならびにアド
レスポートＡＤＤＢ上に現れるアドレスにより制御され
る。いずれの場合も、ＤＲＡＭ制御信号は、それぞれに
典型的に割り当てられている従来の機能を実行する。例
えば、／ＲＡＳ信号はそれぞれ、対応するアレイのプリ
チャージサイクルおよびアクティブサイクルのタイミン
グを合わせ、対応するアドレスポートに供給されたロウ
アドレスをラッチする。／ＣＡＳ信号は、カラムアドレ
スの入力のタイミングを合わせ、カラムデコーダの出力
を制御する。同様に、／ＯＥ信号および／ＷＥ信号も、
従来どおり出力および入力データラッチおよびバッファ
を制御する。通常のモードにおいて独立した制御信号お
よびアドレスを用いることによって、アレイＡおよびア
レイＢは、少なくとも２つの非同期的に動作する装置を
サポートすることができる。具体的には、制御信号およ
びアドレスのタイミングを適切に選択することによっ
て、アレイＡおよびＢは、実質的に異なるクロックレー
トで動作する装置を効果的にサポートすることができ
る。

【００４９】転送モードでは、アレイＡおよびＢに対す
るアクセスのタイミングは、高精度にタイミングが合わ
される。つまり、ロックされる。好ましくは、制御回路
Ａ（１２４）に供給されたアドレスおよび制御信号（Ａ
ＤＤＡ、／ＲＡＳＡ、／ＣＡＳＡ、／ＯＥＡ、／ＷＥ
Ａ）あるいは制御回路Ｂ（１２６）に供給されたアドレ
スおよび制御信号（ＡＤＤＢ、／ＲＡＳＢ、／ＣＡＳ
Ｂ、／ＯＥＢ、／ＷＥＢ）のいずれかを、両方バンクの
制御に用いることができる。

【００５０】好ましい実施の形態では、転送ゲート制御
回路１４２は、転送をどのように制御するかを、転送ア
クセスのリクエストの関数として、制御回路ＡおよびＢ
に現れる信号の中から選択する。よって、もし制御回路
Ａ（「システムＡ」）に結合された装置がまずその転送
リクエストを与えたのなら、「Ａセットの」制御信号お
よびアドレスが動作を制御することになり、「Ｂセット
の」制御信号およびアドレスを制御回路Ｂ（「システム
Ｂ」）に結合された装置から排除する。逆の場合も同様
である。

【００５１】転送のあいだ、制御装置からのロウアドレ
スは、好ましくは、両方のバンクへのアクセスに用いら
れる。ただし、ソースアレイとデスティネーションアレ
イとの間でロウを変えることができるように、受け取ら
れた制御アドレスにオフセットを加えてもよい。また、
外部装置の一つから初期アドレスが受け取られた後、例
えば内部リフレッシュカウンタを用いた内部ロウアドレ
スインクリメントをおこなうことによって、マルチプル
ロウ転送を実現することもできる。この場合、外部制御
装置からの／ＲＡＳ信号、または内部で発生された／Ｒ
ＡＳ信号を用いて、これらのサブアレイの一方または両
方のアクティブサイクルおよびプリチャージサイクルの
タイミングを合わせることができる。

【００５２】第１および第２のサブアレイ１００および
１０２の間のデータ転送は、送り側のサブアレイ１００
および受け取り側のサブアレイ１０２のセンスアンプ回
路のリフレッシュ回路によって効果的におこなうことが
できる。ある与えられたサブアレイ（ここでは、議論を
目的としてサブアレイＡとする）におけるあるロウから
第２のサブアレイ（この場合、サブアレイＢとなる）へ
のデータ転送のタイミングについて、以下に図４を参照
して詳しく説明する。概略的にいうと、送り側のサブア
レイＡにおいて選択されたロウに属する複数のセルから
電荷が与えられても、対応するサブアレイのハーフビッ
トライン上の電荷はあまり大きく変化しない。すると、
送り側のサブアレイＡにおけるセンスアンプは、この電
荷の変化をセンスし、サブアレイＡにおけるハーフビッ
トラインおよびその相補ビットラインを適切なフルの論
理電圧レベルにラッチする。対応するロウへのデータ転
送の準備をおこなう以外にも、送り側サブアレイにおい
てセンスおよびラッチ動作がおこなわれることによっ
て、アドレシングされた（ソース）ロウにおけるデータ
のリフレッシュがおこなわれる。いったんセンスアンプ
が送り側のハーフビットラインをラッチすると、転送ゲ
ートを閉じることができ、受け取り側サブアレイＢのビ
ットラインへと電荷を送ることができる。ある一定の遅
延の後、受け取り側サブアレイのハーフビットラインが
センスされ、ラッチされる。すると、サブアレイＢにお
いて選択されたロウに含まれる複数のセルのデータは、
そのデータによりオーバーライトされる。

【００５３】既に述べたように、転送ゲート制御回路１
４２は、アプリケーション次第でその構成および／また
は動作を変えることができる。中でも、関連づけられた
システムのＩ／Ｏサブシステムが複雑であると、これに
伴って転送ゲート制御回路１４２も複雑であることが要
求されることがある。転送ゲート制御回路１４２の基本
的動作は、以下に述べるとおりである。

【００５４】ここで、Ｉ／Ｏサブシステムでは、本発明
によるデュアルポートメモリは、ポートＡ １１８に結
合されたシステムＡからポートＢ １２０に結合された
システムＢへと選択的にデータを転送する一方向バッフ
ァとして用いられるものとする。具体的な実施例につい
て、以下にさらに詳しく述べる。「システムＡ」により
転送ゲート制御回路１４２内の制御レジスタのビットを
設定することは、ポートＡからポートＢへとデータを転
送するリクエストを与えることになる。この場合、シス
テムＡは、システムＢによる同様のリクエストのどれよ
りも先に転送リクエストビットを供給したものとする。
よって、システムＢからのすべてのリクエストは、排除
または無視されるものとする。ポートＢをリードするシ
ステムＢは、レジスタ内の制御回路Ｂ １２６を介して
異なる（アクノリッジ）ビットを設定することができ
る。それによって、システムＢの準備が整えば、転送へ
と移ることができる。好ましい実施の形態では、両アレ
イに対するメモリ制御は、この時点で、制御回路Ａ １
２４に供給されたアドレスおよび制御信号次第となる。

【００５５】すると、転送ゲート制御ロジック１４２
は、例えば制御レジスタ１３０における１つ以上のビッ
トにより決定されるある所定のアドレスにおいてアレイ
Ａのリフレッシュ（つまり、ワードライン（ロウ）のシ
ーケンシャルなアクティベート）を開始し、例えば、や
はり制御レジスタ１３０における１つ以上の別のビット
により決定されるある所定の終了アドレスへと進むよう
に命ずるコマンドをシステムＡにリターンする。レジス
タマップの一例を図３に示す。既に述べたように、ロウ
アドレスのインクリメントおよび／ＲＡＳのタイミング
は、それぞれのロウを進んでいくのに必要であれば内部
であっても、外部であってもよい。これらの特別なリフ
レッシュ／転送サイクルのそれぞれのあいだ、システム
Ｂは、システムＡのスレーブとしてはたらき、システム
Ａのアドレス情報を受け取り、転送ゲートの動作を可能
にするためにセンスアンプのタイミングをわずかに（１
０ナノ秒程度）遅延させている。

【００５６】なお、この実施の形態では、第１および第
２のアドレスバスの間のタイミングを同期させることが
必要になることがあることは理解されたい。また、意図
するアプリケーションが具体的にどのようなものである
かによっては、当業者には理解できることであろうが、
転送ゲート回路の別の実施の形態が必要になることもあ
る。その他のアプリケーションとしては、双方向転送、
アドレス変換などが挙げられる。

【００５７】図４に示されているように、送り側および
受け取り側のサブアレイのロウおよびアドレス信号のタ
イミングは、パフォーマンスを最適化できるように、高
い精度で合わされている。転送サイクルの開始は、一般
に、送り側のポートによる少なくとも１つの制御レジス
タビットの設定に対応するものと予想される。受け取り
側のサブアレイがアイドル状態であるかを確かめるため
に、調停がおこなわれる。この調停は、例えば、送り側
のポートのビット転送リクエストを、例えば、受け取り
側のサブアレイがアイドル状態であることを示しうる受
け取り側のポートのビットと局所的に結びつけることに
よって実現されうる。すると、マスタのゲート制御ロジ
ックが、システムＡおよびＢの両方を制御し、データの
転送に必要なサイクルを実行する。

【００５８】時刻ｔ₁において、両アレイＡおよびＢに
対するプリチャージ信号がローに遷移し、両アレイをプ
リチャージ状態からアクティブ状態に変える。両バンク
に対するプリチャージ信号は、制御側のシステム（この
場合は、システムＡ）からの／ＲＡＳに応答して発生さ
れる。時刻ｔ₂において、ソースアレイ（この場合はサ
ブアレイＡ）およびデスティネーションアレイ（サブア
レイＢ）の両方においてアドレシングされたロウに対応
するワードラインがアクティベートされる。

【００５９】送り側サブアレイのセンスアンプは、時刻
ｔ₃において、選択されたロウに含まれる複数のセルか
らセンスされた電荷の変化に応答して、送り側のハーフ
ビットラインのチャージを開始する。この例では、議論
を目的として、ＢＬＡｘおよび／ＢＬＡｘ上の電圧が図
示されている。もしある与えられたビットラインの対応
するセルがハイのデータを保持しているのなら、「真
の」ハーフビットラインが「ハイ」にチャージされ、も
しそのセルがローであるのなら、「真の」ハーフビット
ラインはローにプルされる。これに伴って、相補ハーフ
ビットラインは、相補状態に設定される。ここでは、議
論を目的として、このセルのハーフビットラインＢＬＡ
ｘが論理１を保持しており、かつ対応するセンスアンプ
が、ＢＬＡｘのチャージを開始し、／ＢＬＡｘのプルダ
ウンを開始するものとする。

【００６０】送り側のビットラインを１０ナノ秒チャー
ジした後、時刻ｔ₄において転送ゲートが閉ざされ、受
け取り側のビットラインは、回路内において、送り側の
ビットラインに接続される。すると、送り側のセンスア
ンプは、さらに１０ナノ秒のあいだ送り側および受け取
り側のビットラインの両方をチャージする。その後、受
け取り側のセンスアンプが、時刻ｔ₅においてアクティ
ベートされる。３０ナノ秒の期間が過ぎた後では、すべ
てのビットラインは、それぞれのセンスアンプによりチ
ャージされており、データは、ロウの全体に対して同時
に転送されている。セルへの転送がさらに要求される例
の場合、新しい／ＲＡＳサイクルが開始され、次のロウ
が選択され、上述したのと同様のシーケンスを用いてデ
ータが転送される。これ以上転送が要求されない例の場
合、これらのサブアレイはそれぞれ、１本以上のロウを
リフレッシュすべく非同期的に、かつ独立して動作す
る。

【００６１】なお、一回の転送をおこなうことにより、
１ワードラインのデータの全体が１ＲＡＳサイクル内に
送り側サブアレイから受け取り側サブアレイへと移動す
ることは、当業者には理解できるであろう。これによ
り、カラムデコーダを用いた１バイト毎の転送に比べ
て、２桁だけ高速の転送に対応可能となる。

【００６２】本発明の原理を実施するメモリのいくつか
のアプリケーション例が、図５〜図８に示されている。
ただし、実際に実施可能なアプリケーションはもっと多
数である。この場合でも、図面を用いて本発明の原理を
十分に説明できるように、用語「送り側サブアレイ」は
第１のサブアレイ１００を指すものとし、用語「受け取
り側サブアレイ」は、第２のサブアレイ１０２を指すも
のとする。もちろん、もし第２のサブアレイを「送り側
アレイ」と指定するのなら、相補的な動作を説明するこ
ともできる。

【００６３】図５は、本発明によるデュアルメモリ回路
が、コアロジック回路内に組み込まれる好ましい実施の
形態を図示している。ここでは、本発明によるＩ／Ｏサ
ブシステムは、レベル２（Ｌ２）キャッシュ５００、ロ
ーカルバスからＰＣＩバスへのブリッジ５０２および／
またはＤＲＡＭからＰＣＩバスへのバッファ５１５を実
現できるように用いられる。

【００６４】Ｌ２キャッシュ５００の場合、一方のアレ
イ１００／１０２が、ＣＰＵ５０６と、ＤＲＡＭおよび
キャッシュコントローラ５０８とのインタフェースとな
り、他方のアレイは、メインＤＲＡＭメモリ５０４とイ
ンタフェースする。第１のアレイがＣＰＵ５０６に対す
る実際のキャッシュとして動作している間に、データ
を、メインメモリ５０４から第２のアレイへと独立して
運ぶことができる。第２のアレイにおけるデータを第１
のアレイへとキャッシュするためには、ＣＰＵおよび／
または動作システムは、上述したように、転送ゲートを
介してブロック転送をおこなうだけでよい。ローカルバ
スからＰＣＩバスへのブリッジ５０２は、ＣＰＵが、シ
ステムの周辺装置とより直接に本質的に通信できるよう
にする。同様に、メインメモリからＰＣＩバスへのバッ
ファ５１５も、周辺装置が、メインメモリともっと直接
に通信できるようにする。

【００６５】第２の好ましい実施の形態（図６）では、
本発明によるＩ／Ｏサブシステムデバイスは、バスブリ
ッジ回路６００に組み込まれている。このデュアルポー
トメモリは、各データポートを、バス６０２および６０
４それぞれのデータリードへと接続することができる。
こうして、このデュアルポートメモリは、バス間でデー
タを転送できるようにブリッジ制御回路と連係して動作
する。

【００６６】第３の好ましい実施の形態（図７）では、
本発明によるＩ／Ｏサブシステムデバイスは、周辺装置
コントローラ７００に組み込まれている。このデュアル
ポートメモリは、商用バス７０２のデータリードと、周
辺装置７０４のデータリードとを接続することができ
る。こうして、このデュアルポートメモリは、バス間で
データを転送できるようにブリッジ制御回路と連係して
動作する。

【００６７】第４の好ましい実施の形態（図８）では、
本発明によるＩ／Ｏサブシステムデバイスは、マルチプ
ロセッサバスアプリケーション用のキャッシュつまりバ
ッファ８００に組み込まれている。このアプリケーショ
ンでは、第１のサブアレイ１００を第１のプロセッサ８
０２に割り当て、第２のサブアレイ１０２を第２のプロ
セッサ８０４に割り当てることによって、データは、こ
れら２つのプロセッサ８０２および８０４の間で動作す
るキャッシュに格納される。このデュアルポートメモリ
は、これらのプロセッサを接続することができる。こう
して、このデュアルポートメモリは、候補となるＣＰＵ
バス間でデータを転送できるように、ＣＰＵバッファ８
００における制御回路と連係して動作する。

【００６８】本発明にはさまざまな改変を自由に施すこ
とが可能であり、構成を取り替えることもできるが、以
上の説明では、図面に図示された好ましい実施の形態に
ついて詳細に述べた。とはいうものの、本発明を、以上
に開示した特定の形態に限定することを意図しているわ
けではないことは理解されたい。むしろ、本発明は、添
付の請求の範囲の精神および範囲内に入る改変、等価な
構成、および代わりに選択可能な構成のすべてを含んで
いるように意図されているものである。

【００６９】

【発明の効果】本発明によれば、独立した各種タスクを
おこない、および／または互いに異なる速度で動作する
デバイス間のパフォーマンス上の格差を最小化する、改
良されたＩ／ＯサブシステムおよびＩ／Ｏサブシステム
デバイス（特にコアロジック）を提供することができ
る。

【図面の簡単な説明】

【図１】本発明を実施する好ましいデュアルポートメモ
リの機能ブロック図である。

【図２】図１に示す本発明の実施の形態によるデュアル
ポートメモリの、転送ゲートの回路図を含む詳細ブロッ
ク図である。

【図３】図２のメモリにおけるデータ転送のコマンドお
よび制御に用いられる制御レジスタの一例を示すマップ
である。

【図４】好ましい実施の形態によるセンスアンプのタイ
ミング図である。

【図５】本発明によるデュアルポートメモリを取り入れ
たコアロジックチップのブロック図である。

【図６】本発明によるデュアルポートメモリを取り入れ
たバスブリッジのブロック図である。

【図７】本発明によるデュアルポートメモリを取り入れ
た周辺装置コントローラのブロック図である。

【図８】本発明によるデュアルポートメモリを取り入れ
たデュアルプロセッサバッファのブロック図である。

【符号の説明】

２０ メモリ １００ 第１のサブアレイ １０２ 第２のサブアレイ １０４ ワードライン １０６ 第１のロウデコーダ回路 １０８ 第２のロウデコーダ回路 １１４ カラムデコーダ／センスアンプ １１６ カラムデコーダ／センスアンプ １１８ データポート １２０ データポート １２２ メモリ制御回路 １２４ 第１の制御回路 １２６ 第２の制御回路 １２８ 転送ゲート １３０ 制御レジスタ １４０ 転送リード １４２ 転送ゲート制御回路

───────────────────────────────────────────────────── フロントページの続き (71)出願人 595158337 3100 Ｗｅｓｔ Ｗａｒｒｅｎ Ａｖｅｎ ｕｅ，Ｆｒｅｍｏｎｔ，Ｃａｌｉｆｏｒｎ ｉａ 94538，Ｕ．Ｓ．Ａ.

Claims (22)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルから構成される第１の
   アレイと、 複数のメモリセルから構成される第２のアレイと、 該第１のアレイとデータをやりとりするための第１のデ
   ータポートと、 該第２のアレイとデータをやりとりするための第２のデ
   ータポートと、 ある選択されたモードにおいて、該第１のアレイとのデ
   ータのやりとりを該第１のデータポートを介して制御
   し、該第２のアレイとのデータのやりとりを該第２のデ
   ータポートを介して制御する回路であって、該第１およ
   び第２のアレイとの該やりとりが非同期的である、回路
   と、を備えているメモリシステム。
2. 【請求項２】 前記やりとりを制御する回路が、 前記第１のアレイの前記複数のメモリセルの中から選択
   されたいくつかのセルへとアクセスするための第１のア
   ドレシング回路と、 前記第２のアレイの前記複数のメモリセルの中から選択
   されたいくつかのセルへとアクセスするための第２のア
   ドレシング回路と、 受け取られたアドレスおよび制御信号に応答して、該ア
   ドレシング回路ならびに前記第１および第２のデータポ
   ートを制御する制御回路と、を備えている、請求項１に
   記載のメモリシステム。
3. 【請求項３】 前記やりとりを制御する回路が、第２の
   モードでは、前記第１のアレイにおける前記複数のセル
   の中から選択されたいくつかのセルから、前記第２のア
   レイにおける前記複数のセルの中から選択されたいくつ
   かのセルへのデータの転送を制御するようにさらに動作
   可能である、請求項１に記載のメモリシステム。
4. 【請求項４】 前記制御する回路が、前記第２のモード
   において、前記第１のアレイの前記選択されたいくつか
   のセルと、前記第２のアレイの前記選択されたいくつか
   のセルとの間でデータを転送する転送ゲートを備えてい
   る、請求項３に記載のメモリシステム。
5. 【請求項５】 前記第１および第２のアレイがそれぞ
   れ、複数のビットラインを備えており、 前記制御する回路が、前記第２のモードにおいて、該第
   １のアレイの該複数のビットラインのうちのあるビット
   ライン上の電荷を、該第２のアレイの該複数のビットラ
   インのうちのあるビットラインへと選択的に転送する転
   送ゲートを備えている、請求項３に記載のメモリシステ
   ム。
6. 【請求項６】 前記制御する回路が、 前記第１のアレイへのアクセスを制御する第１の制御回
   路であって、第１セットのアドレスおよび制御信号に応
   答して動作する、第１の制御回路と、 前記第２のアレイへのアクセスを制御する第２の制御回
   路であって、第２セットのアドレスおよび制御信号に応
   答して動作する、第２の制御回路と、を備えている、請
   求項１に記載のメモリシステム。
7. 【請求項７】 前記制御する回路が、 前記第１のアレイの複数のワードラインに結合された第
   １のロウデコーダと、 前記第２のアレイの複数のワードラインに結合された第
   ２のロウデコーダと、 該第１のアレイの前記第１のデータポートと複数のビッ
   トラインとを結合する第１のカラムデコーダと、 該第２のアレイの前記第２のデータポートと複数のビッ
   トラインとを結合する第２のカラムデコーダと、 該第１のカラムデコーダおよび該第１のロウデコーダに
   結合された第１アレイコントローラ、および、該第２の
   カラムデコーダおよび該第２のロウデコーダに結合され
   た第２アレイコントローラを有する、制御回路と、を備
   えている、請求項１に記載のメモリシステム。
8. 【請求項８】 前記制御回路が、 前記第１および第２のアレイコントローラの間に接続さ
   れた転送ゲートコントローラと、 前記第１のアレイの前記複数のビットラインのうちのい
   くつかを、前記第２のアレイの前記複数のビットライン
   のうちのいくつかに選択的に結合する転送ゲートと、を
   さらに備えている、請求項７に記載のメモリシステム。
9. 【請求項９】 前記転送ゲートが、 前記第１のアレイの前記複数のビットラインのうちの少
   なくとも１つと、前記第２のアレイの複数のビットライ
   ンの少なくとも１つとを選択的に結合する、少なくとも
   １つのトランジスタを備えている、請求項３に記載のメ
   モリシステム。
10. 【請求項１０】 第１セットのアドレスおよび制御信号
    を受け取る第１の制御ポート、および、第２セットのア
    ドレスおよび制御信号を受け取る第２の制御ポートを有
    するサブシステム制御回路と、 複数のロウおよび複数のカラムをなして配置された複数
    のメモリセルから構成された第１および第２のアレイで
    あって、該複数のロウのそれぞれが、１本のワードライ
    ンに関連づけられており、該複数のカラムのそれぞれ
    が、１本のビットラインに関連づけられている、第１お
    よび第２のアレイと、 該第１のアレイのあるビットラインと、該第２のアレイ
    の複数のビットラインのうちの対応する１本のビットラ
    インとの間に設けられた転送ゲートであって、該サブシ
    ステム制御回路により制御される、転送ゲートと、 該第１のメモリアレイとデータをやりとりする第１のデ
    ータポートと、 該第２のメモリアレイとデータをやりとりする第２のデ
    ータポートと、を備えているＩ／Ｏサブシステムデバイ
    スであって、 第１のモードでは、該第１および第２の制御ポートに供
    給された独立したセットのアドレスおよび制御信号に応
    答して、該第１および第２のデータポートを通して該第
    １および第２のアレイに非同期的にアクセスするように
    動作可能であり、第２のモードでは、該第１および第２
    の制御ポートのうちから選択されたあるポートに供給さ
    れたアドレスおよび制御信号に応答して、データを、該
    第１および第２のアレイのうちから選択されたあるアレ
    イの中から選択されたいくつかのセルから、該第１およ
    び第２のアレイのうちの他方のアレイへと転送するよう
    に動作可能である、Ｉ／Ｏサブシステムデバイス。
11. 【請求項１１】 メモリが前記第２のデータポートに結
    合されており、前記Ｉ／Ｏサブシステムデバイスがキャ
    ッシュである、請求項１０に記載のＩ／Ｏサブシステム
    デバイス。
12. 【請求項１２】 前記第１のデータポートがＣＰＵロー
    カルバスに結合されており、 前記第２のデータポートが周辺バスに結合されており、
    かつ前記Ｉ／Ｏサブシステムデバイスがブリッジであ
    る、請求項１０に記載のＩ／Ｏサブシステムデバイス。
13. 【請求項１３】 システムメモリが、前記第１および第
    ２のデータポートの中から選択された１つのデータポー
    トに結合されている、請求項１０に記載のＩ／Ｏサブシ
    ステムデバイス。
14. 【請求項１４】 前記第１のデータポートが第１のプロ
    セッサに結合され、 前記第２のデータポートが第２のプロセッサに結合さ
    れ、かつ前記Ｉ／Ｏサブシステムデバイスがプロセッサ
    ブリッジバッファである、請求項１０に記載のＩ／Ｏサ
    ブシステムデバイス。
15. 【請求項１５】 前記第１のデータポートがＩＤＥコン
    トローラに接続され、 前記第２のデータポートが周辺装置に接続され、かつ前
    記Ｉ／Ｏサブシステムデバイスがデータバッファであ
    る、請求項１０に記載のＩ／Ｏサブシステムデバイス。
16. 【請求項１６】 前記周辺装置が記憶装置である、請求
    項１５に記載のＩ／Ｏサブシステムデバイス。
17. 【請求項１７】 前記周辺装置がプリンタである、請求
    項１５に記載のＩ／Ｏサブシステムデバイス。
18. 【請求項１８】 第１および第２の装置を有する処理シ
    ステムに用いられるＩ／Ｏサブシステムデバイスであっ
    て、 第１および第２のバスに動作可能に接続されたサブシス
    テム制御回路と、 該サブシステム制御回路、該第１のバスおよび該第２の
    バスに動作可能に接続されたサブシステムメモリと、を
    備えているＩ／Ｏサブシステムデバイスにおいて、 該サブシステムメモリが、 複数のワードラインおよび複数のビットラインを有する
    複数のメモリセルから構成される第１のアレイと、 複数のワードラインおよび複数のビットラインを有する
    複数のメモリセルから構成される第２のアレイと、 該第１のアレイの該複数のビットラインのそれぞれと該
    第２のアレイの該複数のビットラインの対応する１本の
    ビットラインとの間に結合され、かつ、該サブシステム
    制御回路に結合されている転送ゲートと、 該サブシステム制御回路と、該第１のアレイの該複数の
    ワードラインとの間に結合されている第１のロウデコー
    ダと、 該サブシステム制御回路と、該第２のアレイの該複数の
    ワードラインとの間に結合されている第２のロウデコー
    ダと、 該サブシステム制御回路と、該第１のアレイの該複数の
    ビットラインとの間に結合されている第１のカラムデコ
    ーダと、 該サブシステム制御回路と、該第２のアレイの該複数の
    ビットラインとの間に結合されている第２のカラムデコ
    ーダと、 該第１の装置とデータをやりとりするために、該第１の
    カラムデコーダに結合されている第１のデータポート
    と、 該第２の装置とデータをやりとりするために、該第２の
    カラムデコーダに結合されている第２のデータポート
    と、 該第１のカラムデコーダおよび該第１のロウデコーダに
    結合されている第１アレイコントローラ、ならびに、該
    第２のカラムデコーダおよび該第２のロウデコーダに結
    合されている第２アレイコントローラを有する、該サブ
    システム制御回路と、を備えていることによって、 該第１および第２アレイコントローラが、第１のモード
    の間に、該第１および第２のデータポートを介して、該
    第１および第２のアレイへと独立して選択的にアクセス
    することを可能にする、Ｉ／Ｏサブシステムデバイス。
19. 【請求項１９】 前記第１および第２アレイコントロー
    ラが、前記第１のモードの間に、前記第１および第２の
    アレイへと独立して非同期的にアクセスすることを可能
    にする、請求項１８に記載のＩ／Ｏサブシステムデバイ
    ス。
20. 【請求項２０】 前記第１および第２のアレイコントロ
    ーラの中から選択された一方のアレイコントローラが、
    第２のモードの間に、前記転送ゲートを介して、前記第
    １および第２のアレイの中から選択された一方のアレイ
    から該第１および第２のアレイの他方のアレイへのデー
    タの転送を制御する、請求項１８に記載のＩ／Ｏサブシ
    ステムデバイス。
21. 【請求項２１】 複数のメモリセルから構成される第１
    および第２のアレイを備えたメモリ装置を動作させる方
    法であって、 第１のモードのあいだに、 第１の制御ポートにおいて受け取られたアドレスおよび
    制御信号に応答して、第１のデータポートを通して該第
    １のアレイにアクセスするステップと、 第２の制御ポートにおいて受け取られたアドレスおよび
    制御信号に応答して、第２のデータポートを通して該第
    ２のアレイにアクセスするステップと、 第２のモードのあいだに、 該第１および第２の制御ポートのうちから選択された一
    方のポートにおいて受け取られたアドレスおよび制御信
    号に応答して、該第１のアレイから該第２のアレイへと
    データを転送するステップと、を含んでいる方法。
22. 【請求項２２】 前記転送するステップが、 前記第１のアレイにおいてソースロウに対応する１本の
    ワードライン、および、前記第２のアレイにおいてデス
    ティネーションロウに対応する１本のワードラインをア
    クティベートするサブステップと、 該ソースロウに沿ったあるセルからデータをセンスし、
    これに応じて、該第１のアレイにおいて該セルに結合さ
    れた１本のビットラインを対応する電圧にラッチするサ
    ブステップと、 転送ゲートをアクティベートすることによって、該第１
    のアレイの該ビットライン上の該電圧を、該第２のアレ
    イにおける対応する１本のビットラインと結合するサブ
    ステップと、 該第２のアレイにおける該ビットライン上の該電圧をセ
    ンスし、ラッチするサブステップと、を含んでいる、請
    求項２１に記載の方法。