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JPH1055668A - 半導体集積回路、半導体集積回路モジュール、および、半導体集積回路システム - Google Patents

半導体集積回路、半導体集積回路モジュール、および、半導体集積回路システム

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Publication number
JPH1055668A
JPH1055668A JP8213880A JP21388096A JPH1055668A JP H1055668 A JPH1055668 A JP H1055668A JP 8213880 A JP8213880 A JP 8213880A JP 21388096 A JP21388096 A JP 21388096A JP H1055668 A JPH1055668 A JP H1055668A
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JP
Japan
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wiring
semiconductor integrated
circuit
delay control
integrated circuit
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Application number
JP8213880A
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Toshiya Uchida
敏也 内田
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP21388096A priority Critical patent/JP4070255B2/ja
Priority to US08/790,794 priority patent/US5822255A/en
Priority to GB9702083A priority patent/GB2316247B/en
Priority to TW086101252A priority patent/TW328998B/zh
Priority to KR1019970005520A priority patent/KR100242759B1/ko
Publication of JPH1055668A publication Critical patent/JPH1055668A/ja
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Publication of JP4070255B2 publication Critical patent/JP4070255B2/ja
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Abstract

(57)【要約】 【課題】 位相同期した制御信号を複数の対象に供給す
る半導体集積回路、半導体集積回路モジュール、およ
び、半導体集積回路システムに関し、対象の物理的な位
置に関わらず位相同期した制御信号を供給することを目
的とする。 【解決手段】 第１の遅延制御回路２１の出力端から複
数の対象回路５０〜５７の各々の入力端までの各リアル
配線４１の長さをそれぞれほぼ等距離にすると共に、ダ
ミー配線手段４２の配線負荷の大きさを該第１の遅延制
御回路２１から１の該対象回路５０〜５７までのリアル
配線４１の配線負荷の大きさにほぼ一致させるように構
成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、位相同期した制御
信号を複数の対象に供給する半導体集積回路、半導体集
積回路モジュール、および、半導体集積回路システムに
関する。近年、半導体集積回路は高速化および高集積化
が進み、クロック信号に対しても、位相の同期したクロ
ック信号を複数の回路（出力パッド）へ供給することが
必要になって来ている。例えば、シンクロナスＤＲＡＭ
（ＳＤＲＡＭ）の複数の出力バッファ回路に対しては、
各出力バッファ回路が形成されているチップ上の位置に
関わらず位相の同期したクロック信号の供給が必要とさ
れている。このような位相同期した信号の必要性は、半
導体集積回路におけるクロック信号だけでなく他の制御
信号に関しても同様のものがある。さらに、半導体集積
回路における制御信号の同期は、半導体集積回路モジュ
ール（例えば、メモリモジュール）上での制御信号、或
いは、半導体集積回路システム（例えば、メモリシステ
ム）における制御信号に関しても要望されている。
【０００２】
【従来の技術】近年のメモリ・デバイスは、例えば、１
００ＭHzを超える動作速度を達成しており、ＤＬＬ(Del
ay Locked Line) 等の技術を利用して外部入力クロック
信号と内部出力クロック信号との位相を合わせることに
より、内部のクロック配線による遅れを外からは見えな
いようにしてアクセス時間の遅れやバラツキを抑える方
法が用いられている。
【０００３】このようなＤＬＬ技術では、内部出力クロ
ック信号線の負荷による伝搬遅延を見積もるために、ダ
ミーの内部出力クロック配線を設けている。図１は関連
技術としての半導体集積回路の一例を概略的に示すブロ
ック図であり、ＤＬＬ回路を概略的に示すものである。
図１において、参照符号１はクロック入力パッド、５は
出力回路（対象回路）、そして、６はデータ出力パッド
を示している。また、参照符号３は位相比較回路、２１
および２２は位相比較回路３の出力によって遅延時間が
可変制御される遅延制御回路、４１は遅延制御回路２１
から出力回路５までの間の内部出力クロック配線（リア
ル配線）、そして、４２は前記内部出力クロック配線と
同等の配線負荷を有するダミーの内部出力クロック配線
（ダミー配線）を示している。
【０００４】図１に示されるように、ＤＬＬ回路では、
位相比較回路３の一方の入力（遅延制御回路２１および
２２の入力：比較基準信号φｅｘｔ）Ａから位相比較回
路３の他方の入力（比較対象信号φｏｕｔ）Ｂまでの遅
延がちょうど１クロック分の時間になるように位相比較
回路３において２つの入力信号の位相を比較し、その比
較結果に応じて遅延制御回路２１および２２の遅延量の
制御が行われる。その結果、実際に使用する出力回路５
のクロック入力端Ｃにおける内部クロック信号の入力ク
ロックＡに対する遅延もちょうど１クロック分の時間に
なり、見かけ上、リアル配線４１の伝搬遅延がなくなる
ことになる。
【０００５】
【発明が解決しようとする課題】図２は図１の半導体集
積回路における課題を説明するための図である。すなわ
ち、図２に示す回路では、図１における出力回路５およ
びデータ出力パッド６が、チップ（メモリ・チップ）上
の異なる位置に設けられた複数（図上では８個）の出力
回路５０〜５７およびデータ出力パッド６０〜６７（Ｄ
Ｑ０〜ＤＱ７）として構成されている。ここで、各出力
回路５０〜５７は、例えばＳＤＲＡＭにおける複数の出
力バッファ回路に対応するものである。
【０００６】このように、データ出力パッド６０〜６７
（出力回路５０〜５７）がチップ内に複数存在する場合
には、それらの物理的位置がそれぞれ異なるため、リア
ル配線（４１）の長さ（内部出力クロック配線の負荷）
も各出力回路５０〜５７の位置により異なる。従って、
いずれかの出力回路（データ出力パッド）に合わせてダ
ミー配線（４２）を規定すると、他の出力回路（データ
出力パッド）では若干の誤差を生じてしまうことにな
る。
【０００７】具体的に、図２において、例えば、ダミー
配線（４２）の長さＤＬを遅延制御回路（第１の遅延制
御回路）２１から最も近い位置にある出力回路５３およ
び５４までのリアル配線（４１）の長さＲＬ４と等しく
なるように設定（ＤＬ＝ＲＬ４）すると、出力回路５３
および５４に入力される内部クロックの位相はクロック
パッドに入力される外部クロック信号の位相と一致す
る。しかしながら、この場合、第１の遅延制御回路２１
から最も遠い位置にあるデータ出力パッド６０および６
７（ＤＱ０およびＤＱ７）では、遅延制御回路２１から
出力回路５０および５７までのリアル配線（４１）の長
さがＲＬ１＋ＲＬ２＋ＲＬ３＋ＲＬ４になるため、リア
ル配線の長さＲＬ１＋ＲＬ２＋ＲＬ３に対応するダミー
配線（ＤＬ）が設けられていないことにより、該リアル
配線（ＲＬ１＋ＲＬ２＋ＲＬ３）に対応する伝搬遅延
（誤差）分内部クロックの供給タイミングが遅くなって
しまう。
【０００８】図３は図２の半導体集積回路における課題
を説明するための図であり、半導体集積回路の一例とし
てＳＤＲＡＭの動作における課題を説明するためのもの
である。なお、本発明の対象とする半導体集積回路の一
例としてのＳＤＲＡＭは、後に詳述する。図３におい
て、ｔＡＣはシステムクロックＣＬＫからのクロックア
クセス時間を、ｔＯＨは前のサイクル又は次のサイクル
への出力データ保持時間を示している。ＳＤＲＡＭの特
性のバラツキ、温度依存性、電源電圧依存性を考える
と、ｔＡＣとｔＯＨとは一致せず、ある幅を持ってしま
う。この時間はデータが不確定な時間で、どのようなデ
ータが出力されるか分からない時間を意味し、メモリシ
ステムでは使用できない時間、いわゆるデッドバンドに
なっている。その他、図示していないが、このデッドバ
ンドにはボード上の配線遅延時間、バラツキも含まれ
る。
【０００９】一方、ＳＤＲＡＭの出力をシステム側で取
り込む（受け取る）には、セットアップ時間（ｔＳ
Ｉ）、ホールド時間（ｔＨＩ）が必要で、この時間はメ
モリ出力のデータが確定している時間以内である必要が
ある。その時間は、図から（ｔＣＬＫ＋ｔＯＨ−ｔＡ
Ｃ）になる。例えば、１００ＭＨｚで動作するシステム
を考えると、サイクル時間（ｔＣＬＫ）は１０ｎｓ、メ
モリアクセス時間（ｔＡＣ）は６ｎｓ、ホールド時間
（ｔＯＨ）は３ｎｓとすると、差引き７ｎｓがシステム
側で使用できる時間になる。通常の入力回路を使用した
システムでの受取側ロジックのセトアップ時間、ホール
ド時間の合計（ｔＳＩ＋ｔＨＩ）は３ｎｓであり、残り
４ｎｓがボード上での信号遅延、ＤＱ端子間のバラツキ
等のシステム余裕時間になる。ボード上での信号伝搬時
間などを考えると、この値はシステムにとって非常に厳
しい値といえる。更に高速のシステムになれば益々厳し
いタイミング調整が必要になるのはいうまでもない。そ
のため、図３に示したデータの不確定時間をできるだけ
小さくすることが重要になってきた。
【００１０】データの不確定時間を短くするには、例え
ば、図２を参照して説明したデータ出力パッド６０〜６
７（出力回路５０〜５７）がチップ内の異なる位置に設
けられているような場合でも、常にデータが外部クロッ
クＣＬＫに対して所定の位相で出力され、すなわち、ク
ロックアクセス時間ｔＡＣが常に一定であればよい。も
し、データの出力が外部クロックＣＬＫの立ち上がりに
同期して行われることが望ましければ、クロックアクセ
ス時間ｔＡＣが常にゼロであればよい。
【００１１】以上、シンクロナスＤＲＡＭを例として外
部から入力される信号に同期して出力信号が出力される
必要性について説明したが、これはシンクロナスＤＲＡ
Ｍに限らず、多くの半導体集積回路に共通していえるこ
とである。半導体集積回路の内部については、各半導体
素子で所望の動作が行えるように各種の対策をとること
が可能であるが、各半導体集積回路の内部での処理結果
を出力する場合には、他の半導体素子との関係を規定す
る必要があり、出力のタイミングを一定にすることが重
要である。
【００１２】上述したような、各データ出力パッド６０
〜６７までのリアル配線の長さの違いによる伝搬遅延
（誤差）を単純に回避するには、ダミーの内部出力クロ
ック配線（ダミー配線）４２、位相比較回路３、およ
び、遅延制御回路（第１および第２の遅延制御回路）２
１，２２をデータ出力パッドの数だけ設ければよいが、
それでは回路面積や消費電力等の面で不利である。上述
した従来技術の課題は、１つのチップの半導体集積回路
（例えば、メモリチップ）における課題だけでなく、例
えば、１つの回路基板の半導体集積回路モジュール（例
えば、メモリモジュール）、さらには、複数の回路基板
を含む半導体集積回路システム（例えば、メモリシステ
ム）等においても同様である。
【００１３】本発明は、上述した従来の半導体集積回路
が有する課題に鑑み、対象とする複数の回路若しくはパ
ッドが設けられた物理的な位置に関わらず、各回路若し
くはパッドに対して位相同期した制御信号を供給するこ
とを目的とする。さらに、本発明は、半導体集積回路モ
ジュールおよび半導体集積回路システムに対しても、同
様に位相同期した制御信号を供給することを目的とす
る。
【００１４】
【課題を解決するための手段】本発明の第１の形態によ
れば、制御信号が供給される第１および第２の遅延制御
回路と、該第１の遅延制御回路の出力信号がそれぞれリ
アル配線を介して供給される複数の対象回路と、前記第
２の遅延制御回路のダミー出力信号がダミー配線手段を
介して供給され、前記制御信号と該ダミー配線手段の出
力信号の位相を比較して、その比較結果により前記第１
および第２の遅延制御回路における遅延時間を制御する
位相比較回路とを具備する半導体集積回路であって、前
記第１の遅延制御回路の出力端から前記複数の対象回路
の各々の入力端までの各リアル配線の長さをそれぞれほ
ぼ等距離にすると共に、前記ダミー配線手段の配線負荷
の大きさを該第１の遅延制御回路から１の該対象回路ま
でのリアル配線の配線負荷の大きさにほぼ一致させるよ
うに構成したことを特徴とする半導体集積回路が提供さ
れる。
【００１５】また、本発明の第２の形態によれば、制御
信号が供給される第１および第２の遅延制御回路と、該
第１の遅延制御回路の出力信号がそれぞれリアル配線を
介して供給される複数の対象半導体集積回路と、前記第
２の遅延制御回路のダミー出力信号がダミー配線手段を
介して供給され、前記制御信号と該ダミー配線手段の出
力信号の位相を比較して、その比較結果により前記第１
および第２の遅延制御回路における遅延時間を制御する
位相比較回路とを具備する半導体集積回路モジュールで
あって、前記第１の遅延制御回路の出力端から前記複数
の対象半導体集積回路の各々の入力端までの各リアル配
線の長さをそれぞれほぼ等距離にすると共に、前記ダミ
ー配線手段の配線負荷の大きさを該第１の遅延制御回路
から１の該対象半導体集積回路までのリアル配線の配線
負荷の大きさにほぼ一致させるように構成したことを特
徴とする半導体集積回路モジュールが提供される。
【００１６】さらに、本発明の第３の形態によれば、制
御信号が供給される第１および第２の遅延制御回路と、
該第１の遅延制御回路の出力信号がそれぞれリアル配線
を介して供給される複数の対象半導体集積回路モジュー
ルと、前記第２の遅延制御回路のダミー出力信号がダミ
ー配線手段を介して供給され、前記制御信号と該ダミー
配線手段の出力信号の位相を比較して、その比較結果に
より前記第１および第２の遅延制御回路における遅延時
間を制御する位相比較回路とを具備する半導体集積回路
システムであって、前記第１の遅延制御回路の出力端か
ら前記複数の対象半導体集積回路モジュールの各々の入
力端までの各リアル配線の長さをそれぞれほぼ等距離に
すると共に、前記ダミー配線手段の配線負荷の大きさを
該第１の遅延制御回路から１の該対象半導体集積回路モ
ジュールまでのリアル配線の配線負荷の大きさにほぼ一
致させるように構成したことを特徴とする半導体集積回
路システムが提供される。
【００１７】
【発明の実施の形態】本発明の半導体集積回路によれ
ば、第１の遅延制御回路の出力端から複数の対象回路の
各々の入力端までの各リアル配線の長さは、それぞれほ
ぼ等距離になるように規定される。さらに、ダミー配線
手段の配線負荷の大きさは、第１の遅延制御回路から１
の対象回路までのリアル配線の配線負荷の大きさにほぼ
一致するように設定される。
【００１８】また、本発明の半導体集積回路モジュール
によれば、第１の遅延制御回路の出力端から複数の対象
半導体集積回路の各々の入力端までの各リアル配線の長
さは、それぞれほぼ等距離に規定される。さらに、ダミ
ー配線手段の配線負荷の大きさは、第１の遅延制御回路
から１の対象半導体集積回路までのリアル配線の配線負
荷の大きさにほぼ一致するように設定される。
【００１９】さらに、本発明の半導体集積回路システム
によれば、第１の遅延制御回路の出力端から複数の対象
半導体集積回路モジュールの各々の入力端までの各リア
ル配線の長さは、それぞれほぼ等距離に規定される。さ
らに、ダミー配線手段の配線負荷の大きさは、第１の遅
延制御回路から１の対象半導体集積回路モジュールまで
のリアル配線の配線負荷の大きさにほぼ一致するように
設定される。
【００２０】これによって、対象回路（対象半導体集積
回路、または、対象半導体集積回路モジュール）が設け
られた物理的な位置に関わらず、各対象回路に対して位
相同期した制御信号を供給することができる。
【００２１】
【実施例】以下、図面を参照して本発明に係る半導体集
積回路、半導体集積回路モジュール、および、半導体集
積回路システムの実施例を説明する。図４は本発明を適
用した半導体集積回路の一実施例を示すブロック図であ
り、ＤＬＬ回路を概略的に示すものである。図４におい
て、参照符号１はクロック入力パッド、１０はクロック
バッファ回路、５０〜５７は出力バッファ回路（対象回
路）、そして、６０〜６７はデータ出力パッド（ＤＱ０
〜ＤＱ７）を示している。また、参照符号２１は第１の
遅延制御回路、２２は第２の遅延制御回路、３は位相比
較回路、４１は内部出力クロック配線（リアル配線）、
そして、４２はダミーの内部出力クロック配線（ダミー
配線）を示している。
【００２２】図４に示されるように、クロック信号ＣＬ
Ｋ（Ａ：比較基準信号φｅｘｔ）は、クロック入力パッ
ド１およびクロックバッファ回路１０を介して、第１の
遅延制御回路２１、第２の遅延制御回路２２、および、
位相比較回路３の一方の入力に供給されている。第１の
遅延制御回路２１の出力信号（クロック信号）は、以下
に詳述するように、それぞれリアル配線（４１）を介し
て各出力バッファ回路５０〜５７に供給されている。こ
こで、位相比較回路３の他方の入力には、ダミー配線４
２を介して第２の遅延制御回路２２の出力（ダミーのク
ロック信号，Ｂ：比較対象信号φｏｕｔ）が供給され、
位相比較回路３は、これら２つの入力信号の位相を比較
して第１および第２の遅延制御回路２１，２２を制御す
るようになっている。なお、このＤＬＬ回路の詳細は後
に図面を参照して詳述する。
【００２３】図４に示されるように、前述した図２の半
導体集積回路と同様に、出力回路５０〜５７およびデー
タ出力パッド６０〜６７は、チップ（メモリ・チップ）
上の異なる位置に設けられている。この図４に示す本発
明の第１実施例では、図２におけるリアル配線ＲＬ２の
中央部にノードＮ１５を設け、該ノードＮ１５に対して
遅延制御回路２１からのリアル配線ＲＬ１５を接続する
ようになっている。すなわち、図２におけるリアル配線
ＲＬ２は、該リアル配線ＲＬ２の半分の長さを有する２
つのリアル配線ＲＬ１２およびＲＬ１３に分割される。
従って、遅延制御回路（第１の遅延制御回路）２１の出
力端とノードＮ１５との間にリアル配線ＲＬ１５が配置
され、ノードＮ１５とノードＮ１２との間にリアル配線
ＲＬ１２が配置され、また、ノードＮ１２とノードＮ１
１との間にリアル配線ＲＬ１１が配置される。さらに、
ノードＮ１５とノードＮ１３との間にリアル配線ＲＬ１
３が配置され、また、ノードＮ１３とノードＮ１４との
間にリアル配線ＲＬ１４が配置される。ここで、各リア
ル配線の長さは、ＲＬ１２＝ＲＬ１３（＝１／２ＲＬ
２）、および、ＲＬ１１＝ＲＬ１４が成り立つように規
定されている。
【００２４】このとき、ダミー配線（４２）の長さＤＬ
１を、例えば、リアル配線（４１）の長さをＲＬ１５＋
ＲＬ１３（または、ＲＬ１５＋ＲＬ１２）に設定するこ
とにより、バッファ出力回路５２，５５，５１，５６
（データ出力パッド６２，６５，６１，６６）に供給さ
れる内部クロックの立ち上がり（または、立ち下がり）
のタイミングをクロック信号Ａの立ち上がり（または、
立ち下がり）のタイミングと一致させることができ、こ
れらバッファ出力回路それぞれに対する内部クロックの
供給タイミングの誤差を無くすことができる。この場
合、バッファ出力回路５３，５４，５０，５７（データ
出力パッド６３，６４，６０，６７）では、リアル配線
の長さＲＬ１４（ＲＬ１１）に対応するダミー配線が設
けられていないために、該リアル配線に対応する伝搬遅
延（誤差）が生じることになる。ただし、これらのデー
タ出力パッド６３，６４，６０，６７における誤差は、
前述した図２におけるデータ出力パッド６０，６７等に
おける誤差よりは小さなものになっており、改善効果は
得られる。
【００２５】すなわち、本実施例では、第１の遅延制御
回路２１の出力端から各出力回路（対象回路）５０〜５
７の入力端までの各リアル配線（４１）を、対称性を有
するツリー状として規定し、ダミー配線（４２）の長さ
ＤＬを該第１の遅延制御回路から任意の出力回路までの
リアル配線の距離にほぼ一致させるようになっている。
【００２６】図５は本発明を適用した半導体集積回路の
他の実施例を示すブロック図であり、上述した図４の実
施例を改善したものである。ここで、第１の遅延制御回
路２１，第２の遅延制御回路２２，および，位相比較回
路３等の構成は、上述した図４の実施例と同様である。
ここで、第１の遅延制御回路２１の出力端とノードＮ２
７との間にリアル配線ＲＬ２７が配置され、ノードＮ２
７とノードＮ２５との間にリアル配線ＲＬ２５が配置さ
れ、また、ノードＮ２７とノードＮ２６との間にリアル
配線ＲＬ２６が配置される。さらに、ノードＮ２５とノ
ードＮ２１との間にリアル配線ＲＬ２１が配置され、ノ
ードＮ２５とノードＮ２２との間にリアル配線ＲＬ２２
が配置され、また、ノードＮ２６とノードＮ２３との間
にリアル配線ＲＬ２３が配置され、そして、ノードＮ２
６とノードＮ２４との間にリアル配線ＲＬ２４が配置さ
れている。
【００２７】図５に示されるように、本実施例では、第
１の遅延制御回路２１の出力端から各出力バッファ回路
５０〜５７の入力端までの各リアル配線（４１）の長さ
を等距離になるように規定している。すなわち、リアル
配線（４１）の長さＲＬ２５はＲＬ２６と等しく（ＲＬ
２５＝ＲＬ２６）、また、リアル配線（４１）の長さＲ
Ｌ２１，ＲＬ２２，ＲＬ２３，ＲＬ２４は全て等しく
（ＲＬ２１＝ＲＬ２２＝ＲＬ２３＝ＲＬ２４）なるよう
に規定されている。
【００２８】従って、出力バッファ回路５０，５７（出
力パッド６０，６７）までのリアル配線の長さはＲＬ２
７＋ＲＬ２５＋ＲＬ２１，出力バッファ回路５１，５６
（出力パッド６１，６６）までのリアル配線の長さはＲ
Ｌ２７＋ＲＬ２５＋ＲＬ２２，出力バッファ回路５２，
５５（出力パッド６２，６５）までのリアル配線の長さ
はＲＬ２７＋ＲＬ２６＋ＲＬ２３，そして，出力バッフ
ァ回路５３，５４（出力パッド６３，６４）までのリア
ル配線の長さはＲＬ２７＋ＲＬ２６＋ＲＬ２４になり、
ＲＬ２５＝ＲＬ２６，且つ，ＲＬ２１＝ＲＬ２２＝ＲＬ
２３＝ＲＬ２４であるため、第１の遅延制御回路２１の
出力端から各出力バッファ回路５０〜５７の入力端まで
の各リアル配線の長さが等距離になる。
【００２９】さらに、ダミー配線４２の長さＤＬ２を上
記第１の遅延制御回路２１の出力端から各出力バッファ
回路５０〜５７の入力端までのリアル配線の長さＲＬ２
７＋ＲＬ２５＋ＲＬ２１（＝ＲＬ２７＋ＲＬ２５＋ＲＬ
２２＝ＲＬ２７＋ＲＬ２６＋ＲＬ２３＝ＲＬ２７＋ＲＬ
２６＋ＲＬ２４）に一致させることにより、全ての出力
パッド６０〜６７における出力タイミング、例えば、Ｓ
ＤＲＡＭにおける読み出しデータの出力タイミングを同
期させることができる。なお、図５の構成において、第
２の遅延制御回路２２およびダミー配線４２を取り除
き、その代わりにノードＮ２４の信号を位相比較回路３
の他方の入力とし、一方の入力であるクロック入力パッ
ド１からの信号（外部クロックＣＬＫ）と比較する方法
も考えられるが、この方法では、ノードＮ２４の信号と
位相比較回路３の他方の入力信号との間に遅延が生じる
ことがないようにするため、ノードＮ２４を位相比較回
路３の他方の入力端に近接して配置する必要がありレイ
アウトの制限が大きくなる。また、ノードＮ２４と位相
比較回路３とを近接して配置すると、そのための配線遅
延により外部クロックと各出力回路５０〜５７に入力さ
れる内部クロックとの同期が取れなくなってしまう。従
って、本発明では、第２の遅延制御回路２２およびダミ
ー配線４２を設けた構成としている。
【００３０】図６は本発明の半導体集積回路における遅
延制御回路（遅延部）２１，２２の一構成例を説明する
ための図であり、同図（ａ）は１ビット分のディレイ回
路の構成を示し、同図（ｂ）は該１ビット分のディレイ
回路の動作のタイムチャートを示し、そして、同図
（ｃ）は１ビット分のディレイ回路を複数段接続した時
の構成と動作説明を示すものである。
【００３１】図６（ａ）に示されるように、１ビット分
のディレイ回路は２個のＮＡＮＤゲート４０１と４０
２、および、インバータ４０３を備えて構成される。こ
の１ビット分のディレイ回路の動作を図６（ｂ）を参照
して説明すると、入力φＥは活性化信号（イネーブル信
号）で、高レベル“Ｈ”の時にディレイ回路が動作す
る。図６（ｂ）では、イネーブル信号φＥが高レベル
“Ｈ”になって信号のアクセスが可能になった状態が示
されている。なお、図６（ｂ）において、ＩＮは１ビッ
ト分のディレイ回路への入力信号を示し、また、φＮは
複数段接続されたディレイ回路のうち隣接する右側のデ
ィレイ回路からの信号、ＯＵＴは１ビット分のディレイ
回路の出力信号、そして、４ａ−１および４ａ−２は図
６（ａ）の回路において対応するノードの波形を示して
いる。従って、ＯＵＴは左側に隣接する１ビット分のデ
ィレイ回路における信号φＮに対応する。
【００３２】信号φＮが低レベル“Ｌ”の時には、出力
信号ＯＵＴは常に低レベル“Ｌ”になり、また、信号φ
Ｎが高レベル“Ｈ”で信号φＥが低レベル“Ｌ”の時に
は、出力信号ＯＵＴは高レベル“Ｈ”になる。信号φＮ
が高レベル“Ｈ”で信号φＥが高レベル“Ｈ”の時に、
入力信号ＩＮが低レベル“Ｌ”であれば出力信号ＯＵＴ
は高レベル“Ｈ”になり、ＩＮが高レベル“Ｈ”であれ
ば低レベル“Ｌ”になる。
【００３３】図６（ａ）の回路によれば、イネーブル信
号φＥが高レベル“Ｈ”の状態で入力信号ＩＮが立ち上
がると、その入力信号は矢印の経路に伝播するが、イネ
ーブル信号φＥが低レベル“Ｌ”の状態では、入力信号
ＩＮが出力ＯＵＴに矢印の経路で伝播しないようになっ
ている。図６（ｃ）は、図６（ａ）に示す１ビット分の
ディレイ回路を複数段カスケード接続した例であり、実
際のディレイ回路に相当する。ここで、図６（ｃ）では
３段しか描いていないが、実際には多数段接続されてい
る。また、イネーブル信号φＥの信号線は、回路要素毎
に、φＥ−１、φＥ−２、φＥ−３のように複数本あ
り、これらの信号はディレイ制御回路によって制御され
る。なお、図６（ａ）〜（ｃ）に示すディレイ制御回路
は、図４および図５では遅延制御回路２１，２２に含め
て描かれている。
【００３４】図６（ｃ）では、中央の１ビット分のディ
レイ回路が活性化されており、イネーブル信号φＥ−２
が高レベル“Ｈ”になっている。この場合、入力信号Ｉ
Ｎが低レベル“Ｌ”から高レベル“Ｈ”に変化すると、
左端の１ビット分のディレイ回路と右端の１ビット分の
ディレイ回路のイネーブル信号φＥ−１およびφＥ−３
は低レベル“Ｌ”であるから、太線のように入力信号Ｉ
ＮはＮＡＮＤゲート４０１−１および４０１−３で止め
られてしまう。
【００３５】一方、活性化されている中央の１ビット分
のディレイ回路のイネーブル信号φＥ−２は高レベル
“Ｈ”レベルであるから、入力信号ＩＮはＮＡＮＤゲー
ト４０１−２を通過する。右側の１ビット分のディレイ
回路の出力信号ＯＵＴは高レベル“Ｈ”であるから、入
力信号ＩＮはＮＡＮＤゲート４０２−２も通過して、出
力信号ＯＵＴとして低レベル“Ｌ”の信号が伝達される
ことになる。上記のように、右側の出力信号ＯＵＴ、す
なわち、イネーブル信号φＮが低レベル“Ｌ”の時に
は、出力信号ＯＵＴは常に低レベル“Ｌ”になるので、
この低レベル“Ｌ”の信号が左側の１ビット分のディレ
イ回路のＮＡＮＤゲートおよびインバータに順次伝達さ
れ、最終的な出力信号として取り出される。
【００３６】このように、活性化された１ビット分のデ
ィレイ回路を介して、入力信号ＩＮは折り返されるよう
に信号伝達され、最終的な出力信号になる。つまり、ど
の部分のイネーブル信号φＥを高レベル“Ｈ”にするか
により、ディレイ量を制御することができる。１ビット
分のディレイ量は、ＮＡＮＤゲートとインバータの合計
の信号伝搬時間で決定され、この時間がＤＬＬ回路のデ
ィレイ単位時間になり、そして、全体のディレイ時間
は、１ビット分のディレイ量に通過する段数を乗じた量
になる。
【００３７】図７は本発明の半導体集積回路における遅
延制御回路（制御部）の一構成例を説明するための図で
ある。図７に示されるように、ディレイ制御回路も点線
で囲った１ビット分のディレイ制御回路４３０−２をデ
ィレイ回路の段数分接続した構成になっており、各段の
出力がディレイ回路の各段のイネーブル信号φＥにな
る。
【００３８】具体的に、１ビット分のディレイ制御回路
４３０−２は、ＮＡＮＤゲート４３２−２と、インバー
タ４３３−２で構成されるフリップフロップの両端にそ
れぞれ直列に接続されたトランジスタ４３５−２、４３
７−２、４３８−２、４３９−２、および、ＮＯＲゲー
ト４３１−２を有している。トランジスタ４３８−２の
ゲートは、前段の１ビット分のディレイ制御回路のノー
ド５ａ−２に、トランジスタ４３９−２のゲートは、後
段の１ビット分のディレイ制御回路のノード５ａ−５に
接続されて、前段と後段の信号を受けるようになってい
る。一方、直列接続されている他方のトランジスタに
は、カウントアップする時のセット信号φＳＥおよびφ
ＳＯと、カウントダウンする時のリセット信号φＲＥお
よびφＲＯが１ビット置きの回路に接続されている。
【００３９】図７に示されるように、中央の１ビット分
のディレイ制御回路４３０−２では、トランジスタ４３
５−２のゲートにセット信号φＳＯが供給され、トラン
ジスタ４３７−２にリセット信号φＲＯが供給され、ま
た、ディレイ制御回路４３０−２の前段および後段の両
側の回路の各対応するトランジスタのゲートにはそれぞ
れセット信号φＳＥおよびリセット信号φＲＥが供給さ
れている。また、ＮＯＲゲート４３１−２には、左側の
（前段の）回路のノード５ａ−１と回路４３０−２のノ
ード５ａ−４の信号が入力される構成になっている。な
お、φＲはディレイ制御回路をリセットする信号で、電
源投入後に一時的に低レベル“Ｌ”レベルになり、その
後は高レベル“Ｈ”に固定される。
【００４０】図８は図７の遅延制御回路の動作を説明す
るためのタイミング図である。図８に示されるように、
まず、リセット信号φＲが一時的に低レベル“Ｌ”にな
り、ノード５ａ−１，５ａ−３，５ａ−５が高レベル
“Ｈ”、また、５ａ−２，５ａ−４，５ａ−６が低レベ
ル“Ｌ”にリットされる。そして、カウントアップする
時には、カウントアップ信号（セット信号）φＳＥおよ
びφＳＯが交互に高レベル“Ｈ”と低レベル“Ｌ”を繰
り返す。
【００４１】セット信号φＳＥが低レベル“Ｌ”から高
レベル“Ｈ”になると、ノード５ａ−１は接地されて低
レベル“Ｌ”になり、また、ノード５ａ−２は高レベル
“Ｈ”に変化する。ノード５ａ−２が高レベル“Ｈ”に
変化したのを受けて、出力信号（イネーブル信号）φＥ
−１は高レベル“Ｈ”から低レベル“Ｌ”に変化する。
この状態はフリップフロップにラッチされるので、セッ
ト信号φＳＥが低レベル“Ｌ”に戻ったとしても、イネ
ーブル信号φＥ−１は低レベル“Ｌ”のままである。そ
して、ノード５ａ−１が低レベル“Ｌ”に変化したこと
を受けて、イネーブル信号（出力信号）φＥ−２が低レ
ベル“Ｌ”から高レベル“Ｈ”に変化する。ノード５ａ
−２が高レベル“Ｈ”に変化したのでトランジスタ４３
８─２はオン状態になり、セット信号φＳＯが低レベル
“Ｌ”から高レベル“Ｈ”になると、ノード５ａ−３は
接地されて低レベル“Ｌ”に、また、ノード５ａ−４は
高レベル“Ｈ”に変化する。さらに、ノード５ａ−４が
高レベル“Ｈ”に変化したのを受けて、イネーブル信号
φＥ−２は高レベル“Ｈ”から低レベル“Ｌ”に変化す
る。この状態はフリップフロップにラッチされるので、
セット信号φＳＯが低レベル“Ｌ”に戻ったとしても、
イネーブル信号φＥ−２は低レベル“Ｌ”のままであ
る。
【００４２】そして、ノード５ａ−３が低レベル“Ｌ”
に変化したことを受けて、イネーブル信号φＥ−３が低
レベル“Ｌ”から高レベル“Ｈ”に変化する。図８で
は、セット信号φＳＥおよびφＳＯが１パルスずつ出て
いるだけであるが、ディレイ制御回路が何段にも接続さ
れており、セット信号φＳＥおよびφＳＯが交互に高レ
ベル“Ｈ”と低レベル“Ｌ”を繰り返せば、出力信号
（イネーブル信号）φＥが高レベル“Ｈ”になる段の位
置が順次右側にシフトする。従って、位相比較回路３の
比較結果によりディレイ量を増加させる必要がある場合
には、交互にセット信号φＳＥおよびφＳＯのパルスを
入力すればよい。
【００４３】カウントアップ信号（セット信号）φＳＥ
およびφＳＯと、カウントダウン信号（リセット信号）
φＲＥおよびφＲＯとが出力されない状態、すなわち低
レベル“Ｌ”である状態が維持されれば、イネーブル信
号φＥは高レベル“Ｈ”になる段の位置は固定される。
従って、位相比較回路３の比較結果によりディレイ量を
維持する必要がある場合には、信号φＳＥ、φＳＯ、φ
ＲＥおよびφＲＯのパルスを入力しないようにする。
【００４４】カウントダウンする時には、リセット信号
φＲＥおよびφＲＯのパルスを交互に入力すると、カウ
ントアップ時と逆に出力φＥが高レベル“Ｈ”になる段
の位置が順次左側にシフトする。以上説明したように、
図７に示したディレイ制御回路では、パルスを入力する
ことにより、イネーブル信号φＥが高レベル“Ｈ”にな
る段の位置を１つずつ移動させることが可能であり、こ
れらのイネーブル信号φＥで図６（ｃ）に示したディレ
イ回路を制御すればディレイ量を１単位ずつ制御するこ
とができる。なお、図７に示すディレイ制御回路（制御
部）は、図４および図５では、位相比較回路３に含めて
描かれている。
【００４５】図９は本発明の半導体集積回路における位
相比較回路（位相比較部）の一構成例を説明するための
図であり、図１０は図９の位相比較回路の動作を説明す
るためのタイミング図である。位相比較回路（３）は、
図９に示す位相比較部と後述する図１１に示す増幅回路
部の２つの回路部分で構成されている。
【００４６】図９において、参照符号φｏｕｔおよびφ
ｅｘｔは、この位相比較回路で比較する出力信号と外部
クロック信号を示し、信号φｅｘｔを基準として信号φ
ｏｕｔの位相が判定され、また、φａ〜φｅは増幅回路
に接続される出力信号を示している。図９に示されるよ
うに、位相比較回路３の位相比較部は、２個のＮＡＮＤ
ゲートで構成されたフリップフロップ回路４２１並びに
４２２、その状態をラッチするラッチ回路４２５並びに
４２６、ラッチ回路の活性化信号を生成する回路４２
４、および、外部クロック信号φｅｘｔの位相許容値を
得る１ディレイ分のディレイ回路４２３を備えて構成さ
れている。
【００４７】図１０（ａ）は比較対象信号φｏｕｔが比
較基準信号φｅｘｔよりも位相が進んでいる場合、すな
わち、信号φｏｕｔが信号φｅｘｔより先に低レベル
“Ｌ”から高レベル“Ｈ”になる場合を示している。信
号φｏｕｔと信号φｅｘｔが共に低レベル“Ｌ”の時に
は、フリップフロップ回路４２１および４２２のノード
６ａ−２、６ａ−３、６ａ−４、６ａ−５は全て高レベ
ル“Ｈ”になっている。信号φｏｕｔが低レベル“Ｌ”
から高レベル“Ｈ”に変化すると、ノード６ａ−２およ
び６ａ−４は共に高レベル“Ｈ”から低レベル“Ｌ”に
変化する。その後、信号φｅｘｔが低レベル“Ｌ”から
高レベル“Ｈ”になり、また、１ディレイ分遅れてノー
ド６ａ−１が低レベル“Ｌ”から高レベル“Ｈ”になる
が、フリップフロップの両端の電位はすでに確定してい
るので、何ら変化は生じない。結局、ノード６ａ−２は
低レベル“Ｌ”、ノード６ａ−３は高レベル“Ｈ”、ノ
ード６ａ−４は低レベル“Ｌ”、そして、ノード６ａ−
５は高レベル“Ｈ”を維持する。
【００４８】一方、信号φｅｘｔが低レベル“Ｌ”から
高レベル“Ｈ”に変化したのに応じて、回路４２４の出
力信号φａは低レベル“Ｌ”から高レベル“Ｈ”に変化
し、ノード６ａ−６には、一時的に高レベル“Ｈ”レベ
ルになるパルスが印加される。このノード６ａ−６はラ
ッチ回路４２５および４２６のＮＡＮＤゲートの入力と
なっているので、該ＮＡＮＤゲートが一時的に活性化さ
れて、フリップフロップ回路４２１および４２２の両端
の電位状態をラッチ回路４２５および４２６に取り込む
ことになる。最終的には、出力信号φｂが高レベル
“Ｈ”、出力信号φｃが低レベル“Ｌ”、出力信号φｄ
が高レベル“Ｈ”、そして、出力信号φｅが低レベル
“Ｌ”になる。
【００４９】次に、図１０（ｂ）は比較対象信号φｏｕ
ｔと比較基準信号φｅｘｔの位相がほぼ同じで、信号φ
ｏｕｔが信号φｅｘｔとほぼ同時に低レベル“Ｌ”から
高レベル“Ｈ”になる場合を示している。信号φｏｕｔ
の立ち上がり時点とノード６ａ−１の立ち上がり時点と
の時間差内に、信号φｏｕｔが低レベル“Ｌ”から高レ
ベル“Ｈ”に変化した時、まず、信号φｅｘｔが低レベ
ル“Ｌ”から高レベル“Ｈ”になることによってフリッ
プフロップ４２１のノード６ａ−３が低レベル“Ｌ”か
ら高レベル“Ｈ”に変化する。フリップフロップ４２２
では、ノード６ａ−１が低レベル“Ｌ”のままなので、
逆に、ノード６ａ−４が高レベル“Ｈ”から低レベル
“Ｌ”に変化する。その後、ノード６ａ−１が高レベル
“Ｈ”から低レベル“Ｌ”に変化するが、フリップフロ
ップ４２２の状態はすでに決まっているので、何ら変化
は生じない。その後、ノード６ａ−６が一時的に高レベ
ル“Ｈ”になるので、ラッチ回路にはこの状態が記憶さ
れ、結局、出力信号φｂが低レベル“Ｌ”、出力信号φ
ｃが高レベル“Ｈ”、出力信号φｄが高レベル“Ｈ”、
そして、出力信号φｅが低レベル“Ｌ”になる。
【００５０】更に、（ｃ）は比較対象信号φｏｕｔが比
較基準信号φｅｘｔよりも位相が遅れており、φｏｕｔ
がφｅｘｔより後に低レベル“Ｌ”から高レベル“Ｈ”
になる場合を示している。この場合は、φｅｘｔによっ
て２個のフリップフロップ回路４２１と４２２に変化が
生じて、６ａ−３と６ａ−５が高レベル“Ｈ”から低レ
ベル“Ｌ”に変化する。そして、最終的には、φｂが低
レベル“Ｌ”、φｃが高レベル“Ｈ”、φｄが低レベル
“Ｌ”、φｅが高レベル“Ｈ”になる。
【００５１】このように、信号（比較基準信号）φｅｘ
ｔの立ち上がり時間を基準として、信号（比較対象信
号）φｏｕｔの立ち上がり時間がそれ以前に高レベル
“Ｈ”になったか、ほぼ同時であったか、或いは、遅れ
て高レベル“Ｈ”になったかを検出することが可能にな
る。これらの検出結果を出力信号φｂ、φｃ、φｄ、お
よび、φｅの値としてラッチしておき、その値に基づい
てディレイ制御回路をカウントアップするか、カウント
ダウンするかを決めることになる。
【００５２】図１１は本発明の半導体集積回路における
位相比較回路（増幅回路部）の一構成例を説明するため
の図であり、図１２は図１１の位相比較回路におけるＪ
Ｋフリップフロップの動作を説明するためのタイミング
図である。図１１に示されるように、位相比較回路３の
増幅回路部は、ＪＫフリップフロップ４２７と、ＮＡＮ
Ｄゲートおよびインバータで構成される増幅部４２８と
の２つの部分を備えて構成されている。ＪＫフリップフ
ロップ４２７には、図９の位相比較部からの出力信号φ
ａが入力され、信号φａが低レベル“Ｌ”であるか高レ
ベル“Ｈ”であるかに応じてノード７ａ−９および７ａ
−１１の電位が交互に低レベル“Ｌ”と高レベル“Ｈ”
を繰り返す仕組みになている。増幅部４２８は、ＪＫフ
リップフロップ４２７の出力信号と、信号φｂおよびφ
ｄの信号を受けて増幅して出力する。
【００５３】まず、ＪＫフリップフロップ４２７の動作
を図１２のタイミングチャートを参照して説明する。時
間Ｔ１で、信号φａが高レベル“Ｈ”から低レベル
“Ｌ”に変化すると、ノード７ａ−１および７ａ−１０
が低レベル“Ｌ”から高レベル“Ｈ”に変化する。一
方、ノード７ａ−１の変化に応じて、ノード７ａ−５，
７ａ−６および７ａ−７が変化するが、信号φａが低レ
ベル“Ｌ”であるために、ノード７ａ−８は変化しな
い。結局、出力（ノード）７ａ−９は変化せず、出力７
ａ−１１のみが低レベル“Ｌ”から高レベル“Ｈ”にな
る。次に、時間Ｔ２になって、φａが低レベル“Ｌ”か
ら高レベル“Ｈ”に変化すると、時間Ｔ１での動きと逆
にノード７ａ−８は高レベル“Ｈ”から低レベル“Ｌ”
に、７ａ−１０は７ａ−７が変化しないので変化せず、
出力７ａ−９は低レベル“Ｌ”から高レベル“Ｈ”に変
化し、出力７ａ−１１は変化しない。このように、ＪＫ
フリップフロップ回路４２７は、信号φａの動きに応じ
て出力７ａ−９および７ａ−１１が交互に高レベル
“Ｈ”と低レベル“Ｌ”を繰り返す動きをする。
【００５４】図１３は図１１の位相比較回路における増
幅回路部の動作を説明するためのタイミング図（カウン
トアップ時）であり、図１４は図１１の位相比較回路に
おける増幅回路部の動作を説明するためのタイミング図
（カウント維持時）であり、そして、図１５は図１１の
位相比較回路における増幅回路部の動作を説明するため
のタイミング図（カウントダウン時）である。次に、増
幅部４２８の動作を、図１３〜図１５を参照して説明す
る。
【００５５】図１３は、比較基準信号φｅｘｔの立ち上
がりに対して、比較対象信号φｏｕｔが先に低レベル
“Ｌ”から高レベル“Ｈ”になる場合を示している。こ
の場合の位相比較部からの入力信号は、信号φｂが高レ
ベル“Ｈ”、信号φｃが低レベル“Ｌ”、信号φｄが高
レベル“Ｈ”、そして、信号φｅが低レベル“Ｌ”であ
る。結局、ノード７ａ−１２が高レベル“Ｈ”になり、
ノード７ａ−１３が低レベル“Ｌ”に固定され、セット
信号φＳＯおよびφＳＥはＪＫフリップフロップの状態
に応じて変化するが、リセット信号φＲＯおよびφＲＥ
は７ａ−１３が低レベル“Ｌ”のために変化しない。
【００５６】図１４は、比較対象信号φｏｕｔが比較基
準信号φｅｘｔとほぼ同時に低レベル“Ｌ”から高レベ
ル“Ｈ”になる場合を示している。この場合の位相比較
部からの入力信号は、信号φｂが低レベル“Ｌ”、信号
φｃが高レベル“Ｈ”、信号φｄが高レベル“Ｈ”、そ
して、信号φｅが低レベル“Ｌ”である。結局、ノード
７ａ−１２および７ａ−１３が低レベル“Ｌ”に固定さ
れ、リセット信号φＳＯおよびφＳＥはＪＫフリップフ
ロップの出力が増幅部に影響することはなく、信号φＳ
Ｏ，φＳＥ，φＲＯおよびφＲＥは低レベル“Ｌ”に固
定されたままになる。
【００５７】図１５は、比較対象信号φｏｕｔが比較基
準信号φｅｘｔの立ち上がりに対して遅れて低レベル
“Ｌ”から高レベル“Ｈ”になる場合を示している。こ
の場合の位相比較部からの入力信号は、信号φｂが低レ
ベル“Ｌ”、信号φｃが高レベル“Ｈ”、信号φｄが低
レベル“Ｌ”、そして、信号φｅが高レベル“Ｈ”であ
る。結局、ノード７ａ−１２が低レベル“Ｌ”に固定さ
れ、ノード７ａ−１３が高レベル“Ｈ”に固定され、リ
セット信号φＲＯおよびφＲＥはＪＫフリップフロップ
の状態に応じて変化するが、セット信号φＳＯおよびφ
ＳＥはノード７ａ−１３が低レベル“Ｌ”のために変化
しない。
【００５８】図１６は本発明に係る半導体集積回路が適
用される一例としてのシンクロナスＤＲＡＭの構成を示
す図であり、図１７は図１６のシンクロナスＤＲＡＭの
動作を説明するためのタイミング図である。本発明が適
用される半導体集積回路の一例としてのシンクロナスＤ
ＲＡＭ（ＳＤＲＡＭ）は、例えば、パイプライン方式が
採用され、１６Ｍ・２バンク・８ビット幅のものとして
構成されている。
【００５９】図１６に示されるように、ＳＤＲＡＭは、
汎用ＤＲＡＭのＤＲＡＭコア１０８ａ、１０８ｂの他
に、クロックバッファ１０１、コマンドデコーダ１０
２、アドレスバッファ／レジスタ＆バンクアドレスセレ
クト（アドレスバッファ）１０３、Ｉ／Ｏデータバッフ
ァ／レジスタ１０４、制御信号ラッチ１０５ａ，１０５
ｂ、モードレジスタ１０６、コラムアドレスカウンタ１
０７ａ，１０７ｂを備えている。ここで、／ＣＳ、／Ｒ
ＡＳ、／ＣＡＳ、／ＷＥ端子は、従来の動作とは異な
り、その組み合わせで各種コマンドを入力することによ
って動作モードが決定されるようになっている。各種コ
マンドは、コマンドデコーダで解読されて、動作モード
に応じて各回路を制御することになる。また、／ＣＳ、
／ＲＡＳ、／ＣＡＳ、／ＷＥ信号は、制御信号ラッチ１
０５ａと１０５ｂにも入力されて次のコマンドが入力さ
れるまで、その状態がラッチされる。
【００６０】アドレス信号は、アドレスバッファ１０３
で増幅されて各バンクのロードアドレスとして使用され
る他、コラムアドレスカウンタ１０７ａおよび１０７ｂ
の初期値として使用される。クロックバッファ１０１
は、内部クロック生成回路１２１および出力タイミング
制御回路１２２を備えている。内部クロック生成回路１
２１は、外部クロックＣＬＫから通常の内部クロック信
号を生成するものであり、また、出力タイミング制御回
路１２２は、前述したようなＤＬＬを適用して正確な遅
延制御（位相制御）を行ったクロック信号を発生するた
めのものである。
【００６１】Ｉ／Ｏデータバッファ／レジスタ１０４
は、データ入力バッファ１３およびデータ出力バッファ
５（出力回路５０〜５７）を備え、ＤＲＡＭコア１０８
ａおよび１０８ｂから読み出された信号は、データ出力
バッファ５により所定のレベルに増幅され、出力タイミ
ング制御回路１２２からのクロック信号に従ったタイミ
ングでデータがパッドＤＱ０〜ＤＱ７を介して出力され
る。また、入力データに関しても、パッドＤＱ０〜ＤＱ
７から入力されたデータは、データ入力バッファ１３を
介して取り込まれる。ここで、本発明の半導体集積回路
が対象としているリアル配線（ＲＬ）は、この出力タイ
ミング制御回路１２２から各データ出力バッファ５まで
の配線に対応している。
【００６２】上記のＳＤＲＡＭの読み取り動作を図１７
を参照して説明する。まず、外部クロックＣＬＫは、こ
のＳＤＲＡＭが使用されるシステムから供給される信号
であり、このＣＬＫの立ち上がりに同期して、各種コマ
ンド、アドレス信号、入力データを取込み、又は出力デ
ータを出力するように動作する。ＳＤＲＡＭからデータ
を読み出す場合、コマンド信号（／ＣＳ、／ＲＡＳ、／
ＣＡＳ、／ＷＥ信号）の組み合わせからアクティブ（Ａ
ＣＴ）コマンドをコマンド端子に入力し、アドレス端子
にはローアドレス信号を入力する。このコマンド、ロー
アドレスが入力されると、ＳＤＲＡＭは活性状態にな
り、ローアドレスに応じたワード線を選択して、ワード
線上のセル情報をビット線に出力し、センスアンプで増
幅する。
【００６３】さらに、ローアドレスに関係した部分の動
作時間（ｔＲＣＤ）後に、リードコマンド（Ｒｅａｄ）
とコラムアドレスを入力する。コラムアドレスに従っ
て、選択されたセンスアンプデータをデータバス線に出
力し、データバスアンプで増幅し、出力バッファでさら
に増幅して出力端子（ＤＱ）にデータが出力される。こ
れら一連の動作は汎用ＤＲＡＭとまったく同じ動作であ
るが、ＳＤＲＡＭの場合、コラムアドレスに関係する回
路がパイプライン動作するようになっており、リードデ
ータは毎サイクル連続して出力されることになる。これ
により、データ転送速度は外部クロックの周期になる。
【００６４】ＳＤＲＡＭでのアクセス時間には３種類あ
り、いずれもＣＬＫの立ち上がり時点を基準にして定義
される。図１７において、ｔＲＡＣはローアドレスアク
セス時間、ｔＣＡＣはコラムアドレスアクセス時間、ｔ
ＡＣはクロックアクセス時間を示している。このＳＤＲ
ＡＭを高速メモリシステムで使用する場合、コマンドを
入力してから最初にデータが得られるまでの時間である
ｔＲＡＣやｔＣＡＣも重要であるが、図３で説明したよ
うに、クロックアクセス時間ｔＡＣも重要なものであ
る。
【００６５】図１８は図１６のシンクロナスＤＲＡＭの
要部構成を概略的に示すブロック図であり、ＳＤＲＡＭ
におけるパイプライン動作を説明するためのもので、一
例としてパイプが３段設けられている場合を示してい
る。ＳＤＲＡＭでのコラムアドレスに関係する処理回路
は、処理の流れに沿って複数段に分割されており、分割
された各段の回路をパイプと呼んでいる。
【００６６】クロックバッファ１０１は、図１６を参照
して説明したように、内部クロック生成回路１２１およ
び出力タイミング制御回路１２２を備え、内部クロック
生成回路１２１の出力（通常の内部クロック信号）がパ
イプ−１およびパイプ−２に供給され、出力タイミング
制御回路１２２の出力（位相制御された内部クロック信
号）がパイプ−３の出力回路５（データ出力バッファ：
５０〜５７）に供給されるようになっている。
【００６７】各パイプは供給された内部クロック信号に
従って制御され、各パイプの間には、パイプ間の信号の
伝達タイミングを制御するスイッチが設けられており、
これらのスイッチも、クロックバッファ１０１（内部ク
ロック生成回路１２１）で生成された内部クロック信号
により制御される。図１８に示す例では、パイプ−１に
おいて、コラムアドレスバッファ１１６でアドレス信号
を増幅してコラムデコーダ１１８にアドレス信号を送
り、コラムデコーダ１１８で選択されたアドレス番地に
相当するセンスアンプ回路１１７の情報をデータバスに
出力し、データバスの情報をデータバスアンプ１１９で
増幅するまで行われる。また、パイプ−２にはデータバ
ス制御回路１２０のみが設けられ、パイプ−３はＩ／Ｏ
バッファ１０４（出力回路５）で構成されている。な
お、Ｉ／Ｏバッファ１０４におけるデータ入力バッファ
１３は図１８では省略されている。
【００６８】そして、各パイプ内の回路も、クロックサ
イクル時間内で動作完了するならば、パイプとパイプと
の間にあるスイッチをクロック信号に同期して開閉する
ことで、リレー式にデータを送り出す。これにより、各
パイプでの処理が並行に行われることになり、出力端子
にはクロック信号に同期して連続的にデータが出力され
ることになる。
【００６９】図１９は本発明に係る半導体集積回路にお
ける出力回路（データ出力バッファ回路：５，５０〜５
７）の一構成例を説明するための図である。図１８およ
び図１９に示されるように、図１９におけるＤａｔａ１
およびＤａｔａ２は、セルアレイ１１５から読み出さ
れ、センスアンプ１１７とデータバスアンプ１１９とデ
ータバス制御回路１２０を介して出力された記憶データ
に対応する信号であり、Ｄａｔａ１およびＤａｔａ２
は、出力データが高レベル“Ｈ”の場合には共に低レベ
ル“Ｌ”であり、出力データが低レベル“Ｌ”の場合に
は共に高レベル“Ｈ”である。なお、出力データが高レ
ベル“Ｈ”でも低レベル“Ｌ”でもないハイインピーダ
ンス状態（ハイゼット状態）をとることも可能であり、
その場合にはデータバス制御回路１２０において、Ｄａ
ｔａ１が高レベル“Ｈ”に、Ｄａｔａ２が低レベル
“Ｌ”になるように変換される。信号φｏｅは、出力タ
イミング制御回路１２２（第１の遅延制御回路２１）の
出力信号（クロック信号）に対応するもので、出力回路
５（５０〜５７）のイネーブル信号として機能するもの
である。
【００７０】クロック信号φｏｅが高レベル“Ｈ”にな
ると、Ｄａｔａ１とＤａｔａ２の情報がデータ出力パッ
ド６（６０〜６７）に現出するように動作する。例え
ば、データ出力パッド６に高レベル“Ｈ”を出力する場
合を想定すると、クロック信号φｏｅが低レベル“Ｌ”
から高レベル“Ｈ”に変化し、ノード８ａ−１が低レベ
ル“Ｌ”に、ノード８ａ−２が高レベル“Ｈ”になっ
て、トランスファーゲートがオンしてＤａｔａ１および
Ｄａｔａ２がノード８ａ−３および８ａ−６に伝達され
る。その結果、ノード８ａ−５が低レベル“Ｌ”に、ノ
ード８ａ−８が高レベル“Ｈ”になると、出力用のＰチ
ャンネルトランジスタ８１はオンとなり、また、Ｎチャ
ンネルトランジスタ８２はオフとなって、データ出力パ
ッド６には高レベル“Ｈ”の出力が現れることになる。
また、クロック信号φｏｅが低レベル“Ｌ”になると、
トランスファーゲートはオフして、それまでの出力状態
が保持される。
【００７１】以上の説明では、本発明の半導体集積回路
をシンクロナスＤＲＡＭとして説明したが、本発明はシ
ンクロナスＤＲＡＭに限らず、外部から入力される信号
に同期して出力信号が出力される半導体集積回路であれ
ばどのようなものにも適用可能である。図２０は本発明
に係る半導体集積回路におけるダミーの内部出力クロッ
ク配線４２（ダミー配線ＤＬ）の一構成例を説明するた
めの図である。図２０から明らかなように、ダミー配線
ＤＬは、例えば、チップ上に形成され、リアル配線（Ｒ
Ｌ）と同じ線幅の配線により形成されている。なお、以
下に説明する半導体集積回路モジュールにおけるダミー
の内部出力クロック配線２４２および半導体集積回路シ
ステムにおけるダミーの内部出力クロック配線３４２に
関しても、同様に、モジュール上或いは回路基板上にダ
ミー用の配線を設けることになる。なお、このダミー配
線の代わりに、所定の値を有する容量素子或いは抵抗素
子等を組み合わせて代用することも可能である。
【００７２】図２１は本発明を適用したメモリモジュー
ル（ＳＩＭＭ: Single Inline Memory Module やＤＩＭ
Ｍ: Dual Inline Memory Module)の一例を示す図であ
り、ＤＬＬ回路を概略的に示すものである。図２１にお
いて、参照符号２０１はクロックコネクタ部、また、２
５０〜２５３はメモリＩＣ（対象回路）を示している。
さらに、参照符号２２１は第１の遅延制御回路、２２２
は第２の遅延制御回路、２０３は位相比較回路、２４１
は内部出力クロック配線（リアル配線）、そして、２４
２はダミーの内部出力クロック配線（ダミー配線）を示
している。
【００７３】図２１に示されるように、クロック信号Ｃ
ＬＫは、クロックコネクタ部２０１を介して、第１の遅
延制御回路２２１、第２の遅延制御回路２２２、およ
び、位相比較回路２０３の一方の入力に供給されてい
る。第１の遅延制御回路２２１の出力信号（クロック信
号）は、例えば、図５に示す半導体集積回路と同様に、
それぞれリアル配線（２４１）を介して各メモリＩＣ２
５０〜２５３に供給されている。ここで、位相比較回路
２０３の他方の入力には、ダミー配線２４２を介して第
２の遅延制御回路２２２の出力（ダミーのクロック信
号）が供給され、位相比較回路２０３は、これら２つの
入力信号の位相を比較して第１および第２の遅延制御回
路２２１，２２２を制御するようになっている。なお、
このＤＬＬ回路の詳細は、図面を参照して上述した通り
である。
【００７４】図２１に示すメモリモジュール（半導体集
積回路モジュール）は、図５の半導体集積回路における
出力バッファ回路５０〜５７（または、データ出力パッ
ド６０〜６７）をメモリＩＣ２５０〜２５３に対応させ
たものに相当する。図２１に示されるように、本実施例
では、第１の遅延制御回路２２１の出力端から各メモリ
ＩＣ２５０〜２５３（各メモリＩＣのクロック入力パッ
ド）までの各リアル配線（２４１）の長さが等距離にな
るように規定している。すなわち、リアル配線（２４
１）の長さＲＬ３５はＲＬ３６と等しく（ＲＬ３５＝Ｒ
Ｌ３６）、また、リアル配線（４１）の長さＲＬ３１，
ＲＬ３２，ＲＬ３３，ＲＬ３４は全て等しく（ＲＬ３１
＝ＲＬ３２＝ＲＬ３３＝ＲＬ３４）なるように規定され
ている。
【００７５】従って、メモリＩＣ２５０までのリアル配
線の長さはＲＬ３７＋ＲＬ３５＋ＲＬ３１，メモリＩＣ
２５１までのリアル配線の長さはＲＬ３７＋ＲＬ３５＋
ＲＬ３２，メモリＩＣ２５２までのリアル配線の長さは
ＲＬ３７＋ＲＬ３６＋ＲＬ３３，そして，メモリＩＣ２
５３までのリアル配線の長さはＲＬ３７＋ＲＬ３６＋Ｒ
Ｌ３４になり、ＲＬ３５＝ＲＬ３６，且つ，ＲＬ３１＝
ＲＬ３２＝ＲＬ３３＝ＲＬ３４であるため、第１の遅延
制御回路２２１の出力端から各メモリＩＣ２５０〜２５
３のクロック入力パッドまでの各リアル配線の長さが等
距離になる。さらに、ダミー配線２４２の長さＤＬ３を
上記第１の遅延制御回路２２１の出力端から各メモリＩ
Ｃ２５０〜２５３のクロック入力パッドまでのリアル配
線の長さＲＬ３７＋ＲＬ３５＋ＲＬ３１（＝ＲＬ３７＋
ＲＬ３５＋ＲＬ３２＝ＲＬ３７＋ＲＬ３６＋ＲＬ３３＝
ＲＬ３７＋ＲＬ３６＋ＲＬ３４）に一致させることによ
り、全てのメモリＩＣ２５０〜２５３における動作タイ
ミングを同期させることができる。
【００７６】図２２は本発明を適用したメモリシステム
の一例を示す図である。図２２において、参照符号３０
０はクロックジェネレータ、また、３５０〜３５３はメ
モリモジュール（対象回路）を示している。さらに、参
照符号３２１は第１の遅延制御回路、３２２は第２の遅
延制御回路、３０３は位相比較回路、３４１は内部出力
クロック配線（リアル配線）、そして、３４２はダミー
の内部出力クロック配線（ダミー配線）を示している。
【００７７】図２２に示されるように、クロックジェネ
レータ３００で発生されたクロック信号ＣＬＫは、第１
の遅延制御回路３２１、第２の遅延制御回路３２２、お
よび、位相比較回路３０３の一方の入力に供給されてい
る。第１の遅延制御回路３２１の出力信号（クロック信
号）は、例えば、図２１に示すメモリモジュールと同様
に、それぞれリアル配線（３４１）を介して各メモリモ
ジュール３５０〜３５３に供給されている。ここで、位
相比較回路３０３の他方の入力には、ダミー配線３４２
を介して第２の遅延制御回路３２２の出力（ダミーのク
ロック信号）が供給され、位相比較回路３０３は、これ
ら２つの入力信号の位相を比較して第１および第２の遅
延制御回路３２１，３２２を制御するようになってい
る。なお、このＤＬＬ回路の詳細は図面を参照して上述
した通りである。
【００７８】図２２に示すメモリシステム（半導体集積
回路システム）は、図２１のメモリモジュールにおける
メモリＩＣ２５０〜２５３をメモリモジュール３５０〜
３５３に対応させたものに相当する。図２２に示される
ように、本実施例では、第１の遅延制御回路３２１の出
力端から各メモリモジュール３５０〜３５３（各メモリ
モジュールのクロック入力端子）までの各リアル配線
（３４１）の長さが等距離になるように規定している。
すなわち、リアル配線（３４１）の長さＲＬ４５はＲＬ
４６と等しく（ＲＬ４５＝ＲＬ４６）、また、リアル配
線（３４１）の長さＲＬ４１，ＲＬ４２，ＲＬ４３，Ｒ
Ｌ４４は全て等しく（ＲＬ４１＝ＲＬ４２＝ＲＬ４３＝
ＲＬ４４）なるように規定されている。
【００７９】従って、メモリモジュール３５０までのリ
アル配線の長さはＲＬ４７＋ＲＬ４５＋ＲＬ４１，メモ
リモジュール３５１までのリアル配線の長さはＲＬ４７
＋ＲＬ４５＋ＲＬ４２，メモリモジュール３５２までの
リアル配線の長さはＲＬ４７＋ＲＬ４６＋ＲＬ４３，そ
して，メモリモジュール３５３までのリアル配線の長さ
はＲＬ４７＋ＲＬ４６＋ＲＬ４４になり、ＲＬ４５＝Ｒ
Ｌ４６，且つ，ＲＬ４１＝ＲＬ４２＝ＲＬ４３＝ＲＬ４
４であるため、第１の遅延制御回路２２１の出力端から
各メモリＩＣ２５０〜２５３のクロック入力パッドまで
の各リアル配線の長さが等距離になる。さらに、ダミー
配線２４２の長さＤＬ３を上記第１の遅延制御回路２２
１の出力端から各メモリモジュール３５０〜３５３のク
ロック入力端子までのリアル配線の長さＲＬ４７＋ＲＬ
４５＋ＲＬ４１（＝ＲＬ４７＋ＲＬ４５＋ＲＬ４２＝Ｒ
Ｌ４７＋ＲＬ４６＋ＲＬ４３＝ＲＬ４７＋ＲＬ４６＋Ｒ
Ｌ４４）に一致させることにより、全てのメモリモジュ
ール３５０〜３５３における動作タイミングを同期させ
ることができる。
【００８０】なお、上述した図２１および図２２では、
図５の半導体集積回路に対応した構成を示して説明した
が、図４の半導体集積回路の構成をメモリモジュール、
或いは、メモリシステムに適用することもできるのはい
うまでもない。以上の説明では、メモリ（ＳＤＲＡ
Ｍ），メモリモジュール，および，メモリシステムを例
として説明したが、本発明は、他の様々な半導体集積回
路、半導体集積回路モジュール、および、半導体集積回
路システムに対しても幅広く適用することができる。さ
らに、上記各実施例では、制御信号としてクロック信号
を例に取って説明したが、制御信号としてはクロック信
号に限定されるものでないのはもちろんである。
【００８１】
【発明の効果】以上、詳述したように、本発明の半導体
集積回路によれば、対象とする複数の回路若しくはパッ
ドが設けられた物理的な位置に関わらず、各回路若しく
はパッドに対して位相同期した制御信号を供給すること
ができる。さらに、本発明によれば、半導体集積回路モ
ジュールおよび半導体集積回路システムに対しても、同
様に位相同期した制御信号を供給することができる。
【図面の簡単な説明】
【図１】関連技術としての半導体集積回路の一例を概略
的に示すブロック図である。
【図２】図１の半導体集積回路におけるクロック配線の
様子を示すブロック図である。
【図３】図２の半導体集積回路における課題を説明する
ための図である。
【図４】本発明を適用した半導体集積回路の一実施例を
示すブロック図である。
【図５】本発明を適用した半導体集積回路の他の実施例
を示すブロック図である。
【図６】本発明の半導体集積回路における遅延制御回路
（遅延部）の一構成例を説明するための図である。
【図７】本発明の半導体集積回路における遅延制御回路
（制御部）の一構成例を説明するための図である。
【図８】図７の遅延制御回路の動作を説明するためのタ
イミング図である。
【図９】本発明の半導体集積回路における位相比較回路
（位相比較部）の一構成例を説明するための図である。
【図１０】図９の位相比較回路の動作を説明するための
タイミング図である。
【図１１】本発明の半導体集積回路における位相比較回
路（増幅回路部）の一構成例を説明するための図であ
る。
【図１２】図１１の位相比較回路におけるＪＫフリップ
フロップの動作を説明するためのタイミング図である。
【図１３】図１１の位相比較回路における増幅回路部の
動作を説明するためのタイミング図（カウントアップ
時）である。
【図１４】図１１の位相比較回路における増幅回路部の
動作を説明するためのタイミング図（カウント維持時）
である。
【図１５】図１１の位相比較回路における増幅回路部の
動作を説明するためのタイミング図（カウントダウン
時）である。
【図１６】本発明に係る半導体集積回路が適用される一
例としてのシンクロナスＤＲＡＭの構成を示す図であ
る。
【図１７】図１６のシンクロナスＤＲＡＭの動作を説明
するためのタイミング図である。
【図１８】図１６のシンクロナスＤＲＡＭの要部構成を
概略的に示すブロック図である。
【図１９】本発明に係る半導体集積回路における出力回
路（データ出力バッファ回路）の一構成例を説明するた
めの図である。
【図２０】本発明に係る半導体集積回路におけるダミー
の内部出力クロック配線（ダミー配線）の一構成例を説
明するための図である。
【図２１】本発明を適用したメモリモジュールの一例を
示す図である。
【図２２】本発明を適用したメモリシステムの一例を示
す図である。
【符号の説明】
１…クロック入力パッド ３…位相比較回路 ５，５０〜５７…出力回路（出力バッファ回路） ６，６０〜６７…データ出力パッド １０…クロックバッファ回路 ２１，２２１，３２１…遅延制御回路 ２２，２２２，３２２…遅延制御回路 ４１，２４１，３４１…内部出力クロック配線（リアル
配線） ４２，２４２，３４２…ダミーの内部出力クロック配線
（ダミー配線）
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年９月４日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１７】
【図１】
【図２】
【図３】
【図４】
【図５】
【図９】
【図６】
【図７】
【図８】
【図１０】
【図１１】
【図１２】
【図２０】
【図１３】
【図１４】
【図１５】
【図１６】
【図１８】
【図１９】
【図２１】
【図２２】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 21/82 Ｗ 21/822 27/04 Ｄ Ｈ０３Ｌ 7/00

Claims (27)

    【特許請求の範囲】
  1. 【請求項１】 制御信号（ＣＬＫ）が供給される第１お
    よび第２の遅延制御回路（２１，２２）と、 該第１の遅延制御回路（２１）の出力信号がそれぞれリ
    アル配線（４１）を介して供給される複数の対象回路
    （５；５０〜５７）と、 前記第２の遅延制御回路（２２）のダミー出力信号がダ
    ミー配線手段（４２）を介して供給され、前記制御信号
    と該ダミー配線手段の出力信号の位相を比較して、その
    比較結果により前記第１および第２の遅延制御回路にお
    ける遅延時間を制御する位相比較回路（３）とを具備す
    る半導体集積回路であって、 前記第１の遅延制御回路（２１）の出力端から前記複数
    の対象回路（５；５０〜５７）の各々の入力端までの各
    リアル配線（４１）の長さをそれぞれほぼ等距離にする
    と共に、前記ダミー配線手段（４２）の配線負荷の大き
    さを該第１の遅延制御回路（２１）から１の該対象回路
    （５；５０〜５７）までのリアル配線（４１）の配線負
    荷の大きさにほぼ一致させるように構成したことを特徴
    とする半導体集積回路。
  2. 【請求項２】 請求項１記載の半導体集積回路におい
    て、前記ダミー配線手段（４２）の配線長を前記第１の
    遅延制御回路（２１）から１の前記対象回路（５；５０
    〜５７）までのリアル配線（４１）の配線長とほぼ一致
    させるようにしたことを特徴とする半導体集積回路。
  3. 【請求項３】 請求項１記載の半導体集積回路におい
    て、前記第１の遅延制御回路（２１）の出力端から前記
    各対象回路（５；５０〜５７）の入力端までの各リアル
    配線（４１）をツリー状に構成し、各分岐個所から次の
    分岐個所または該対象回路の入力端まで各分岐配線の距
    離が等しくなるように構成したことを特徴とする半導体
    集積回路。
  4. 【請求項４】 制御信号（ＣＬＫ）が供給される第１お
    よび第２の遅延制御回路（２１，２２）と、 該第１の遅延制御回路（２１）の出力信号がそれぞれリ
    アル配線（４１）を介して供給される複数の対象回路
    （５；５０〜５７）と、 前記第２の遅延制御回路（２２）のダミー出力信号がダ
    ミー配線手段（４２）を介して供給され、前記制御信号
    と該ダミー配線手段の出力信号の位相を比較して、その
    比較結果により前記第１および第２の遅延制御回路にお
    ける遅延時間を制御する位相比較回路（３）とを具備す
    る半導体集積回路であって、 前記第１の遅延制御回路（２１）の出力端から前記複数
    の対象回路（５；５０〜５７）の入力端までのリアル配
    線（４１）を、対称性を有するツリー状にレイアウトす
    ると共に、前記ダミー配線手段（４２）の配線負荷の大
    きさを該第１の遅延制御回路（２１）から任意の前記対
    象回路（５；５０〜５７）までのリアル配線（４１）の
    配線負荷の大きさにほぼ一致させるように構成したこと
    を特徴とする半導体集積回路。
  5. 【請求項５】 請求項４記載の半導体集積回路におい
    て、前記ダミー配線手段（４２）の配線長を前記第１の
    遅延制御回路（２１）から１の前記対象回路（５；５０
    〜５７）までのリアル配線（４１）の配線長とほぼ一致
    させるようにしたことを特徴とする半導体集積回路。
  6. 【請求項６】 制御信号（ＣＬＫ）が供給される第１お
    よび第２の遅延制御回路（２１，２２）と、 該第１の遅延制御回路（２１）の出力信号がそれぞれリ
    アル配線（４１）を介して供給される複数の対象回路
    （５；５０〜５７）と、 前記第２の遅延制御回路（２２）のダミー出力信号がダ
    ミー配線手段（４２）を介して供給され、前記制御信号
    と該ダミー配線手段の出力信号の位相を比較して、その
    比較結果により前記第１および第２の遅延制御回路にお
    ける遅延時間を制御する位相比較回路（３）とを具備す
    る半導体集積回路であって、 前記複数の対象回路（５；５０〜５７）は、複数のグル
    ープで構成され、該各グループは、前記第１の遅延制御
    回路の出力信号を受けるノードを有し、前記第１の遅延
    制御回路（２１）の出力端から前記複数のグループの各
    ノードまでの間のリアル配線を対称性を有するツリー状
    にレイアウトすると共に、前記ダミー配線手段（４２）
    の配線負荷の大きさを該第１の遅延制御回路（２１）か
    ら１の前記ノードまでのリアル配線（４１）の配線負荷
    の大きさにほぼ一致させるように構成したことを特徴と
    する半導体集積回路。
  7. 【請求項７】 請求項６記載の半導体集積回路におい
    て、前記ダミー配線手段（４２）の配線長を前記第１の
    遅延制御回路（２１）から１の前記対象回路（５；５０
    〜５７）までのリアル配線（４１）の配線長とほぼ一致
    させるようにしたことを特徴とする半導体集積回路。
  8. 【請求項８】 請求項１〜７のいずれかに記載の半導体
    集積回路において、前記制御信号は、前記各対象回路に
    供給するクロック信号（ＣＬＫ）であることを特徴とす
    る半導体集積回路。
  9. 【請求項９】 請求項１〜７のいずれかに記載の半導体
    集積回路において、前記半導体集積回路はシンクロナス
    ＤＲＡＭであり、且つ、前記各対象回路（５；５０〜５
    ７）は該シンクロナスＤＲＡＭのデータ出力バッファ回
    路であることを特徴とする半導体集積回路。
  10. 【請求項１０】 請求項９記載の半導体集積回路におい
    て、前記制御信号は前記各データ出力バッファ回路
    （５；５０〜５７）のイネーブル信号であることを特徴
    とする半導体集積回路。
  11. 【請求項１１】 制御信号（ＣＬＫ）が供給される第１
    および第２の遅延制御回路（２２１，２２２）と、 該第１の遅延制御回路（２２１）の出力信号がそれぞれ
    リアル配線（２４１）を介して供給される複数の対象半
    導体集積回路（２５０〜２５３）と、 前記第２の遅延制御回路（２２２）のダミー出力信号が
    ダミー配線手段（２４２）を介して供給され、前記制御
    信号と該ダミー配線手段の出力信号の位相を比較して、
    その比較結果により前記第１および第２の遅延制御回路
    における遅延時間を制御する位相比較回路（２０３）と
    を具備する半導体集積回路モジュールであって、 前記第１の遅延制御回路（２２１）の出力端から前記複
    数の対象半導体集積回路（２５０〜２５３）の各々の入
    力端までの各リアル配線（２４１）の長さをそれぞれほ
    ぼ等距離にすると共に、前記ダミー配線手段（２４２）
    の配線負荷の大きさを該第１の遅延制御回路（２２１）
    から１の該対象半導体集積回路（２５０〜２５３）まで
    のリアル配線（２４１）の配線負荷の大きさにほぼ一致
    させるように構成したことを特徴とする半導体集積回路
    モジュール。
  12. 【請求項１２】 請求項１１記載の半導体集積回路モジ
    ュールにおいて、前記ダミー配線手段（２４２）の配線
    長を前記第１の遅延制御回路（２２１）から１の前記対
    象半導体集積回路（２５０〜２５３）までのリアル配線
    （２４１）の配線長とほぼ一致させるようにしたことを
    特徴とする半導体集積回路モジュール。
  13. 【請求項１３】 請求項１１記載の半導体集積回路モジ
    ュールにおいて、前記第１の遅延制御回路（２２１）の
    出力端から前記各対象半導体集積回路（２５０〜２５
    ３）の入力端までの各リアル配線（２４１）をツリー状
    に構成し、各分岐個所から次の分岐個所または該対象半
    導体集積回路の入力端まで各分岐配線の距離が等しくな
    るように構成したことを特徴とする半導体集積回路モジ
    ュール。
  14. 【請求項１４】 制御信号（ＣＬＫ）が供給される第１
    および第２の遅延制御回路（２２１，２２２）と、 該第１の遅延制御回路（２２１）の出力信号がそれぞれ
    リアル配線（２４１）を介して供給される複数の対象半
    導体集積回路（２５０〜２５３）と、 前記第２の遅延制御回路（２２２）のダミー出力信号が
    ダミー配線手段（２４２）を介して供給され、前記制御
    信号と該ダミー配線手段の出力信号の位相を比較して、
    その比較結果により前記第１および第２の遅延制御回路
    における遅延時間を制御する位相比較回路（２０３）と
    を具備する半導体集積回路モジュールであって、 前記第１の遅延制御回路（２２１）の出力端から前記複
    数の対象半導体集積回路（２５０〜２５３）の入力端ま
    でのリアル配線（２４１）を、対称性を有するツリー状
    にレイアウトすると共に、前記ダミー配線手段（２４
    ２）の配線負荷の大きさを該第１の遅延制御回路（２２
    １）から任意の前記対象半導体集積回路（２５０〜２５
    ３）までのリアル配線（２４１）の配線負荷の大きさに
    ほぼ一致させるように構成したことを特徴とする半導体
    集積回路モジュール。
  15. 【請求項１５】 請求項１４記載の半導体集積回路モジ
    ュールにおいて、前記ダミー配線手段（２４２）の配線
    長を前記第１の遅延制御回路（２２１）から１の前記対
    象半導体集積回路（２５０〜２５３）までのリアル配線
    （２４１）の配線長とほぼ一致させるようにしたことを
    特徴とする半導体集積回路モジュール。
  16. 【請求項１６】 制御信号（ＣＬＫ）が供給される第１
    および第２の遅延制御回路（２２１，２２２）と、 該第１の遅延制御回路（２２１）の出力信号がそれぞれ
    リアル配線（２４１）を介して供給される複数の対象半
    導体集積回路（２５０〜２５３）と、 前記第２の遅延制御回路（２２２）のダミー出力信号が
    ダミー配線手段（２４２）を介して供給され、前記制御
    信号と該ダミー配線手段の出力信号の位相を比較して、
    その比較結果により前記第１および第２の遅延制御回路
    における遅延時間を制御する位相比較回路（２０３）と
    を具備する半導体集積回路モジュールであって、 前記複数の対象半導体集積回路（２５０〜２５３）は、
    複数のグループで構成され、該各グループは、前記第１
    の遅延制御回路の出力信号を受けるノードを有し、前記
    第１の遅延制御回路（２２１）の出力端から前記複数の
    グループの各ノードまでの間のリアル配線を対称性を有
    するツリー状にレイアウトすると共に、前記ダミー配線
    手段（２４２）の配線負荷の大きさを該第１の遅延制御
    回路（２２１）から１の前記ノードまでのリアル配線
    （２４１）の配線負荷の大きさにほぼ一致させるように
    構成したことを特徴とする半導体集積回路モジュール。
  17. 【請求項１７】 請求項１６記載の半導体集積回路モジ
    ュールにおいて、前記ダミー配線手段（２４２）の配線
    長を前記第１の遅延制御回路（２２１）から１の前記対
    象半導体集積回路（２５０〜２５３）までのリアル配線
    （２４１）の配線長とほぼ一致させるようにしたことを
    特徴とする半導体集積回路モジュール。
  18. 【請求項１８】 請求項１１〜１７のいずれかに記載の
    半導体集積回路モジュールにおいて、前記半導体集積回
    路モジュールはメモリモジュールであり、且つ、前記各
    対象半導体集積回路（２５０〜２５３）は該メモリモジ
    ュールのメモリチップであることを特徴とする半導体集
    積回路モジュール。
  19. 【請求項１９】 請求項１１〜１７のいずれかに記載の
    半導体集積回路モジュールにおいて、前記制御信号はク
    ロック信号であり、前記各対象半導体集積回路（２５０
    〜２５３）の入力端はクロック入力端子であることを特
    徴とする半導体集積回路モジュール。
  20. 【請求項２０】 制御信号（ＣＬＫ）が供給される第１
    および第２の遅延制御回路（３２１，３２２）と、 該第１の遅延制御回路（３２１）の出力信号がそれぞれ
    リアル配線（３４１）を介して供給される複数の対象半
    導体集積回路モジュール（３５０〜３５３）と、 前記第２の遅延制御回路（３２２）のダミー出力信号が
    ダミー配線手段（３４２）を介して供給され、前記制御
    信号と該ダミー配線手段の出力信号の位相を比較して、
    その比較結果により前記第１および第２の遅延制御回路
    における遅延時間を制御する位相比較回路（３０３）と
    を具備する半導体集積回路システムであって、 前記第１の遅延制御回路（３２１）の出力端から前記複
    数の対象半導体集積回路モジュール（３５０〜３５３）
    の各々の入力端までの各リアル配線（３４１）の長さを
    それぞれほぼ等距離にすると共に、前記ダミー配線手段
    （３４２）の配線負荷の大きさを該第１の遅延制御回路
    （３２１）から１の該対象半導体集積回路モジュール
    （３５０〜３５３）までのリアル配線（２４１）の配線
    負荷の大きさにほぼ一致させるように構成したことを特
    徴とする半導体集積回路システム。
  21. 【請求項２１】 請求項２０記載の半導体集積回路シス
    テムにおいて、前記ダミー配線手段（３４２）の配線長
    を前記第１の遅延制御回路（３２１）から１の前記対象
    半導体集積回路モジュール（３５０〜３５３）までのリ
    アル配線（３４１）の配線長とほぼ一致させるようにし
    たことを特徴とする半導体集積回路システム。
  22. 【請求項２２】 請求項２０記載の半導体集積回路シス
    テムにおいて、前記第１の遅延制御回路（３２１）の出
    力端から前記各対象半導体集積回路モジュール（３５０
    〜３５３）の入力端までの各リアル配線（３４１）をツ
    リー状に構成し、各分岐個所から次の分岐個所または該
    対象半導体集積回路モジュールの入力端まで各分岐配線
    の距離が等しくなるように構成したことを特徴とする半
    導体集積回路システム。
  23. 【請求項２３】 制御信号（ＣＬＫ）が供給される第１
    および第２の遅延制御回路（３２１，３２２）と、 該第１の遅延制御回路（３２１）の出力信号がそれぞれ
    リアル配線（３４１）を介して供給される複数の対象半
    導体集積回路モジュール（３５０〜３５３）と、 前記第２の遅延制御回路（３２２）のダミー出力信号が
    ダミー配線手段（３４２）を介して供給され、前記制御
    信号と該ダミー配線手段の出力信号の位相を比較して、
    その比較結果により前記第１および第２の遅延制御回路
    における遅延時間を制御する位相比較回路（３０３）と
    を具備する半導体集積回路システムであって、 前記第１の遅延制御回路（３２１）の出力端から前記複
    数の対象半導体集積回路モジュール（３５０〜３５３）
    の入力端までのリアル配線（３４１）を、対称性を有す
    るツリー状にレイアウトすると共に、前記ダミー配線手
    段（３４２）の配線負荷の大きさを該第１の遅延制御回
    路（３２１）から任意の前記対象半導体集積回路モジュ
    ール（３５０〜３５３）までのリアル配線（３４１）の
    配線負荷の大きさにほぼ一致させるように構成したこと
    を特徴とする半導体集積回路システム。
  24. 【請求項２４】 請求項２３記載の半導体集積回路シス
    テムにおいて、前記ダミー配線手段（３４２）の配線長
    を前記第１の遅延制御回路（３２１）から１の前記対象
    半導体集積回路モジュール（３５０〜３５３）までのリ
    アル配線（３４１）の配線長とほぼ一致させるようにし
    たことを特徴とする半導体集積回路システム。
  25. 【請求項２５】 制御信号（ＣＬＫ）が供給される第１
    および第２の遅延制御回路（３２１，３２２）と、 該第１の遅延制御回路（３２１）の出力信号がそれぞれ
    リアル配線（３４１）を介して供給される複数の対象半
    導体集積回路モジュール（３５０〜３５３）と、 前記第２の遅延制御回路（３２２）のダミー出力信号が
    ダミー配線手段（３４２）を介して供給され、前記制御
    信号と該ダミー配線手段の出力信号の位相を比較して、
    その比較結果により前記第１および第２の遅延制御回路
    における遅延時間を制御する位相比較回路（３０３）と
    を具備する半導体集積回路システムであって、 前記複数の対象半導体集積回路モジュール（３５０〜３
    ５３）は、複数のグループで構成され、該各グループ
    は、前記第１の遅延制御回路の出力信号を受けるノード
    を有し、前記第１の遅延制御回路（３２１）の出力端か
    ら前記複数のグループの各ノードまでの間のリアル配線
    を対称性を有するツリー状にレイアウトすると共に、前
    記ダミー配線手段（３４２）の配線負荷の大きさを該第
    １の遅延制御回路（３２１）から１の前記ノードまでの
    リアル配線（３４１）の配線負荷の大きさにほぼ一致さ
    せるように構成したことを特徴とする半導体集積回路シ
    ステム。
  26. 【請求項２６】 請求項２５記載の半導体集積回路シス
    テムにおいて、前記ダミー配線手段（３４２）の配線長
    を前記第１の遅延制御回路（３２１）から１の前記対象
    半導体集積回路モジュール（３５０〜３５３）までのリ
    アル配線（３４１）の配線長とほぼ一致させるようにし
    たことを特徴とする半導体集積回路システム。
  27. 【請求項２７】 請求項２０〜２６のいずれかに記載の
    半導体集積回路システムにおいて、前記各対象半導体集
    積回路モジュール（３５０〜３５３）はメモリモジュー
    ルであり、且つ、該各対象半導体集積回路モジュール
    （３５０〜３５３）の入力端はクロック入力端子である
    ことを特徴とする半導体集積回路システム。
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