JP3729582B2 - 半導体装置、半導体装置システム及びディジタル遅延回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、外部から入力される信号に対して所定の正確な位相で出力を行う半導体装置、そのような半導体装置を使用した半導体装置システム、及びそこで使用するディジタル遅延回路に関し、特に周囲温度や電源電圧の変動にかかわらず外部クロックに対して常に所定の位相で信号が出力されるシンクロナス半導体メモリに関する。
【０００２】
【従来の技術】
通常、半導体集積回路（ＬＳＩ）では、外部から信号が入力され、入力信号に応じた処理動作が行われて出力信号が出力される。従って、外部入力信号に対して、どのようなタイミングで出力信号が得られるかが重要であり、汎用のＬＳＩでは仕様でこのタイミングが定められているのが一般的である。例えば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）では、アドレス信号の最大周波数等と共に、アドレス信号の変化エッジからデータが出力されるタイミングや、データを書き込むためのデータセットアップ時間が規定されている。
【０００３】
近年、コンピュータ・システムにおけるＣＰＵのクロックの高速化、或いは、他の様々な電子回路の処理速度の高速化に伴って、インターフェース部分も高速化する必要に迫られている。例えば、クロックが１００ＭＨｚ以上のＣＰＵも出現しているが、主記憶として広く使用されるＤＲＡＭのアクセス速度やデータ転送速度は１桁小さい動作速度である。そこで、１００ＭＨｚ以上でのデータ転送速度を可能にするシンクロナスＤＲＡＭ（ＳＤＲＡＭ）等の新しいＤＲＡＭの方式が各種提案されている。
【０００４】
ＳＤＲＡＭは、外部から入力される高速のクロックに同期してデータの入出力を行うもので、内部には複数ビットのデータを並行して入出力できる複数のユニットを有し、外部とのインターフェースはこの複数ビットのデータをシリアルデータに変換して行うことにより外部とのインターフェースを高速化する方式と、内部での動作をパイプライン化し、各パイプの動作を並行して行うことにより高速化する方式がある。以下、パイプライン方式のＤＲＡＭを例として説明を行う。
【０００５】
図１は、パイプライン方式のシンクロナスＤＲＡＭ（以下、単にＳＤＲＡＭと称する。）の一例である、１６Ｍ・２バンク・８ビット幅のＳＤＲＡＭのブロック構成図である。
ＳＤＲＡＭは、汎用ＤＲＡＭのＤＲＡＭコア１０８ａ、１０８ｂの他に、クロックバッファ１０１、コマンドデコーダ１０２、アドレスバッファ／レジスタ＆バンクアドレスセレクト（以下、単にアドレスバッファ）１０３、Ｉ／Ｏデータバッファ／レジスタ１０４、制御信号ラッチ１０５ａ、１０５ｂ、モードレジスタ１０６、コラムアドレスカウンタ１０７ａ、１０７ｂを有している。／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ端子は、従来の動作と異なり、その組み合わせで各種コマンドを入力することによって動作モードが決定されるようになっている。各種コマンドは、コマンドデコーダで解読されて、動作モードに応じて各回路を制御することになる。また、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ信号は、制御信号ラッチ１０５ａと１０５ｂにも入力されて次のコマンドが入力されるまで、その状態がラッチされる。
【０００６】
一方、アドレス信号はアドレスバッファ１０３で増幅されて各バンクのロードアドレスとして使用される他、コラムアドレスカウンタ１０７ａ、１０７ｂの初期値として使用される。ＤＲＡＭコア１０８ａ、１０８ｂから読み出された信号は、Ｉ／Ｏデータバッファ／レジスタ１０４で増幅されて外部から入力される外部クロックＣＬＫの立ち上がりに同期して出力される。入力についても同様の動作が行われ、Ｉ／Ｏデータバッファ／レジスタ１０４に入力されたデータが書き込まれる。
【０００７】
図２は、一般的なＳＤＲＡＭの読み取り（リード）動作のタイミングを示す図である。
外部クロックＣＬＫは、このＳＤＲＡＭが使用されるシステムから供給される信号であり、このＣＬＫの立ち上がりに同期して、各種コマンド、アドレス信号、入力データを取込み、又は出力データを出力するように動作する。
【０００８】
いま、このＳＤＲＡＭからデータを読み出す場合、コマンド信号（／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ信号）の組み合わせからアクティブ（ＡＣＴ）コマンドをコマンド端子に入力し、アドレス端子にはローアドレス信号を入力する。このコマンド、ローアドレスが入力されると、ＳＤＲＡＭは活性状態になり、ローアドレスに応じたワード線を選択して、ワード線上のセル情報をビット線に出力し、センスアンプで増幅する。
【０００９】
一方、このようなローアドレスに関係した部分の動作時間（ｔＲＣＤ）後に、リードコマンド（Ｒｅａｄ）とコラムアドレスを入力する。コラムアドレスに従って、選択されたセンスアンプデータをデータバス線に出力し、データバスアンプで増幅し、出力バッファでさらに増幅して出力端子（ＤＱ）にデータが出力される。これら一連の動作は汎用ＤＲＡＭとまったく同じ動作であるが、ＳＤＲＡＭの場合、コラムアドレスに関係する回路がパイプライン動作するようになっており、リードデータは毎サイクル連続して出力されることになる。これにより、データ転送周期は外部クロックの周期になる。
【００１０】
ＳＤＲＡＭでのアクセス時間には３種類あり、いずれもＣＬＫの立ち上がり時点を基準にして定義される。図２において、ｔＲＡＣはローアドレスアクセス時間、ｔＣＡＣはコラムアドレスアクセス時間、ｔＡＣはクロックアクセス時間を示している。このＳＤＲＡＭを高速メモリシステムで使用する場合、コマンドを入力してから最初にデータが得られるまでの時間であるｔＲＡＣやｔＣＡＣも重要であるが、データの転送速度を高める上では、クロックアクセス時間ｔＡＣも重要である。
【００１１】
図３は、ＳＤＲＡＭにおけるパイプライン動作を説明するためのブロック図で、一例としてパイプが３段設けられている場合を示している。
ＳＤＲＡＭでのコラムアドレスに関係する処理回路は処理の流れに沿って複数段に分割されてあり、分割された各段の回路をパイプと呼んでいる。クロックバッファ１０１では、ＣＬＫから各パイプに供給する内部クロック信号が生成され、各パイプは供給された内部クロック信号に従って制御される。各パイプの間にはパイプ間の信号の伝達タイミングを制御するスイッチが設けられており、これらのスイッチも、クロックバッファ１０１で生成された内部クロック信号により制御される。
【００１２】
この例において、パイプ−１では、コラムアドレスバッファ１１６でアドレス信号を増幅してコラムデコーダ１１８にアドレス信号を送り、コラムデコーダ１１８で選択されたアドレス番地に相当するセンスアンプ回路１１７の情報をデータバスに出力し、データバスの情報をデータバスアンプ１１９で増幅するまで行われる。パイプ−２はデータバス制御回路１２０のみで、パイプ−３はＩ／Ｏバッファ１０４のみで構成されるとした。いずれのパイプ内の回路もクロックサイクル時間内で動作完了するならば、パイプとパイプとの間にあるスイッチをＣＬＫに同期して開閉することで、リレー式にデータを送り出すことができる。これにより、各パイプでの処理は並行に行われることになり、出力端子にはＣＬＫに同期して連続的にデータが出力されることになる。
【００１３】
【発明が解決しようとする課題】
図４は、図１から図３で説明した従来のＳＤＲＡＭを高速メモリシステムで使用した場合の問題点を説明する図である。
図４において、ｔＡＣはシステムクロックＣＬＫからのクロックアクセス時間を、ｔＯＨは前のサイクル又は次のサイクルへの出力データ保持時間を示している。ＳＤＲＡＭの特性のバラツキ、温度依存性、電源電圧依存性を考えると、ｔＡＣとｔＯＨとは一致せず、ある幅を持ってしまう。この幅に相当する時間はデータが不確定な時間で、どのようなデータが出力されるか分からない時間を意味し、メモリシステムでは使用できない時間、いわゆるデッドバンドになっている。その他、図示していないが、このデッドバンドにはボード上の配線遅延時間、バラツキも含まれる。
【００１４】
一方、ＳＤＲＡＭの出力をシステム側で取り込む（受け取る）には、セットアップ時間（ｔＳＩ）、ホールド時間（ｔＨＩ）が必要で、この時間はメモリ出力のデータが確定している時間以内である必要がある。その時間は、図から（ｔＣＬＫ＋ｔＯＨ−ｔＡＣ）となる。
例えば、１００ＭＨｚで動作するシステムを考えると、サイクル時間（ｔＣＬＫ）は１０ｎｓ、メモリアクセス時間（ｔＡＣ）は６ｎｓ、ホールド時間は３ｎｓとすると、差引き７ｎｓがシステム側で使用できる時間になる。通常の入力回路を使用したシステムでの受取側ロジックのセットアップ時間、ホールド時間の合計（ｔＳＩ＋ｔＨＩ）は３ｎｓであり、残り４ｎｓがボード上での信号遅延、ＤＱ端子間のバラツキ等のシステム余裕時間になる。ボード上での信号伝搬時間などを考えると、この値はシステムにとって非常に厳しい値といえる。更に高速のシステムになれば益々厳しいタイミング調整が必要になるのはいうまでもない。そのため、図４に示したデータの不確定時間をできるだけ小さくすることが重要になってきた。
【００１５】
データの不確定時間を短くするには、特性のバラツキ、温度変化、電源電圧の変化があっても、常にデータが外部クロックＣＬＫに対して所定の位相で出力される、すなわちクロックアクセス時間ｔＡＣが常に一定であればよい。もし、データの出力が外部クロックＣＬＫの立ち上がりに同期して行われることが望ましければ、クロックアクセス時間ｔＡＣが常にゼロであればよい。
【００１６】
以上、シンクロナスＤＲＡＭを例として外部から入力される信号に同期して出力信号が出力される必要性について説明したが、これはシンクロナスＤＲＡＭに限らず、多くの半導体装置に共通していえることである。半導体装置の内部については、各半導体装置で所望の動作が行えるように各種の対策をとることが可能であるが、各半導体装置の内部での処理結果を出力する場合には、他の半導体装置との関係を規定する必要があり、出力のタイミングを一定にすることが重要である。
【００１７】
本発明は、上記問題点に鑑みてなされたものであり、特性のバラツキ、温度変化、電源電圧の変化にかかわらず、データが外部クロックＣＬＫに対して所定の位相で出力される半導体装置の実現を目的とする。特に、クロックアクセス時間ｔＡＣが常に一定に制御されるシンクロナス半導体メモリの実現を目的とする。
【００１８】
【課題を解決するための手段】
図５は、本発明の半導体装置の基本構成を示す図である。
図５に示すように、本発明の半導体装置では、外部入力信号が入力され、基準信号を出力する入力回路１３と、出力タイミング信号を受け、この出力タイミング信号に応じたタイミングで出力信号の出力を行う出力回路１４と、出力回路１４からの出力信号の出力タイミングを外部入力信号に対して所定の位相になるように制御する出力タイミング制御回路２０とを備える半導体装置であって、出力タイミング制御回路２０は、遅延量が選択可能で、基準信号を選択された遅延量だけ遅延させ、出力タイミング信号として出力回路１４に印加するディレイ回路２１と、基準信号の位相と出力タイミング信号の位相を比較する位相比較回路２２と、位相比較回路２２の比較結果に基づいて、ディレイ回路２１の遅延量を選択するディレイ制御回路２３とを備えることを特徴とする。
【００１９】
本発明の半導体装置では、出力タイミング制御回路２０におけるタイミング調整のための遅延量が固定でなく、実際の回路の信号を入力回路１３から出力される外部クロック信号（基準信号に対応）と比較して所定の位相関係になるように遅延量を調整するため、半導体装置の特性のバラツキ、温度変化、電源電圧の変化等があっても、出力信号の外部クロック信号に対する位相関係を所定の値に正確に維持することが可能である。
【００２０】
外部クロック信号と比較するのは、実際の回路での遅延量と等しい量だけ遅延した信号であることが必要である。外部クロック信号は、半導体装置の入力回路１３に入力されて増幅等の処理が行われる。そのため、比較できる外部クロック信号は、入力回路から出力される外部クロック信号であり、これは実際の外部クロック信号とは入力回路１３での遅延分だけ位相差がある。そこで、入力回路１３と同じ遅延量を生じるダミー入力回路２４を設け、出力タイミング信号をこのダミー入力回路２４を通過させた信号と、入力回路１３から出力される外部クロック信号とを比較することにより、入力回路１３での遅延量を相殺することが望ましい。
【００２１】
図５の構成では、ディレイ回路２１の出力をダミー入力回路２４に入力させている。そのため位相比較回路２２で外部クロック信号と比較される比較対象信号には、出力回路１４での遅延は入っていない。もちろんこの分の補正を考慮して制御する位相関係を決定するが、出力回路１４での遅延は他の部分での遅延量より大きく、半導体装置の特性のバラツキ、温度変化、電源電圧の変化等がある場合に、出力回路１４での遅延量の変化が相対的に大きく、無視できないという問題がある。
【００２２】
図６はこの問題を説明する図である。ここでは、外部クロック信号ＣＬＫの立ち上がりエッジに同期して出力するように制御するものとして説明する。ディレイ回路２１から出力回路１４に供給され、出力回路１４からの信号の出力タイミングを規定する出力タイミング信号は、出力回路１４での遅延を見込んで、ＣＬＫの立ち上がりエッジの所定量前で立ち上がる。出力回路１４での遅延量が予定した値であれば、これによりＣＬＫの立ち上がりエッジに同期して出力が変化することになる。しかし、上記のような要因により、出力回路１４での遅延量が変化すると、その分出力回路からの出力タイミングがＣＬＫの立ち上がりエッジからずれることになる。このようなばらつきがある場合には、その分のマージンを見込む必要があり、その分高速化が難しくなる。
【００２３】
このような問題を解決するには、出力回路１４の出力信号をダミー入力回路２４に入力させて外部クロック信号との位相を比較すればよい。位相比較を行うためには、出力回路１４の出力信号が変化することが必要である。通常の動作時には、出力回路１４からは出力データが出力されるが、この出力データはランダムな信号であり、「高」レベル又は「低」レベルが連続することがあり得る。そこで、通常動作時に出力回路１４の出力信号の外部クロック信号に対する位相を比較するには、位相比較回路２２は出力信号が変化したか判定し、変化した場合にのみ位相の比較を行い、ディレイ制御回路２３は出力信号が変化しない場合にはそれまでの遅延量が維持されるように制御し、出力信号が変化しない場合に位相比較回路２２の比較結果に基づいて位相が一致するようにフィードバック制御する。
また別の構成としては、通常動作を開始する前に初期化動作を行うようにし、初期化動作では所定のサイクルで変化するダミーデータが出力されるようにして、このダミーデータと外部クロック信号との位相比較を行って、位相が一致するようにフィードバック制御する。そして一致した後は、調整された遅延量が維持されるようにする。ダミーデータは所定のサイクルでかならず変化するので、位相比較回路２２はどちらへの変化であるかを判定すれば、位相の比較が行える。
【００２４】
更に、図７に示すように、出力回路１４と同等の特性を有するダミー出力回路を設け、ダミー出力回路の出力信号と外部クロック信号との位相比較を行うようにしてもよい。図７の半導体装置は、図５の構成とに対して、ダミー出力回路３５を設け、ディレイ回路３１からの出力タイミング信号をこのダミー出力回路３５にも入力させ、ダミー出力回路３５が出力タイミング信号に応じて出力したダミー出力信号をダミー入力回路３４を介して位相比較回路３２に入力して、入力回路からの外部クロック信号と比較する点が異なる。
【００２５】
図７の構成であれば、ダミー出力回路からは出力回路からの出力信号と独立した位相判定に適した信号が常時出力できる。従って、上記のようなのダミーデータを常時出力してフィードバック制御を行うことができる。また、ダーミデータはクロック信号のサイクルよりゆっくり変化する信号とすれば、回路の消費電力が低減できる。
【００２６】
更に、出力回路用の第１の出力タイミング制御回路と別にダミー出力回路用の第２の出力タイミング制御回路を設け、初期化時に出力信号とダミー出力信号をそれぞれ外部クロック信号に同期させる。このことは出力信号とダミー出力信号も同期したことを意味するので、その後はダミー出力信号を第１の出力タイミング制御回路にフィードバックして制御を行うようにする。このような構成により、ダミー出力回路を使用しても実際の出力回路に接続された負荷の影響を含めた調整が可能になる。
【００２７】
【発明の実施の形態】
以下の説明では、本発明をシンクロナスＤＲＡＭに適用した実施例について述べるが、前述のように本発明はシンクロナスＤＲＡＭに限らず、外部から入力される信号に同期して出力信号が出力される半導体集積回路であればどのようなものにも適用可能である。
【００２８】
本発明の実施例のシンクロナスＤＲＡＭ（ＳＤＲＡＭ）は、図１に示したような全体構成を有している。図８は、実施例のＳＤＲＡＭのリード動作のタイミングを示す図である。
図３と図８を比較して明らかなように、実施例のＳＤＲＡＭは従来のＳＤＲＡＭとほぼ同様な構成を有するが、クロックバッファ１０１の構成が異なる。実施例のＳＤＲＡＭにおいては、クロックバッファ１０１は内部クロック生成回路１２１と出力タイミング制御回路１２２を有する。内部クロック生成回路１２１は従来のＳＤＲＡＭと同様のものであり、外部クロックＣＬＫから内部クロック信号を生成し、パイプ−１及びパイプ−２に供給する。出力タイミング制御回路１２２は、図７に示した基本構成を有し、出力回路１４からのデータの出力タイミングが外部クロックＣＬＫに対して常に所定の位相になるように制御する。
【００２９】
図９は、第１実施例の出力タイミング制御回路１２２の構成を示す図であり、外部クロックＣＬＫが入力される端子１１と、出力回路１４と、データ出力端子１２も一緒に示してある。
図９に示すように、第１実施例の出力タイミング制御回路は、外部クロック入力端子１１に入力された外部クロクＣＬＫを受ける入力回路１３と、入力回路１３から入力されるＣＬＫを遅延させて出力回路１４からのデータの出力タイミングを規定する出力クロックを生成するＤＬＬ（ディレイ・ロック・ループ:DelayLock Loop)回路４０と、入力回路１３と同一の回路構成を有するダミー入力回路３４と、出力回路１４と等価な回路構成を有するダミー出力回路３７と、ＤＬＬ回路４０とダミー出力回路３７の間に設けられ、ＤＬＬ回路４０から出力回路１４までの信号配線と等価なダミー信号配線３６と、データ出力端子１２に接続される負荷を想定しそれと等価な負荷を有するダミー出力負荷３８とを有する。
【００３０】
入力回路１３は静電気保護回路（ＥＳＤ）１３１と、ＣＬＫを増幅するカレントミラー回路１３２と、ラッチ回路１３３と、ＣＬＫ制御回路１３４と、１／Ｎ分周器１３５とを有する。この入力回路１３は、１／Ｎ分周器１３５を除けば広く使用されている外部クロック入力回路であるので、１／Ｎ分周器１３５については後述するものとし、ここでは詳しい説明は省略する。ダミー入力回路３４は、入力回路１３と同様に、ダミーＥＳＤ３４１と、ダミーカレントミラー回路３４２と、ダミーラッチ回路３４３と、ダミーＣＬＫ制御回路３４４とを有し、各回路は入力回路１３のものと同じに作られており、信号遅延量は同じである。
【００３１】
ＤＬＬ回路４０は、ＣＬＫ制御回路１３４から入力された信号を選択された量だけ遅延させるディレイ回路４１ａと、１／Ｎ分周器１３５から入力された信号を選択された量だけ遅延させるダミーディレイ回路４１ｂと、１／Ｎ分周器１３５の信号とダミーＣＬＫ制御回路３４４の信号を比較する位相比較回路４２と、位相比較回路４２の比較結果に基づいてディレイ回路４１ａとダミーディレイ回路４１ｂの遅延量を選択するディレイ制御回路４３とを有する。
【００３２】
図１０は、ディレイ回路４１ａとダミーディレイ回路４１ｂの回路構成と動作波形を示す図であり、（１）が１ビット分のディレイ回路の構成を、（３）が１ビット分のディレイ回路を複数段接続した時の構成と動作説明を示し、（２）が１ビット分のディレイ回路の動作を示すタイムチャートである。
図１０の（１）に示すようように、１ビット分のディレイ回路は２個のＮＡＮＤ回路４０１と４０２、及びインバータ４０３からなる。この１ビット分のディレイ回路の動作を図１０の（２）で説明すると、入力φＥは活性化信号で、“Ｈ”レベルの時にディレイ回路が動作する。（２）ではφＥが“Ｈ”になって信号の受付が可能になった状態を示してある。信号ＩＮは１ビット分のディレイ回路への入力信号を、φＮは複数段接続された隣接する右側からの信号を、ＯＵＴは１ビット分のディレイ回路の出力信号を、４ａ−１と４ａ−２は（１）の回路における対応する内部端子の波形を示している。従って、ＯＵＴは左側へのφＮになる。
【００３３】
φＮが“Ｌ”の時には、ＯＵＴは常に“Ｌ”である。φＮが“Ｈ”でφＥが“Ｌ”の時にはＯＵＴは“Ｈ”である。φＮが“Ｈ”でφＥが“Ｈ”の時に、入力信号ＩＮが“Ｌ”であればＯＵＴは“Ｈ”になり、ＩＮが“Ｈ”であれば“Ｌ”になる。図１０の（２）は、φＥ＝Ｈ、φＮ＝Ｈの状態で、ＩＮがＬからＨに立ち上がると、その入力信号ＩＮがＮＡＮＡＤゲート４０１，４０２及びインバータ４０３で反転されながら、出力ＯＵＴに伝達されている様子を示している。
【００３４】
図１０の（３）は、（１）の１ビット分のディレイ回路を複数段カスケード接続した例で、実際のディレイ回路に相当する。図では３段しか示していないが、実際には多数段に接続されている。活性化信号φＥの信号線は回路要素毎に、φＥ−１、φＥ−２、φＥ−３のように複数本あり、これらの信号はディレイ制御回路４３によってコントロールされる。
【００３５】
図では真ん中の１ビット分のディレイ回路が活性化されており、φＥ−２が“Ｈ”となっている。その場合、入力信号ＩＮが“Ｌ”から“Ｈ”に変化すると、左端の１ビット分のディレイ回路と右端の１ビット分のディレイ回路のφＥ−１とφＥ−３は“Ｌ”であるから、太線のように入力信号ＩＮはＮＡＮＤ回路４０１−１と４０１−３で止められてしまう。一方、活性化されている真ん中の１ビット分のディレイ回路のφＥ−２は“Ｈ”レベルであるから、入力信号ＩＮはＮＡＮＤ回路４０１−２を通過する。右側の１ビット分のディレイ回路の出力ＯＵＴは“Ｈ”であるから、入力信号ＩＮはＮＡＮＤ回路４０２−２も通過して、ＯＵＴには信号“Ｌ”として伝達されることになる。上記のように、右側のＯＵＴ、すなわちφＮが“Ｌ”の時には、ＯＵＴは常に“Ｌ”になるので、この“Ｌ”の信号は左側の１ビット分のディレイ回路のＮＡＮＤ回路、インバータに順次伝達され、最終的なＯＵＴ信号として取り出される。
【００３６】
このように、活性化された１ビット分のディレイ回路を介して、入力信号ＩＮは折り返されるように信号伝達され、最終的なＯＵＴ信号になる。つまり、どの部分の活性化信号φＥを“Ｈ”にするかにより、ディレイ量を制御することができる。１ビット分のディレイ量は、ＮＡＮＤ回路とインバータの合計の信号伝搬時間で決定され、この時間がＤＬＬ回路のディレイ単位時間になる。全体のディレイ時間は、１ビット分のディレイ量に通過する段数を乗じた量になる。
【００３７】
図１１はディレイ制御回路の回路構成を示す図であり、図１２はその動作を示すタイムチャートである。図１１に示すように、ディレイ制御回路も点線で囲った１ビット分のディレイ制御回路４３０−２を、ディレイ回路の段数分接続した構成であり、各段の出力がディレイ回路の各段の活性化信号φＥになる。
１ビット分のディレイ制御回路４３０−２は、ＮＡＮＤ４３２−２と、インバータ４３３−２で構成されるフリップフロップの両端にそれぞれ直列に接続されたトランジスタ４３５−２、４３７−２、４３８−２、４３９−２、そしてＮＯＲ回路４３１−２を有する。トランジスタ４３８−２のゲートは、前段の端子５ａ−２に、トランジスタ４３９−２のゲートは、後段の端子５ａ−５に接続されて、前段と後段の信号を受けるようになっている。一方、直列接続されている他方のトランジスタには、カウントアップする時のセット信号φＳＥとφＳＯ、カウントダウンする時のリセット信号φＲＥとφＲＯが１回路おきに接続されている。図示のように、真ん中の１ビット分のディレイ制御回路４３０−２では、トランジスタ４３５−２がφＳＯに、トランジスタ４３７−２がφＲＯに接続され、ディレイ制御回路４３０−２の両側の回路ではそれぞれφＳＥとφＲＥに接続される。ＮＯＲ回路４３１−２には、左側の５ａ−１とこの回路の５ａ−４の信号が入力される構成になっている。なお、φＲはディレイ制御回路をリセットする信号で、電源投入後に一時的に“Ｌ”レベルになり、その後は“Ｈ”に固定される。
【００３８】
図１２は、図１１のディレイ制御回路の動作を示す図である。
まず、φＲが一時的に“Ｌ”になり、端子５ａ−１，５ａ−３，５ａ−５が“Ｈ”に、５ａ−２，５ａ−４，５ａ−６が“Ｌ”にリットされる。カウントアップする時には、カウントアップ信号φＳＥとφＳＯが交互に“Ｈ”と“Ｌ”を繰り返す。φＳＥが“Ｌ”から“Ｈ”になると、５ａ−１は接地されて“Ｌ”に、５ａ−２は“Ｈ”に変化する。５ａ−２が“Ｈ”に変化したのを受けて、φＥ−１は“Ｈ”から“Ｌ”に変化する。この状態はフリップフロップにラッチされるので、φＳＥが“Ｌ”に戻ったとしても、出力φＥ−１は“Ｌ”のままである。そして、５ａ−１が“Ｌ”に変化したことを受けて、出力φＥ−２が“Ｌ”から“Ｈ”に変化する。５ａ−２が“Ｈ”に変化したのでトランジスタ４３８─２はオン状態になり、φＳＯが“Ｌ”から“Ｈ”になると、５ａ−３は接地されて“Ｌ”に、５ａ−４は“Ｈ”に変化する。５ａ−４が“Ｈ”に変化したのを受けて、φＥ−２は“Ｈ”から“Ｌ”に変化する。この状態はフリップフロップにラッチされるので、φＳＯが“Ｌ”に戻ったとしても、出力φＥ−２は“Ｌ”のままである。そして、５ａ−３が“Ｌ”に変化したことを受けて、出力φＥ−３が“Ｌ”から“Ｈ”に変化する。図では、φＳＥとφＳＯが１パルスずつ出ているだけであるが、ディレイ制御回路が何段にも接続されており、φＳＥとφＳＯが交互に“Ｈ”と“Ｌ”を繰り返せば、出力φＥが“Ｈ”になる段の位置が順次右側にシフトする。従って、位相比較回路４２の比較結果によりディレイ量を増加させる必要がある場合には、交互にφＳＥとφＳＯのパルスを入力すればよい。
【００３９】
カウントアップ信号φＳＥとφＳＯ、及びカウントダウン信号φＲＥとφＲＯが出力されない状態、すなわち“Ｌ”である状態が維持されれば、出力φＥは“Ｈ”になる段の位置は固定される。従って、位相比較回路４２の比較結果によりディレイ量を維持する必要がある場合には、φＳＥ、φＳＯ、φＲＥ及びφＲＯのパルスを入力しないようにする。
【００４０】
カウントダウンする時には、φＲＥとφＲＯのパルスを交互に入力すると、カウントアップ時と逆に出力φＥが“Ｈ”になる段の位置が順次左側にシフトする。
以上説明したように、図１１に示したディレイ制御回路では、パルスを入力することにより、出力φＥが“Ｈ”になる段の位置を１つずつ移動させることが可能であり、これらの出力φＥで図１０の（ｃ）に示したディレイ回路を制御すればディレイ量が１単位ずつ増減するように制御することができる。
【００４１】
ここで、ディレイ回路及びディレイ制御回路について更に詳しく説明する。第１実施例ではディレイ回路として図１０の（３）に示すような回路を使用し、図１１に示すようなディレイ制御回路で制御している。遅延量を単位量ずつ段階的に変化させることができる回路を実現するには、直列に接続された複数の信号経路を有し、この複数の信号経路の一部から選択的に信号が出力されるようにすることにより遅延量が選択可能なディレイラインを使用するのが一般的である。このようなディレイラインでは、遅延量を変化させるために隣接する信号経路から信号が出力されるように変化させる過渡的状態であっても、いずれの信号経路も選択されない状態は避ける必要がある。そのため、このようなディレイラインを制御するディレイ制御回路は、過渡的状態であっても、いずれかの信号経路を選択する信号を常時出力する必要がある。図１１のディレイ制御回路は、各段は２つの相補的な信号を出力する。すなわち、ＮＡＮＤゲートの出力とインバータの出力は相補信号である。そして、ある段までは一方の状態の相補信号を出力し、その段以降の段は反転した相補信号を出力し、反転した相補信号を最初に出力する段がシフトするようになっている。言い換えれば、図１１のディレイ制御回路は、シフトレジスタと同じ動作を行う。図１１の回路では、ＮＯＲゲートでこのようなシフトレジスタの相補信号のうち、隣接する２段の異なる相補信号の否定論理和を各段毎に算出して、その出力を図１０の（３）の各段の選択信号線に接続している。ＭＯＳトランジスタでは、一般に“Ｈ”の論理値から“Ｌ”の論理値への立ち下がりの方が、“Ｌ”の論理値から“Ｈ”の論理値への立ち上がりより変化速度が早い。図１１の回路では入力が共に“Ｌ”の論理値のＮＯＲゲートの出力がディレイラインの選択位置を指示しており、このＮＯＲゲートの入力の一方が“Ｈ”の論理値に変化するのは遅く、次にディレイラインの選択位置を指示するＮＯＲゲートの“Ｈ”の入力は、より早い速度で“Ｌ”に変化する。従って、前に選択位置を指示していたＮＯＲゲートの出力が選択位置の指示を停止する前に、次に選択位置を指示するＮＯＲゲートの出力が選択位置を指示するようになるので、いずれのＮＯＲゲートも選択位置を指示しない状態を避けることができる。
【００４２】
図１３は、図１１のディレイ制御回路において選択位置を指示するＮＯＲゲートの位置が順に変化した時の出力変化を示す図である。図示のように、前の選択信号が立ち下がる前に次の選択信号が立ち上がる。従って、ディレイラインのいずれの経路も選択されないといった問題は生じない。
例えば、図１１の回路で、ノード５ａ−２と５ａ−３、５ａ−４と５ａ−５を入力とするＡＮＤゲートを設け、その出力をφＥ−１、φＥ−２とするといった具合にするディレイ制御回路も考えられるが、このような回路は、過渡的な状態では、すべてのＡＮＤゲートの出力が“Ｌ”になるといった問題が生じる。
【００４３】
図１４は、図１１の回路でＮＯＲゲートの代わりにＡＮＤゲート（ＮＡＮＤゲートとインバータの組み合わせ）を用いた場合の例を示す図である。この回路では、ＡＮＤゲートの入力を一つ置きの段の異なる相補信号としている。このような構成により、隣接する２個のＡＮＤゲートの出力が同時に“Ｈ”、すなわち選択位置を指示する状態になる。選択位置を指示する２個のＡＮＤゲートは１つずつ変化するため、かならず一方のＡＮＤゲートは“Ｈ”のままであり、いずれのＡＮＤゲートも選択位置を指示しない状態が避けられる。なお、２個のＡＮＤゲートの出力が“Ｈ”である時、図１０の（３）のディレイラインにおいては、２つの経路が同時に活性化されるため、信号が若干形状が変化するが、１段の遅延量が小さければ無視できる。
【００４４】
位相比較回路４２は、位相比較部と増幅回路部の２つの回路部分で構成される。図１５は位相比較部の回路構成を示す図であり、図１６は位相比較部の動作を示すタイムチャートであり、図１７は増幅回路部の回路構成を示す図であり、図１８は増幅回路部の動作を示すタイムチャートである。
図１５において、φｏｕｔとφｅｘｔはこの位相比較回路４２で比較する出力信号と外部クロックであり、φｅｘｔを基準としてφｏｕｔの位相が判定され、φａからφｅは増幅回路に接続される出力信号を示している。図１５に示すように、位相比較部は、２個のＮＡＮＤ回路で構成されたフリップフロップ回路４２１と４２２、その状態をラッチするラッチ回路４２５と４２６、ラッチ回路の活性化信号を生成する回路４２４、及び外部クロックφｅｘｔの位相許容値を得る１ディレイ分のディレイ回路４２３からなる。
【００４５】
図１６において、（１）は比較対象信号φｏｕｔが比較基準信号φｅｘｔよりも位相が進んでおり、φｏｕｔがφｅｘｔより先に“Ｌ”から“Ｈ”になる場合を示している。φｏｕｔとφｅｘｔが共に“Ｌ”の時にはフリップフロップ回路４２１と４２２の端子６ａ−２、６ａ−３、６ａ−４、６ａ−５は共に“Ｈ”になっている。φｏｕｔが“Ｌ”から“Ｈ”に変化すると、端子６ａ−２と６ａ−４は共に“Ｈ”から“Ｌ”に変化する。その後、φｅｘｔが“Ｌ”から“Ｈ”に、１ディレイ分遅れて端子６ａ−１が“Ｌ”から“Ｈ”になるが、フリップフロップの両端の電位はすでに確定しているので、なにも変化を起きない。結局、６ａ−２は“Ｌ”、６ａ−３は“Ｈ”、６ａ−４は“Ｌ”、６ａ−５は“Ｈ”を維持する。一方、φｅｘｔが“Ｌ”から“Ｈ”に変化したのに応じて、回路４２４のφａは“Ｌ”から“Ｈ”に変化し、６ａ−６には一時的に“Ｈ”レベルになるパルスが印加される。この６ａ−６はラッチ回路４２５と４２６のＮＡＮＤ回路に入力されているので、ＮＡＮＤ回路が一時的に活性化されて、フリップフロップ回路４２１と４２２の両端の電位状態をラッチ回路４２５と４２６に取り込むことになる。最終的には、φｂが“Ｈ”、φｃが“Ｌ”、φｄが“Ｈ”、φｅが“Ｌ”となる。
【００４６】
次に、（２）は比較対象信号φｏｕｔと比較基準信号φｅｘｔの位相がほぼ同じで、φｏｕｔがφｅｘｔとほぼ同時に“Ｌ”から“Ｈ”になる場合を示している。φｏｕｔの立ち上がり時点と６ａ−１の立ち上がり時点との時間差内にφｏｕｔが“Ｌ”から“Ｈ”に変化した時である。この場合、まずφｅｘｔが“Ｌ”から“Ｈ”になることによってフリップフロップ４２１の端子６ａ−３が“Ｌ”から“Ｈ”に変化するが、フリップフロップ４２２では６ａ−１が“Ｌ”のままなので、逆に６ａ−４が“Ｈ”から“Ｌ”に変化する。その後に６ａ−１が“Ｈ”から“Ｌ”に変化するが、フリップフロップ４２２の状態はすでに決まっているので何も変化が起きない。その後に、６ａ−６が一時的に“Ｈ”になるので、ラッチ回路にはこの状態が記憶される。結局、φｂが“Ｌ”、φｃが“Ｈ”、φｄが“Ｈ”、φｅが“Ｌ”となる。
【００４７】
更に、（３）は比較対象信号φｏｕｔが比較基準信号φｅｘｔよりも位相が遅れており、φｏｕｔがφｅｘｔより後に“Ｌ”から“Ｈ”になる場合を示している。この場合は、φｅｘｔによって２個のフリップフロップ回路４２１と４２２に変化が生じて、６ａ−３と６ａ−５が“Ｈ”から“Ｌ”に変化する。そして、最終的には、φｂが“Ｌ”、φｃが“Ｈ”、φｄが“Ｌ”、φｅが“Ｈ”となる。
【００４８】
このように、φｅｘｔの立ち上がり時間を基準として、φｏｕｔの立ち上がり時間がそれ以前に“Ｈ”になったか、ほぼ同時であったか、遅れて“Ｈ”になったかを検出することが可能になる。これらの検出結果をφｂ、φｃ、φｄ、及びφｅの値としてラッチしておき、その値に基づいてディレイ制御回路をカウントアップするか、カウントダウンするかを決める。
【００４９】
図１７は位相比較回路４２の増幅回路部の回路構成を示す図である。
増幅回路部は、ＪＫフリップフロップ４２７と、ＮＡＮＤとインバータで構成される増幅部４２８の２つの部分からなる。ＪＫフリップフロップ４２７には、図１５の位相比較部から信号φａが入力され、φａが“Ｌ”であるか“Ｈ”であるかに応じて７ａ−９と７ａ−１１の電位が交互に“Ｌ”と“Ｈ”を繰り返す仕組みになている。増幅部４２８は、ＪＫフリップフロップ４２７の出力信号と、φｂからφｄの信号を受けて増幅して出力する。
【００５０】
まず、ＪＫフリップフロップ４２７の動作を図１８のタイミングチャートを参照して説明する。時間Ｔ１で、φａが“Ｈ”から“Ｌ”に変化すると、端子７ａ−１７ａ−１０が“Ｌ”から“Ｈ”に変化する。一方、７ａ−１の変化に応じて、７ａ−５と７ａ−６と７ａ−７に状態の変化が起こるが、φａが“Ｌ”であるために、７ａ−８には変化が生じない。結局、出力７ａ−９は変化せず、７ａ−１１のみが“Ｌ”から“Ｈ”になる。次に、時間Ｔ２になって、φａが“Ｌ”から“Ｈ”に変化すると、時間Ｔ１での動きと逆に端子７ａ−８は“Ｈ”から“Ｌ”に、７ａ−１０は７ａ−７が変化しないので変化せず、出力７ａ−９は“Ｌ”から“Ｈ”に変化し、７ａ−１１は変化しない。このように、ＪＫフリップフロップ回路４２７は、φａの動きに応じて出力７ａ−９と７ａ−１１が交互に“Ｈ”と“Ｌ”を繰り返す動きをする。
【００５１】
次に、増幅部４２８の動作を、図１９から図２１を参照して説明する。図１９は、比較基準信号φｅｘｔの立ち上がりに対して、比較対象信号φｏｕｔが先に“Ｌ”から“Ｈ”になる場合を示している。この場合の位相比較部からの入力信号は、φｂが“Ｈ”、φｃが“Ｌ”、φｄが“Ｈ”、φｅが“Ｌ”である。結局、７ａ−１２が“Ｈ”に、７ａ−１３が“Ｌ”に固定され、φＳＯとφＳＥがＪＫフリップフロップの状態に応じて変化するが、φＲＯとφＲＥは７ａ−１３が“Ｌ”のため変化しない。
【００５２】
図２０は、比較対象信号φｏｕｔが比較基準信号φｅｘｔとほぼ同時に“Ｌ”から“Ｈ”になる場合を示している。この場合の位相比較部からの入力信号は、φｂが“Ｌ”、φｃが“Ｈ”、φｄが“Ｈ”、φｅが“Ｌ”である。結局、７ａ−１２と７ａ−１３が“Ｌ”に固定され、φＳＯとφＳＥがＪＫフリップフロップの出力が増幅部に影響することはなく、φＳＯとφＳＥとφＲＯとφＲＥは“Ｌ”に固定されたままになる。
【００５３】
図２１は、比較対象信号φｏｕｔが比較基準信号φｅｘｔの立ち上がりに対して遅れて“Ｌ”から“Ｈ”になる場合を示している。この場合の位相比較部からの入力信号は、φｂが“Ｌ”、φｃが“Ｈ”、φｄが“Ｌ”、φｅが“Ｈ”である。結局、７ａ−１２が“Ｌ”に、７ａ−１３が“Ｈ”に固定され、φＲＯとφＲＥがＪＫフリップフロップの状態に応じて変化するが、φＳＯとφＳＥは７ａ−１３が“Ｌ”のため変化しない。
【００５４】
図２２は、出力回路１４の回路構成を示す図である。
図２２において、Ｄａｔａ１とＤａｔａ２は、セルアレイ１１５から読み出され、センスアンプ１１７とデータバスアンプ１１９とデータバス制御回路１２０を介して出力された記憶データに対応する信号であり、Ｄａｔａ１とＤａｔａ２は、出力データが“Ｈ”の場合には共に“Ｌ”であり、出力データが“Ｌ”の場合には共に“Ｈ”である。なお、出力データが“Ｈ”でも“Ｌ”でもないハイインピーダンス状態をとることも可能であり、その場合にはデータバス制御回路１２０で、Ｄａｔａ１が“Ｈ”に、Ｄａｔａ２が“Ｌ”になるように変換される。φｏｅはディレイ回路４０の出力信号であり、φｏｅに応じてこの出力回路からの出力タイミングが制御される。φｏｅが“Ｈ”になると、Ｄａｔａ１とＤａｔａ２の情報をデータ出力端子１４に出力するように動作する。いま、データ出力端子１４に“Ｈ”を出力する場合を想定すると、φｏｅが“Ｌ”から“Ｈ”に変化し、８ａ−１が“Ｌ”に８ａ−２が“Ｈ”になって、トランスファーゲートがオンしてＤａｔａ１とＤａｔａ２は８ａ−３と８ａ−６に伝達される。結局、８ａ−５が“Ｌ”に、８ａ−８が“Ｈ”になって、出力用のＰチャンネルトランジスタはオンし、Ｎチャンネルトランジスタはオフして、データ出力端子１４には“Ｈ”出力が現れることになる。φｏｅが“Ｌ”になると、トランスファーゲートはオフして、それまでの出力状態が保持される。
【００５５】
図２３は、ダミー出力回路３７の回路構成を示す図であり、更にダミー出力負荷として設けられた容量素子３８も一緒に示してある。また、図２４は、図２３のダミー出力回路３７の動作を示す図であり、内部クロック信号と８ａ−９のダミー出力信号の関係を示す。図２４の（１）は１／Ｎ分周器１３５がない場合を、（２）は分周比が４の場合を示す。
【００５６】
図２２の出力回路１４と比較して明らかなように、ダミー出力回路３７は出力回路１４と類似の回路構成を有するが、ダミー出力回路では出力回路１４と異なりデータを出力する必要がないので、トランスファーゲートに入力される信号は両方とも“Ｌ”に固定される。これにより、データを出力する時には、ダミー出力８ａ−９は常に“Ｈ”になる。更に、Ｉｎｔ−ＣＬＫは内部クロックであり、このダミー出力回路からの出力タイミングを制御するトランスファーゲートの開閉の他に、フィードバック用インバータをＮＡＮＤ回路としてその一方の端子に入力される。図２４の（１）に示すように、Ｉｎｔ−ＣＬＫが“Ｈ”になると、出力回路１４と同じ動作により、８ａ−９が“Ｈ”になる。一方、Ｉｎｔ−ＣＬＫが“Ｌ”に戻ると、トランスファゲートが閉じられると同時に、８ａ−３と８ａ−６が共に“Ｈ”になり、ダミー出力８ａ−９が“Ｌ”に戻される。
【００５７】
図２４の（１）に示したのは１／Ｎ分周器１３５がない場合の波形であり、Ｉｎｔ−ＣＬＫは外部クロック信号ＣＬＫと同じ周期の信号である。図２４の（１）に示したのは、ダミー出力負荷の負荷容量３８が非常に小さい場合であり、実際にはこのＳＤＲＡＭの出力回路が接続される配線の容量や駆動する必要のある素子に見合った負荷を設ける必要があり、８ａ−９の立ち上がりと立ち下がり時間は非常に遅くなり、このダミー出力回路の動作は８ａ−９の立ち上がりと立ち下がり速度で制限されることになる。従って、外部クロック信号ＣＬＫの周期が短くなると、このダミー出力回路は動作しなくなる可能性がある。
【００５８】
そこで、本実施例では、図９に示すように、１／Ｎ分周器１３５を設けている。１／Ｎ分周器１３５では、ラッチ回路１３３の出力を分周して、外部クロック信号に対して図２４の（２）に示すＩｎｔ−ＣＬＫを発生させる。このＩｎｔ−ＣＬＫは、外部クロック信号の４パルスに対して１サイクル分だけ“Ｈ”になる信号である。ダミー出力回路にこのようなＩｎｔ−ＣＬＫを使用することにより、上記のダミー出力回路の動作可能な周波数が立ち上がりと立ち下がり速度により制限されるという問題を回避できる。
【００５９】
１／Ｎ分周器１３５を設けた場合、ダミー出力８ａ−９は図２４の（２）のようになるので、位相比較回路４２でのダミー出力と外部クロック信号の位相比較は、外部クロック信号の４サイクルに対して１回行われることになるので、その分消費電力が低減される。
以上が第１実施例のＳＤＲＡＭの各部の説明である。第１実施例のＳＤＲＡＭでは、ディレイ回路４１ａと４１ｂにおける遅延量の選択は、最初に初期位置を選択するようにリセットした後、位相の比較結果に基づいて所定の位相関係に成るように１段ずつ選択位置をシフトすることにより行われる。従って、電源投入時に遅延量をリセットしてから、最適な遅延量が選択されるまである程度の時間が必要である。そのため、第１実施例のＳＤＲＡＭを使用する場合には、電源投入後所定の初期化期間を設け、その間に所定数以上の外部クロック信号を印加する必要がある。
【００６０】
第１実施例のＳＤＲＡＭでは、内部の処理系は連続して処理が行われる複数のパイプに分割され、それぞれ並行して動作する。上記の説明では出力についてのみ述べたが入力についても同様にパイプ処理される。これにより、データの入出力を高速の外部クロック信号に同期して行うことができるようになり、転送速度が大幅に増加する。
【００６１】
以上説明したように、第１実施例のＳＤＲＡＭでは、データの出力タイミングが外部クロック信号の所定の位相になるように制御されるので、使用中の温度変化や電源電圧の変化があっても、データは常に外部クロック信号の所定の位相に同期して行われることになる。しかも、入力回路や出力回路に等価なダミー回路を設けてそれらでの遅延量の変化も含めて所定の位相になるように制御されるので、位相関係を非常に正確に制御することが可能である。これにより、転送速度の一層の高速化が可能になる。
【００６２】
現在の半導体装置では、他の半導体素子との信号の互換性をとるため、出力信号の規格が決められている。ＳＤＲＡＭやＳＤＲＡＭと組み合わされて使用される半導体装置では、“Low Voltage Transistor Transistor Logic(LVTTL)"と“Series Stub Termination Logic(SSTL)" の２つの規格が一般的であり、ＳＤＲＡＭではデータをこの２つの規格のいずれでも出力できる出力回路を設け、外部から選択信号を印加することにより出力回路をこの２つの規格のいずれかに設定できるようにしたものがある。もし、出力回路が異なる規格での出力が行えるように切り換え可能な場合には、切り換えにより出力回路の特性が変化することになる。出力回路での遅延量の変化が大きいため、出力回路と等価なダミー出力回路を設けてそれを通過した信号で位相比較することが重要であることはすでに述べたが、切り換えにより出力回路の特性が変化する場合には、それに応じてダミー出力回路の特性も切り換えられることが必要である。第２から第４実施例は、切り換えにより出力回路の特性が変化可能なＳＤＲＡＭの実施例である。
【００６３】
図２５は、第２実施例のＳＤＲＡＭのダミー出力回路の回路構成を示す図である。第２実施例のＳＤＲＡＭにおいては、ダミー出力回路以外の部分は、第１実施例のＳＤＲＡＭと同じ構成を有する。
図２３と比較して明らかなように、第２実施例のＳＤＲＡＭのダミー出力回路の第１実施例のものと異なる点は、ＮチャンネルトランジスタとＰチャンネルトランジスタで構成されるドライバ回路が、参照番号３７１で示されるＬＶＴＴＬ用と３７２で示されるＳＳＴＬ用の２個設けられており、それぞれのＮチャンネルトランジスタとＰチャンネルトランジスタのゲートに接続されるＮＡＮＤ回路とＮＯＲ回路に、いずれのドライバ回路を選択するかを指示する選択信号ｃｔｔＺが入力されていることである。ＣＶＴＴＬ用のドライバ回路３７１を構成するＰチャネルトランジスタ及びＮチャネルトランジスタのサイズは、ＳＳＴＬ用のドライバ回路３７２を構成するＰチャネルトランジスタ及びＮチャネルトランジスタのサイズと異なっており、各このドライバ回路を構成するトンラジスタのサイズは、出力モードに応じて適当に規定されている。選択信号ｃｔｔＺは、ＳＳＴＬ規格を指示する場合には“Ｈ”になり、ＬＶＴＴＬ規格を指示する場合には“Ｌ”になる信号で、外部から基準電源端子に印加される電圧が所定の値Ｖｒｅｆ以上であるかを判定して生成される。図２３の回路では、選択信号ｃｔｔＺが“Ｌ”の時には、ＬＶＴＴＬ用ドライバ回路３７１のＮチャンネルトランジスタとＰチャンネルトランジスタのゲートに印加される信号は８ａ−４と８ａ−７によって変化してダミー信号を出力するが、ＳＳＴＬ用ドライバ回路３７１のＮチャンネルトランジスタとＰチャンネルトランジスタのゲートには、それぞれ“Ｌ”と“Ｈ”の信号が印加され、ＳＳＴＬ用ドライバ回路３７１のＮチャンネルトランジスタとＰチャンネルトランジスタは両方ともオフ状態になり、いわゆるハイインピーダンス状態になる。逆に、選択信号ｃｔｔＺが“Ｌ”の時には、ＬＶＴＴＬ用ドライバ回路３７１がハイインピーダンス状態になり、ＳＳＴＬ用ドライバ回路３７１からダミー信号を出力する。
【００６４】
このようにして、第２実施例のＳＤＲＡＭでは、ダミー出力回路の特性が切り換えられる。
図２６は、第３実施例のＳＤＲＡＭのダミー出力回路の回路構成を示す図である。第３実施例のＳＤＲＡＭにおいては、ダミー出力回路以外の部分は、第１実施例のＳＤＲＡＭと同じ構成を有する。
【００６５】
ＳＳＴＬ規格とＬＶＴＴＬ規格では、ドライバ回路の出力トランジスタに流す電流が異なり、ＳＳＴＬ規格の方が大きな電流を流す必要がある。出力トランジスタに流れる電流はトランジスタの寸法で変わるので、ＳＳＴＬ規格用のトランジスタの方を大きくする必要がある。一般にドライバ回路のトランジスタは大きな寸法であり、図２５のようにＳＳＴＬ用とＬＶＴＴＬ用の２つのドライバ回路を設けると大きな面積が必要である。そこで、第３実施例のＳＤＲＡＭのダミー出力回路では、ＬＶＴＴＬ用ドライバ回路３７３と、ＬＶＴＴＬ用ドライバ回路３７３に合わせることによりＳＳＴＬ規格の電流を流せるドライバ回路３７４を設け、ＬＶＴＴＬ規格が指示された時にはドライバ回路３７４をハイインピーダンス状態にし、ＳＳＴＬ規格が指示された場合にはＬＶＴＴＬ用ドライバ回路３７３とドライバ回路３７４の両方を動作状態にして、ＳＳＴＬ規格の電流が流せるようにする。
【００６６】
ＳＳＴＬ規格とＬＶＴＴＬ規格では、出力負荷についても規定がある。そこでダミー出力負荷についても切り換え可能にしたのが第４実施例のＳＤＲＡＭである。
図２７は、第４実施例のＳＤＲＡＭのダミー出力回路の回路構成を示す図である。第４実施例のＳＤＲＡＭにおいては、ダミー出力負荷以外の部分は、第３実施例のＳＤＲＡＭと同じ構成を有する。
【００６７】
図２７に示すように、第４実施例のＳＤＲＡＭのダミー出力回路では、ダミー出力負荷として、ＳＳＴＬ用負荷３７７とＬＶＴＴＬ用負荷３７８の２個の負荷が設けられており、選択信号ｃｔｔＺにより一方のみをダミー出力端子８ａ−２４に選択的に接続できるようになっている。ＳＳＴＬ用負荷３７７としては３０ｐＦの容量素子が、ＬＶＴＴＬ用負荷としては５０ｐＦの容量素子が使用される。更に、ＳＳＴＬ用負荷３７７が選択される場合には、一端が電源ＶｃｃＱに接続された終端抵抗３７９がダミー出力端子８ａ−２４に接続される。
第１から第４実施例では、ダミー出力回路は“Ｌ”か“Ｈ”に変化する立ち上がるデータのみを出力し、その立ち上がりエッジの外部クロック信号に対する位相を検出していた。しかし、出力回路での遅延量の変化は、出力信号が“Ｌ”から“Ｈ”に変化する立ち上がるデータの場合と、“Ｈ”から“Ｌ”に変化する立ち下がるデータの場合で異なる。そのため、第１から第４実施例の構成では立ち上がるデータと立ち下がるデータで外部クロック信号に対する位相に差が生じることになる。一般に出力回路のドライバ回路としては、図２５から図２７に示したような電源端子とグランドの間にＮチャンネルトランジスタとＰチャンネルトランジスタを直列に接続し、出力するデータに応じていずれかのトランジスタをオンにする構成が使用される。このようなドライバ回路では、特にＮチャンネルトランジスタとＰチャンネルトランジスタのプロセス条件の違いによりＮチャンネルトランジスタとＰチャンネルトランジスタの駆動能力がアンバランスになると差が生じやすくなる。第５実施例はこのような問題を解決した実施例である。
【００６８】
図２８は、第５実施例のＳＤＲＡＭの出力タイミング制御回路の構成を示す図である。
図９と図２８を比較して明らかなように、第５実施例のＳＤＲＡＭの第１実施例のＳＤＲＡＭと異なる点は、立ち上がりデータと立ち下がりデータの位相を独立に調整できるように、ディレイ回路とダミーディレイ回路がそれぞれ２本のディレイ回路を有する点である。以下、第１実施例と異なる点について説明する。
【００６９】
第１のディレイ回路４１ａ−Ｈは立ち上がりデータの出力タイミングを調整するためのディレイ回路であり、第２のディレイ回路４１ａ−Ｌは立ち下がりデータの出力タイミングを調整するためのディレイ回路であり、共にＣＬＫ制御回路１３４の出力からＣＬＫが入力される。第１のディレイ回路４１ａ−Ｈの出力は出力回路１４に入力されて“Ｈ”のデータを出力する時のタイミング信号として使用される。また、第２のディレイ回路４１ａ−Ｌの出力は出力回路１４に入力されて“Ｌ”のデータを出力する時のタイミング信号として使用される。同様に、第１のダミーディレイ回路４１ｂ−Ｈは立ち上がりダミーデータの出力タイミングを調整するためのダミーディレイ回路であり、第２のディレイ回路４１ｂ−Ｌは立ち下がりダミーデータの出力タイミングを調整するためのダミーディレイ回路であり、共に１／Ｎ分周器１３５の出力からＩｎｔ−ＣＬＫが入力される。第１のダミーディレイ回路４１ｂ−Ｈの出力はダミー信号配線３６−Ｈを介してダミー出力回路３７に入力されて“Ｈ”のダミーデータを出力する時のタイミング信号として使用される。また、第２のダミーディレイ回路４１ｂ−Ｌの出力はダミー信号配線３６−Ｌを介してダミー出力回路３７に入力されて“Ｌ”のダミーデータを出力する時のタイミング信号として使用される。なお、各ディレイ回路は同じように作られている。
【００７０】
ディレイ制御回路は、２個の回路４３−Ｈと４３−Ｌで構成され、それぞれ図１１に示した構成を有している。ディレイ制御回路４３−Ｈの出力で、第１のディレイ回路４１ａ−Ｈと第１のダミーディレイ回路４１ｂ−Ｈの遅延量を選択し、ディレイ制御回路４３−Ｌの出力で、第２のディレイ回路４１ａ−Ｌと第２のダミーディレイ回路４１ｂ−Ｌの遅延量を選択する。
【００７１】
図２９は、第５実施例における位相比較回路の構成を示す図である。図１５及び図１７と比較して明らかなように、第１実施例のものと異なるのは、位相比較回路の比較部の前段に信号ｄａｔａによって信号φｄｄｑの“Ｌ”と“Ｈ”を常に“Ｈ”とするスイッチ回路４１２が設けられている点と、“Ｈ”出力用の増幅部４１４と“Ｌ”出力用の増幅部４１５の２個設けている点である。
【００７２】
スイッチ回路４１２においては、例えば、ｄａｔａが“Ｈ”として“Ｈ”を出力する場合、φｄｄｑも“Ｌ”から“Ｈ”に変化する。ｄａｔａは“Ｈ”であるからトランスファーゲート４１６がオンしてφｄｄｑが位相比較部４１３に信号φｏｕｔとして入力する。逆に、ｄａｔａが“Ｌ”の時には、トランスファーゲート４１７がオンするので、φｄｄｑを反転した信号が位相比較部４１３に信号φｏｕｔとして入力することになる。このように、位相比較部４１３の入力φｏｕｔは常に“Ｌ”から“Ｈ”に変化する信号として入力されることになる。なお、位相比較部４１３としては、図１５に示したのと同じ回路が使用される。
【００７３】
２個の増幅部４１４と４１５は、それぞれ図１７に示した回路構成と同じ構成であるが、入力φｂからφｅが入力されるＮＡＮＤゲートを３入力ゲートとして信号ｄａｔａによって制御できるようにした点が異なる。ｄａｔａが“Ｈ”の場合、“Ｈ”出力用の増幅部４１４が活性化されて動作し、ｄａｔａが“Ｌ”の場合、“Ｌ”出力用の増幅部４１５が活性化されて動作する。内部の動作は、図１７の回路と同じである。
【００７４】
図３０は、第５実施例のダミー出力回路３７の構成を示す図である。
ダミー出力回路３７には、第１と第２のダミーディレイ回路４１ｂ−Ｈ、４１ｂ−Ｌから出力されたタイミング信号である２つの活性化信号φｄｏｅＨとφｄｏｅＬとが入力される。φｄｏｅＨは“Ｈ”を出力する時に使用される活性化信号であり、φｄｏｅＬは“Ｌ”を出力する時に使用される活性化信号である。どちらの活性化信号を使用するかは、信号ｄａｔａと／ｄａｔａで選択される。
【００７５】
いま、ｄａｔａが“Ｈ”で／ｄａｔａが“Ｌ”であるとすると、φｄｏｅＨが有効になり、図の上側のトランスファゲートが動作するように端子１０−１と１０−２の切り換え信号が出る。逆に、ｄａｔａが“Ｌ”で／ｄａｔａが“Ｈ”の時には、φｄｏｅＬが有効になり、図の下側のトランスファゲートが動作するように端子１０−１０と１０−１１の切り換え信号が出る。一度データがダミー出力回路に出力されると、ラッチ回路にラッチされて保持されるので、活性化信号“Ｌ”になっても出力は次に活性化信号が入るまで維持される。
【００７６】
なお、活性化信号φｄｏｅＨとφｄｏｅＬの替わりに第１と第２のディレイ回路４１ａ−Ｈ、４１ａ−Ｌから出力されたタイミング信号が入力される点を除けば、出力回路１４は図２６と同じ構成である。
図３１は、第５実施例における各部の動作を示す波形図である。上側には“Ｈ”出力の場合を、下側には“Ｌ”出力の場合を示す。
【００７７】
“Ｈ”出力の場合、外部クロック信号ＣＬＫが“Ｌ”から“Ｈ”になり、その信号が入力回路１３で増幅される。φ１／Ｎは分周器１３５を通過した信号でダミーディレイ回路４１ｂ−Ｈと４１ｂ−Ｌに入力される。φｄｏｅＨはダミーディレイ回路４１ｂ−Ｈを通過した後の信号でダミー出力回路３７へ入力される活性化信号になる。この活性化信号によってダミー出力回路３７が動作してダミー出力１０−９を出力する。この信号がダミー入力回路３４に入力されて、位相比較回路４２の入力信号φｏｕｔになる。結局、位相比較回路は○で囲った（ａ）の立ち上がりと、位相比較回路の入力信号φｏｕｔである○で囲った（ｂ）の立ち上がりとの比較を行う。
【００７８】
“Ｌ”出力の場合、φ１／Ｎまでの説明は上記と同じであり、φｄｏｅＬは上と異なるダミーディレイ回路４１ｂ−Ｌを通過した信号であり、この信号が活性化信号としてダミー出力回路３７に入力され、これに応じてダミー出力回路３７は“Ｌ”を出力する。この信号はダミー入力回路３４に入力されてφｄｄｑになる。これは図２９のスイッチ回路４１２で反転され、信号φｏｕｔとして位相比較回路４２に入力される。結局、位相比較回路は○で囲った（ａ）の立ち上がりと、位相比較回路の入力信号φｏｕｔである○で囲った（ｃ）の立ち上がりとの比較を行う。
【００７９】
以上説明したように、第５実施例では“Ｈ”出力と“Ｌ”出力で別々に遅延量が制御可能であるので、“Ｈ”出力時のクロックアクセス時間と“Ｌ”出力時のクロックアクセス時間とを一致させることが可能である。これにより、このＳＤＲＡＭを使用するシステムでのタイミングマージンが拡大され、システムを高速動作させることが可能になる。
【００８０】
第１から第５実施例では、出力データを出力するためのディレイ回路、出力回路と相似したダミーディレイ回路、ダミー出力回路を設け、更に出力端子に接続される負荷に相似したダミー負荷を設けて実際に出力される出力信号に類似したダミー出力信号を生成して、それと外部クロック信号の位相を比較していた。これにより出力信号の外部クロック信号に対する位相関係は、従来例に比べて非常に正確に保持される。しかし、このような半導体装置が使用されるシステムで、実際に出力端子に接続される配線の引き回しは一定せず、常に一定の負荷（容量、出力インピーダンス）になることはまれである。そのため、実際の出力回路の負荷とダミー負荷が一致することは極めて稀で、実際の出力波形とダミー出力波形には微小な時間的な誤差が生じる。
【００８１】
図３２は、このような誤差の発生を説明する図である。
外部クロック信号ＣＬＫの立ち上がり時刻Ｔ１を基準にして入力回路の動作時間完了時間Ｔ２後よりディレイ回路が動作して出力タイミング信号を遅延させ、出力回路からデータを出力する。ここではこれに要する時間をＴ４とする。ここで、クロックアクセス時間はＴ６で示される。相似したダミーディレイ回路を製作しても若干の誤差があり、同じ位置を選択したとしても遅延量に差が生じる。更に、ダミー出力回路やダミー負荷の製作誤差による遅延量の差もあるので、ダミー回路の遅延量はＴ５になる。図でＴ７で示したのが誤差である。
【００８２】
このような誤差はわずかであり、従来はこのようなわずかな時間のずれは問題にならなかったが、最近の高速システムではこのわずかの誤差が動作速度の限界に影響するようになってきており、問題になってきた。
第６実施例は、このようなわずかな誤差も低減するようにしたＳＤＲＡＭである。第１から第５実施例においては、ディレイ回路とダミーディレイ回路は共通のディレイ制御回路からの選択信号に従って同じ遅延量が選択された。これに対して、第６実施例では、ディレイ回路とダミーディレイ回路にそれぞれ別々に位相比較回路とディレイ制御回路を設ける。電源投入直後の初期化期間には相当数のダミーサイクルを行い、このダミーサイクルでは出力回路からもダミーデータが出力され、ダミーデータと外部クロック信号の位相が同期するようにディレイ回路が制御される。そしてこれとは独立に、ダミーディレイ回路はダミー出力回路から出力されるダミーデータと外部クロック信号の位相が同期するように制御される。この状態では、ディレイ回路の遅延量は実際に接続された負荷の影響を含めた出力回路からの出力データと外部クロック信号の位相が同期する値に制御されていることになる。同様に、ダミーディレイ回路もダミー出力データと外部クロック信号の位相が同期する値に制御されていることになる。この状態で正規のディレイ回路側の位相比較回路にダミー出力データを入力するようにすれば、その後変動があっても追従して出力データと外部クロック信号の位相が同期するように制御されることになる。このような構成は、図９に示した第１実施例のＳＤＲＡＭにも適用可能であるが、以下に説明する第６実施例は、このような構成を図２６の第５実施例のＳＤＲＡＭに適用した例である。
【００８３】
図３３は、第６実施例のＳＤＲＡＭのブロック構成図である。
図示のように、第６実施例においては、正規のデータが出力される出力回路１４の出力タイミングを規定するタイミング信号を生成するＤＬＬ回路４４と、ダミー出力が出力されるダミー出力回路３７の出力タイミングを規定するダミータイミング信号を生成するダミーＤＬＬ回路４５が設けられている。ＤＬＬ回路４４には、“Ｈ”用ディレイ回路４４１ａと、“Ｌ”用ディレイ回路４４１ｂと、位相比較回路４４２と、ディレイ制御回路４４３ａが設けられている。また、ダミーＤＬＬ回路４５には、“Ｈ”用ダミーディレイ回路４５１ａと、“Ｌ”用ダミーディレイ回路４５１ｂと、位相比較回路４５２と、ディレイ制御回路４５３ａが設けられている。また、ＤＬＬ回路４４とダミーＤＬＬ回路４５に対応してダミー入力回路３４ｃと３４ｄが設けられている。各ディレイ回路には入力回路１３からの外部クロック信号に対応する信号が入力される。また、各位相比較回路には入力回路１３からの信号と対応するダミー入力回路からの信号が入力される。出力回路１４には、電源電圧ＶｃｃＱが印加され、ＤＬＬ回路４４からの出力タイミング信号が供給される。出力回路１４の出力は出力端子１２に接続されると共に、切り換え回路３９に供給される。出力端子１２にはボード配線１５１と別のＬＳＩの入力回路レシーバ１５２が接続されており、これらが実際の出力負荷になる。同様に、ダミー出力回路３７にも、電源電圧ＶｃｃＱが印加され、ダミーＤＬＬ回路４５からのダミー出力タイミング信号が供給される。ダミー出力回路３７の出力はダミー出力負荷３８を介してダミー入力回路３４ｄに供給されると共に、切り換え回路３９に供給される。切り換え回路３９は、ダミー入力回路３４ｃに供給する信号を出力回路１４の出力とダミー出力負荷３８の出力の間で切り換える。以上説明した、ダミー回路とそれに対応する正規の回路は、まったく同じ回路構成で相似になるように構成されている。
【００８４】
この他に、電源投入直後のダミーサイクルで、出力回路１４とダミー出力回路３７から“Ｌ”と“Ｈ”の出力を強制的に出力するためのダミーデータを生成するダミーデータ生成回路５３と、電源投入を検出する電源投入検出回路５２と、コマンドデコーダ回路５１が設けられている。
以下、第６実施例の回路の動作を説明する。
【００８５】
位相比較回路４４２と４５２は、外部クロック信号の立ち上がり時点を基準として、出力信号とダミー出力信号の変化エッジが早かった場合には、ディレイ回路の遅延量を増加させる方向に、逆に外部クロック信号の立ち上がり時点より遅い場合には、遅延量を減少させる方向に制御する。もちろんこの制御は、“Ｈ”と“Ｌ”の両方の変化エッジについて独立に行われる。
【００８６】
このようなＳＤＲＡＭが使用されるメモリシステムでは、システム電源投入直後、メモリシステムはクロック動作を開始し、システム上に搭載された各種ロジック、ＰＬＬ回路等の動作確認、調整を行うので、相当数のダミーサイクルが行われ、外部クロック信号が入ってくる。このダミーサイクル中に、上記の出力信号とダミー出力信号の変化エッジが外部クロック信号に対して所定の位相になるように各ディレイ回路の遅延量をシフトさせる動作を繰り返せば、ＤＬＬ回路とダミーＤＬＬ回路の調整が行える。ところが、電源投入直後には、メモリには情報が書き込まれていないので、出力信号とダミー出力信号は一定であり、そのままでは調整動作が行えない。そのため、ダミーサイクルにおけるディレイ回路調整用のデータを内部で発生させることが必要になる。本実施例では、このためにダミーデータ発生回路５３を新たに設け、更に従来のＳＤＲＡＭに以前から設けられている電源投入検出回路５２とコマンドデコーダ回路５１の出力波形を使用して、強制的にダミーデータを発生し、ディレイ回路の調整を行う。
【００８７】
図３４は、第６実施例におけるダミーデータ発生回路の回路構成を示す図である。
ダミーデータ発生回路は、活性化信号発生部３７１と、フリップフロップ部３７２の２つの部分からなる。活性化信号発生部３７１には、外部クロック信号ＣＬＫを入力回路で増幅した信号φｅｘｔと、電源投入したことを知らせるφＲと、メモリの初期化が完了して実際に動作を開始する信号φＭＲＳとが入力される。これらの動作を第３３図の動作波形を参照して説明する。
【００８８】
Ｔ１の時点で、Ｖｃｃ電圧が印加されてＶｃｃ電圧は上昇する。しばらくすると、電源投入検出回路５２が動作してφＲを出す。この信号をダミーデータ発生回路５３が受け取ると、φＳＷが“Ｈ”に、／φＳＷが“Ｌ”になる。次に、Ｔ２の時点で、外部より基準信号となるφｅｘｔが入力される。この信号によってフリップフロップ部３７２は外部クロック信号の２倍周期でφＤと／φＤを出力する。これらの信号は、出力回路、ダミー出力回路に入力されて、出力データとして使用される。
【００８９】
ＳＤＲＡＭの場合、実動作を開始する前にかならずメモリ内にあるモードレジスタに動作モードを設定する必要がある。モードレジスタに動作モードをセットするには、モードレジスタセット命令を入れて設定を行うことになっている。この命令が入ってくると、コマンドデコーダ５１は信号φＭＲＳを出力する。Ｔ３の時点で、φＭＲＳが出たとすると、この信号を受けて、φＳＷは“Ｌ”に、／φＳＷは“Ｈ”になり、１０ａ−２は一定となる。これ以後はダミーデータが一定値になる。
【００９０】
図３６は、第６実施例の出力回路１４の回路構成を示す図であり、図３７はその動作を示すタイムチャートである。ダミー出力回路３７は、出力回路と同じ回路構成を有し、寸法のみが相似形で小さくしてある。従って、動作はまったく同じである。
ダミーデータ発生回路５３で発生されたダミーデータは出力回路１４に入力される。出力回路１４は、ハイインピーダンス制御部１４１と、ダミーデータスイッチ部１４２と、出力増幅部１４３とからなる。ダミーデータはハイインピーダンス制御部１４１に入力されている。／φＺは出力をハイインピーダンス状態にするための信号で、ハイインピーダンスにする時には／φＺは“Ｌ”とするが、φＳＷが“Ｈ”である電源投入直後のダミーサイクル期間では無効になり、１２ａ−１は“Ｌ”に、１２ａ−２は“Ｈ”となる。一方、ダミーデータスイッチ部１４２は／φＳＷが“Ｌ”であるから、ダミーデータφＤが通過状態になる。逆に、実データバスの信号ＤＢはφＳＷが“Ｈ”であるから、５ａ−１１と５ａ−１２に掃き出されることはない。
【００９１】
この状態では、ダミーデータφＤが有効となっているので、φＤが“Ｈ”の時には５ａ−１１と５ａ−１２は共に“Ｈ”となる。外部クロック信号φｅｘｔと同期した出力回路活性化信号φｏｅ（ＤＬＬ回路４４を通過した信号）が“Ｈ”となった時に、出力信号として“Ｈ”が出力される。逆に、φＤが“Ｌ”の時には５ａ−１１と５ａ−１２は共に“Ｌ”となＲＩ、φｏｅが“Ｈ”の時には、出力信号として“Ｌ”が出力される。
【００９２】
以上のように、電源投入直後のダミーサイクルを使用することにより、外部クロック信号の立ち上がり時点と出力信号が“Ｈ”及び“Ｌ”となる時点がＤＬＬ回路４４によって、ダミー出力信号が“Ｈ”及び“Ｌ”となる時点がダミーＤＬＬ回路４５によって一致することになる。もちろん、出力信号の波形とダミー出力の波形とは微妙に異なるので、ＤＬＬ回路４４とダミーＤＬＬ回路４５の各ディレイ回路の設定値は異なることになるが、この時点では外部クロック信号、出力信号、ダミー出力信号の３つの信号の同期がとれたことになる。
【００９３】
ダミーサイクル終了後（φＭＲＳが出た後）は、実際にメモリ動作に入るので、出力端子１２にはメモリに記憶されていたデータが出力されることになる。これらのデータは、まったくランダムであり、どのようなデータが出力されるかは分からない。更に、ＳＤＲＡＭでは、データ入力端子とデータ出力端子１２はＩ／Ｏコモン端子になっているので、入力データが入ってくる場合もある。つまり、ＤＬＬ回路４４の系列はディレイ回路４４１ａと４４１ｂの調整に使用することはできない。そこで、切り換え回路３９を切り換えて、ＤＬＬ回路４４の比較対象信号を出力信号からダミー出力信号へ切り換える。
【００９４】
図３８は、切り換え回路３９の回路構成を示す図である。ＮチャンネルトランジスタとＰチャンネルトランジスタを並行に接続したトランスファゲートを２個設け、信号φＳＷでいずれかを通過状態にするように制御している。
これによって、メモリ動作中に温度等の変動が生じて、ＤＬＬ回路４４のディレイ回路のディレイ量を調整する必要がでた時には、比較対象信号としてダミー出力信号が使用されることになるが、電源投入直後のダミーサイクル中に外部クロック信号、出力信号、ダミー出力信号の３つの波形を一致させたので、外部クロックとダミー出力信号の波形のずれを検出して、その検出結果に基づいて調整すれば出力信号も一致することになる。
【００９５】
第６実施例では、一連の動作で、実際に使用するボードの配線、配線負荷の違いを含めて、外部クロック信号と出力信号との同期をとることが可能である。その結果、より高速動作するシステムでも充分なマージンの確保が加工になり、より高速のシステムでも動作が安定する。
第１実施例から第６実施例では、ダミー出力回路を設けてダミーデータを出力し、その出力信号の位相と外部クロック信号の位相を比較したが、ダミー出力回路を設けず、出力回路の出力信号と外部クロック信号の位相を比較することもできる。第７実施例は、出力信号の位相比較を行うようにした例である。
【００９６】
図３９は、第７実施例の出力タイミング制御回路の構成を示す図である。図３９に示すように、第７実施例の出力タイミング制御回路は、入力回路１３と、出力回路１４と、ディレイ回路５０１と、ディレイ制御回路５０２と、位相比較回路５０３と、入力回路１３の出力するクロック信号ＣＬＫ１から１８０度位相の異なる１／２シフトクロックを生成する１／２位相シフト回路５０４と、第１と第２のダミー入力回路５０５と５０６と、第１、第２及び第３のラッチ回路５０７、５０８、５０９とを有する。入力回路１３と出力回路１４はこれまで説明した実施例のものと同じである。第７実施例では、位相比較回路５０３は出力信号が変化したか判定し、出力信号が変化しない時にはホールド（ＨＯＬＤ）信号を出力し、変化した場合にのみ位相の比較を行い、比較結果に基づいてディレイ制御回路５０２に遅延量を増加させるか減少させるかを指示する制御信号（ＵＰ／ＤＯＷＮ）信号を出力する。１／２位相シフト回路５０４と、第１、第２及び第３のラッチ回路５０７、５０８、５０９は、位相比較回路５０３が出力信号が変化したかの判定及び位相の比較を行うための信号を生成する回路である。ラッチ回路については、通常のラッチ回路を使用しており、その構成は広く知られているので、ここでは説明を省略する。
【００９７】
図４０は、第１のディレイ回路５０１とディレイ制御回路５０３の構成例を示す図である。なお、第２のディレイ回路５０２もディレイ制御回路５０３の同じ出力で制御されるが、ここでは図示を省略してある。図示のように、ディレイ回路５０１は、複数のインバータを直列に接続したインバータ列５２１と、入力の一方がインバータ列５２１の２段毎の出力を受けるように設けられた複数のＡＮＤゲート５２２−１、５２２−２、…、５２２−ｎで構成されるＡＮＤゲート列と、各ＡＮＤゲートの出力がゲートに印加され、ソースは接地され、ドレインが共通に接続されているＮ−チャンネルトランジスタ５２３−１、５２３−２、…、５２３−ｎで構成されるトランジスタ列と、各Ｎ−チャンネルトランジスタのドレインが共通に接続される信号線と電源の高電位側の間に接続された抵抗５２４と、入力がこの信号線に接続され内部クロックＣＬＫ２を出力するバッファ５２５とを備える。ディレイ制御回路５０２は、アップ／ダウンカウンタ５２６とデコーダ５２７で構成され、アップ／ダウンカウンタ５２６は、ホールド信号ＨＯＬＤが“Ｌ”の時にはカウント動作を行わず、ホールド信号ＨＯＬＤが“Ｈ”の時に、φ１／２ＣＬＫ１の立ち上がりに同期してカウント動作を行い、アップ／ダウン信号ＵＰ／ＤＯＷＮが“Ｈ”の時にはカウントアップし、“Ｌ”の時にはカウントダウンする。デコーダ５２７は、アップ・ダウンカウンタ２９の出力をデコードし、いずれか１つの出力を「Ｈ」にし、他の出力を「Ｌ」にする。アップ・ダウンカウンタ５２６がカウントアップした場合には「Ｈ」にする出力位置を右にシフトし、カウントダウンする場合には「Ｈ」にする出力位置を左にシフトする。デコーダ５２７の出力は、順に各ＡＮＤゲート５２２−１、５２２−２、…、５２２−ｎのもう一方の入力に接続されており、デコーダ５２７から「Ｈ」が入力されるＡＮＤゲートだけが活性化される。そして、インバータ列の出力のうち、活性化されたＡＮＤゲートに入力される信号が内部クロックＣＬＫ２として出力されることになり、どのＡＮＤゲートを活性化するかにより、インバータ列を通過する段数が変化するので、内部クロックの遅延量を選択することができる。従って、遅延量制御の調整単位はインバータ２個分の遅延量である。なお、ディレイ制御回路５０３についても、図１０から１４で説明したのと同様に、ディレイ回路５０１で常時いずれかの経路が選択されるようにするように考慮する必要がある。
【００９８】
図４１は、１／２位相シフト回路５０４の構成を示す図である。図４１に示すように、１／２位相シフト回路５０４は、カレントミラー回路５１１と、クロック入力バッファ回路５１２と、同一の構成を有する第１と第２の１／２φディレイ回路５１３と５１６と、バッファ回路５１４と５１７と、位相比較回路５１８と、ディレイ制御回路５１９と、φ１／２クロック信号φ１／２ＣＬＫ１を出力するバッファ回路５１５とを有する。カレントミラー回路５１１とクロック入力バッファ回路５１２は、入力回路を構成する部分である。第１と第２の１／２φディレイ回路５１３と５１６は、遅延量が選択的に変化させられるディジタルディレイラインで、同じ遅延量になるように制御される。位相比較回路５１８は、バッファ回路５１２の出力するクロック信号と、バッファ回路５１７の出力するクロック信号の位相を比較し、その位相比較結果をディレイ制御回路５１９に出力する。ディレイ制御回路５１９は、位相比較回路５１８の比較結果に基づいて、バッファ回路５１２の出力するクロック信号とバッファ回路５１７の出力するクロック信号の位相が一致するように、第１と第２の１／２φディレイ回路５１３と５１６を制御する。位相比較回路５１８としては後述する図４２の回路を、ディレイ回路５１３と５１６としては図４０に示す回路を使用する。
【００９９】
バッファ回路５１２から出力されたクロック信号は、第１のディレイ回路５１３で遅延された後、バッファ回路３７４を介して第２のディレイ回路５１６に入力され、第１のディレイ回路５１３の遅延量と同じ量遅延され、バッファ回路５１７を介して位相比較回路５１８に入力される。位相比較回路５１８では、バッファ回路５１２と５１７から出力されたクロック信号の位相が比較され、ディレイ制御回路５１９はその比較結果に基づいて２つの位相が一致するように第１と第２のディレイ回路５１３と５１６の遅延量を変化させる。２つの位相が一致した時には、第１のディレイ回路５１３からバッファ５１４を介して第２のディレイ回路５１６に入力するまでの経路と、第２のディレイ回路５１６からバッファ５１７を介して位相比較回路５１８に入力するまでの経路は同一であるから、第２のディレイ回路５１６に入力する信号の位相は第１のディレイ回路５１３に入力する信号の位相とちょうど半周期ずれている。従って、バッファ回路５１４と５１７からそれぞれ出力されるクロックの位相も半周期ずれており、バッファ回路５１５からはクロック信号を半周期シフトした１／２シフトクロックφ１／２が出力されることになる。このように、図４０に示すような１／２位相シフト回路を使用することにより、クロック信号を正確に１／２位相シフトした１／２シフトクロックφ１／２が得られる。
【０１００】
なお、第７実施例では、クロック信号を正確に１／２位相シフトした１／２シフトクロックφ１／２が他の部分で必要なために、図４１のような回路を使用したが、第７実施例では正確に１／２位相シフトした信号が必要ではないため、単にインバータを使用してもよい。
いずれにしろ、ラッチ回路５０７はＣＬＫ１の立ち上がりに同期してダミー出力回路５０５の出力をラッチし、ラッチ回路５０８はＣＬＫ１の立ち下がりに同期してダミー出力回路５０６の出力をラッチし、ラッチ回路５０９はＣＬＫ１の立ち下がりに同期してラッチ回路５０８の出力をラッチする。従って、ラッチ回路５０９はラッチ回路５０８がラッチするＣＬＫ１の立ち下がりの後の１周期後のダミー出力回路５０６の出力をラッチすることになる。ラッチ回路５０７の出力がＲＧ１、ラッチ回路５０８の出力がＲＧ２、ラッチ回路５０９の出力がＲＧ０として位相比較回路５０３に入力される。
【０１０１】
図４２は、位相判定回路５０３の構成を示す回路図であり、位相判定回路５０３の動作を図４３から図４５を参照して説明する。
位相ずれがない状態では、出力信号は入力回路１３の出力するクロック信号ＣＬＫ１φ１の立ち上がりエッジで変化するものとする。図で矢印で示した位置が、各ラッチ回路が出力信号をラッチするタイミングで、左から順にＲＧ０、ＲＧ１、ＲＧ２である。図４３の状態１は出力信号が「Ｈ」のままで変化しない時であり、この時のＲＧ０、ＲＧ１、ＲＧ２はすべて「Ｈ」であり、ホールド信号ＨＯＬＤが“Ｌ”になり、位相のずれは判定できないので、カウント動作をしないようにする。同様に、状態２は出力信号が「Ｌ」のままで変化しない時であり、この時のＲＧ０、ＲＧ１、ＲＧ２はすべて「Ｌ」であり、同様にホールド信号ＨＯＬＤが“Ｌ”になり、カウント動作をしないようにする。
【０１０２】
図４４に示す状態３と４は、出力信号が「Ｈ」から「Ｌ」に変化する場合で、状態３のようにＣＬＫ１の立ち上がりエッジに対して出力信号の変化エッジが遅れている場合には、ＲＧ０、ＲＧ１、ＲＧ２はそれぞれ「Ｈ」、「Ｈ」、「Ｌ」になる。この場合は、ホールド信号ＨＯＬＤは“Ｈ”になり、アップ／ダウン信号ＵＰ／ＤＯＷＮが“Ｌ”になり、ディレイ回路５０１と５０２の遅延量を減少させる。状態４のようにＣＬＫ１の立ち上がりエッジに対して出力信号の変化エッジが進んでいる場合には、ＲＧ０、ＲＧ１、ＲＧ２はそれぞれ「Ｈ」、「Ｌ」、「Ｌ」になる。この場合は、ＨＯＬＤは“Ｈ”になり、ＵＰ／ＤＯＷＮが“Ｈ”になり、ディレイ回路５０１と５０２の遅延量を増加させる。
【０１０３】
図４５に示す状態５と６は、出力信号が「Ｌ」から「Ｈ」に変化する場合で、状態５のようにＣＬＫ１の立ち上がりエッジに対して出力信号の変化エッジが遅れている場合には、ＲＧ０、ＲＧ１、ＲＧ２はそれぞれ「Ｌ」、「Ｌ」、「Ｈ」になる。この場合は、ＨＯＬＤは“Ｈ”になり、ＵＰ／ＤＯＷＮが“Ｌ”になり、ディレイ回路５０１と５０２の遅延量を減少させる。状態６のようにＣＬＫ１の立ち上がりエッジに対して出力信号の変化エッジが進んでいる場合には、ＲＧ０、ＲＧ１、ＲＧ２はそれぞれ「Ｌ」、「Ｈ」、「Ｈ」になる。この場合は、ＨＯＬＤは“Ｈ”になり、ＵＰ／ＤＯＷＮが“Ｈ”になり、ディレイ回路５０１と５０２の遅延量を増加させる。
【０１０４】
上記の各状態とその時のＲＧ０、ＲＧ１、ＲＧ２の値と、必要な操作が図４６の真理値表に示されている。
以上説明したように、図３９に示した第７実施例の出力タイミング制御回路では、出力信号とクロック信号の位相比較が行われ、出力信号の位相がクロック信号に同期するように制御される。出力信号はランダムな信号であり、「高」レベル又は「低」レベルが連続することがあり得るが、第７実施例の位相比較回路５０３は出力信号が変化したか判定し、変化した場合にのみ位相の比較を行い、ディレイ制御回路５０２は出力信号が変化しない場合にはそれまでの遅延量が維持されるように制御し、出力信号が変化しない場合に位相比較回路５０３の比較結果に基づいて位相が一致するようにフィードバック制御するので、出力信号であっても位相比較が可能である。
【０１０５】
図４７は、第８実施例の出力タイミング制御回路の構成を示すブロック図である。第８実施例の出力タイミング制御回路は、第７実施例の出力タイミング制御回路に、第５実施例で説明した、出力信号が“Ｌ”から“Ｈ”に変化する時と、“Ｈ”から“Ｌ”に変化する時で、それぞれ異なるタイミング制御を行う構成を適用した例である。第７実施例とは、２つのディレイ回路５０１−Ｈと５０１−Ｌと、それらを独立に制御する２つのディレイ制御回路５０２−Ｈと５０２−Ｌとが設けられている点が異なる。ここではこれ以上の説明は省略する。
【０１０６】
なお、出力信号の外部クロック信号に対する位相を比較する場合にも、位相調整モードを設けて、位相調整を行うようにすることもできる。これを行うには、図３４に示した所定のサイクルで変化するダミーデータを出力するダミーデータ出力回路を設け、位相調整モードでは、出力回路はダミーデータを出力し、その出力信号と外部クロック信号との位相比較を行って、位相が一致するようにフィードバック制御する。そして一致した後は、通常モードに切り換えるが、そこでは調整された遅延量が維持されるようにする。これであれば、第１から第６実施例と同様にフィードバック制御して位相を調整できる。
【０１０７】
図４８は、第９実施例の出力タイミング制御回路の構成を示すブロック図である。第９実施例の出力タイミング制御回路は、図７に示したダミー出力回路を有する出力タイミング制御回路の基本構成に、別の位相比較回路を適用した例である。前述のように、ダミー出力回路を設けた場合には、ダミーデータ生成回路で生成された所定のサイクルで変化するダミーデータが出力され、この出力信号との位相比較が行われる。ダミーデータは所定のサイクルで変化するため、位相判定回路５３２は出力信号が変化するかどうかの判定を行い、変化しない時にはディレイ回路の遅延量を変化させないようにホールド信号を出力する必要がない。そこで、第９実施例の回路では、ＣＬＫ１に同期してダミー入力回路５０５の出力信号をラッチするラッチ回路５３３と、φ１／２ＣＬＫ１に同期してダミー入力回路５０６の出力信号をラッチするラッチ回路５３４とを設けて、ラッチ回路５３３の出力をＲＧ１として、ラッチ回路５３４の出力をＲＧ２として位相判定回路５３２に入力している。位相判定回路５３２は、このＲＧ１とＲＧ２に基づいて位相の判定を行っている。
【０１０８】
図４９は、第９実施例の出力タイミング制御回路で使用する位相比較回路５３２の回路構成を示す図である。図から明らかなように、この位相比較回路は、図４２に示した位相比較回路のアップ／ダウン信号ＵＰ／ＤＯＷＮを算出する側のみの回路で構成される。上記のように、第９実施例では出力信号が変化するかどうかの判定を行い、変化しない時にはホールド信号を出力する必要がないので、ホールド信号ＨＯＬＤを生成する部分が除かれている。
【０１０９】
図５０は図４９の位相判定回路５３２の判定動作を示す図である。図５０の（１）に示すように、出力信号ＤＱ（ここではダミー入力回路の出力）がクロック信号ＣＬＫ１に対して遅れている時には、ＲＧ１とＲＧ２が異なる値になる。また、ＤＱがＣＬＫ１に対して進んでいる時には、ＲＧ１とＲＧ２が同じ値になる。従って、位相判定回路５３２は、ＲＧ１とＲＧ２が異なる値の時にはクロックの遅延量を減少させるようにアップ／ダウン信号ＵＰ／ＤＯＷＮを“Ｌ”とし、ＲＧ１とＲＧ２が同じ値の時にはクロックの遅延量を増加させるようにＵＰ／ＤＯＷＮを“Ｈ”とする。
上記の各状態とその時のＲＧ１とＲＧ２の値と、必要な操作が図５１の真理値表に示されている。
【０１１０】
図４８に戻って、ディレイ回路５０１及びディレイ制御回路５３１としては、図４０に示した第７実施例のものと同じ回路が使用されるが、図５２に示すように、アップ・ダウンカウンタにはホールド信号ＨＯＬＤは入力されず、ホールド機能は必要ない。
図５３は、第１０実施例の出力タイミング制御回路の構成を示すブロック図である。第１０実施例の出力タイミング制御回路は、第１実施例で説明した、１／Ｎ分周回路を用いてダミー出力回路からの出力信号の変化周期を１／Ｎにする構成を第９実施例の回路に適用したものである。図示のように、１／Ｎ分周回路５４２と、クロック信号を１／Ｎ分周回路５４２分遅延させるＣＬＫ制御回路５４１と、１／Ｎ分周されたクロックＣＬＫ１／Ｎを遅延させるディレイ回路５０１ｂと、ダミー入力回路５０５と５０６の出力部にＣＬＫ制御回路５４１と同じ遅延量のダミーＣＬＫ制御回路５４３と５４４が設けられており、ラッチ回路５３３はＣＬＫ１／Ｎに同期してダミーＣＬＫ制御回路５４３をラッチし、ラッチ回路５３４はＣＬＫ１／Ｎを反転した／ＣＬＫ１／Ｎに同期してダミーＣＬＫ制御回路５４４をラッチする点が第９実施例と異なる。他の部分の構成は第９実施例と同じである。
【０１１１】
図５４は、第１０実施例の判定動作を示す図である。図示のように、伝達途中での劣化等により外部クロック信号ＣＬＫがデューティ５０％の信号でない場合でも、１／Ｎ分周した信号ＣＬＫ１／Ｎの変化エッジはＣＬＫの立ち上がりに同期している。ＣＬＫ１／Ｎに同期してダミー出力回路３７からの出力が行われれば、ダミー出力信号は図示のように、ＣＬＫ１／Ｎの立ち上がりエッジに同期して変化しする。従って、ラッチ回路５３３がラッチするタイミングはＣＬＫ１／Ｎの立ち上がり付近であり、ラッチ回路５３４がラッチするタイミングはＣＬＫ１／Ｎの立ち上がり付近である。すなわち、ラッチ回路５３４がラッチするタイミングはダミー出力信号の変化エッジの中間点付近になる。ＤＱが遅れている時にはＲＧ１とＲＧ２は異なる値になり、ＤＱが進んでいる時には、ＲＧ１とＲＧ２は同じ値になる。
【０１１２】
図５５は、第１１実施例の出力タイミング制御回路の構成を示すブロック図である。第１１実施例の出力タイミング制御回路は、第１０実施例の出力タイミング制御回路に、第５実施例で説明した、出力信号が“Ｌ”から“Ｈ”に変化する時と、“Ｈ”から“Ｌ”に変化する時で、それぞれ異なるタイミング制御を行う構成を適用した例である。ここではこれ以上の説明は省略する。
【０１１３】
以上、第１から第１１実施例では、本発明の半導体装置の出力タイミング制御回路について説明したが、このような半導体装置内でこのような出力タイミング制御回路をどのように適用するかについての実施例を説明する。
図５６は、第１２実施例の半導体装置におけるクロック入力回路１３と、出力タイミング制御回路３０と、第１から第ｍの出力回路５７１−１、５７１−２、…、５７１−ｍと、クロック信号分配回路５８０の配置構成を示す図である。
【０１１４】
図示のように、この半導体装置からは、複数の信号ＯＳ−１、ＯＳ−２、…、ＯＳ−ｎが出力されるので、出力信号毎に出力回路５７１−１、５７１−２、…、５７１−ｍが設けられている。クロック分配回路５８０は、クロック入力回路１３から出力タイミング制御回路３０を介して供給されるクロック信号を、複数のバッファ回路（ＣＢ１、ＣＢ２１、…、ＣＢｎｍ）５８１から５８３を介して半導体装置内に配置された各出力回路５７１−１、５７１−２、…、５７１−ｍに分配する。分配先までの配線長と経由するバッファ回路の個数がすべて同じになる等距離配線になっている。従って、図５６においては、各出力回路５７１−１、５７１−２、…、５７１−ｍに入力されるクロック信号の位相はすべて一致している。クロック入力回路１３と出力タイミング制御回路３０は、出力回路５７１−１、５７１−２、…、５７１−ｍのうちの１つ、ここでは第１出力回路５７１−１の近傍に配置されている。そして、出力タイミング制御回路３０は、第１出力回路５７１−１からの出力信号の位相が外部クロックＣＬＫに同期するように制御する。上記のように、クロック分配回路５８０は等距離配線になっているので、各出力回路に入力されるクロック信号の位相はすべて一致しており、第１出力回路５７１−１の出力信号の位相が外部クロックＣＬＫに同期すれば、すべての出力回路からの出力信号の位相は外部クロックＣＬＫに同期することになる。
【０１１５】
以上説明した第１から第１２実施例の回路を適用した半導体装置では、従来例に比べて、出力信号の外部クロックに対する同期の精度が大幅に向上する。このような外部クロックに対して高い同期精度で出力が行われる半導体装置を使用して半導体装置システムを構成する実施例を説明する。
まず、従来の出力タイミングとその問題について説明する。図５７は外部クロック信号に同期してデータを出力する従来の半導体装置の出力タイミングを説明する図である。従来例では、外部クロック信号ＣＬＫの立ち上がりに応じてデータを出力するための動作が開始される（ｔ０）。そして、実際に出力端子に出力が現れるのはある時間後である。この時間は、プロセスのばらつきや電源の変動や温度等により異なり、最短ではｔ１に最長ではｔ２に出力が現れる。すなわち、クロックアクセス時間は外部クロック信号の立ち上がりエッジからｔＯＨとｔＡＣの範囲にある。このｔＯＨとｔＡＣは半導体装置の仕様で規定されており、このｔ１とｔ２の間の期間は実際には使用できないデータが不確定である時間になる。
【０１１６】
このような出力を受ける側では、セットアップ時間ｔＩＳとホールド時間ｔＩＨが必要であり、外部クロック信号の立ち上がりエッジに対して、ｔＩＳとｔＩＨが規定されている。セットアップ時間ｔＩＳの開始時間をｔ３で、ホールド時間ｔＩＨの終了時間をｔ５で示してある。従って、図において、ｔ２−ｔ６の時間とｔ３−ｔ５の差がシステムのタイミングマージンとなる。このタイミングマージンは、システムの各種の要因による誤差を吸収するため、ある程度以上必要である。
【０１１７】
近年、外部クロック信号の周波数は高くなる一方であり、このタイミングマージンが十分に確保できないという問題が生じている。
図５８は、本発明の半導体装置の出力タイミングを示す図である。従来例では、図５７に示すように、外部クロック信号の立ち上がりエッジから出力動作を開始していた。これに対して、本発明の半導体装置では、外部クロック信号の立ち下がりエッジに同期して出力信号が出力されるようにする。もちろん、外部クロック信号の立ち上がりと立ち下がりのエッジは１８０度位相の異なる、デューティ比５０％の信号であるとする。すでに説明したように、本発明の半導体装置では、出力信号の出力タイミングを外部クロック信号に対して所定の位相になるように正確に制御することが可能である。従って、出力信号は外部クロック信号の立ち下がりエッジに同期して出力端子にただちに現れる。従って、出力信号が確定する期間の中心は、外部クロック信号の立ち上がりエッジに一致することになり、入力の前後に同じタイミングマージンをとることが可能になる。ここで、外部クロック信号の周期がどんどん狭くなった場合を考えると、このようなタイミングで出力を行う利点が明確になる。
【０１１８】
図５９は、出力信号の出力タイミングを外部クロック信号に対して所定の位相になるように正確に制御することが可能な半導体メモリ６１０から６１３を使用して構築した第１３実施例のメモリシステムにおける素子の配置と信号配線の様子を示す図である。また、図６０は、第１３実施例のメモリシステムでのクロック信号ＣＬＫとデータの位相関係を示す図である。
【０１１９】
図において、参照番号６０１はこのメモリシステムのコントローラである。半導体メモリ６１０から６１３は図示のように配置され、各半導体メモリ６１０から６１３に記憶されたデータが、クロック信号線６０３に印加されるクロック信号ＣＬＫに同期してデータバス６０２に出力される。ここで、クロック信号ＣＬＫがクロック信号線６０３を伝搬する方向を、図示のように図の右側から左側に向かう方向とすると、各メモリにＣＬＫが到達する時間は、右側のメモリ−３がもっとも早く、左側のメモリほど遅くなる。しかし、ＣＬＫに同期して出力されたデータがコントローラ６０１に到達する時間は左側のメモリほど短い。もし、クロック信号線６０３上のクロック信号ＣＬＫの伝搬速度とデータバス６０２上のデータ信号の伝搬速度が等しいとすれば、図４０に示すように、各メモリから出力されたデータは、ＣＬＫがコントローラ６０１に到達するタイミングでコントローラ６０１に到達することになる。従って、コントローラ６０１はＣＬＫに基づいてデータの取込みを行えばよい。
【０１２０】
図６１は、第１４実施例のメモリシステムにおける素子の配置と信号配線の様子を示す図である。
第１４実施例のメモリシステムででは、ＣＬＫはまずコントローラ６０１に入力され、コントローラ６０１はこのＣＬＫから書込みクロック信号Ｗｒｉｔｅ−ＬＫと読み出しクロック信号Ｒｅａｄ−ＣＬＫを生成する。Ｒｅａｄ−ＣＬＫが伝搬されるクロック信号線は、信号線６０５で一旦右端のメモリ６１３の位置まで伝搬された後、信号線６０６でコントローラ６０１に戻される。各メモリへのＲｅａｄ−ＣＬＫの供給は信号線６０６から行われる。これにより、各メモリから出力されるデータのコントローラ６０１への取込みは、第１３実施例と同様に行われる。
【０１２１】
第１４実施例では、信号線６０６を伝搬したＲｅａｄ−ＣＬＫは、コントローラ６０１にＲｅａｄ−Ｒｅｃｅｉｖｅとして入力される。そして、このＲｅａｄ−ＣＬＫとＲｅａｄ−Ｒｅｃｅｉｖｅが一致するようにＲｅａｄ−ＣＬＫの遅延量が調整される。
図６２は、第１４実施例におけるコントローラ６０１内でのクロック信号の系統を示す図である。
【０１２２】
図４２に示すように、外部から入力されたＣＬＫは出力バッファ６２１に入った後、Ｗｒｉｔｅ−ＣＬＫとして出力される。Ｗｒｉｔｅ−ＣＬＫは、カレントミラー回路６２２とドライバ６２３を通過して増幅され、ディレイ回路６２４で選択された量だけ遅延された後、出力バッファ６２５からＲｅａｄ−ＣＬＫとして出力される。戻ってきたＲｅａｄ−ＣＬＫはＲｅａｄ−Ｒｅｃｅｉｖｅとして受けられ、カレントミラー回路６２６とドライバ６２７を通過した後、位相比較回路６２８に入力される。位相比較回路６２８にはドライバ６２３の出力も入力されて位相が比較される。そしてディレイ制御回路６２９はその比較結果に基づいてディレイ回路の遅延量を選択する。このようにしてＲｅａｄ−ＣＬＫとＲｅａｄ−Ｒｅｃｅｉｖｅが一致するようにＲｅａｄ−ＣＬＫの遅延量が調整される。
【０１２３】
図６３は、第１５実施例のメモリシステムにおける素子の配置と信号配線の様子を示す図である。
第１５実施例のメモリシステムででは、第１３実施例と同様に、メモリからの出力データが伝搬する方向に伝搬するクロック信号ＣＬＫをコントローラ６０１がＲｅａｄ−Ｒｅｃｅｉｖｅとして受ける。コントローラ６０１はこのＲｅａｄ−Ｒｅｃｅｉｖｅから書込みクロック信号Ｗｒｉｔｅ−ＣＬＫを生成する。メモリからの読み出しはＣＬＫに同期して行われる。出力されるＷｒｉｔｅ−ＣＬＫは、Ｒｅａｄ−Ｒｅｃｅｉｖｅと位相が一致するように遅延量が調整される。
【０１２４】
図６４は、第１５実施例におけるコントローラ６０１内でのクロック信号の系統を示す図である。
図６４に示すように、外部から入力されたＣＬＫ−Ｒｅｃｅｉｖｅは、カレントミラー回路６３１とドライバ６３２を通過して増幅され、ディレイ回路６３３で選択された量だけ遅延された後、出力バッファ６３４からＷｒｉｔｅ−ＣＬＫとして出力される。このＷｒｉｔｅ−ＣＬＫは、カレントミラー回路６３５とドライバ６３６を通過した後、位相比較回路６３７に入力される。位相比較回路６３７にはドライバ６３２の出力も入力されて位相が比較される。そしてディレイ制御回路６３８はその比較結果に基づいてディレイ回路６３３の遅延量を選択する。このようにしてＷｒｉｔｅ−ＣＬＫの位相がＲｅａｄ−Ｒｅｃｅｉｖｅと一致するように調整される。
【０１２５】
図６５は、第１６実施例のメモリシステムにおける素子の配置と信号配線の様子を示す図である。
第１６実施例のメモリシステムででは、コントローラ６０１のクロック端子は読み出しクロックと書込みクロックで兼用される。第７実施例と同様に、メモリからの出力データが伝搬する方向に伝搬するクロック信号ＣＬＫをコントローラ６０１がＲ／Ｗ−ＣＬＫとして受ける。従って、メモリから出力されたデータのコントローラ６０１への取込みは第７実施例と同じである。クロック信号ＣＬＫは、コントローラ６０１に入力する直前でクロック信号線６０７に分岐され、逆方向に戻り、これが書込み用のクロック信号になる。従って、コントローラ６０１から出力されたメモリに書き込むデータと書込み用のクロック信号は並行に伝搬することになる。問題はメモリに書き込むデータと書込み用のクロック信号の位相を一致させることである。
【０１２６】
図６６は、第１６実施例におけるコントローラ６０１内でのクロック信号の系統を示す図である。
図６６に示すように、外部から入力されたＲ／Ｗ−ＣＬＫは、カレントミラー回路６４１とドライバ６４２を通過して増幅され、ディレイ回路６４３で選択された量だけ遅延された後、データ出力バッファ６４４に供給される。データ出力バッファ６４４では、書込みデータレジスタ６４０のデータをディレイ回路６４３から供給されるタイミング信号に同期して出力する。このタイミング信号はダミー出力バッファ６４９でデータ出力バッファ６４４と同じ遅延量だけ遅延された後、カレントミラー回路６４５に入力される。カレントミラー回路６４５の出力は、ドライバ６４６を通過した後、位相比較回路６４７に入力される。位相比較回路６４７にはドライバ６４２の出力も入力されて位相が比較される。そしてディレイ制御回路６４８はその比較結果に基づいてディレイ回路６４３の遅延量を選択する。このようにして書込みデータＷｒｉｔｅ−Ｄａｔａは、Ｒ／Ｗ−ＣＬＫすなわち書込み用のクロック信号と同期することになる。
【０１２７】
【発明の効果】
以上説明したように、本発明によれば、実際の回路の信号を外部クロック信号と比較して所定の位相関係になるように遅延量を調整するため、半導体装置の特性のバラツキ、温度変化、電源電圧の変化等があっても、出力信号の外部クロック信号に対する位相関係を所定の値に正確に維持することが可能になる。
【０１２８】
更に、入力ダミー回路や出力ダミー回路を設けて、外部クロック信号と比較する信号を実際の出力信号に近い信号としているため、正確に位相を調整することが可能である。
更に、立ち上がる出力データと立ち下がる出力データについてそれぞれ位相を調整するため、位相誤差を更に小さくできる。
【０１２９】
更に、ダミー回路を相似するように製作しても実際の出力に関係する回路とは差があり、また出力端子に実際に接続される負荷は予測できず、想定したダミー負荷と差が生じるのは避けられない。このような差は位相調整の誤差になるが、本発明によればこのような誤差を含めて調整するので、誤差を一層低減できる。また、このような半導体装置を使用することにより、高速動作可能な半導体システムが実現できる。
【図面の簡単な説明】
【図１】シンクロナス・ＤＲＡＭ（ＳＤＲＡＭ）の全体構成を示すブロック図である。
【図２】ＳＤＲＡＭの基本的な動作を示すタイムチャートである。
【図３】パイプライン型のＳＤＲＡＭの基本的な動作図である。
【図４】ＳＤＲＡＭのタイミング及び高速動作時の問題を説明する図である。
【図５】出力回路へ供給するタイミング信号を外部クロック信号に同期させる本発明の半導体装置の基本構成を示す図である。
【図６】図５の基本構成での問題点を説明する図である。
【図７】図５の基本構成を更に改良した本発明の半導体装置の構成を示す図である。
【図８】実施例のＳＤＲＡＭの動作図である。
【図９】第１実施例のＳＤＲＡＭの出力タイミング制御に関係する部分の構成を示す図である。
【図１０】第１実施例のディレイ回路の構成と動作を示す図である。
【図１１】第１実施例のディレイ制御回路の構成を示す図である。
【図１２】第１実施例のディレイ制御回路の動作を示すタイムチャートである。
【図１３】第１実施例のディレイ制御回路の出力信号の変化を示す図である。
【図１４】ディレイ制御回路の別の例を示す図である。
【図１５】第１実施例の位相比較回路の位相比較部の構成を示す図である。
【図１６】第１実施例の位相比較回路の位相比較部の動作を示すタイムチャートである。
【図１７】第１実施例の位相比較回路の増幅回路部の構成を示す図である。
【図１８】第１実施例の位相比較回路の増幅回路部のＪＫフリップフロップの動作を示すタイムチャートである。
【図１９】第１実施例の位相比較回路の増幅回路部のカウントアップ動作を示すタイムチャートである。
【図２０】第１実施例の位相比較回路の増幅回路部のカウント維持動作を示すタイムチャートである。
【図２１】第１実施例の位相比較回路の増幅回路部のカウントダウン動作を示すタイムチャートである。
【図２２】第１実施例の出力回路の構成を示す図である。
【図２３】第１実施例のダミー出力回路の構成を示す図である。
【図２４】第１実施例のダミー出力回路の動作を示すタイムチャートである。
【図２５】第２実施例のダミー出力回路の構成を示す図である。
【図２６】第３実施例のダミー出力回路の構成を示す図である。
【図２７】第４実施例のダミー出力回路の構成を示す図である。
【図２８】第５実施例のＳＤＲＡＭの出力タイミング制御に関係する部分の構成を示す図である。
【図２９】第５実施例のＳＤＲＡＭの位相比較回路の構成を示す図である。
【図３０】第５実施例のダミー出力回路の構成を示す図である。
【図３１】第５実施例における動作を示すタイムチャートである。
【図３２】正規経路とダミー経路の特性の変化による誤差の発生を説明する図である。
【図３３】第６実施例のＳＤＲＡＭの出力タイミング制御に関係する部分の構成を示す図である。
【図３４】第６実施例のダミー出力回路の構成を示す図である。
【図３５】第６実施例におけるダミー出力回路の動作を示すタイムチャートである。
【図３６】第６実施例の出力回路の構成を示す図である。
【図３７】第６実施例における出力回路の動作を示すタイムチャートである。
【図３８】第６実施例の切り換え回路の構成を示す図である。
【図３９】第７実施例のＳＤＲＡＭの出力タイミング制御に関係する部分の構成を示す図である。
【図４０】第７実施例の受信側半導体装置のディレイ回路と、ディレイ制御回路の構成例を示す図である。
【図４１】第７実施例の１／２位相シフト回路の構成を示す図である。
【図４２】第７実施例の位相判定回路の構成を示す図である。
【図４３】第７実施例での位相判定動作を説明する図である。
【図４４】第７実施例での位相判定動作を説明する図である。
【図４５】第７実施例での位相判定動作を説明する図である。
【図４６】第７実施例での位相判定動作の真理値表である。
【図４７】第８実施例のＳＤＲＡＭの出力タイミング制御に関係する部分の構成を示す図である。
【図４８】第９実施例のＳＤＲＡＭの出力タイミング制御に関係する部分の構成を示す図である。
【図４９】第９実施例の位相判定回路の構成を示す図である。
【図５０】第９実施例での位相判定動作を説明する図である。
【図５１】第９実施例での位相判定動作の真理値表である。
【図５２】第９実施例のディレイ制御回路の構成を示す図である。
【図５３】第１０実施例のＳＤＲＡＭの出力タイミング制御に関係する部分の構成を示す図である。
【図５４】第１０実施例での位相判定動作を説明する図である。
【図５５】第１１実施例のＳＤＲＡＭの出力タイミング制御に関係する部分の構成を示す図である。
【図５６】第１２実施例のＳＤＲＡＭにおけるクロック入力回路と出力タイミング制御回路と、クロック分配回路と、出力回路の配置を示す図である。
【図５７】従来例の半導体装置における出力タイミングを示す図である。
【図５８】本発明の半導体装置における出力タイミングを示す図である。
【図５９】第１３実施例の半導体装置システムにおける素子配置と信号配線を示す図である。
【図６０】第１３実施例における信号波形を示すタイムチャートである。
【図６１】第１４実施例の半導体装置システムにおける素子配置と信号配線を示す図である。
【図６２】第１４実施例のコントローラにおけるクロックタイミング調整の系統を示す図である。
【図６３】第１５実施例の半導体装置システムにおける素子配置と信号配線を示す図である。
【図６４】第１５実施例のコントローラにおけるクロックタイミング調整の系統を示す図である。
【図６５】第１６実施例の半導体装置システムにおける素子配置と信号配線を示す図である。
【図６６】第１６実施例のコントローラにおけるクロックタイミング調整の系統を示す図である。
【符号の説明】
１１…外部信号入力端子
１２…信号出力端子
１３…入力回路
１４…出力回路
２０、３０…出力タイミング制御回路
２１、３１…ディレイ回路
２２、３２…位相比較回路
２３、３３…ディレイ制御回路
３４…ダミー入力回路
３５…ダミー出力回路
【発明の属する技術分野】
本発明は、外部から入力される信号に対して所定の正確な位相で出力を行う半導体装置、そのような半導体装置を使用した半導体装置システム、及びそこで使用するディジタル遅延回路に関し、特に周囲温度や電源電圧の変動にかかわらず外部クロックに対して常に所定の位相で信号が出力されるシンクロナス半導体メモリに関する。
【０００２】
【従来の技術】
通常、半導体集積回路（ＬＳＩ）では、外部から信号が入力され、入力信号に応じた処理動作が行われて出力信号が出力される。従って、外部入力信号に対して、どのようなタイミングで出力信号が得られるかが重要であり、汎用のＬＳＩでは仕様でこのタイミングが定められているのが一般的である。例えば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）では、アドレス信号の最大周波数等と共に、アドレス信号の変化エッジからデータが出力されるタイミングや、データを書き込むためのデータセットアップ時間が規定されている。
【０００３】
近年、コンピュータ・システムにおけるＣＰＵのクロックの高速化、或いは、他の様々な電子回路の処理速度の高速化に伴って、インターフェース部分も高速化する必要に迫られている。例えば、クロックが１００ＭＨｚ以上のＣＰＵも出現しているが、主記憶として広く使用されるＤＲＡＭのアクセス速度やデータ転送速度は１桁小さい動作速度である。そこで、１００ＭＨｚ以上でのデータ転送速度を可能にするシンクロナスＤＲＡＭ（ＳＤＲＡＭ）等の新しいＤＲＡＭの方式が各種提案されている。
【０００４】
ＳＤＲＡＭは、外部から入力される高速のクロックに同期してデータの入出力を行うもので、内部には複数ビットのデータを並行して入出力できる複数のユニットを有し、外部とのインターフェースはこの複数ビットのデータをシリアルデータに変換して行うことにより外部とのインターフェースを高速化する方式と、内部での動作をパイプライン化し、各パイプの動作を並行して行うことにより高速化する方式がある。以下、パイプライン方式のＤＲＡＭを例として説明を行う。
【０００５】
図１は、パイプライン方式のシンクロナスＤＲＡＭ（以下、単にＳＤＲＡＭと称する。）の一例である、１６Ｍ・２バンク・８ビット幅のＳＤＲＡＭのブロック構成図である。
ＳＤＲＡＭは、汎用ＤＲＡＭのＤＲＡＭコア１０８ａ、１０８ｂの他に、クロックバッファ１０１、コマンドデコーダ１０２、アドレスバッファ／レジスタ＆バンクアドレスセレクト（以下、単にアドレスバッファ）１０３、Ｉ／Ｏデータバッファ／レジスタ１０４、制御信号ラッチ１０５ａ、１０５ｂ、モードレジスタ１０６、コラムアドレスカウンタ１０７ａ、１０７ｂを有している。／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ端子は、従来の動作と異なり、その組み合わせで各種コマンドを入力することによって動作モードが決定されるようになっている。各種コマンドは、コマンドデコーダで解読されて、動作モードに応じて各回路を制御することになる。また、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ信号は、制御信号ラッチ１０５ａと１０５ｂにも入力されて次のコマンドが入力されるまで、その状態がラッチされる。
【０００６】
一方、アドレス信号はアドレスバッファ１０３で増幅されて各バンクのロードアドレスとして使用される他、コラムアドレスカウンタ１０７ａ、１０７ｂの初期値として使用される。ＤＲＡＭコア１０８ａ、１０８ｂから読み出された信号は、Ｉ／Ｏデータバッファ／レジスタ１０４で増幅されて外部から入力される外部クロックＣＬＫの立ち上がりに同期して出力される。入力についても同様の動作が行われ、Ｉ／Ｏデータバッファ／レジスタ１０４に入力されたデータが書き込まれる。
【０００７】
図２は、一般的なＳＤＲＡＭの読み取り（リード）動作のタイミングを示す図である。
外部クロックＣＬＫは、このＳＤＲＡＭが使用されるシステムから供給される信号であり、このＣＬＫの立ち上がりに同期して、各種コマンド、アドレス信号、入力データを取込み、又は出力データを出力するように動作する。
【０００８】
いま、このＳＤＲＡＭからデータを読み出す場合、コマンド信号（／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ信号）の組み合わせからアクティブ（ＡＣＴ）コマンドをコマンド端子に入力し、アドレス端子にはローアドレス信号を入力する。このコマンド、ローアドレスが入力されると、ＳＤＲＡＭは活性状態になり、ローアドレスに応じたワード線を選択して、ワード線上のセル情報をビット線に出力し、センスアンプで増幅する。
【０００９】
一方、このようなローアドレスに関係した部分の動作時間（ｔＲＣＤ）後に、リードコマンド（Ｒｅａｄ）とコラムアドレスを入力する。コラムアドレスに従って、選択されたセンスアンプデータをデータバス線に出力し、データバスアンプで増幅し、出力バッファでさらに増幅して出力端子（ＤＱ）にデータが出力される。これら一連の動作は汎用ＤＲＡＭとまったく同じ動作であるが、ＳＤＲＡＭの場合、コラムアドレスに関係する回路がパイプライン動作するようになっており、リードデータは毎サイクル連続して出力されることになる。これにより、データ転送周期は外部クロックの周期になる。
【００１０】
ＳＤＲＡＭでのアクセス時間には３種類あり、いずれもＣＬＫの立ち上がり時点を基準にして定義される。図２において、ｔＲＡＣはローアドレスアクセス時間、ｔＣＡＣはコラムアドレスアクセス時間、ｔＡＣはクロックアクセス時間を示している。このＳＤＲＡＭを高速メモリシステムで使用する場合、コマンドを入力してから最初にデータが得られるまでの時間であるｔＲＡＣやｔＣＡＣも重要であるが、データの転送速度を高める上では、クロックアクセス時間ｔＡＣも重要である。
【００１１】
図３は、ＳＤＲＡＭにおけるパイプライン動作を説明するためのブロック図で、一例としてパイプが３段設けられている場合を示している。
ＳＤＲＡＭでのコラムアドレスに関係する処理回路は処理の流れに沿って複数段に分割されてあり、分割された各段の回路をパイプと呼んでいる。クロックバッファ１０１では、ＣＬＫから各パイプに供給する内部クロック信号が生成され、各パイプは供給された内部クロック信号に従って制御される。各パイプの間にはパイプ間の信号の伝達タイミングを制御するスイッチが設けられており、これらのスイッチも、クロックバッファ１０１で生成された内部クロック信号により制御される。
【００１２】
この例において、パイプ−１では、コラムアドレスバッファ１１６でアドレス信号を増幅してコラムデコーダ１１８にアドレス信号を送り、コラムデコーダ１１８で選択されたアドレス番地に相当するセンスアンプ回路１１７の情報をデータバスに出力し、データバスの情報をデータバスアンプ１１９で増幅するまで行われる。パイプ−２はデータバス制御回路１２０のみで、パイプ−３はＩ／Ｏバッファ１０４のみで構成されるとした。いずれのパイプ内の回路もクロックサイクル時間内で動作完了するならば、パイプとパイプとの間にあるスイッチをＣＬＫに同期して開閉することで、リレー式にデータを送り出すことができる。これにより、各パイプでの処理は並行に行われることになり、出力端子にはＣＬＫに同期して連続的にデータが出力されることになる。
【００１３】
【発明が解決しようとする課題】
図４は、図１から図３で説明した従来のＳＤＲＡＭを高速メモリシステムで使用した場合の問題点を説明する図である。
図４において、ｔＡＣはシステムクロックＣＬＫからのクロックアクセス時間を、ｔＯＨは前のサイクル又は次のサイクルへの出力データ保持時間を示している。ＳＤＲＡＭの特性のバラツキ、温度依存性、電源電圧依存性を考えると、ｔＡＣとｔＯＨとは一致せず、ある幅を持ってしまう。この幅に相当する時間はデータが不確定な時間で、どのようなデータが出力されるか分からない時間を意味し、メモリシステムでは使用できない時間、いわゆるデッドバンドになっている。その他、図示していないが、このデッドバンドにはボード上の配線遅延時間、バラツキも含まれる。
【００１４】
一方、ＳＤＲＡＭの出力をシステム側で取り込む（受け取る）には、セットアップ時間（ｔＳＩ）、ホールド時間（ｔＨＩ）が必要で、この時間はメモリ出力のデータが確定している時間以内である必要がある。その時間は、図から（ｔＣＬＫ＋ｔＯＨ−ｔＡＣ）となる。
例えば、１００ＭＨｚで動作するシステムを考えると、サイクル時間（ｔＣＬＫ）は１０ｎｓ、メモリアクセス時間（ｔＡＣ）は６ｎｓ、ホールド時間は３ｎｓとすると、差引き７ｎｓがシステム側で使用できる時間になる。通常の入力回路を使用したシステムでの受取側ロジックのセットアップ時間、ホールド時間の合計（ｔＳＩ＋ｔＨＩ）は３ｎｓであり、残り４ｎｓがボード上での信号遅延、ＤＱ端子間のバラツキ等のシステム余裕時間になる。ボード上での信号伝搬時間などを考えると、この値はシステムにとって非常に厳しい値といえる。更に高速のシステムになれば益々厳しいタイミング調整が必要になるのはいうまでもない。そのため、図４に示したデータの不確定時間をできるだけ小さくすることが重要になってきた。
【００１５】
データの不確定時間を短くするには、特性のバラツキ、温度変化、電源電圧の変化があっても、常にデータが外部クロックＣＬＫに対して所定の位相で出力される、すなわちクロックアクセス時間ｔＡＣが常に一定であればよい。もし、データの出力が外部クロックＣＬＫの立ち上がりに同期して行われることが望ましければ、クロックアクセス時間ｔＡＣが常にゼロであればよい。
【００１６】
以上、シンクロナスＤＲＡＭを例として外部から入力される信号に同期して出力信号が出力される必要性について説明したが、これはシンクロナスＤＲＡＭに限らず、多くの半導体装置に共通していえることである。半導体装置の内部については、各半導体装置で所望の動作が行えるように各種の対策をとることが可能であるが、各半導体装置の内部での処理結果を出力する場合には、他の半導体装置との関係を規定する必要があり、出力のタイミングを一定にすることが重要である。
【００１７】
本発明は、上記問題点に鑑みてなされたものであり、特性のバラツキ、温度変化、電源電圧の変化にかかわらず、データが外部クロックＣＬＫに対して所定の位相で出力される半導体装置の実現を目的とする。特に、クロックアクセス時間ｔＡＣが常に一定に制御されるシンクロナス半導体メモリの実現を目的とする。
【００１８】
【課題を解決するための手段】
図５は、本発明の半導体装置の基本構成を示す図である。
図５に示すように、本発明の半導体装置では、外部入力信号が入力され、基準信号を出力する入力回路１３と、出力タイミング信号を受け、この出力タイミング信号に応じたタイミングで出力信号の出力を行う出力回路１４と、出力回路１４からの出力信号の出力タイミングを外部入力信号に対して所定の位相になるように制御する出力タイミング制御回路２０とを備える半導体装置であって、出力タイミング制御回路２０は、遅延量が選択可能で、基準信号を選択された遅延量だけ遅延させ、出力タイミング信号として出力回路１４に印加するディレイ回路２１と、基準信号の位相と出力タイミング信号の位相を比較する位相比較回路２２と、位相比較回路２２の比較結果に基づいて、ディレイ回路２１の遅延量を選択するディレイ制御回路２３とを備えることを特徴とする。
【００１９】
本発明の半導体装置では、出力タイミング制御回路２０におけるタイミング調整のための遅延量が固定でなく、実際の回路の信号を入力回路１３から出力される外部クロック信号（基準信号に対応）と比較して所定の位相関係になるように遅延量を調整するため、半導体装置の特性のバラツキ、温度変化、電源電圧の変化等があっても、出力信号の外部クロック信号に対する位相関係を所定の値に正確に維持することが可能である。
【００２０】
外部クロック信号と比較するのは、実際の回路での遅延量と等しい量だけ遅延した信号であることが必要である。外部クロック信号は、半導体装置の入力回路１３に入力されて増幅等の処理が行われる。そのため、比較できる外部クロック信号は、入力回路から出力される外部クロック信号であり、これは実際の外部クロック信号とは入力回路１３での遅延分だけ位相差がある。そこで、入力回路１３と同じ遅延量を生じるダミー入力回路２４を設け、出力タイミング信号をこのダミー入力回路２４を通過させた信号と、入力回路１３から出力される外部クロック信号とを比較することにより、入力回路１３での遅延量を相殺することが望ましい。
【００２１】
図５の構成では、ディレイ回路２１の出力をダミー入力回路２４に入力させている。そのため位相比較回路２２で外部クロック信号と比較される比較対象信号には、出力回路１４での遅延は入っていない。もちろんこの分の補正を考慮して制御する位相関係を決定するが、出力回路１４での遅延は他の部分での遅延量より大きく、半導体装置の特性のバラツキ、温度変化、電源電圧の変化等がある場合に、出力回路１４での遅延量の変化が相対的に大きく、無視できないという問題がある。
【００２２】
図６はこの問題を説明する図である。ここでは、外部クロック信号ＣＬＫの立ち上がりエッジに同期して出力するように制御するものとして説明する。ディレイ回路２１から出力回路１４に供給され、出力回路１４からの信号の出力タイミングを規定する出力タイミング信号は、出力回路１４での遅延を見込んで、ＣＬＫの立ち上がりエッジの所定量前で立ち上がる。出力回路１４での遅延量が予定した値であれば、これによりＣＬＫの立ち上がりエッジに同期して出力が変化することになる。しかし、上記のような要因により、出力回路１４での遅延量が変化すると、その分出力回路からの出力タイミングがＣＬＫの立ち上がりエッジからずれることになる。このようなばらつきがある場合には、その分のマージンを見込む必要があり、その分高速化が難しくなる。
【００２３】
このような問題を解決するには、出力回路１４の出力信号をダミー入力回路２４に入力させて外部クロック信号との位相を比較すればよい。位相比較を行うためには、出力回路１４の出力信号が変化することが必要である。通常の動作時には、出力回路１４からは出力データが出力されるが、この出力データはランダムな信号であり、「高」レベル又は「低」レベルが連続することがあり得る。そこで、通常動作時に出力回路１４の出力信号の外部クロック信号に対する位相を比較するには、位相比較回路２２は出力信号が変化したか判定し、変化した場合にのみ位相の比較を行い、ディレイ制御回路２３は出力信号が変化しない場合にはそれまでの遅延量が維持されるように制御し、出力信号が変化しない場合に位相比較回路２２の比較結果に基づいて位相が一致するようにフィードバック制御する。
また別の構成としては、通常動作を開始する前に初期化動作を行うようにし、初期化動作では所定のサイクルで変化するダミーデータが出力されるようにして、このダミーデータと外部クロック信号との位相比較を行って、位相が一致するようにフィードバック制御する。そして一致した後は、調整された遅延量が維持されるようにする。ダミーデータは所定のサイクルでかならず変化するので、位相比較回路２２はどちらへの変化であるかを判定すれば、位相の比較が行える。
【００２４】
更に、図７に示すように、出力回路１４と同等の特性を有するダミー出力回路を設け、ダミー出力回路の出力信号と外部クロック信号との位相比較を行うようにしてもよい。図７の半導体装置は、図５の構成とに対して、ダミー出力回路３５を設け、ディレイ回路３１からの出力タイミング信号をこのダミー出力回路３５にも入力させ、ダミー出力回路３５が出力タイミング信号に応じて出力したダミー出力信号をダミー入力回路３４を介して位相比較回路３２に入力して、入力回路からの外部クロック信号と比較する点が異なる。
【００２５】
図７の構成であれば、ダミー出力回路からは出力回路からの出力信号と独立した位相判定に適した信号が常時出力できる。従って、上記のようなのダミーデータを常時出力してフィードバック制御を行うことができる。また、ダーミデータはクロック信号のサイクルよりゆっくり変化する信号とすれば、回路の消費電力が低減できる。
【００２６】
更に、出力回路用の第１の出力タイミング制御回路と別にダミー出力回路用の第２の出力タイミング制御回路を設け、初期化時に出力信号とダミー出力信号をそれぞれ外部クロック信号に同期させる。このことは出力信号とダミー出力信号も同期したことを意味するので、その後はダミー出力信号を第１の出力タイミング制御回路にフィードバックして制御を行うようにする。このような構成により、ダミー出力回路を使用しても実際の出力回路に接続された負荷の影響を含めた調整が可能になる。
【００２７】
【発明の実施の形態】
以下の説明では、本発明をシンクロナスＤＲＡＭに適用した実施例について述べるが、前述のように本発明はシンクロナスＤＲＡＭに限らず、外部から入力される信号に同期して出力信号が出力される半導体集積回路であればどのようなものにも適用可能である。
【００２８】
本発明の実施例のシンクロナスＤＲＡＭ（ＳＤＲＡＭ）は、図１に示したような全体構成を有している。図８は、実施例のＳＤＲＡＭのリード動作のタイミングを示す図である。
図３と図８を比較して明らかなように、実施例のＳＤＲＡＭは従来のＳＤＲＡＭとほぼ同様な構成を有するが、クロックバッファ１０１の構成が異なる。実施例のＳＤＲＡＭにおいては、クロックバッファ１０１は内部クロック生成回路１２１と出力タイミング制御回路１２２を有する。内部クロック生成回路１２１は従来のＳＤＲＡＭと同様のものであり、外部クロックＣＬＫから内部クロック信号を生成し、パイプ−１及びパイプ−２に供給する。出力タイミング制御回路１２２は、図７に示した基本構成を有し、出力回路１４からのデータの出力タイミングが外部クロックＣＬＫに対して常に所定の位相になるように制御する。
【００２９】
図９は、第１実施例の出力タイミング制御回路１２２の構成を示す図であり、外部クロックＣＬＫが入力される端子１１と、出力回路１４と、データ出力端子１２も一緒に示してある。
図９に示すように、第１実施例の出力タイミング制御回路は、外部クロック入力端子１１に入力された外部クロクＣＬＫを受ける入力回路１３と、入力回路１３から入力されるＣＬＫを遅延させて出力回路１４からのデータの出力タイミングを規定する出力クロックを生成するＤＬＬ（ディレイ・ロック・ループ:DelayLock Loop)回路４０と、入力回路１３と同一の回路構成を有するダミー入力回路３４と、出力回路１４と等価な回路構成を有するダミー出力回路３７と、ＤＬＬ回路４０とダミー出力回路３７の間に設けられ、ＤＬＬ回路４０から出力回路１４までの信号配線と等価なダミー信号配線３６と、データ出力端子１２に接続される負荷を想定しそれと等価な負荷を有するダミー出力負荷３８とを有する。
【００３０】
入力回路１３は静電気保護回路（ＥＳＤ）１３１と、ＣＬＫを増幅するカレントミラー回路１３２と、ラッチ回路１３３と、ＣＬＫ制御回路１３４と、１／Ｎ分周器１３５とを有する。この入力回路１３は、１／Ｎ分周器１３５を除けば広く使用されている外部クロック入力回路であるので、１／Ｎ分周器１３５については後述するものとし、ここでは詳しい説明は省略する。ダミー入力回路３４は、入力回路１３と同様に、ダミーＥＳＤ３４１と、ダミーカレントミラー回路３４２と、ダミーラッチ回路３４３と、ダミーＣＬＫ制御回路３４４とを有し、各回路は入力回路１３のものと同じに作られており、信号遅延量は同じである。
【００３１】
ＤＬＬ回路４０は、ＣＬＫ制御回路１３４から入力された信号を選択された量だけ遅延させるディレイ回路４１ａと、１／Ｎ分周器１３５から入力された信号を選択された量だけ遅延させるダミーディレイ回路４１ｂと、１／Ｎ分周器１３５の信号とダミーＣＬＫ制御回路３４４の信号を比較する位相比較回路４２と、位相比較回路４２の比較結果に基づいてディレイ回路４１ａとダミーディレイ回路４１ｂの遅延量を選択するディレイ制御回路４３とを有する。
【００３２】
図１０は、ディレイ回路４１ａとダミーディレイ回路４１ｂの回路構成と動作波形を示す図であり、（１）が１ビット分のディレイ回路の構成を、（３）が１ビット分のディレイ回路を複数段接続した時の構成と動作説明を示し、（２）が１ビット分のディレイ回路の動作を示すタイムチャートである。
図１０の（１）に示すようように、１ビット分のディレイ回路は２個のＮＡＮＤ回路４０１と４０２、及びインバータ４０３からなる。この１ビット分のディレイ回路の動作を図１０の（２）で説明すると、入力φＥは活性化信号で、“Ｈ”レベルの時にディレイ回路が動作する。（２）ではφＥが“Ｈ”になって信号の受付が可能になった状態を示してある。信号ＩＮは１ビット分のディレイ回路への入力信号を、φＮは複数段接続された隣接する右側からの信号を、ＯＵＴは１ビット分のディレイ回路の出力信号を、４ａ−１と４ａ−２は（１）の回路における対応する内部端子の波形を示している。従って、ＯＵＴは左側へのφＮになる。
【００３３】
φＮが“Ｌ”の時には、ＯＵＴは常に“Ｌ”である。φＮが“Ｈ”でφＥが“Ｌ”の時にはＯＵＴは“Ｈ”である。φＮが“Ｈ”でφＥが“Ｈ”の時に、入力信号ＩＮが“Ｌ”であればＯＵＴは“Ｈ”になり、ＩＮが“Ｈ”であれば“Ｌ”になる。図１０の（２）は、φＥ＝Ｈ、φＮ＝Ｈの状態で、ＩＮがＬからＨに立ち上がると、その入力信号ＩＮがＮＡＮＡＤゲート４０１，４０２及びインバータ４０３で反転されながら、出力ＯＵＴに伝達されている様子を示している。
【００３４】
図１０の（３）は、（１）の１ビット分のディレイ回路を複数段カスケード接続した例で、実際のディレイ回路に相当する。図では３段しか示していないが、実際には多数段に接続されている。活性化信号φＥの信号線は回路要素毎に、φＥ−１、φＥ−２、φＥ−３のように複数本あり、これらの信号はディレイ制御回路４３によってコントロールされる。
【００３５】
図では真ん中の１ビット分のディレイ回路が活性化されており、φＥ−２が“Ｈ”となっている。その場合、入力信号ＩＮが“Ｌ”から“Ｈ”に変化すると、左端の１ビット分のディレイ回路と右端の１ビット分のディレイ回路のφＥ−１とφＥ−３は“Ｌ”であるから、太線のように入力信号ＩＮはＮＡＮＤ回路４０１−１と４０１−３で止められてしまう。一方、活性化されている真ん中の１ビット分のディレイ回路のφＥ−２は“Ｈ”レベルであるから、入力信号ＩＮはＮＡＮＤ回路４０１−２を通過する。右側の１ビット分のディレイ回路の出力ＯＵＴは“Ｈ”であるから、入力信号ＩＮはＮＡＮＤ回路４０２−２も通過して、ＯＵＴには信号“Ｌ”として伝達されることになる。上記のように、右側のＯＵＴ、すなわちφＮが“Ｌ”の時には、ＯＵＴは常に“Ｌ”になるので、この“Ｌ”の信号は左側の１ビット分のディレイ回路のＮＡＮＤ回路、インバータに順次伝達され、最終的なＯＵＴ信号として取り出される。
【００３６】
このように、活性化された１ビット分のディレイ回路を介して、入力信号ＩＮは折り返されるように信号伝達され、最終的なＯＵＴ信号になる。つまり、どの部分の活性化信号φＥを“Ｈ”にするかにより、ディレイ量を制御することができる。１ビット分のディレイ量は、ＮＡＮＤ回路とインバータの合計の信号伝搬時間で決定され、この時間がＤＬＬ回路のディレイ単位時間になる。全体のディレイ時間は、１ビット分のディレイ量に通過する段数を乗じた量になる。
【００３７】
図１１はディレイ制御回路の回路構成を示す図であり、図１２はその動作を示すタイムチャートである。図１１に示すように、ディレイ制御回路も点線で囲った１ビット分のディレイ制御回路４３０−２を、ディレイ回路の段数分接続した構成であり、各段の出力がディレイ回路の各段の活性化信号φＥになる。
１ビット分のディレイ制御回路４３０−２は、ＮＡＮＤ４３２−２と、インバータ４３３−２で構成されるフリップフロップの両端にそれぞれ直列に接続されたトランジスタ４３５−２、４３７−２、４３８−２、４３９−２、そしてＮＯＲ回路４３１−２を有する。トランジスタ４３８−２のゲートは、前段の端子５ａ−２に、トランジスタ４３９−２のゲートは、後段の端子５ａ−５に接続されて、前段と後段の信号を受けるようになっている。一方、直列接続されている他方のトランジスタには、カウントアップする時のセット信号φＳＥとφＳＯ、カウントダウンする時のリセット信号φＲＥとφＲＯが１回路おきに接続されている。図示のように、真ん中の１ビット分のディレイ制御回路４３０−２では、トランジスタ４３５−２がφＳＯに、トランジスタ４３７−２がφＲＯに接続され、ディレイ制御回路４３０−２の両側の回路ではそれぞれφＳＥとφＲＥに接続される。ＮＯＲ回路４３１−２には、左側の５ａ−１とこの回路の５ａ−４の信号が入力される構成になっている。なお、φＲはディレイ制御回路をリセットする信号で、電源投入後に一時的に“Ｌ”レベルになり、その後は“Ｈ”に固定される。
【００３８】
図１２は、図１１のディレイ制御回路の動作を示す図である。
まず、φＲが一時的に“Ｌ”になり、端子５ａ−１，５ａ−３，５ａ−５が“Ｈ”に、５ａ−２，５ａ−４，５ａ−６が“Ｌ”にリットされる。カウントアップする時には、カウントアップ信号φＳＥとφＳＯが交互に“Ｈ”と“Ｌ”を繰り返す。φＳＥが“Ｌ”から“Ｈ”になると、５ａ−１は接地されて“Ｌ”に、５ａ−２は“Ｈ”に変化する。５ａ−２が“Ｈ”に変化したのを受けて、φＥ−１は“Ｈ”から“Ｌ”に変化する。この状態はフリップフロップにラッチされるので、φＳＥが“Ｌ”に戻ったとしても、出力φＥ−１は“Ｌ”のままである。そして、５ａ−１が“Ｌ”に変化したことを受けて、出力φＥ−２が“Ｌ”から“Ｈ”に変化する。５ａ−２が“Ｈ”に変化したのでトランジスタ４３８─２はオン状態になり、φＳＯが“Ｌ”から“Ｈ”になると、５ａ−３は接地されて“Ｌ”に、５ａ−４は“Ｈ”に変化する。５ａ−４が“Ｈ”に変化したのを受けて、φＥ−２は“Ｈ”から“Ｌ”に変化する。この状態はフリップフロップにラッチされるので、φＳＯが“Ｌ”に戻ったとしても、出力φＥ−２は“Ｌ”のままである。そして、５ａ−３が“Ｌ”に変化したことを受けて、出力φＥ−３が“Ｌ”から“Ｈ”に変化する。図では、φＳＥとφＳＯが１パルスずつ出ているだけであるが、ディレイ制御回路が何段にも接続されており、φＳＥとφＳＯが交互に“Ｈ”と“Ｌ”を繰り返せば、出力φＥが“Ｈ”になる段の位置が順次右側にシフトする。従って、位相比較回路４２の比較結果によりディレイ量を増加させる必要がある場合には、交互にφＳＥとφＳＯのパルスを入力すればよい。
【００３９】
カウントアップ信号φＳＥとφＳＯ、及びカウントダウン信号φＲＥとφＲＯが出力されない状態、すなわち“Ｌ”である状態が維持されれば、出力φＥは“Ｈ”になる段の位置は固定される。従って、位相比較回路４２の比較結果によりディレイ量を維持する必要がある場合には、φＳＥ、φＳＯ、φＲＥ及びφＲＯのパルスを入力しないようにする。
【００４０】
カウントダウンする時には、φＲＥとφＲＯのパルスを交互に入力すると、カウントアップ時と逆に出力φＥが“Ｈ”になる段の位置が順次左側にシフトする。
以上説明したように、図１１に示したディレイ制御回路では、パルスを入力することにより、出力φＥが“Ｈ”になる段の位置を１つずつ移動させることが可能であり、これらの出力φＥで図１０の（ｃ）に示したディレイ回路を制御すればディレイ量が１単位ずつ増減するように制御することができる。
【００４１】
ここで、ディレイ回路及びディレイ制御回路について更に詳しく説明する。第１実施例ではディレイ回路として図１０の（３）に示すような回路を使用し、図１１に示すようなディレイ制御回路で制御している。遅延量を単位量ずつ段階的に変化させることができる回路を実現するには、直列に接続された複数の信号経路を有し、この複数の信号経路の一部から選択的に信号が出力されるようにすることにより遅延量が選択可能なディレイラインを使用するのが一般的である。このようなディレイラインでは、遅延量を変化させるために隣接する信号経路から信号が出力されるように変化させる過渡的状態であっても、いずれの信号経路も選択されない状態は避ける必要がある。そのため、このようなディレイラインを制御するディレイ制御回路は、過渡的状態であっても、いずれかの信号経路を選択する信号を常時出力する必要がある。図１１のディレイ制御回路は、各段は２つの相補的な信号を出力する。すなわち、ＮＡＮＤゲートの出力とインバータの出力は相補信号である。そして、ある段までは一方の状態の相補信号を出力し、その段以降の段は反転した相補信号を出力し、反転した相補信号を最初に出力する段がシフトするようになっている。言い換えれば、図１１のディレイ制御回路は、シフトレジスタと同じ動作を行う。図１１の回路では、ＮＯＲゲートでこのようなシフトレジスタの相補信号のうち、隣接する２段の異なる相補信号の否定論理和を各段毎に算出して、その出力を図１０の（３）の各段の選択信号線に接続している。ＭＯＳトランジスタでは、一般に“Ｈ”の論理値から“Ｌ”の論理値への立ち下がりの方が、“Ｌ”の論理値から“Ｈ”の論理値への立ち上がりより変化速度が早い。図１１の回路では入力が共に“Ｌ”の論理値のＮＯＲゲートの出力がディレイラインの選択位置を指示しており、このＮＯＲゲートの入力の一方が“Ｈ”の論理値に変化するのは遅く、次にディレイラインの選択位置を指示するＮＯＲゲートの“Ｈ”の入力は、より早い速度で“Ｌ”に変化する。従って、前に選択位置を指示していたＮＯＲゲートの出力が選択位置の指示を停止する前に、次に選択位置を指示するＮＯＲゲートの出力が選択位置を指示するようになるので、いずれのＮＯＲゲートも選択位置を指示しない状態を避けることができる。
【００４２】
図１３は、図１１のディレイ制御回路において選択位置を指示するＮＯＲゲートの位置が順に変化した時の出力変化を示す図である。図示のように、前の選択信号が立ち下がる前に次の選択信号が立ち上がる。従って、ディレイラインのいずれの経路も選択されないといった問題は生じない。
例えば、図１１の回路で、ノード５ａ−２と５ａ−３、５ａ−４と５ａ−５を入力とするＡＮＤゲートを設け、その出力をφＥ−１、φＥ−２とするといった具合にするディレイ制御回路も考えられるが、このような回路は、過渡的な状態では、すべてのＡＮＤゲートの出力が“Ｌ”になるといった問題が生じる。
【００４３】
図１４は、図１１の回路でＮＯＲゲートの代わりにＡＮＤゲート（ＮＡＮＤゲートとインバータの組み合わせ）を用いた場合の例を示す図である。この回路では、ＡＮＤゲートの入力を一つ置きの段の異なる相補信号としている。このような構成により、隣接する２個のＡＮＤゲートの出力が同時に“Ｈ”、すなわち選択位置を指示する状態になる。選択位置を指示する２個のＡＮＤゲートは１つずつ変化するため、かならず一方のＡＮＤゲートは“Ｈ”のままであり、いずれのＡＮＤゲートも選択位置を指示しない状態が避けられる。なお、２個のＡＮＤゲートの出力が“Ｈ”である時、図１０の（３）のディレイラインにおいては、２つの経路が同時に活性化されるため、信号が若干形状が変化するが、１段の遅延量が小さければ無視できる。
【００４４】
位相比較回路４２は、位相比較部と増幅回路部の２つの回路部分で構成される。図１５は位相比較部の回路構成を示す図であり、図１６は位相比較部の動作を示すタイムチャートであり、図１７は増幅回路部の回路構成を示す図であり、図１８は増幅回路部の動作を示すタイムチャートである。
図１５において、φｏｕｔとφｅｘｔはこの位相比較回路４２で比較する出力信号と外部クロックであり、φｅｘｔを基準としてφｏｕｔの位相が判定され、φａからφｅは増幅回路に接続される出力信号を示している。図１５に示すように、位相比較部は、２個のＮＡＮＤ回路で構成されたフリップフロップ回路４２１と４２２、その状態をラッチするラッチ回路４２５と４２６、ラッチ回路の活性化信号を生成する回路４２４、及び外部クロックφｅｘｔの位相許容値を得る１ディレイ分のディレイ回路４２３からなる。
【００４５】
図１６において、（１）は比較対象信号φｏｕｔが比較基準信号φｅｘｔよりも位相が進んでおり、φｏｕｔがφｅｘｔより先に“Ｌ”から“Ｈ”になる場合を示している。φｏｕｔとφｅｘｔが共に“Ｌ”の時にはフリップフロップ回路４２１と４２２の端子６ａ−２、６ａ−３、６ａ−４、６ａ−５は共に“Ｈ”になっている。φｏｕｔが“Ｌ”から“Ｈ”に変化すると、端子６ａ−２と６ａ−４は共に“Ｈ”から“Ｌ”に変化する。その後、φｅｘｔが“Ｌ”から“Ｈ”に、１ディレイ分遅れて端子６ａ−１が“Ｌ”から“Ｈ”になるが、フリップフロップの両端の電位はすでに確定しているので、なにも変化を起きない。結局、６ａ−２は“Ｌ”、６ａ−３は“Ｈ”、６ａ−４は“Ｌ”、６ａ−５は“Ｈ”を維持する。一方、φｅｘｔが“Ｌ”から“Ｈ”に変化したのに応じて、回路４２４のφａは“Ｌ”から“Ｈ”に変化し、６ａ−６には一時的に“Ｈ”レベルになるパルスが印加される。この６ａ−６はラッチ回路４２５と４２６のＮＡＮＤ回路に入力されているので、ＮＡＮＤ回路が一時的に活性化されて、フリップフロップ回路４２１と４２２の両端の電位状態をラッチ回路４２５と４２６に取り込むことになる。最終的には、φｂが“Ｈ”、φｃが“Ｌ”、φｄが“Ｈ”、φｅが“Ｌ”となる。
【００４６】
次に、（２）は比較対象信号φｏｕｔと比較基準信号φｅｘｔの位相がほぼ同じで、φｏｕｔがφｅｘｔとほぼ同時に“Ｌ”から“Ｈ”になる場合を示している。φｏｕｔの立ち上がり時点と６ａ−１の立ち上がり時点との時間差内にφｏｕｔが“Ｌ”から“Ｈ”に変化した時である。この場合、まずφｅｘｔが“Ｌ”から“Ｈ”になることによってフリップフロップ４２１の端子６ａ−３が“Ｌ”から“Ｈ”に変化するが、フリップフロップ４２２では６ａ−１が“Ｌ”のままなので、逆に６ａ−４が“Ｈ”から“Ｌ”に変化する。その後に６ａ−１が“Ｈ”から“Ｌ”に変化するが、フリップフロップ４２２の状態はすでに決まっているので何も変化が起きない。その後に、６ａ−６が一時的に“Ｈ”になるので、ラッチ回路にはこの状態が記憶される。結局、φｂが“Ｌ”、φｃが“Ｈ”、φｄが“Ｈ”、φｅが“Ｌ”となる。
【００４７】
更に、（３）は比較対象信号φｏｕｔが比較基準信号φｅｘｔよりも位相が遅れており、φｏｕｔがφｅｘｔより後に“Ｌ”から“Ｈ”になる場合を示している。この場合は、φｅｘｔによって２個のフリップフロップ回路４２１と４２２に変化が生じて、６ａ−３と６ａ−５が“Ｈ”から“Ｌ”に変化する。そして、最終的には、φｂが“Ｌ”、φｃが“Ｈ”、φｄが“Ｌ”、φｅが“Ｈ”となる。
【００４８】
このように、φｅｘｔの立ち上がり時間を基準として、φｏｕｔの立ち上がり時間がそれ以前に“Ｈ”になったか、ほぼ同時であったか、遅れて“Ｈ”になったかを検出することが可能になる。これらの検出結果をφｂ、φｃ、φｄ、及びφｅの値としてラッチしておき、その値に基づいてディレイ制御回路をカウントアップするか、カウントダウンするかを決める。
【００４９】
図１７は位相比較回路４２の増幅回路部の回路構成を示す図である。
増幅回路部は、ＪＫフリップフロップ４２７と、ＮＡＮＤとインバータで構成される増幅部４２８の２つの部分からなる。ＪＫフリップフロップ４２７には、図１５の位相比較部から信号φａが入力され、φａが“Ｌ”であるか“Ｈ”であるかに応じて７ａ−９と７ａ−１１の電位が交互に“Ｌ”と“Ｈ”を繰り返す仕組みになている。増幅部４２８は、ＪＫフリップフロップ４２７の出力信号と、φｂからφｄの信号を受けて増幅して出力する。
【００５０】
まず、ＪＫフリップフロップ４２７の動作を図１８のタイミングチャートを参照して説明する。時間Ｔ１で、φａが“Ｈ”から“Ｌ”に変化すると、端子７ａ−１７ａ−１０が“Ｌ”から“Ｈ”に変化する。一方、７ａ−１の変化に応じて、７ａ−５と７ａ−６と７ａ−７に状態の変化が起こるが、φａが“Ｌ”であるために、７ａ−８には変化が生じない。結局、出力７ａ−９は変化せず、７ａ−１１のみが“Ｌ”から“Ｈ”になる。次に、時間Ｔ２になって、φａが“Ｌ”から“Ｈ”に変化すると、時間Ｔ１での動きと逆に端子７ａ−８は“Ｈ”から“Ｌ”に、７ａ−１０は７ａ−７が変化しないので変化せず、出力７ａ−９は“Ｌ”から“Ｈ”に変化し、７ａ−１１は変化しない。このように、ＪＫフリップフロップ回路４２７は、φａの動きに応じて出力７ａ−９と７ａ−１１が交互に“Ｈ”と“Ｌ”を繰り返す動きをする。
【００５１】
次に、増幅部４２８の動作を、図１９から図２１を参照して説明する。図１９は、比較基準信号φｅｘｔの立ち上がりに対して、比較対象信号φｏｕｔが先に“Ｌ”から“Ｈ”になる場合を示している。この場合の位相比較部からの入力信号は、φｂが“Ｈ”、φｃが“Ｌ”、φｄが“Ｈ”、φｅが“Ｌ”である。結局、７ａ−１２が“Ｈ”に、７ａ−１３が“Ｌ”に固定され、φＳＯとφＳＥがＪＫフリップフロップの状態に応じて変化するが、φＲＯとφＲＥは７ａ−１３が“Ｌ”のため変化しない。
【００５２】
図２０は、比較対象信号φｏｕｔが比較基準信号φｅｘｔとほぼ同時に“Ｌ”から“Ｈ”になる場合を示している。この場合の位相比較部からの入力信号は、φｂが“Ｌ”、φｃが“Ｈ”、φｄが“Ｈ”、φｅが“Ｌ”である。結局、７ａ−１２と７ａ−１３が“Ｌ”に固定され、φＳＯとφＳＥがＪＫフリップフロップの出力が増幅部に影響することはなく、φＳＯとφＳＥとφＲＯとφＲＥは“Ｌ”に固定されたままになる。
【００５３】
図２１は、比較対象信号φｏｕｔが比較基準信号φｅｘｔの立ち上がりに対して遅れて“Ｌ”から“Ｈ”になる場合を示している。この場合の位相比較部からの入力信号は、φｂが“Ｌ”、φｃが“Ｈ”、φｄが“Ｌ”、φｅが“Ｈ”である。結局、７ａ−１２が“Ｌ”に、７ａ−１３が“Ｈ”に固定され、φＲＯとφＲＥがＪＫフリップフロップの状態に応じて変化するが、φＳＯとφＳＥは７ａ−１３が“Ｌ”のため変化しない。
【００５４】
図２２は、出力回路１４の回路構成を示す図である。
図２２において、Ｄａｔａ１とＤａｔａ２は、セルアレイ１１５から読み出され、センスアンプ１１７とデータバスアンプ１１９とデータバス制御回路１２０を介して出力された記憶データに対応する信号であり、Ｄａｔａ１とＤａｔａ２は、出力データが“Ｈ”の場合には共に“Ｌ”であり、出力データが“Ｌ”の場合には共に“Ｈ”である。なお、出力データが“Ｈ”でも“Ｌ”でもないハイインピーダンス状態をとることも可能であり、その場合にはデータバス制御回路１２０で、Ｄａｔａ１が“Ｈ”に、Ｄａｔａ２が“Ｌ”になるように変換される。φｏｅはディレイ回路４０の出力信号であり、φｏｅに応じてこの出力回路からの出力タイミングが制御される。φｏｅが“Ｈ”になると、Ｄａｔａ１とＤａｔａ２の情報をデータ出力端子１４に出力するように動作する。いま、データ出力端子１４に“Ｈ”を出力する場合を想定すると、φｏｅが“Ｌ”から“Ｈ”に変化し、８ａ−１が“Ｌ”に８ａ−２が“Ｈ”になって、トランスファーゲートがオンしてＤａｔａ１とＤａｔａ２は８ａ−３と８ａ−６に伝達される。結局、８ａ−５が“Ｌ”に、８ａ−８が“Ｈ”になって、出力用のＰチャンネルトランジスタはオンし、Ｎチャンネルトランジスタはオフして、データ出力端子１４には“Ｈ”出力が現れることになる。φｏｅが“Ｌ”になると、トランスファーゲートはオフして、それまでの出力状態が保持される。
【００５５】
図２３は、ダミー出力回路３７の回路構成を示す図であり、更にダミー出力負荷として設けられた容量素子３８も一緒に示してある。また、図２４は、図２３のダミー出力回路３７の動作を示す図であり、内部クロック信号と８ａ−９のダミー出力信号の関係を示す。図２４の（１）は１／Ｎ分周器１３５がない場合を、（２）は分周比が４の場合を示す。
【００５６】
図２２の出力回路１４と比較して明らかなように、ダミー出力回路３７は出力回路１４と類似の回路構成を有するが、ダミー出力回路では出力回路１４と異なりデータを出力する必要がないので、トランスファーゲートに入力される信号は両方とも“Ｌ”に固定される。これにより、データを出力する時には、ダミー出力８ａ−９は常に“Ｈ”になる。更に、Ｉｎｔ−ＣＬＫは内部クロックであり、このダミー出力回路からの出力タイミングを制御するトランスファーゲートの開閉の他に、フィードバック用インバータをＮＡＮＤ回路としてその一方の端子に入力される。図２４の（１）に示すように、Ｉｎｔ−ＣＬＫが“Ｈ”になると、出力回路１４と同じ動作により、８ａ−９が“Ｈ”になる。一方、Ｉｎｔ−ＣＬＫが“Ｌ”に戻ると、トランスファゲートが閉じられると同時に、８ａ−３と８ａ−６が共に“Ｈ”になり、ダミー出力８ａ−９が“Ｌ”に戻される。
【００５７】
図２４の（１）に示したのは１／Ｎ分周器１３５がない場合の波形であり、Ｉｎｔ−ＣＬＫは外部クロック信号ＣＬＫと同じ周期の信号である。図２４の（１）に示したのは、ダミー出力負荷の負荷容量３８が非常に小さい場合であり、実際にはこのＳＤＲＡＭの出力回路が接続される配線の容量や駆動する必要のある素子に見合った負荷を設ける必要があり、８ａ−９の立ち上がりと立ち下がり時間は非常に遅くなり、このダミー出力回路の動作は８ａ−９の立ち上がりと立ち下がり速度で制限されることになる。従って、外部クロック信号ＣＬＫの周期が短くなると、このダミー出力回路は動作しなくなる可能性がある。
【００５８】
そこで、本実施例では、図９に示すように、１／Ｎ分周器１３５を設けている。１／Ｎ分周器１３５では、ラッチ回路１３３の出力を分周して、外部クロック信号に対して図２４の（２）に示すＩｎｔ−ＣＬＫを発生させる。このＩｎｔ−ＣＬＫは、外部クロック信号の４パルスに対して１サイクル分だけ“Ｈ”になる信号である。ダミー出力回路にこのようなＩｎｔ−ＣＬＫを使用することにより、上記のダミー出力回路の動作可能な周波数が立ち上がりと立ち下がり速度により制限されるという問題を回避できる。
【００５９】
１／Ｎ分周器１３５を設けた場合、ダミー出力８ａ−９は図２４の（２）のようになるので、位相比較回路４２でのダミー出力と外部クロック信号の位相比較は、外部クロック信号の４サイクルに対して１回行われることになるので、その分消費電力が低減される。
以上が第１実施例のＳＤＲＡＭの各部の説明である。第１実施例のＳＤＲＡＭでは、ディレイ回路４１ａと４１ｂにおける遅延量の選択は、最初に初期位置を選択するようにリセットした後、位相の比較結果に基づいて所定の位相関係に成るように１段ずつ選択位置をシフトすることにより行われる。従って、電源投入時に遅延量をリセットしてから、最適な遅延量が選択されるまである程度の時間が必要である。そのため、第１実施例のＳＤＲＡＭを使用する場合には、電源投入後所定の初期化期間を設け、その間に所定数以上の外部クロック信号を印加する必要がある。
【００６０】
第１実施例のＳＤＲＡＭでは、内部の処理系は連続して処理が行われる複数のパイプに分割され、それぞれ並行して動作する。上記の説明では出力についてのみ述べたが入力についても同様にパイプ処理される。これにより、データの入出力を高速の外部クロック信号に同期して行うことができるようになり、転送速度が大幅に増加する。
【００６１】
以上説明したように、第１実施例のＳＤＲＡＭでは、データの出力タイミングが外部クロック信号の所定の位相になるように制御されるので、使用中の温度変化や電源電圧の変化があっても、データは常に外部クロック信号の所定の位相に同期して行われることになる。しかも、入力回路や出力回路に等価なダミー回路を設けてそれらでの遅延量の変化も含めて所定の位相になるように制御されるので、位相関係を非常に正確に制御することが可能である。これにより、転送速度の一層の高速化が可能になる。
【００６２】
現在の半導体装置では、他の半導体素子との信号の互換性をとるため、出力信号の規格が決められている。ＳＤＲＡＭやＳＤＲＡＭと組み合わされて使用される半導体装置では、“Low Voltage Transistor Transistor Logic(LVTTL)"と“Series Stub Termination Logic(SSTL)" の２つの規格が一般的であり、ＳＤＲＡＭではデータをこの２つの規格のいずれでも出力できる出力回路を設け、外部から選択信号を印加することにより出力回路をこの２つの規格のいずれかに設定できるようにしたものがある。もし、出力回路が異なる規格での出力が行えるように切り換え可能な場合には、切り換えにより出力回路の特性が変化することになる。出力回路での遅延量の変化が大きいため、出力回路と等価なダミー出力回路を設けてそれを通過した信号で位相比較することが重要であることはすでに述べたが、切り換えにより出力回路の特性が変化する場合には、それに応じてダミー出力回路の特性も切り換えられることが必要である。第２から第４実施例は、切り換えにより出力回路の特性が変化可能なＳＤＲＡＭの実施例である。
【００６３】
図２５は、第２実施例のＳＤＲＡＭのダミー出力回路の回路構成を示す図である。第２実施例のＳＤＲＡＭにおいては、ダミー出力回路以外の部分は、第１実施例のＳＤＲＡＭと同じ構成を有する。
図２３と比較して明らかなように、第２実施例のＳＤＲＡＭのダミー出力回路の第１実施例のものと異なる点は、ＮチャンネルトランジスタとＰチャンネルトランジスタで構成されるドライバ回路が、参照番号３７１で示されるＬＶＴＴＬ用と３７２で示されるＳＳＴＬ用の２個設けられており、それぞれのＮチャンネルトランジスタとＰチャンネルトランジスタのゲートに接続されるＮＡＮＤ回路とＮＯＲ回路に、いずれのドライバ回路を選択するかを指示する選択信号ｃｔｔＺが入力されていることである。ＣＶＴＴＬ用のドライバ回路３７１を構成するＰチャネルトランジスタ及びＮチャネルトランジスタのサイズは、ＳＳＴＬ用のドライバ回路３７２を構成するＰチャネルトランジスタ及びＮチャネルトランジスタのサイズと異なっており、各このドライバ回路を構成するトンラジスタのサイズは、出力モードに応じて適当に規定されている。選択信号ｃｔｔＺは、ＳＳＴＬ規格を指示する場合には“Ｈ”になり、ＬＶＴＴＬ規格を指示する場合には“Ｌ”になる信号で、外部から基準電源端子に印加される電圧が所定の値Ｖｒｅｆ以上であるかを判定して生成される。図２３の回路では、選択信号ｃｔｔＺが“Ｌ”の時には、ＬＶＴＴＬ用ドライバ回路３７１のＮチャンネルトランジスタとＰチャンネルトランジスタのゲートに印加される信号は８ａ−４と８ａ−７によって変化してダミー信号を出力するが、ＳＳＴＬ用ドライバ回路３７１のＮチャンネルトランジスタとＰチャンネルトランジスタのゲートには、それぞれ“Ｌ”と“Ｈ”の信号が印加され、ＳＳＴＬ用ドライバ回路３７１のＮチャンネルトランジスタとＰチャンネルトランジスタは両方ともオフ状態になり、いわゆるハイインピーダンス状態になる。逆に、選択信号ｃｔｔＺが“Ｌ”の時には、ＬＶＴＴＬ用ドライバ回路３７１がハイインピーダンス状態になり、ＳＳＴＬ用ドライバ回路３７１からダミー信号を出力する。
【００６４】
このようにして、第２実施例のＳＤＲＡＭでは、ダミー出力回路の特性が切り換えられる。
図２６は、第３実施例のＳＤＲＡＭのダミー出力回路の回路構成を示す図である。第３実施例のＳＤＲＡＭにおいては、ダミー出力回路以外の部分は、第１実施例のＳＤＲＡＭと同じ構成を有する。
【００６５】
ＳＳＴＬ規格とＬＶＴＴＬ規格では、ドライバ回路の出力トランジスタに流す電流が異なり、ＳＳＴＬ規格の方が大きな電流を流す必要がある。出力トランジスタに流れる電流はトランジスタの寸法で変わるので、ＳＳＴＬ規格用のトランジスタの方を大きくする必要がある。一般にドライバ回路のトランジスタは大きな寸法であり、図２５のようにＳＳＴＬ用とＬＶＴＴＬ用の２つのドライバ回路を設けると大きな面積が必要である。そこで、第３実施例のＳＤＲＡＭのダミー出力回路では、ＬＶＴＴＬ用ドライバ回路３７３と、ＬＶＴＴＬ用ドライバ回路３７３に合わせることによりＳＳＴＬ規格の電流を流せるドライバ回路３７４を設け、ＬＶＴＴＬ規格が指示された時にはドライバ回路３７４をハイインピーダンス状態にし、ＳＳＴＬ規格が指示された場合にはＬＶＴＴＬ用ドライバ回路３７３とドライバ回路３７４の両方を動作状態にして、ＳＳＴＬ規格の電流が流せるようにする。
【００６６】
ＳＳＴＬ規格とＬＶＴＴＬ規格では、出力負荷についても規定がある。そこでダミー出力負荷についても切り換え可能にしたのが第４実施例のＳＤＲＡＭである。
図２７は、第４実施例のＳＤＲＡＭのダミー出力回路の回路構成を示す図である。第４実施例のＳＤＲＡＭにおいては、ダミー出力負荷以外の部分は、第３実施例のＳＤＲＡＭと同じ構成を有する。
【００６７】
図２７に示すように、第４実施例のＳＤＲＡＭのダミー出力回路では、ダミー出力負荷として、ＳＳＴＬ用負荷３７７とＬＶＴＴＬ用負荷３７８の２個の負荷が設けられており、選択信号ｃｔｔＺにより一方のみをダミー出力端子８ａ−２４に選択的に接続できるようになっている。ＳＳＴＬ用負荷３７７としては３０ｐＦの容量素子が、ＬＶＴＴＬ用負荷としては５０ｐＦの容量素子が使用される。更に、ＳＳＴＬ用負荷３７７が選択される場合には、一端が電源ＶｃｃＱに接続された終端抵抗３７９がダミー出力端子８ａ−２４に接続される。
第１から第４実施例では、ダミー出力回路は“Ｌ”か“Ｈ”に変化する立ち上がるデータのみを出力し、その立ち上がりエッジの外部クロック信号に対する位相を検出していた。しかし、出力回路での遅延量の変化は、出力信号が“Ｌ”から“Ｈ”に変化する立ち上がるデータの場合と、“Ｈ”から“Ｌ”に変化する立ち下がるデータの場合で異なる。そのため、第１から第４実施例の構成では立ち上がるデータと立ち下がるデータで外部クロック信号に対する位相に差が生じることになる。一般に出力回路のドライバ回路としては、図２５から図２７に示したような電源端子とグランドの間にＮチャンネルトランジスタとＰチャンネルトランジスタを直列に接続し、出力するデータに応じていずれかのトランジスタをオンにする構成が使用される。このようなドライバ回路では、特にＮチャンネルトランジスタとＰチャンネルトランジスタのプロセス条件の違いによりＮチャンネルトランジスタとＰチャンネルトランジスタの駆動能力がアンバランスになると差が生じやすくなる。第５実施例はこのような問題を解決した実施例である。
【００６８】
図２８は、第５実施例のＳＤＲＡＭの出力タイミング制御回路の構成を示す図である。
図９と図２８を比較して明らかなように、第５実施例のＳＤＲＡＭの第１実施例のＳＤＲＡＭと異なる点は、立ち上がりデータと立ち下がりデータの位相を独立に調整できるように、ディレイ回路とダミーディレイ回路がそれぞれ２本のディレイ回路を有する点である。以下、第１実施例と異なる点について説明する。
【００６９】
第１のディレイ回路４１ａ−Ｈは立ち上がりデータの出力タイミングを調整するためのディレイ回路であり、第２のディレイ回路４１ａ−Ｌは立ち下がりデータの出力タイミングを調整するためのディレイ回路であり、共にＣＬＫ制御回路１３４の出力からＣＬＫが入力される。第１のディレイ回路４１ａ−Ｈの出力は出力回路１４に入力されて“Ｈ”のデータを出力する時のタイミング信号として使用される。また、第２のディレイ回路４１ａ−Ｌの出力は出力回路１４に入力されて“Ｌ”のデータを出力する時のタイミング信号として使用される。同様に、第１のダミーディレイ回路４１ｂ−Ｈは立ち上がりダミーデータの出力タイミングを調整するためのダミーディレイ回路であり、第２のディレイ回路４１ｂ−Ｌは立ち下がりダミーデータの出力タイミングを調整するためのダミーディレイ回路であり、共に１／Ｎ分周器１３５の出力からＩｎｔ−ＣＬＫが入力される。第１のダミーディレイ回路４１ｂ−Ｈの出力はダミー信号配線３６−Ｈを介してダミー出力回路３７に入力されて“Ｈ”のダミーデータを出力する時のタイミング信号として使用される。また、第２のダミーディレイ回路４１ｂ−Ｌの出力はダミー信号配線３６−Ｌを介してダミー出力回路３７に入力されて“Ｌ”のダミーデータを出力する時のタイミング信号として使用される。なお、各ディレイ回路は同じように作られている。
【００７０】
ディレイ制御回路は、２個の回路４３−Ｈと４３−Ｌで構成され、それぞれ図１１に示した構成を有している。ディレイ制御回路４３−Ｈの出力で、第１のディレイ回路４１ａ−Ｈと第１のダミーディレイ回路４１ｂ−Ｈの遅延量を選択し、ディレイ制御回路４３−Ｌの出力で、第２のディレイ回路４１ａ−Ｌと第２のダミーディレイ回路４１ｂ−Ｌの遅延量を選択する。
【００７１】
図２９は、第５実施例における位相比較回路の構成を示す図である。図１５及び図１７と比較して明らかなように、第１実施例のものと異なるのは、位相比較回路の比較部の前段に信号ｄａｔａによって信号φｄｄｑの“Ｌ”と“Ｈ”を常に“Ｈ”とするスイッチ回路４１２が設けられている点と、“Ｈ”出力用の増幅部４１４と“Ｌ”出力用の増幅部４１５の２個設けている点である。
【００７２】
スイッチ回路４１２においては、例えば、ｄａｔａが“Ｈ”として“Ｈ”を出力する場合、φｄｄｑも“Ｌ”から“Ｈ”に変化する。ｄａｔａは“Ｈ”であるからトランスファーゲート４１６がオンしてφｄｄｑが位相比較部４１３に信号φｏｕｔとして入力する。逆に、ｄａｔａが“Ｌ”の時には、トランスファーゲート４１７がオンするので、φｄｄｑを反転した信号が位相比較部４１３に信号φｏｕｔとして入力することになる。このように、位相比較部４１３の入力φｏｕｔは常に“Ｌ”から“Ｈ”に変化する信号として入力されることになる。なお、位相比較部４１３としては、図１５に示したのと同じ回路が使用される。
【００７３】
２個の増幅部４１４と４１５は、それぞれ図１７に示した回路構成と同じ構成であるが、入力φｂからφｅが入力されるＮＡＮＤゲートを３入力ゲートとして信号ｄａｔａによって制御できるようにした点が異なる。ｄａｔａが“Ｈ”の場合、“Ｈ”出力用の増幅部４１４が活性化されて動作し、ｄａｔａが“Ｌ”の場合、“Ｌ”出力用の増幅部４１５が活性化されて動作する。内部の動作は、図１７の回路と同じである。
【００７４】
図３０は、第５実施例のダミー出力回路３７の構成を示す図である。
ダミー出力回路３７には、第１と第２のダミーディレイ回路４１ｂ−Ｈ、４１ｂ−Ｌから出力されたタイミング信号である２つの活性化信号φｄｏｅＨとφｄｏｅＬとが入力される。φｄｏｅＨは“Ｈ”を出力する時に使用される活性化信号であり、φｄｏｅＬは“Ｌ”を出力する時に使用される活性化信号である。どちらの活性化信号を使用するかは、信号ｄａｔａと／ｄａｔａで選択される。
【００７５】
いま、ｄａｔａが“Ｈ”で／ｄａｔａが“Ｌ”であるとすると、φｄｏｅＨが有効になり、図の上側のトランスファゲートが動作するように端子１０−１と１０−２の切り換え信号が出る。逆に、ｄａｔａが“Ｌ”で／ｄａｔａが“Ｈ”の時には、φｄｏｅＬが有効になり、図の下側のトランスファゲートが動作するように端子１０−１０と１０−１１の切り換え信号が出る。一度データがダミー出力回路に出力されると、ラッチ回路にラッチされて保持されるので、活性化信号“Ｌ”になっても出力は次に活性化信号が入るまで維持される。
【００７６】
なお、活性化信号φｄｏｅＨとφｄｏｅＬの替わりに第１と第２のディレイ回路４１ａ−Ｈ、４１ａ−Ｌから出力されたタイミング信号が入力される点を除けば、出力回路１４は図２６と同じ構成である。
図３１は、第５実施例における各部の動作を示す波形図である。上側には“Ｈ”出力の場合を、下側には“Ｌ”出力の場合を示す。
【００７７】
“Ｈ”出力の場合、外部クロック信号ＣＬＫが“Ｌ”から“Ｈ”になり、その信号が入力回路１３で増幅される。φ１／Ｎは分周器１３５を通過した信号でダミーディレイ回路４１ｂ−Ｈと４１ｂ−Ｌに入力される。φｄｏｅＨはダミーディレイ回路４１ｂ−Ｈを通過した後の信号でダミー出力回路３７へ入力される活性化信号になる。この活性化信号によってダミー出力回路３７が動作してダミー出力１０−９を出力する。この信号がダミー入力回路３４に入力されて、位相比較回路４２の入力信号φｏｕｔになる。結局、位相比較回路は○で囲った（ａ）の立ち上がりと、位相比較回路の入力信号φｏｕｔである○で囲った（ｂ）の立ち上がりとの比較を行う。
【００７８】
“Ｌ”出力の場合、φ１／Ｎまでの説明は上記と同じであり、φｄｏｅＬは上と異なるダミーディレイ回路４１ｂ−Ｌを通過した信号であり、この信号が活性化信号としてダミー出力回路３７に入力され、これに応じてダミー出力回路３７は“Ｌ”を出力する。この信号はダミー入力回路３４に入力されてφｄｄｑになる。これは図２９のスイッチ回路４１２で反転され、信号φｏｕｔとして位相比較回路４２に入力される。結局、位相比較回路は○で囲った（ａ）の立ち上がりと、位相比較回路の入力信号φｏｕｔである○で囲った（ｃ）の立ち上がりとの比較を行う。
【００７９】
以上説明したように、第５実施例では“Ｈ”出力と“Ｌ”出力で別々に遅延量が制御可能であるので、“Ｈ”出力時のクロックアクセス時間と“Ｌ”出力時のクロックアクセス時間とを一致させることが可能である。これにより、このＳＤＲＡＭを使用するシステムでのタイミングマージンが拡大され、システムを高速動作させることが可能になる。
【００８０】
第１から第５実施例では、出力データを出力するためのディレイ回路、出力回路と相似したダミーディレイ回路、ダミー出力回路を設け、更に出力端子に接続される負荷に相似したダミー負荷を設けて実際に出力される出力信号に類似したダミー出力信号を生成して、それと外部クロック信号の位相を比較していた。これにより出力信号の外部クロック信号に対する位相関係は、従来例に比べて非常に正確に保持される。しかし、このような半導体装置が使用されるシステムで、実際に出力端子に接続される配線の引き回しは一定せず、常に一定の負荷（容量、出力インピーダンス）になることはまれである。そのため、実際の出力回路の負荷とダミー負荷が一致することは極めて稀で、実際の出力波形とダミー出力波形には微小な時間的な誤差が生じる。
【００８１】
図３２は、このような誤差の発生を説明する図である。
外部クロック信号ＣＬＫの立ち上がり時刻Ｔ１を基準にして入力回路の動作時間完了時間Ｔ２後よりディレイ回路が動作して出力タイミング信号を遅延させ、出力回路からデータを出力する。ここではこれに要する時間をＴ４とする。ここで、クロックアクセス時間はＴ６で示される。相似したダミーディレイ回路を製作しても若干の誤差があり、同じ位置を選択したとしても遅延量に差が生じる。更に、ダミー出力回路やダミー負荷の製作誤差による遅延量の差もあるので、ダミー回路の遅延量はＴ５になる。図でＴ７で示したのが誤差である。
【００８２】
このような誤差はわずかであり、従来はこのようなわずかな時間のずれは問題にならなかったが、最近の高速システムではこのわずかの誤差が動作速度の限界に影響するようになってきており、問題になってきた。
第６実施例は、このようなわずかな誤差も低減するようにしたＳＤＲＡＭである。第１から第５実施例においては、ディレイ回路とダミーディレイ回路は共通のディレイ制御回路からの選択信号に従って同じ遅延量が選択された。これに対して、第６実施例では、ディレイ回路とダミーディレイ回路にそれぞれ別々に位相比較回路とディレイ制御回路を設ける。電源投入直後の初期化期間には相当数のダミーサイクルを行い、このダミーサイクルでは出力回路からもダミーデータが出力され、ダミーデータと外部クロック信号の位相が同期するようにディレイ回路が制御される。そしてこれとは独立に、ダミーディレイ回路はダミー出力回路から出力されるダミーデータと外部クロック信号の位相が同期するように制御される。この状態では、ディレイ回路の遅延量は実際に接続された負荷の影響を含めた出力回路からの出力データと外部クロック信号の位相が同期する値に制御されていることになる。同様に、ダミーディレイ回路もダミー出力データと外部クロック信号の位相が同期する値に制御されていることになる。この状態で正規のディレイ回路側の位相比較回路にダミー出力データを入力するようにすれば、その後変動があっても追従して出力データと外部クロック信号の位相が同期するように制御されることになる。このような構成は、図９に示した第１実施例のＳＤＲＡＭにも適用可能であるが、以下に説明する第６実施例は、このような構成を図２６の第５実施例のＳＤＲＡＭに適用した例である。
【００８３】
図３３は、第６実施例のＳＤＲＡＭのブロック構成図である。
図示のように、第６実施例においては、正規のデータが出力される出力回路１４の出力タイミングを規定するタイミング信号を生成するＤＬＬ回路４４と、ダミー出力が出力されるダミー出力回路３７の出力タイミングを規定するダミータイミング信号を生成するダミーＤＬＬ回路４５が設けられている。ＤＬＬ回路４４には、“Ｈ”用ディレイ回路４４１ａと、“Ｌ”用ディレイ回路４４１ｂと、位相比較回路４４２と、ディレイ制御回路４４３ａが設けられている。また、ダミーＤＬＬ回路４５には、“Ｈ”用ダミーディレイ回路４５１ａと、“Ｌ”用ダミーディレイ回路４５１ｂと、位相比較回路４５２と、ディレイ制御回路４５３ａが設けられている。また、ＤＬＬ回路４４とダミーＤＬＬ回路４５に対応してダミー入力回路３４ｃと３４ｄが設けられている。各ディレイ回路には入力回路１３からの外部クロック信号に対応する信号が入力される。また、各位相比較回路には入力回路１３からの信号と対応するダミー入力回路からの信号が入力される。出力回路１４には、電源電圧ＶｃｃＱが印加され、ＤＬＬ回路４４からの出力タイミング信号が供給される。出力回路１４の出力は出力端子１２に接続されると共に、切り換え回路３９に供給される。出力端子１２にはボード配線１５１と別のＬＳＩの入力回路レシーバ１５２が接続されており、これらが実際の出力負荷になる。同様に、ダミー出力回路３７にも、電源電圧ＶｃｃＱが印加され、ダミーＤＬＬ回路４５からのダミー出力タイミング信号が供給される。ダミー出力回路３７の出力はダミー出力負荷３８を介してダミー入力回路３４ｄに供給されると共に、切り換え回路３９に供給される。切り換え回路３９は、ダミー入力回路３４ｃに供給する信号を出力回路１４の出力とダミー出力負荷３８の出力の間で切り換える。以上説明した、ダミー回路とそれに対応する正規の回路は、まったく同じ回路構成で相似になるように構成されている。
【００８４】
この他に、電源投入直後のダミーサイクルで、出力回路１４とダミー出力回路３７から“Ｌ”と“Ｈ”の出力を強制的に出力するためのダミーデータを生成するダミーデータ生成回路５３と、電源投入を検出する電源投入検出回路５２と、コマンドデコーダ回路５１が設けられている。
以下、第６実施例の回路の動作を説明する。
【００８５】
位相比較回路４４２と４５２は、外部クロック信号の立ち上がり時点を基準として、出力信号とダミー出力信号の変化エッジが早かった場合には、ディレイ回路の遅延量を増加させる方向に、逆に外部クロック信号の立ち上がり時点より遅い場合には、遅延量を減少させる方向に制御する。もちろんこの制御は、“Ｈ”と“Ｌ”の両方の変化エッジについて独立に行われる。
【００８６】
このようなＳＤＲＡＭが使用されるメモリシステムでは、システム電源投入直後、メモリシステムはクロック動作を開始し、システム上に搭載された各種ロジック、ＰＬＬ回路等の動作確認、調整を行うので、相当数のダミーサイクルが行われ、外部クロック信号が入ってくる。このダミーサイクル中に、上記の出力信号とダミー出力信号の変化エッジが外部クロック信号に対して所定の位相になるように各ディレイ回路の遅延量をシフトさせる動作を繰り返せば、ＤＬＬ回路とダミーＤＬＬ回路の調整が行える。ところが、電源投入直後には、メモリには情報が書き込まれていないので、出力信号とダミー出力信号は一定であり、そのままでは調整動作が行えない。そのため、ダミーサイクルにおけるディレイ回路調整用のデータを内部で発生させることが必要になる。本実施例では、このためにダミーデータ発生回路５３を新たに設け、更に従来のＳＤＲＡＭに以前から設けられている電源投入検出回路５２とコマンドデコーダ回路５１の出力波形を使用して、強制的にダミーデータを発生し、ディレイ回路の調整を行う。
【００８７】
図３４は、第６実施例におけるダミーデータ発生回路の回路構成を示す図である。
ダミーデータ発生回路は、活性化信号発生部３７１と、フリップフロップ部３７２の２つの部分からなる。活性化信号発生部３７１には、外部クロック信号ＣＬＫを入力回路で増幅した信号φｅｘｔと、電源投入したことを知らせるφＲと、メモリの初期化が完了して実際に動作を開始する信号φＭＲＳとが入力される。これらの動作を第３３図の動作波形を参照して説明する。
【００８８】
Ｔ１の時点で、Ｖｃｃ電圧が印加されてＶｃｃ電圧は上昇する。しばらくすると、電源投入検出回路５２が動作してφＲを出す。この信号をダミーデータ発生回路５３が受け取ると、φＳＷが“Ｈ”に、／φＳＷが“Ｌ”になる。次に、Ｔ２の時点で、外部より基準信号となるφｅｘｔが入力される。この信号によってフリップフロップ部３７２は外部クロック信号の２倍周期でφＤと／φＤを出力する。これらの信号は、出力回路、ダミー出力回路に入力されて、出力データとして使用される。
【００８９】
ＳＤＲＡＭの場合、実動作を開始する前にかならずメモリ内にあるモードレジスタに動作モードを設定する必要がある。モードレジスタに動作モードをセットするには、モードレジスタセット命令を入れて設定を行うことになっている。この命令が入ってくると、コマンドデコーダ５１は信号φＭＲＳを出力する。Ｔ３の時点で、φＭＲＳが出たとすると、この信号を受けて、φＳＷは“Ｌ”に、／φＳＷは“Ｈ”になり、１０ａ−２は一定となる。これ以後はダミーデータが一定値になる。
【００９０】
図３６は、第６実施例の出力回路１４の回路構成を示す図であり、図３７はその動作を示すタイムチャートである。ダミー出力回路３７は、出力回路と同じ回路構成を有し、寸法のみが相似形で小さくしてある。従って、動作はまったく同じである。
ダミーデータ発生回路５３で発生されたダミーデータは出力回路１４に入力される。出力回路１４は、ハイインピーダンス制御部１４１と、ダミーデータスイッチ部１４２と、出力増幅部１４３とからなる。ダミーデータはハイインピーダンス制御部１４１に入力されている。／φＺは出力をハイインピーダンス状態にするための信号で、ハイインピーダンスにする時には／φＺは“Ｌ”とするが、φＳＷが“Ｈ”である電源投入直後のダミーサイクル期間では無効になり、１２ａ−１は“Ｌ”に、１２ａ−２は“Ｈ”となる。一方、ダミーデータスイッチ部１４２は／φＳＷが“Ｌ”であるから、ダミーデータφＤが通過状態になる。逆に、実データバスの信号ＤＢはφＳＷが“Ｈ”であるから、５ａ−１１と５ａ−１２に掃き出されることはない。
【００９１】
この状態では、ダミーデータφＤが有効となっているので、φＤが“Ｈ”の時には５ａ−１１と５ａ−１２は共に“Ｈ”となる。外部クロック信号φｅｘｔと同期した出力回路活性化信号φｏｅ（ＤＬＬ回路４４を通過した信号）が“Ｈ”となった時に、出力信号として“Ｈ”が出力される。逆に、φＤが“Ｌ”の時には５ａ−１１と５ａ−１２は共に“Ｌ”となＲＩ、φｏｅが“Ｈ”の時には、出力信号として“Ｌ”が出力される。
【００９２】
以上のように、電源投入直後のダミーサイクルを使用することにより、外部クロック信号の立ち上がり時点と出力信号が“Ｈ”及び“Ｌ”となる時点がＤＬＬ回路４４によって、ダミー出力信号が“Ｈ”及び“Ｌ”となる時点がダミーＤＬＬ回路４５によって一致することになる。もちろん、出力信号の波形とダミー出力の波形とは微妙に異なるので、ＤＬＬ回路４４とダミーＤＬＬ回路４５の各ディレイ回路の設定値は異なることになるが、この時点では外部クロック信号、出力信号、ダミー出力信号の３つの信号の同期がとれたことになる。
【００９３】
ダミーサイクル終了後（φＭＲＳが出た後）は、実際にメモリ動作に入るので、出力端子１２にはメモリに記憶されていたデータが出力されることになる。これらのデータは、まったくランダムであり、どのようなデータが出力されるかは分からない。更に、ＳＤＲＡＭでは、データ入力端子とデータ出力端子１２はＩ／Ｏコモン端子になっているので、入力データが入ってくる場合もある。つまり、ＤＬＬ回路４４の系列はディレイ回路４４１ａと４４１ｂの調整に使用することはできない。そこで、切り換え回路３９を切り換えて、ＤＬＬ回路４４の比較対象信号を出力信号からダミー出力信号へ切り換える。
【００９４】
図３８は、切り換え回路３９の回路構成を示す図である。ＮチャンネルトランジスタとＰチャンネルトランジスタを並行に接続したトランスファゲートを２個設け、信号φＳＷでいずれかを通過状態にするように制御している。
これによって、メモリ動作中に温度等の変動が生じて、ＤＬＬ回路４４のディレイ回路のディレイ量を調整する必要がでた時には、比較対象信号としてダミー出力信号が使用されることになるが、電源投入直後のダミーサイクル中に外部クロック信号、出力信号、ダミー出力信号の３つの波形を一致させたので、外部クロックとダミー出力信号の波形のずれを検出して、その検出結果に基づいて調整すれば出力信号も一致することになる。
【００９５】
第６実施例では、一連の動作で、実際に使用するボードの配線、配線負荷の違いを含めて、外部クロック信号と出力信号との同期をとることが可能である。その結果、より高速動作するシステムでも充分なマージンの確保が加工になり、より高速のシステムでも動作が安定する。
第１実施例から第６実施例では、ダミー出力回路を設けてダミーデータを出力し、その出力信号の位相と外部クロック信号の位相を比較したが、ダミー出力回路を設けず、出力回路の出力信号と外部クロック信号の位相を比較することもできる。第７実施例は、出力信号の位相比較を行うようにした例である。
【００９６】
図３９は、第７実施例の出力タイミング制御回路の構成を示す図である。図３９に示すように、第７実施例の出力タイミング制御回路は、入力回路１３と、出力回路１４と、ディレイ回路５０１と、ディレイ制御回路５０２と、位相比較回路５０３と、入力回路１３の出力するクロック信号ＣＬＫ１から１８０度位相の異なる１／２シフトクロックを生成する１／２位相シフト回路５０４と、第１と第２のダミー入力回路５０５と５０６と、第１、第２及び第３のラッチ回路５０７、５０８、５０９とを有する。入力回路１３と出力回路１４はこれまで説明した実施例のものと同じである。第７実施例では、位相比較回路５０３は出力信号が変化したか判定し、出力信号が変化しない時にはホールド（ＨＯＬＤ）信号を出力し、変化した場合にのみ位相の比較を行い、比較結果に基づいてディレイ制御回路５０２に遅延量を増加させるか減少させるかを指示する制御信号（ＵＰ／ＤＯＷＮ）信号を出力する。１／２位相シフト回路５０４と、第１、第２及び第３のラッチ回路５０７、５０８、５０９は、位相比較回路５０３が出力信号が変化したかの判定及び位相の比較を行うための信号を生成する回路である。ラッチ回路については、通常のラッチ回路を使用しており、その構成は広く知られているので、ここでは説明を省略する。
【００９７】
図４０は、第１のディレイ回路５０１とディレイ制御回路５０３の構成例を示す図である。なお、第２のディレイ回路５０２もディレイ制御回路５０３の同じ出力で制御されるが、ここでは図示を省略してある。図示のように、ディレイ回路５０１は、複数のインバータを直列に接続したインバータ列５２１と、入力の一方がインバータ列５２１の２段毎の出力を受けるように設けられた複数のＡＮＤゲート５２２−１、５２２−２、…、５２２−ｎで構成されるＡＮＤゲート列と、各ＡＮＤゲートの出力がゲートに印加され、ソースは接地され、ドレインが共通に接続されているＮ−チャンネルトランジスタ５２３−１、５２３−２、…、５２３−ｎで構成されるトランジスタ列と、各Ｎ−チャンネルトランジスタのドレインが共通に接続される信号線と電源の高電位側の間に接続された抵抗５２４と、入力がこの信号線に接続され内部クロックＣＬＫ２を出力するバッファ５２５とを備える。ディレイ制御回路５０２は、アップ／ダウンカウンタ５２６とデコーダ５２７で構成され、アップ／ダウンカウンタ５２６は、ホールド信号ＨＯＬＤが“Ｌ”の時にはカウント動作を行わず、ホールド信号ＨＯＬＤが“Ｈ”の時に、φ１／２ＣＬＫ１の立ち上がりに同期してカウント動作を行い、アップ／ダウン信号ＵＰ／ＤＯＷＮが“Ｈ”の時にはカウントアップし、“Ｌ”の時にはカウントダウンする。デコーダ５２７は、アップ・ダウンカウンタ２９の出力をデコードし、いずれか１つの出力を「Ｈ」にし、他の出力を「Ｌ」にする。アップ・ダウンカウンタ５２６がカウントアップした場合には「Ｈ」にする出力位置を右にシフトし、カウントダウンする場合には「Ｈ」にする出力位置を左にシフトする。デコーダ５２７の出力は、順に各ＡＮＤゲート５２２−１、５２２−２、…、５２２−ｎのもう一方の入力に接続されており、デコーダ５２７から「Ｈ」が入力されるＡＮＤゲートだけが活性化される。そして、インバータ列の出力のうち、活性化されたＡＮＤゲートに入力される信号が内部クロックＣＬＫ２として出力されることになり、どのＡＮＤゲートを活性化するかにより、インバータ列を通過する段数が変化するので、内部クロックの遅延量を選択することができる。従って、遅延量制御の調整単位はインバータ２個分の遅延量である。なお、ディレイ制御回路５０３についても、図１０から１４で説明したのと同様に、ディレイ回路５０１で常時いずれかの経路が選択されるようにするように考慮する必要がある。
【００９８】
図４１は、１／２位相シフト回路５０４の構成を示す図である。図４１に示すように、１／２位相シフト回路５０４は、カレントミラー回路５１１と、クロック入力バッファ回路５１２と、同一の構成を有する第１と第２の１／２φディレイ回路５１３と５１６と、バッファ回路５１４と５１７と、位相比較回路５１８と、ディレイ制御回路５１９と、φ１／２クロック信号φ１／２ＣＬＫ１を出力するバッファ回路５１５とを有する。カレントミラー回路５１１とクロック入力バッファ回路５１２は、入力回路を構成する部分である。第１と第２の１／２φディレイ回路５１３と５１６は、遅延量が選択的に変化させられるディジタルディレイラインで、同じ遅延量になるように制御される。位相比較回路５１８は、バッファ回路５１２の出力するクロック信号と、バッファ回路５１７の出力するクロック信号の位相を比較し、その位相比較結果をディレイ制御回路５１９に出力する。ディレイ制御回路５１９は、位相比較回路５１８の比較結果に基づいて、バッファ回路５１２の出力するクロック信号とバッファ回路５１７の出力するクロック信号の位相が一致するように、第１と第２の１／２φディレイ回路５１３と５１６を制御する。位相比較回路５１８としては後述する図４２の回路を、ディレイ回路５１３と５１６としては図４０に示す回路を使用する。
【００９９】
バッファ回路５１２から出力されたクロック信号は、第１のディレイ回路５１３で遅延された後、バッファ回路３７４を介して第２のディレイ回路５１６に入力され、第１のディレイ回路５１３の遅延量と同じ量遅延され、バッファ回路５１７を介して位相比較回路５１８に入力される。位相比較回路５１８では、バッファ回路５１２と５１７から出力されたクロック信号の位相が比較され、ディレイ制御回路５１９はその比較結果に基づいて２つの位相が一致するように第１と第２のディレイ回路５１３と５１６の遅延量を変化させる。２つの位相が一致した時には、第１のディレイ回路５１３からバッファ５１４を介して第２のディレイ回路５１６に入力するまでの経路と、第２のディレイ回路５１６からバッファ５１７を介して位相比較回路５１８に入力するまでの経路は同一であるから、第２のディレイ回路５１６に入力する信号の位相は第１のディレイ回路５１３に入力する信号の位相とちょうど半周期ずれている。従って、バッファ回路５１４と５１７からそれぞれ出力されるクロックの位相も半周期ずれており、バッファ回路５１５からはクロック信号を半周期シフトした１／２シフトクロックφ１／２が出力されることになる。このように、図４０に示すような１／２位相シフト回路を使用することにより、クロック信号を正確に１／２位相シフトした１／２シフトクロックφ１／２が得られる。
【０１００】
なお、第７実施例では、クロック信号を正確に１／２位相シフトした１／２シフトクロックφ１／２が他の部分で必要なために、図４１のような回路を使用したが、第７実施例では正確に１／２位相シフトした信号が必要ではないため、単にインバータを使用してもよい。
いずれにしろ、ラッチ回路５０７はＣＬＫ１の立ち上がりに同期してダミー出力回路５０５の出力をラッチし、ラッチ回路５０８はＣＬＫ１の立ち下がりに同期してダミー出力回路５０６の出力をラッチし、ラッチ回路５０９はＣＬＫ１の立ち下がりに同期してラッチ回路５０８の出力をラッチする。従って、ラッチ回路５０９はラッチ回路５０８がラッチするＣＬＫ１の立ち下がりの後の１周期後のダミー出力回路５０６の出力をラッチすることになる。ラッチ回路５０７の出力がＲＧ１、ラッチ回路５０８の出力がＲＧ２、ラッチ回路５０９の出力がＲＧ０として位相比較回路５０３に入力される。
【０１０１】
図４２は、位相判定回路５０３の構成を示す回路図であり、位相判定回路５０３の動作を図４３から図４５を参照して説明する。
位相ずれがない状態では、出力信号は入力回路１３の出力するクロック信号ＣＬＫ１φ１の立ち上がりエッジで変化するものとする。図で矢印で示した位置が、各ラッチ回路が出力信号をラッチするタイミングで、左から順にＲＧ０、ＲＧ１、ＲＧ２である。図４３の状態１は出力信号が「Ｈ」のままで変化しない時であり、この時のＲＧ０、ＲＧ１、ＲＧ２はすべて「Ｈ」であり、ホールド信号ＨＯＬＤが“Ｌ”になり、位相のずれは判定できないので、カウント動作をしないようにする。同様に、状態２は出力信号が「Ｌ」のままで変化しない時であり、この時のＲＧ０、ＲＧ１、ＲＧ２はすべて「Ｌ」であり、同様にホールド信号ＨＯＬＤが“Ｌ”になり、カウント動作をしないようにする。
【０１０２】
図４４に示す状態３と４は、出力信号が「Ｈ」から「Ｌ」に変化する場合で、状態３のようにＣＬＫ１の立ち上がりエッジに対して出力信号の変化エッジが遅れている場合には、ＲＧ０、ＲＧ１、ＲＧ２はそれぞれ「Ｈ」、「Ｈ」、「Ｌ」になる。この場合は、ホールド信号ＨＯＬＤは“Ｈ”になり、アップ／ダウン信号ＵＰ／ＤＯＷＮが“Ｌ”になり、ディレイ回路５０１と５０２の遅延量を減少させる。状態４のようにＣＬＫ１の立ち上がりエッジに対して出力信号の変化エッジが進んでいる場合には、ＲＧ０、ＲＧ１、ＲＧ２はそれぞれ「Ｈ」、「Ｌ」、「Ｌ」になる。この場合は、ＨＯＬＤは“Ｈ”になり、ＵＰ／ＤＯＷＮが“Ｈ”になり、ディレイ回路５０１と５０２の遅延量を増加させる。
【０１０３】
図４５に示す状態５と６は、出力信号が「Ｌ」から「Ｈ」に変化する場合で、状態５のようにＣＬＫ１の立ち上がりエッジに対して出力信号の変化エッジが遅れている場合には、ＲＧ０、ＲＧ１、ＲＧ２はそれぞれ「Ｌ」、「Ｌ」、「Ｈ」になる。この場合は、ＨＯＬＤは“Ｈ”になり、ＵＰ／ＤＯＷＮが“Ｌ”になり、ディレイ回路５０１と５０２の遅延量を減少させる。状態６のようにＣＬＫ１の立ち上がりエッジに対して出力信号の変化エッジが進んでいる場合には、ＲＧ０、ＲＧ１、ＲＧ２はそれぞれ「Ｌ」、「Ｈ」、「Ｈ」になる。この場合は、ＨＯＬＤは“Ｈ”になり、ＵＰ／ＤＯＷＮが“Ｈ”になり、ディレイ回路５０１と５０２の遅延量を増加させる。
【０１０４】
上記の各状態とその時のＲＧ０、ＲＧ１、ＲＧ２の値と、必要な操作が図４６の真理値表に示されている。
以上説明したように、図３９に示した第７実施例の出力タイミング制御回路では、出力信号とクロック信号の位相比較が行われ、出力信号の位相がクロック信号に同期するように制御される。出力信号はランダムな信号であり、「高」レベル又は「低」レベルが連続することがあり得るが、第７実施例の位相比較回路５０３は出力信号が変化したか判定し、変化した場合にのみ位相の比較を行い、ディレイ制御回路５０２は出力信号が変化しない場合にはそれまでの遅延量が維持されるように制御し、出力信号が変化しない場合に位相比較回路５０３の比較結果に基づいて位相が一致するようにフィードバック制御するので、出力信号であっても位相比較が可能である。
【０１０５】
図４７は、第８実施例の出力タイミング制御回路の構成を示すブロック図である。第８実施例の出力タイミング制御回路は、第７実施例の出力タイミング制御回路に、第５実施例で説明した、出力信号が“Ｌ”から“Ｈ”に変化する時と、“Ｈ”から“Ｌ”に変化する時で、それぞれ異なるタイミング制御を行う構成を適用した例である。第７実施例とは、２つのディレイ回路５０１−Ｈと５０１−Ｌと、それらを独立に制御する２つのディレイ制御回路５０２−Ｈと５０２−Ｌとが設けられている点が異なる。ここではこれ以上の説明は省略する。
【０１０６】
なお、出力信号の外部クロック信号に対する位相を比較する場合にも、位相調整モードを設けて、位相調整を行うようにすることもできる。これを行うには、図３４に示した所定のサイクルで変化するダミーデータを出力するダミーデータ出力回路を設け、位相調整モードでは、出力回路はダミーデータを出力し、その出力信号と外部クロック信号との位相比較を行って、位相が一致するようにフィードバック制御する。そして一致した後は、通常モードに切り換えるが、そこでは調整された遅延量が維持されるようにする。これであれば、第１から第６実施例と同様にフィードバック制御して位相を調整できる。
【０１０７】
図４８は、第９実施例の出力タイミング制御回路の構成を示すブロック図である。第９実施例の出力タイミング制御回路は、図７に示したダミー出力回路を有する出力タイミング制御回路の基本構成に、別の位相比較回路を適用した例である。前述のように、ダミー出力回路を設けた場合には、ダミーデータ生成回路で生成された所定のサイクルで変化するダミーデータが出力され、この出力信号との位相比較が行われる。ダミーデータは所定のサイクルで変化するため、位相判定回路５３２は出力信号が変化するかどうかの判定を行い、変化しない時にはディレイ回路の遅延量を変化させないようにホールド信号を出力する必要がない。そこで、第９実施例の回路では、ＣＬＫ１に同期してダミー入力回路５０５の出力信号をラッチするラッチ回路５３３と、φ１／２ＣＬＫ１に同期してダミー入力回路５０６の出力信号をラッチするラッチ回路５３４とを設けて、ラッチ回路５３３の出力をＲＧ１として、ラッチ回路５３４の出力をＲＧ２として位相判定回路５３２に入力している。位相判定回路５３２は、このＲＧ１とＲＧ２に基づいて位相の判定を行っている。
【０１０８】
図４９は、第９実施例の出力タイミング制御回路で使用する位相比較回路５３２の回路構成を示す図である。図から明らかなように、この位相比較回路は、図４２に示した位相比較回路のアップ／ダウン信号ＵＰ／ＤＯＷＮを算出する側のみの回路で構成される。上記のように、第９実施例では出力信号が変化するかどうかの判定を行い、変化しない時にはホールド信号を出力する必要がないので、ホールド信号ＨＯＬＤを生成する部分が除かれている。
【０１０９】
図５０は図４９の位相判定回路５３２の判定動作を示す図である。図５０の（１）に示すように、出力信号ＤＱ（ここではダミー入力回路の出力）がクロック信号ＣＬＫ１に対して遅れている時には、ＲＧ１とＲＧ２が異なる値になる。また、ＤＱがＣＬＫ１に対して進んでいる時には、ＲＧ１とＲＧ２が同じ値になる。従って、位相判定回路５３２は、ＲＧ１とＲＧ２が異なる値の時にはクロックの遅延量を減少させるようにアップ／ダウン信号ＵＰ／ＤＯＷＮを“Ｌ”とし、ＲＧ１とＲＧ２が同じ値の時にはクロックの遅延量を増加させるようにＵＰ／ＤＯＷＮを“Ｈ”とする。
上記の各状態とその時のＲＧ１とＲＧ２の値と、必要な操作が図５１の真理値表に示されている。
【０１１０】
図４８に戻って、ディレイ回路５０１及びディレイ制御回路５３１としては、図４０に示した第７実施例のものと同じ回路が使用されるが、図５２に示すように、アップ・ダウンカウンタにはホールド信号ＨＯＬＤは入力されず、ホールド機能は必要ない。
図５３は、第１０実施例の出力タイミング制御回路の構成を示すブロック図である。第１０実施例の出力タイミング制御回路は、第１実施例で説明した、１／Ｎ分周回路を用いてダミー出力回路からの出力信号の変化周期を１／Ｎにする構成を第９実施例の回路に適用したものである。図示のように、１／Ｎ分周回路５４２と、クロック信号を１／Ｎ分周回路５４２分遅延させるＣＬＫ制御回路５４１と、１／Ｎ分周されたクロックＣＬＫ１／Ｎを遅延させるディレイ回路５０１ｂと、ダミー入力回路５０５と５０６の出力部にＣＬＫ制御回路５４１と同じ遅延量のダミーＣＬＫ制御回路５４３と５４４が設けられており、ラッチ回路５３３はＣＬＫ１／Ｎに同期してダミーＣＬＫ制御回路５４３をラッチし、ラッチ回路５３４はＣＬＫ１／Ｎを反転した／ＣＬＫ１／Ｎに同期してダミーＣＬＫ制御回路５４４をラッチする点が第９実施例と異なる。他の部分の構成は第９実施例と同じである。
【０１１１】
図５４は、第１０実施例の判定動作を示す図である。図示のように、伝達途中での劣化等により外部クロック信号ＣＬＫがデューティ５０％の信号でない場合でも、１／Ｎ分周した信号ＣＬＫ１／Ｎの変化エッジはＣＬＫの立ち上がりに同期している。ＣＬＫ１／Ｎに同期してダミー出力回路３７からの出力が行われれば、ダミー出力信号は図示のように、ＣＬＫ１／Ｎの立ち上がりエッジに同期して変化しする。従って、ラッチ回路５３３がラッチするタイミングはＣＬＫ１／Ｎの立ち上がり付近であり、ラッチ回路５３４がラッチするタイミングはＣＬＫ１／Ｎの立ち上がり付近である。すなわち、ラッチ回路５３４がラッチするタイミングはダミー出力信号の変化エッジの中間点付近になる。ＤＱが遅れている時にはＲＧ１とＲＧ２は異なる値になり、ＤＱが進んでいる時には、ＲＧ１とＲＧ２は同じ値になる。
【０１１２】
図５５は、第１１実施例の出力タイミング制御回路の構成を示すブロック図である。第１１実施例の出力タイミング制御回路は、第１０実施例の出力タイミング制御回路に、第５実施例で説明した、出力信号が“Ｌ”から“Ｈ”に変化する時と、“Ｈ”から“Ｌ”に変化する時で、それぞれ異なるタイミング制御を行う構成を適用した例である。ここではこれ以上の説明は省略する。
【０１１３】
以上、第１から第１１実施例では、本発明の半導体装置の出力タイミング制御回路について説明したが、このような半導体装置内でこのような出力タイミング制御回路をどのように適用するかについての実施例を説明する。
図５６は、第１２実施例の半導体装置におけるクロック入力回路１３と、出力タイミング制御回路３０と、第１から第ｍの出力回路５７１−１、５７１−２、…、５７１−ｍと、クロック信号分配回路５８０の配置構成を示す図である。
【０１１４】
図示のように、この半導体装置からは、複数の信号ＯＳ−１、ＯＳ−２、…、ＯＳ−ｎが出力されるので、出力信号毎に出力回路５７１−１、５７１−２、…、５７１−ｍが設けられている。クロック分配回路５８０は、クロック入力回路１３から出力タイミング制御回路３０を介して供給されるクロック信号を、複数のバッファ回路（ＣＢ１、ＣＢ２１、…、ＣＢｎｍ）５８１から５８３を介して半導体装置内に配置された各出力回路５７１−１、５７１−２、…、５７１−ｍに分配する。分配先までの配線長と経由するバッファ回路の個数がすべて同じになる等距離配線になっている。従って、図５６においては、各出力回路５７１−１、５７１−２、…、５７１−ｍに入力されるクロック信号の位相はすべて一致している。クロック入力回路１３と出力タイミング制御回路３０は、出力回路５７１−１、５７１−２、…、５７１−ｍのうちの１つ、ここでは第１出力回路５７１−１の近傍に配置されている。そして、出力タイミング制御回路３０は、第１出力回路５７１−１からの出力信号の位相が外部クロックＣＬＫに同期するように制御する。上記のように、クロック分配回路５８０は等距離配線になっているので、各出力回路に入力されるクロック信号の位相はすべて一致しており、第１出力回路５７１−１の出力信号の位相が外部クロックＣＬＫに同期すれば、すべての出力回路からの出力信号の位相は外部クロックＣＬＫに同期することになる。
【０１１５】
以上説明した第１から第１２実施例の回路を適用した半導体装置では、従来例に比べて、出力信号の外部クロックに対する同期の精度が大幅に向上する。このような外部クロックに対して高い同期精度で出力が行われる半導体装置を使用して半導体装置システムを構成する実施例を説明する。
まず、従来の出力タイミングとその問題について説明する。図５７は外部クロック信号に同期してデータを出力する従来の半導体装置の出力タイミングを説明する図である。従来例では、外部クロック信号ＣＬＫの立ち上がりに応じてデータを出力するための動作が開始される（ｔ０）。そして、実際に出力端子に出力が現れるのはある時間後である。この時間は、プロセスのばらつきや電源の変動や温度等により異なり、最短ではｔ１に最長ではｔ２に出力が現れる。すなわち、クロックアクセス時間は外部クロック信号の立ち上がりエッジからｔＯＨとｔＡＣの範囲にある。このｔＯＨとｔＡＣは半導体装置の仕様で規定されており、このｔ１とｔ２の間の期間は実際には使用できないデータが不確定である時間になる。
【０１１６】
このような出力を受ける側では、セットアップ時間ｔＩＳとホールド時間ｔＩＨが必要であり、外部クロック信号の立ち上がりエッジに対して、ｔＩＳとｔＩＨが規定されている。セットアップ時間ｔＩＳの開始時間をｔ３で、ホールド時間ｔＩＨの終了時間をｔ５で示してある。従って、図において、ｔ２−ｔ６の時間とｔ３−ｔ５の差がシステムのタイミングマージンとなる。このタイミングマージンは、システムの各種の要因による誤差を吸収するため、ある程度以上必要である。
【０１１７】
近年、外部クロック信号の周波数は高くなる一方であり、このタイミングマージンが十分に確保できないという問題が生じている。
図５８は、本発明の半導体装置の出力タイミングを示す図である。従来例では、図５７に示すように、外部クロック信号の立ち上がりエッジから出力動作を開始していた。これに対して、本発明の半導体装置では、外部クロック信号の立ち下がりエッジに同期して出力信号が出力されるようにする。もちろん、外部クロック信号の立ち上がりと立ち下がりのエッジは１８０度位相の異なる、デューティ比５０％の信号であるとする。すでに説明したように、本発明の半導体装置では、出力信号の出力タイミングを外部クロック信号に対して所定の位相になるように正確に制御することが可能である。従って、出力信号は外部クロック信号の立ち下がりエッジに同期して出力端子にただちに現れる。従って、出力信号が確定する期間の中心は、外部クロック信号の立ち上がりエッジに一致することになり、入力の前後に同じタイミングマージンをとることが可能になる。ここで、外部クロック信号の周期がどんどん狭くなった場合を考えると、このようなタイミングで出力を行う利点が明確になる。
【０１１８】
図５９は、出力信号の出力タイミングを外部クロック信号に対して所定の位相になるように正確に制御することが可能な半導体メモリ６１０から６１３を使用して構築した第１３実施例のメモリシステムにおける素子の配置と信号配線の様子を示す図である。また、図６０は、第１３実施例のメモリシステムでのクロック信号ＣＬＫとデータの位相関係を示す図である。
【０１１９】
図において、参照番号６０１はこのメモリシステムのコントローラである。半導体メモリ６１０から６１３は図示のように配置され、各半導体メモリ６１０から６１３に記憶されたデータが、クロック信号線６０３に印加されるクロック信号ＣＬＫに同期してデータバス６０２に出力される。ここで、クロック信号ＣＬＫがクロック信号線６０３を伝搬する方向を、図示のように図の右側から左側に向かう方向とすると、各メモリにＣＬＫが到達する時間は、右側のメモリ−３がもっとも早く、左側のメモリほど遅くなる。しかし、ＣＬＫに同期して出力されたデータがコントローラ６０１に到達する時間は左側のメモリほど短い。もし、クロック信号線６０３上のクロック信号ＣＬＫの伝搬速度とデータバス６０２上のデータ信号の伝搬速度が等しいとすれば、図４０に示すように、各メモリから出力されたデータは、ＣＬＫがコントローラ６０１に到達するタイミングでコントローラ６０１に到達することになる。従って、コントローラ６０１はＣＬＫに基づいてデータの取込みを行えばよい。
【０１２０】
図６１は、第１４実施例のメモリシステムにおける素子の配置と信号配線の様子を示す図である。
第１４実施例のメモリシステムででは、ＣＬＫはまずコントローラ６０１に入力され、コントローラ６０１はこのＣＬＫから書込みクロック信号Ｗｒｉｔｅ−ＬＫと読み出しクロック信号Ｒｅａｄ−ＣＬＫを生成する。Ｒｅａｄ−ＣＬＫが伝搬されるクロック信号線は、信号線６０５で一旦右端のメモリ６１３の位置まで伝搬された後、信号線６０６でコントローラ６０１に戻される。各メモリへのＲｅａｄ−ＣＬＫの供給は信号線６０６から行われる。これにより、各メモリから出力されるデータのコントローラ６０１への取込みは、第１３実施例と同様に行われる。
【０１２１】
第１４実施例では、信号線６０６を伝搬したＲｅａｄ−ＣＬＫは、コントローラ６０１にＲｅａｄ−Ｒｅｃｅｉｖｅとして入力される。そして、このＲｅａｄ−ＣＬＫとＲｅａｄ−Ｒｅｃｅｉｖｅが一致するようにＲｅａｄ−ＣＬＫの遅延量が調整される。
図６２は、第１４実施例におけるコントローラ６０１内でのクロック信号の系統を示す図である。
【０１２２】
図４２に示すように、外部から入力されたＣＬＫは出力バッファ６２１に入った後、Ｗｒｉｔｅ−ＣＬＫとして出力される。Ｗｒｉｔｅ−ＣＬＫは、カレントミラー回路６２２とドライバ６２３を通過して増幅され、ディレイ回路６２４で選択された量だけ遅延された後、出力バッファ６２５からＲｅａｄ−ＣＬＫとして出力される。戻ってきたＲｅａｄ−ＣＬＫはＲｅａｄ−Ｒｅｃｅｉｖｅとして受けられ、カレントミラー回路６２６とドライバ６２７を通過した後、位相比較回路６２８に入力される。位相比較回路６２８にはドライバ６２３の出力も入力されて位相が比較される。そしてディレイ制御回路６２９はその比較結果に基づいてディレイ回路の遅延量を選択する。このようにしてＲｅａｄ−ＣＬＫとＲｅａｄ−Ｒｅｃｅｉｖｅが一致するようにＲｅａｄ−ＣＬＫの遅延量が調整される。
【０１２３】
図６３は、第１５実施例のメモリシステムにおける素子の配置と信号配線の様子を示す図である。
第１５実施例のメモリシステムででは、第１３実施例と同様に、メモリからの出力データが伝搬する方向に伝搬するクロック信号ＣＬＫをコントローラ６０１がＲｅａｄ−Ｒｅｃｅｉｖｅとして受ける。コントローラ６０１はこのＲｅａｄ−Ｒｅｃｅｉｖｅから書込みクロック信号Ｗｒｉｔｅ−ＣＬＫを生成する。メモリからの読み出しはＣＬＫに同期して行われる。出力されるＷｒｉｔｅ−ＣＬＫは、Ｒｅａｄ−Ｒｅｃｅｉｖｅと位相が一致するように遅延量が調整される。
【０１２４】
図６４は、第１５実施例におけるコントローラ６０１内でのクロック信号の系統を示す図である。
図６４に示すように、外部から入力されたＣＬＫ−Ｒｅｃｅｉｖｅは、カレントミラー回路６３１とドライバ６３２を通過して増幅され、ディレイ回路６３３で選択された量だけ遅延された後、出力バッファ６３４からＷｒｉｔｅ−ＣＬＫとして出力される。このＷｒｉｔｅ−ＣＬＫは、カレントミラー回路６３５とドライバ６３６を通過した後、位相比較回路６３７に入力される。位相比較回路６３７にはドライバ６３２の出力も入力されて位相が比較される。そしてディレイ制御回路６３８はその比較結果に基づいてディレイ回路６３３の遅延量を選択する。このようにしてＷｒｉｔｅ−ＣＬＫの位相がＲｅａｄ−Ｒｅｃｅｉｖｅと一致するように調整される。
【０１２５】
図６５は、第１６実施例のメモリシステムにおける素子の配置と信号配線の様子を示す図である。
第１６実施例のメモリシステムででは、コントローラ６０１のクロック端子は読み出しクロックと書込みクロックで兼用される。第７実施例と同様に、メモリからの出力データが伝搬する方向に伝搬するクロック信号ＣＬＫをコントローラ６０１がＲ／Ｗ−ＣＬＫとして受ける。従って、メモリから出力されたデータのコントローラ６０１への取込みは第７実施例と同じである。クロック信号ＣＬＫは、コントローラ６０１に入力する直前でクロック信号線６０７に分岐され、逆方向に戻り、これが書込み用のクロック信号になる。従って、コントローラ６０１から出力されたメモリに書き込むデータと書込み用のクロック信号は並行に伝搬することになる。問題はメモリに書き込むデータと書込み用のクロック信号の位相を一致させることである。
【０１２６】
図６６は、第１６実施例におけるコントローラ６０１内でのクロック信号の系統を示す図である。
図６６に示すように、外部から入力されたＲ／Ｗ−ＣＬＫは、カレントミラー回路６４１とドライバ６４２を通過して増幅され、ディレイ回路６４３で選択された量だけ遅延された後、データ出力バッファ６４４に供給される。データ出力バッファ６４４では、書込みデータレジスタ６４０のデータをディレイ回路６４３から供給されるタイミング信号に同期して出力する。このタイミング信号はダミー出力バッファ６４９でデータ出力バッファ６４４と同じ遅延量だけ遅延された後、カレントミラー回路６４５に入力される。カレントミラー回路６４５の出力は、ドライバ６４６を通過した後、位相比較回路６４７に入力される。位相比較回路６４７にはドライバ６４２の出力も入力されて位相が比較される。そしてディレイ制御回路６４８はその比較結果に基づいてディレイ回路６４３の遅延量を選択する。このようにして書込みデータＷｒｉｔｅ−Ｄａｔａは、Ｒ／Ｗ−ＣＬＫすなわち書込み用のクロック信号と同期することになる。
【０１２７】
【発明の効果】
以上説明したように、本発明によれば、実際の回路の信号を外部クロック信号と比較して所定の位相関係になるように遅延量を調整するため、半導体装置の特性のバラツキ、温度変化、電源電圧の変化等があっても、出力信号の外部クロック信号に対する位相関係を所定の値に正確に維持することが可能になる。
【０１２８】
更に、入力ダミー回路や出力ダミー回路を設けて、外部クロック信号と比較する信号を実際の出力信号に近い信号としているため、正確に位相を調整することが可能である。
更に、立ち上がる出力データと立ち下がる出力データについてそれぞれ位相を調整するため、位相誤差を更に小さくできる。
【０１２９】
更に、ダミー回路を相似するように製作しても実際の出力に関係する回路とは差があり、また出力端子に実際に接続される負荷は予測できず、想定したダミー負荷と差が生じるのは避けられない。このような差は位相調整の誤差になるが、本発明によればこのような誤差を含めて調整するので、誤差を一層低減できる。また、このような半導体装置を使用することにより、高速動作可能な半導体システムが実現できる。
【図面の簡単な説明】
【図１】シンクロナス・ＤＲＡＭ（ＳＤＲＡＭ）の全体構成を示すブロック図である。
【図２】ＳＤＲＡＭの基本的な動作を示すタイムチャートである。
【図３】パイプライン型のＳＤＲＡＭの基本的な動作図である。
【図４】ＳＤＲＡＭのタイミング及び高速動作時の問題を説明する図である。
【図５】出力回路へ供給するタイミング信号を外部クロック信号に同期させる本発明の半導体装置の基本構成を示す図である。
【図６】図５の基本構成での問題点を説明する図である。
【図７】図５の基本構成を更に改良した本発明の半導体装置の構成を示す図である。
【図８】実施例のＳＤＲＡＭの動作図である。
【図９】第１実施例のＳＤＲＡＭの出力タイミング制御に関係する部分の構成を示す図である。
【図１０】第１実施例のディレイ回路の構成と動作を示す図である。
【図１１】第１実施例のディレイ制御回路の構成を示す図である。
【図１２】第１実施例のディレイ制御回路の動作を示すタイムチャートである。
【図１３】第１実施例のディレイ制御回路の出力信号の変化を示す図である。
【図１４】ディレイ制御回路の別の例を示す図である。
【図１５】第１実施例の位相比較回路の位相比較部の構成を示す図である。
【図１６】第１実施例の位相比較回路の位相比較部の動作を示すタイムチャートである。
【図１７】第１実施例の位相比較回路の増幅回路部の構成を示す図である。
【図１８】第１実施例の位相比較回路の増幅回路部のＪＫフリップフロップの動作を示すタイムチャートである。
【図１９】第１実施例の位相比較回路の増幅回路部のカウントアップ動作を示すタイムチャートである。
【図２０】第１実施例の位相比較回路の増幅回路部のカウント維持動作を示すタイムチャートである。
【図２１】第１実施例の位相比較回路の増幅回路部のカウントダウン動作を示すタイムチャートである。
【図２２】第１実施例の出力回路の構成を示す図である。
【図２３】第１実施例のダミー出力回路の構成を示す図である。
【図２４】第１実施例のダミー出力回路の動作を示すタイムチャートである。
【図２５】第２実施例のダミー出力回路の構成を示す図である。
【図２６】第３実施例のダミー出力回路の構成を示す図である。
【図２７】第４実施例のダミー出力回路の構成を示す図である。
【図２８】第５実施例のＳＤＲＡＭの出力タイミング制御に関係する部分の構成を示す図である。
【図２９】第５実施例のＳＤＲＡＭの位相比較回路の構成を示す図である。
【図３０】第５実施例のダミー出力回路の構成を示す図である。
【図３１】第５実施例における動作を示すタイムチャートである。
【図３２】正規経路とダミー経路の特性の変化による誤差の発生を説明する図である。
【図３３】第６実施例のＳＤＲＡＭの出力タイミング制御に関係する部分の構成を示す図である。
【図３４】第６実施例のダミー出力回路の構成を示す図である。
【図３５】第６実施例におけるダミー出力回路の動作を示すタイムチャートである。
【図３６】第６実施例の出力回路の構成を示す図である。
【図３７】第６実施例における出力回路の動作を示すタイムチャートである。
【図３８】第６実施例の切り換え回路の構成を示す図である。
【図３９】第７実施例のＳＤＲＡＭの出力タイミング制御に関係する部分の構成を示す図である。
【図４０】第７実施例の受信側半導体装置のディレイ回路と、ディレイ制御回路の構成例を示す図である。
【図４１】第７実施例の１／２位相シフト回路の構成を示す図である。
【図４２】第７実施例の位相判定回路の構成を示す図である。
【図４３】第７実施例での位相判定動作を説明する図である。
【図４４】第７実施例での位相判定動作を説明する図である。
【図４５】第７実施例での位相判定動作を説明する図である。
【図４６】第７実施例での位相判定動作の真理値表である。
【図４７】第８実施例のＳＤＲＡＭの出力タイミング制御に関係する部分の構成を示す図である。
【図４８】第９実施例のＳＤＲＡＭの出力タイミング制御に関係する部分の構成を示す図である。
【図４９】第９実施例の位相判定回路の構成を示す図である。
【図５０】第９実施例での位相判定動作を説明する図である。
【図５１】第９実施例での位相判定動作の真理値表である。
【図５２】第９実施例のディレイ制御回路の構成を示す図である。
【図５３】第１０実施例のＳＤＲＡＭの出力タイミング制御に関係する部分の構成を示す図である。
【図５４】第１０実施例での位相判定動作を説明する図である。
【図５５】第１１実施例のＳＤＲＡＭの出力タイミング制御に関係する部分の構成を示す図である。
【図５６】第１２実施例のＳＤＲＡＭにおけるクロック入力回路と出力タイミング制御回路と、クロック分配回路と、出力回路の配置を示す図である。
【図５７】従来例の半導体装置における出力タイミングを示す図である。
【図５８】本発明の半導体装置における出力タイミングを示す図である。
【図５９】第１３実施例の半導体装置システムにおける素子配置と信号配線を示す図である。
【図６０】第１３実施例における信号波形を示すタイムチャートである。
【図６１】第１４実施例の半導体装置システムにおける素子配置と信号配線を示す図である。
【図６２】第１４実施例のコントローラにおけるクロックタイミング調整の系統を示す図である。
【図６３】第１５実施例の半導体装置システムにおける素子配置と信号配線を示す図である。
【図６４】第１５実施例のコントローラにおけるクロックタイミング調整の系統を示す図である。
【図６５】第１６実施例の半導体装置システムにおける素子配置と信号配線を示す図である。
【図６６】第１６実施例のコントローラにおけるクロックタイミング調整の系統を示す図である。
【符号の説明】
１１…外部信号入力端子
１２…信号出力端子
１３…入力回路
１４…出力回路
２０、３０…出力タイミング制御回路
２１、３１…ディレイ回路
２２、３２…位相比較回路
２３、３３…ディレイ制御回路
３４…ダミー入力回路
３５…ダミー出力回路
Claims (14)
- 外部クロックを受けるクロック入力回路と、
一方の入力が前記クロック入力回路に結合され、該一方の入力及び他方の入力における信号を比較する位相比較回路と、
前記クロック入力回路に接続される入力を有し、該入力を前記位相比較回路の出力に応じた遅延時間だけ遅延させて、前記外部クロックに対して所定の位相を有するデータ出力タイミング信号を出力する実遅延回路と、
前記クロック入力回路に結合される入力を有し、該入力を前記位相比較回路の出力に応じた遅延時間だけ遅延させ、その出力を前記位相比較回路の他方の入力に供給するダミー遅延回路と、
前記データ出力タイミング信号に応じてデータを出力するデータ出力回路と、
前記ダミー遅延回路と前記位相比較回路の他方の入力の間直列に設けられた、前記データ出力回路における伝播遅延時間と等価な第１の伝播遅延時間を生成するダミー出力回路及び、前記クロック入力回路における伝播遅延時間と等価な第２の伝播遅延時間を生成するダミークロック入力回路と、
を備えることを特徴とする半導体装置。 - 請求項１に記載の半導体装置であって、
当該半導体装置は、シンクロナス半導体メモリである半導体装置。 - 請求項１に記載の半導体装置であって、
前記実遅延回路及びダミー遅延回路は、それぞれ直列に接続された複数の遅延ユニットを備える半導体装置。 - 請求項１に記載の半導体装置であって、
入力端が前記クロック入力回路に接続され、出力端が前記ダミー遅延回路及び前記位相比較回路の一方の入力に接続され、前記クロック入力回路からの基準クロック出力の周波数を分周する１／Ｎ分周器（Ｎ：整数）をさらに備えた半導体装置。 - 請求項１に記載の半導体装置であって、
前記実遅延回路及び前記ダミー遅延回路の両方における前記遅延時間は、前記位相比較回路の前記出力に応じて共通に制御される半導体装置。 - 請求項１に記載の半導体装置であって、
前記ダミー出力回路に接続され、該ダミー出力回路により駆動されるダミー負荷回路をさらに備える半導体装置。 - 請求項６に記載の半導体装置であって、
前記ダミー負荷回路における負荷値は、切り換え信号に応じて変化する半導体装置。 - 請求項１に記載の半導体装置であって、
前記データ出力回路及び前記ダミー出力回路の電源供給は、当該半導体装置の内部電源供給から独立している半導体装置。 - 請求項１に記載の半導体装置であって、
前記データ出力回路及び前記ダミー出力回路は、モード信号に応じて駆動特性が変化する半導体装置。 - 請求項１に記載の半導体装置であって、
前記ダミー遅延回路と前記位相比較回路の前記他の入力との間にダミー信号線を更に備え、該ダミー信号線は前記実遅延回路と前記データ出力回路との間の信号線における遅延時間と等価な線遅延時間を有する半導体装置。 - 請求項１に記載の半導体装置であって、
前記実遅延回路は、前記データ出力タイミング信号として、第１及び第２の実データ出力タイミング信号をそれぞれ出力する第１及び第２の実遅延回路を含み、
前記ダミー遅延回路は、前記ダミーデータ出力回路に、第１及び第２のダミークロックを出力する第１及び第２のダミー遅延回路を含み、
前記データが高の時には、前記データ出力回路は前記第１の実データ出力タイミング信号に応じて前記データを出力し、前記ダミー出力回路は前記第１のダミークロックに応じて動作し、
前記データが低の時には、前記データ出力回路は前記第２の実データ出力タイミング信号に応じて前記データを出力し、前記ダミー出力回路は前記第２のダミークロックに応じて動作する半導体装置。 - 請求項１１に記載の半導体装置であって、
前記位相比較回路からの第１の出力信号に応じて、前記第１の実遅延回路及び前記第１のダミー遅延回路における前記遅延時間を制御する第１の遅延制御回路と、
前記位相比較回路からの第２の出力信号に応じて、前記第２の実遅延回路及び前記第２のダミー遅延回路における前記遅延時間を制御する第２の遅延制御回路とを備える半導体装置。 - 請求項１２に記載の半導体装置であって、
前記位相比較回路は、前記データに応じて前記第１と第２の出力信号の一方を出力する半導体装置。 - 請求項１に記載の半導体装置であって、
前記ダミー出力回路のサイズは、前記データ出力回路のサイズより小さい半導体装置。
Priority Applications (13)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33998896A JP3729582B2 (ja) | 1996-08-13 | 1996-12-19 | 半導体装置、半導体装置システム及びディジタル遅延回路 |
| TW086106196A TW340262B (en) | 1996-08-13 | 1997-05-09 | Semiconductor device, system consisting of semiconductor devices and digital delay circuit |
| US08/892,790 US6298004B1 (en) | 1996-08-13 | 1997-07-15 | Semiconductor device, semiconductor system, and digital delay circuit |
| GB0031265A GB2355096B (en) | 1996-08-13 | 1997-07-17 | Semiconductor device and semiconductor circuitry |
| GB9715131A GB2316208B (en) | 1996-08-13 | 1997-07-17 | Semiconductor device |
| GB0030829A GB2355095B (en) | 1996-08-13 | 1997-07-17 | Semiconductor circuitry |
| GB0031599A GB2355328B (en) | 1996-08-13 | 1997-07-17 | Semiconductor device |
| GB0031269A GB2355097B (en) | 1996-08-13 | 1997-07-17 | Semiconductor device |
| KR1019970038647A KR100305546B1 (ko) | 1996-08-13 | 1997-08-13 | 반도체장치,반도체시스템및디지탈지연회로 |
| US09/448,432 US6201423B1 (en) | 1996-08-13 | 1999-11-24 | Semiconductor device, semiconductor system, and digital delay circuit |
| US09/706,731 US6498524B1 (en) | 1996-08-13 | 2000-11-07 | Input/output data synchronizing device |
| US10/302,999 US6873199B2 (en) | 1996-08-13 | 2002-11-25 | Variable digital delay line |
| US11/055,784 US20050242864A1 (en) | 1996-08-13 | 2005-02-11 | Semiconductor device, semiconductor system, and digital delay circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21388296 | 1996-08-13 | ||
| JP8-213882 | 1996-08-13 | ||
| JP33998896A JP3729582B2 (ja) | 1996-08-13 | 1996-12-19 | 半導体装置、半導体装置システム及びディジタル遅延回路 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003421631A Division JP4159459B2 (ja) | 1996-08-13 | 2003-12-18 | 半導体装置、半導体装置システム及びディジタル遅延回路 |
| JP2004341904A Division JP4070764B2 (ja) | 1996-08-13 | 2004-11-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10112182A JPH10112182A (ja) | 1998-04-28 |
| JP3729582B2 true JP3729582B2 (ja) | 2005-12-21 |
Family
ID=26520029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33998896A Expired - Lifetime JP3729582B2 (ja) | 1996-08-13 | 1996-12-19 | 半導体装置、半導体装置システム及びディジタル遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3729582B2 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3439670B2 (ja) | 1998-10-15 | 2003-08-25 | 富士通株式会社 | 階層型ｄｌｌ回路を利用したタイミングクロック発生回路 |
| JP3587702B2 (ja) | 1998-10-20 | 2004-11-10 | 富士通株式会社 | Ｄｌｌ回路を内蔵する集積回路装置 |
| JP3973308B2 (ja) | 1998-11-27 | 2007-09-12 | 富士通株式会社 | セルフタイミング制御回路を内蔵する集積回路装置 |
| JP2000195263A (ja) * | 1998-12-25 | 2000-07-14 | Nec Corp | 半導体記憶装置 |
| JP4190662B2 (ja) | 1999-06-18 | 2008-12-03 | エルピーダメモリ株式会社 | 半導体装置及びタイミング制御回路 |
| JP4342654B2 (ja) | 1999-10-12 | 2009-10-14 | 富士通マイクロエレクトロニクス株式会社 | 遅延回路および半導体集積回路 |
| JP4582841B2 (ja) * | 1999-10-28 | 2010-11-17 | 富士通セミコンダクター株式会社 | 半導体装置 |
| KR100533984B1 (ko) * | 1999-12-30 | 2005-12-07 | 주식회사 하이닉스반도체 | 잡음 제거를 위해 딜레이제어기를 갖는 지연고정루프 |
| JP4489231B2 (ja) * | 2000-02-23 | 2010-06-23 | 富士通マイクロエレクトロニクス株式会社 | 遅延時間調整方法と遅延時間調整回路 |
| JP3757757B2 (ja) * | 2000-05-18 | 2006-03-22 | 株式会社日立製作所 | リード優先メモリシステム |
| JP3888603B2 (ja) * | 2000-07-24 | 2007-03-07 | 株式会社ルネサステクノロジ | クロック生成回路および制御方法並びに半導体記憶装置 |
| JP2002093167A (ja) * | 2000-09-08 | 2002-03-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2002230972A (ja) | 2001-02-06 | 2002-08-16 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| JP2003044349A (ja) * | 2001-07-30 | 2003-02-14 | Elpida Memory Inc | レジスタ及び信号生成方法 |
| KR100477809B1 (ko) * | 2002-05-21 | 2005-03-21 | 주식회사 하이닉스반도체 | 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티사이클 교정 방법 |
| JP4181847B2 (ja) | 2002-10-25 | 2008-11-19 | エルピーダメモリ株式会社 | タイミング調整回路、半導体装置及びタイミング調整方法 |
| JP2004145709A (ja) | 2002-10-25 | 2004-05-20 | Renesas Technology Corp | 半導体装置 |
| US7137903B2 (en) | 2004-04-21 | 2006-11-21 | Acushnet Company | Transitioning hollow golf clubs |
| JP2005334648A (ja) | 2004-04-21 | 2005-12-08 | Acushnet Co | 変移する中空タイプのゴルフクラブ |
| US7298188B2 (en) | 2004-04-30 | 2007-11-20 | Fujitsu Limited | Timing adjustment circuit and memory controller |
| JP4448076B2 (ja) | 2005-09-16 | 2010-04-07 | 富士通株式会社 | データ送受信回路のタイミング調整回路、ｌｓｉ及びデータ送受信システム |
| US7864625B2 (en) * | 2008-10-02 | 2011-01-04 | International Business Machines Corporation | Optimizing SRAM performance over extended voltage or process range using self-timed calibration of local clock generator |
| JP5018757B2 (ja) * | 2008-12-09 | 2012-09-05 | 富士通株式会社 | パラレル−シリアル変換器及びデータ受信システム |
| JP5487627B2 (ja) * | 2009-01-27 | 2014-05-07 | 富士通セミコンダクター株式会社 | 半導体集積回路 |
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1996
- 1996-12-19 JP JP33998896A patent/JP3729582B2/ja not_active Expired - Lifetime
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| JPH10112182A (ja) | 1998-04-28 |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S533 | Written request for registration of change of name |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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