JPH10112182A - 半導体装置、半導体装置システム及びディジタル遅延回路 - Google Patents

Abstract

(57)【要約】 【課題】 特性のバラツキ、温度変化、電源電圧の変化
にかかわらず、データが外部クロックに対して所定の位
相で出力されるようにタイミング調整された半導体装置
の実現を目的とする。 【解決手段】 外部入力信号が入力されて基準信号を出
力する入力回路１３と、出力タイミング信号を受けて出
力信号の出力を行う出力回路１４と、出力回路１４から
の出力タイミングを外部入力信号に対して所定の位相に
なるように制御する出力タイミング制御回路２０とを備
える半導体装置であって、基準信号を選択された遅延量
だけ遅延させて出力タイミング信号として出力するディ
レイ回路２１と、基準信号の位相と出力タイミング信号
の位相を比較する位相比較回路２２と、比較結果に基づ
いてディレイ回路の遅延量を選択するディレイ制御回路
２３とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部から入力され
る信号に対して所定の正確な位相で出力を行う半導体装
置、そのような半導体装置を使用した半導体装置システ
ム、及びそこで使用するディジタル遅延回路に関し、特
に周囲温度や電源電圧の変動にかかわらず外部クロック
に対して常に所定の位相で信号が出力されるシンクロナ
ス半導体メモリに関する。

【０００２】

【従来の技術】通常、半導体集積回路（ＬＳＩ）では、
外部から信号が入力され、入力信号に応じた処理動作が
行われて出力信号が出力される。従って、外部入力信号
に対して、どのようなタイミングで出力信号が得られる
かが重要であり、汎用のＬＳＩでは仕様でこのタイミン
グが定められているのが一般的である。例えば、ダイナ
ミック・ランダム・アクセス・メモリ（ＤＲＡＭ）で
は、アドレス信号の最大周波数等と共に、アドレス信号
の変化エッジからデータが出力されるタイミングや、デ
ータを書き込むためのデータセットアップ時間が規定さ
れている。

【０００３】近年、コンピュータ・システムにおけるＣ
ＰＵのクロックの高速化、或いは、他の様々な電子回路
の処理速度の高速化に伴って、インターフェース部分も
高速化する必要に迫られている。例えば、クロックが１
００ＭＨｚ以上のＣＰＵも出現しているが、主記憶とし
て広く使用されるＤＲＡＭのアクセス速度やデータ転送
速度は１桁小さい動作速度である。そこで、１００ＭＨ
ｚ以上でのデータ転送速度を可能にするシンクロナスＤ
ＲＡＭ（ＳＤＲＡＭ）等の新しいＤＲＡＭの方式が各種
提案されている。

【０００４】ＳＤＲＡＭは、外部から入力される高速の
クロックに同期してデータの入出力を行うもので、内部
には複数ビットのデータを並行して入出力できる複数の
ユニットを有し、外部とのインターフェースはこの複数
ビットのデータをシリアルデータに変換して行うことに
より外部とのインターフェースを高速化する方式と、内
部での動作をパイプライン化し、各パイプの動作を並行
して行うことにより高速化する方式がある。以下、パイ
プライン方式のＤＲＡＭを例として説明を行う。

【０００５】図１は、パイプライン方式のシンクロナス
ＤＲＡＭ（以下、単にＳＤＲＡＭと称する。）の一例で
ある、１６Ｍ・２バンク・８ビット幅のＳＤＲＡＭのブ
ロック構成図である。ＳＤＲＡＭは、汎用ＤＲＡＭのＤ
ＲＡＭコア１０８ａ、１０８ｂの他に、クロックバッフ
ァ１０１、コマンドデコーダ１０２、アドレスバッファ
／レジスタ＆バンクアドレスセレクト（以下、単にアド
レスバッファ）１０３、Ｉ／Ｏデータバッファ／レジス
タ１０４、制御信号ラッチ１０５ａ、１０５ｂ、モード
レジスタ１０６、コラムアドレスカウンタ１０７ａ、１
０７ｂを有している。／ＣＳ、／ＲＡＳ、／ＣＡＳ、／
ＷＥ端子は、従来の動作と異なり、その組み合わせで各
種コマンドを入力することによって動作モードが決定さ
れるようになっている。各種コマンドは、コマンドデコ
ーダで解読されて、動作モードに応じて各回路を制御す
ることになる。また、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／
ＷＥ信号は、制御信号ラッチ１０５ａと１０５ｂにも入
力されて次のコマンドが入力されるまで、その状態がラ
ッチされる。

【０００６】一方、アドレス信号はアドレスバッファ１
０３で増幅されて各バンクのロードアドレスとして使用
される他、コラムアドレスカウンタ１０７ａ、１０７ｂ
の初期値として使用される。ＤＲＡＭコア１０８ａ、１
０８ｂから読み出された信号は、Ｉ／Ｏデータバッファ
／レジスタ１０４で増幅されて外部から入力される外部
クロックＣＬＫの立ち上がりに同期して出力される。入
力についても同様の動作が行われ、Ｉ／Ｏデータバッフ
ァ／レジスタ１０４に入力されたデータが書き込まれ
る。

【０００７】図２は、一般的なＳＤＲＡＭの読み取り
（リード）動作のタイミングを示す図である。外部クロ
ックＣＬＫは、このＳＤＲＡＭが使用されるシステムか
ら供給される信号であり、このＣＬＫの立ち上がりに同
期して、各種コマンド、アドレス信号、入力データを取
込み、又は出力データを出力するように動作する。

【０００８】いま、このＳＤＲＡＭからデータを読み出
す場合、コマンド信号（／ＣＳ、／ＲＡＳ、／ＣＡＳ、
／ＷＥ信号）の組み合わせからアクティブ（ＡＣＴ）コ
マンドをコマンド端子に入力し、アドレス端子にはロー
アドレス信号を入力する。このコマンド、ローアドレス
が入力されると、ＳＤＲＡＭは活性状態になり、ローア
ドレスに応じたワード線を選択して、ワード線上のセル
情報をビット線に出力し、センスアンプで増幅する。

【０００９】一方、このようなローアドレスに関係した
部分の動作時間（ｔＲＣＤ）後に、リードコマンド（Ｒ
ｅａｄ）とコラムアドレスを入力する。コラムアドレス
に従って、選択されたセンスアンプデータをデータバス
線に出力し、データバスアンプで増幅し、出力バッファ
でさらに増幅して出力端子（ＤＱ）にデータが出力され
る。これら一連の動作は汎用ＤＲＡＭとまったく同じ動
作であるが、ＳＤＲＡＭの場合、コラムアドレスに関係
する回路がパイプライン動作するようになっており、リ
ードデータは毎サイクル連続して出力されることにな
る。これにより、データ転送周期は外部クロックの周期
になる。

【００１０】ＳＤＲＡＭでのアクセス時間には３種類あ
り、いずれもＣＬＫの立ち上がり時点を基準にして定義
される。図２において、ｔＲＡＣはローアドレスアクセ
ス時間、ｔＣＡＣはコラムアドレスアクセス時間、ｔＡ
Ｃはクロックアクセス時間を示している。このＳＤＲＡ
Ｍを高速メモリシステムで使用する場合、コマンドを入
力してから最初にデータが得られるまでの時間であるｔ
ＲＡＣやｔＣＡＣも重要であるが、データの転送速度を
高める上では、クロックアクセス時間ｔＡＣも重要であ
る。

【００１１】図３は、ＳＤＲＡＭにおけるパイプライン
動作を説明するためのブロック図で、一例としてパイプ
が３段設けられている場合を示している。ＳＤＲＡＭで
のコラムアドレスに関係する処理回路は処理の流れに沿
って複数段に分割されてあり、分割された各段の回路を
パイプと呼んでいる。クロックバッファ１０１では、Ｃ
ＬＫから各パイプに供給する内部クロック信号が生成さ
れ、各パイプは供給された内部クロック信号に従って制
御される。各パイプの間にはパイプ間の信号の伝達タイ
ミングを制御するスイッチが設けられており、これらの
スイッチも、クロックバッファ１０１で生成された内部
クロック信号により制御される。

【００１２】この例において、パイプ−１では、コラム
アドレスバッファ１１６でアドレス信号を増幅してコラ
ムデコーダ１１８にアドレス信号を送り、コラムデコー
ダ１１８で選択されたアドレス番地に相当するセンスア
ンプ回路１１７の情報をデータバスに出力し、データバ
スの情報をデータバスアンプ１１９で増幅するまで行わ
れる。パイプ−２はデータバス制御回路１２０のみで、
パイプ−３はＩ／Ｏバッファ１０４のみで構成されると
した。いずれのパイプ内の回路もクロックサイクル時間
内で動作完了するならば、パイプとパイプとの間にある
スイッチをＣＬＫに同期して開閉することで、リレー式
にデータを送り出すことができる。これにより、各パイ
プでの処理は並行に行われることになり、出力端子には
ＣＬＫに同期して連続的にデータが出力されることにな
る。

【００１３】

【発明が解決しようとする課題】図４は、図１から図３
で説明した従来のＳＤＲＡＭを高速メモリシステムで使
用した場合の問題点を説明する図である。図４におい
て、ｔＡＣはシステムクロックＣＬＫからのクロックア
クセス時間を、ｔＯＨは前のサイクル又は次のサイクル
への出力データ保持時間を示している。ＳＤＲＡＭの特
性のバラツキ、温度依存性、電源電圧依存性を考える
と、ｔＡＣとｔＯＨとは一致せず、ある幅を持ってしま
う。この幅に相当する時間はデータが不確定な時間で、
どのようなデータが出力されるか分からない時間を意味
し、メモリシステムでは使用できない時間、いわゆるデ
ッドバンドになっている。その他、図示していないが、
このデッドバンドにはボード上の配線遅延時間、バラツ
キも含まれる。

【００１４】一方、ＳＤＲＡＭの出力をシステム側で取
り込む（受け取る）には、セットアップ時間（ｔＳ
Ｉ）、ホールド時間（ｔＨＩ）が必要で、この時間はメ
モリ出力のデータが確定している時間以内である必要が
ある。その時間は、図から（ｔＣＬＫ＋ｔＯＨ−ｔＡ
Ｃ）となる。例えば、１００ＭＨｚで動作するシステム
を考えると、サイクル時間（ｔＣＬＫ）は１０ｎｓ、メ
モリアクセス時間（ｔＡＣ）は６ｎｓ、ホールド時間は
３ｎｓとすると、差引き７ｎｓがシステム側で使用でき
る時間になる。通常の入力回路を使用したシステムでの
受取側ロジックのセットアップ時間、ホールド時間の合
計（ｔＳＩ＋ｔＨＩ）は３ｎｓであり、残り４ｎｓがボ
ード上での信号遅延、ＤＱ端子間のバラツキ等のシステ
ム余裕時間になる。ボード上での信号伝搬時間などを考
えると、この値はシステムにとって非常に厳しい値とい
える。更に高速のシステムになれば益々厳しいタイミン
グ調整が必要になるのはいうまでもない。そのため、図
４に示したデータの不確定時間をできるだけ小さくする
ことが重要になってきた。

【００１５】データの不確定時間を短くするには、特性
のバラツキ、温度変化、電源電圧の変化があっても、常
にデータが外部クロックＣＬＫに対して所定の位相で出
力される、すなわちクロックアクセス時間ｔＡＣが常に
一定であればよい。もし、データの出力が外部クロック
ＣＬＫの立ち上がりに同期して行われることが望ましけ
れば、クロックアクセス時間ｔＡＣが常にゼロであれば
よい。

【００１６】以上、シンクロナスＤＲＡＭを例として外
部から入力される信号に同期して出力信号が出力される
必要性について説明したが、これはシンクロナスＤＲＡ
Ｍに限らず、多くの半導体装置に共通していえることで
ある。半導体装置の内部については、各半導体装置で所
望の動作が行えるように各種の対策をとることが可能で
あるが、各半導体装置の内部での処理結果を出力する場
合には、他の半導体装置との関係を規定する必要があ
り、出力のタイミングを一定にすることが重要である。

【００１７】本発明は、上記問題点に鑑みてなされたも
のであり、特性のバラツキ、温度変化、電源電圧の変化
にかかわらず、データが外部クロックＣＬＫに対して所
定の位相で出力される半導体装置の実現を目的とする。
特に、クロックアクセス時間ｔＡＣが常に一定に制御さ
れるシンクロナス半導体メモリの実現を目的とする。

【００１８】

【課題を解決するための手段】図５は、本発明の半導体
装置の基本構成を示す図である。図５に示すように、本
発明の半導体装置では、外部入力信号が入力され、基準
信号を出力する入力回路１３と、出力タイミング信号を
受け、この出力タイミング信号に応じたタイミングで出
力信号の出力を行う出力回路１４と、出力回路１４から
の出力信号の出力タイミングを外部入力信号に対して所
定の位相になるように制御する出力タイミング制御回路
２０とを備える半導体装置であって、出力タイミング制
御回路２０は、遅延量が選択可能で、基準信号を選択さ
れた遅延量だけ遅延させ、出力タイミング信号として出
力回路１４に印加するディレイ回路２１と、基準信号の
位相と出力タイミング信号の位相を比較する位相比較回
路２２と、位相比較回路２２の比較結果に基づいて、デ
ィレイ回路２１の遅延量を選択するディレイ制御回路２
３とを備えることを特徴とする。

【００１９】本発明の半導体装置では、出力タイミング
制御回路２０におけるタイミング調整のための遅延量が
固定でなく、実際の回路の信号を入力回路１３から出力
される外部クロック信号（基準信号に対応）と比較して
所定の位相関係になるように遅延量を調整するため、半
導体装置の特性のバラツキ、温度変化、電源電圧の変化
等があっても、出力信号の外部クロック信号に対する位
相関係を所定の値に正確に維持することが可能である。

【００２０】外部クロック信号と比較するのは、実際の
回路での遅延量と等しい量だけ遅延した信号であること
が必要である。外部クロック信号は、半導体装置の入力
回路１３に入力されて増幅等の処理が行われる。そのた
め、比較できる外部クロック信号は、入力回路から出力
される外部クロック信号であり、これは実際の外部クロ
ック信号とは入力回路１３での遅延分だけ位相差があ
る。そこで、入力回路１３と同じ遅延量を生じるダミー
入力回路２４を設け、出力タイミング信号をこのダミー
入力回路２４を通過させた信号と、入力回路１３から出
力される外部クロック信号とを比較することにより、入
力回路１３での遅延量を相殺することが望ましい。

【００２１】図５の構成では、ディレイ回路２１の出力
をダミー入力回路２４に入力させている。そのため位相
比較回路２２で外部クロック信号と比較される比較対象
信号には、出力回路１４での遅延は入っていない。もち
ろんこの分の補正を考慮して制御する位相関係を決定す
るが、出力回路１４での遅延は他の部分での遅延量より
大きく、半導体装置の特性のバラツキ、温度変化、電源
電圧の変化等がある場合に、出力回路１４での遅延量の
変化が相対的に大きく、無視できないという問題があ
る。

【００２２】図６はこの問題を説明する図である。ここ
では、外部クロック信号ＣＬＫの立ち上がりエッジに同
期して出力するように制御するものとして説明する。デ
ィレイ回路２１から出力回路１４に供給され、出力回路
１４からの信号の出力タイミングを規定する出力タイミ
ング信号は、出力回路１４での遅延を見込んで、ＣＬＫ
の立ち上がりエッジの所定量前で立ち上がる。出力回路
１４での遅延量が予定した値であれば、これによりＣＬ
Ｋの立ち上がりエッジに同期して出力が変化することに
なる。しかし、上記のような要因により、出力回路１４
での遅延量が変化すると、その分出力回路からの出力タ
イミングがＣＬＫの立ち上がりエッジからずれることに
なる。このようなばらつきがある場合には、その分のマ
ージンを見込む必要があり、その分高速化が難しくな
る。

【００２３】このような問題を解決するには、出力回路
１４の出力信号をダミー入力回路２４に入力させて外部
クロック信号との位相を比較すればよい。位相比較を行
うためには、出力回路１４の出力信号が変化することが
必要である。通常の動作時には、出力回路１４からは出
力データが出力されるが、この出力データはランダムな
信号であり、「高」レベル又は「低」レベルが連続する
ことがあり得る。そこで、通常動作時に出力回路１４の
出力信号の外部クロック信号に対する位相を比較するに
は、位相比較回路２２は出力信号が変化したか判定し、
変化した場合にのみ位相の比較を行い、ディレイ制御回
路２３は出力信号が変化しない場合にはそれまでの遅延
量が維持されるように制御し、出力信号が変化しない場
合に位相比較回路２２の比較結果に基づいて位相が一致
するようにフィードバック制御する。また別の構成とし
ては、通常動作を開始する前に初期化動作を行うように
し、初期化動作では所定のサイクルで変化するダミーデ
ータが出力されるようにして、このダミーデータと外部
クロック信号との位相比較を行って、位相が一致するよ
うにフィードバック制御する。そして一致した後は、調
整された遅延量が維持されるようにする。ダミーデータ
は所定のサイクルでかならず変化するので、位相比較回
路２２はどちらへの変化であるかを判定すれば、位相の
比較が行える。

【００２４】更に、図７に示すように、出力回路１４と
同等の特性を有するダミー出力回路を設け、ダミー出力
回路の出力信号と外部クロック信号との位相比較を行う
ようにしてもよい。図７の半導体装置は、図５の構成と
に対して、ダミー出力回路３５を設け、ディレイ回路３
１からの出力タイミング信号をこのダミー出力回路３５
にも入力させ、ダミー出力回路３５が出力タイミング信
号に応じて出力したダミー出力信号をダミー入力回路３
４を介して位相比較回路３２に入力して、入力回路から
の外部クロック信号と比較する点が異なる。

【００２５】図７の構成であれば、ダミー出力回路から
は出力回路からの出力信号と独立した位相判定に適した
信号が常時出力できる。従って、上記のようなのダミー
データを常時出力してフィードバック制御を行うことが
できる。また、ダーミデータはクロック信号のサイクル
よりゆっくり変化する信号とすれば、回路の消費電力が
低減できる。

【００２６】更に、出力回路用の第１の出力タイミング
制御回路と別にダミー出力回路用の第２の出力タイミン
グ制御回路を設け、初期化時に出力信号とダミー出力信
号をそれぞれ外部クロック信号に同期させる。このこと
は出力信号とダミー出力信号も同期したことを意味する
ので、その後はダミー出力信号を第１の出力タイミング
制御回路にフィードバックして制御を行うようにする。
このような構成により、ダミー出力回路を使用しても実
際の出力回路に接続された負荷の影響を含めた調整が可
能になる。

【００２７】

【発明の実施の形態】以下の説明では、本発明をシンク
ロナスＤＲＡＭに適用した実施例について述べるが、前
述のように本発明はシンクロナスＤＲＡＭに限らず、外
部から入力される信号に同期して出力信号が出力される
半導体集積回路であればどのようなものにも適用可能で
ある。

【００２８】本発明の実施例のシンクロナスＤＲＡＭ
（ＳＤＲＡＭ）は、図１に示したような全体構成を有し
ている。図８は、実施例のＳＤＲＡＭのリード動作のタ
イミングを示す図である。図３と図８を比較して明らか
なように、実施例のＳＤＲＡＭは従来のＳＤＲＡＭとほ
ぼ同様な構成を有するが、クロックバッファ１０１の構
成が異なる。実施例のＳＤＲＡＭにおいては、クロック
バッファ１０１は内部クロック生成回路１２１と出力タ
イミング制御回路１２２を有する。内部クロック生成回
路１２１は従来のＳＤＲＡＭと同様のものであり、外部
クロックＣＬＫから内部クロック信号を生成し、パイプ
−１及びパイプ−２に供給する。出力タイミング制御回
路１２２は、図７に示した基本構成を有し、出力回路１
４からのデータの出力タイミングが外部クロックＣＬＫ
に対して常に所定の位相になるように制御する。

【００２９】図９は、第１実施例の出力タイミング制御
回路１２２の構成を示す図であり、外部クロックＣＬＫ
が入力される端子１１と、出力回路１４と、データ出力
端子１２も一緒に示してある。図９に示すように、第１
実施例の出力タイミング制御回路は、外部クロック入力
端子１１に入力された外部クロクＣＬＫを受ける入力回
路１３と、入力回路１３から入力されるＣＬＫを遅延さ
せて出力回路１４からのデータの出力タイミングを規定
する出力クロックを生成するＤＬＬ（ディレイ・ロック
・ループ:DelayLock Loop)回路４０と、入力回路１３と
同一の回路構成を有するダミー入力回路３４と、出力回
路１４と等価な回路構成を有するダミー出力回路３７
と、ＤＬＬ回路４０とダミー出力回路３７の間に設けら
れ、ＤＬＬ回路４０から出力回路１４までの信号配線と
等価なダミー信号配線３６と、データ出力端子１２に接
続される負荷を想定しそれと等価な負荷を有するダミー
出力負荷３８とを有する。

【００３０】入力回路１３は静電気保護回路（ＥＳＤ）
１３１と、ＣＬＫを増幅するカレントミラー回路１３２
と、ラッチ回路１３３と、ＣＬＫ制御回路１３４と、１
／Ｎ分周器１３５とを有する。この入力回路１３は、１
／Ｎ分周器１３５を除けば広く使用されている外部クロ
ック入力回路であるので、１／Ｎ分周器１３５について
は後述するものとし、ここでは詳しい説明は省略する。
ダミー入力回路３４は、入力回路１３と同様に、ダミー
ＥＳＤ３４１と、ダミーカレントミラー回路３４２と、
ダミーラッチ回路３４３と、ダミーＣＬＫ制御回路３４
４とを有し、各回路は入力回路１３のものと同じに作ら
れており、信号遅延量は同じである。

【００３１】ＤＬＬ回路４０は、ＣＬＫ制御回路１３４
から入力された信号を選択された量だけ遅延させるディ
レイ回路４１ａと、１／Ｎ分周器１３５から入力された
信号を選択された量だけ遅延させるダミーディレイ回路
４１ｂと、１／Ｎ分周器１３５の信号とダミーＣＬＫ制
御回路３４４の信号を比較する位相比較回路４２と、位
相比較回路４２の比較結果に基づいてディレイ回路４１
ａとダミーディレイ回路４１ｂの遅延量を選択するディ
レイ制御回路４３とを有する。

【００３２】図１０は、ディレイ回路４１ａとダミーデ
ィレイ回路４１ｂの回路構成と動作波形を示す図であ
り、（１）が１ビット分のディレイ回路の構成を、
（３）が１ビット分のディレイ回路を複数段接続した時
の構成と動作説明を示し、（２）が１ビット分のディレ
イ回路の動作を示すタイムチャートである。図１０の
（１）に示すようように、１ビット分のディレイ回路は
２個のＮＡＮＤ回路４０１と４０２、及びインバータ４
０３からなる。この１ビット分のディレイ回路の動作を
図１０の（２）で説明すると、入力φＥは活性化信号
で、“Ｈ”レベルの時にディレイ回路が動作する。
（２）ではφＥが“Ｈ”になって信号の受付が可能にな
った状態を示してある。信号ＩＮは１ビット分のディレ
イ回路への入力信号を、φＮは複数段接続された隣接す
る右側からの信号を、ＯＵＴは１ビット分のディレイ回
路の出力信号を、４ａ−１と４ａ−２は（１）の回路に
おける対応する内部端子の波形を示している。従って、
ＯＵＴは左側へのφＮになる。

【００３３】φＮが“Ｌ”の時には、ＯＵＴは常に
“Ｌ”である。φＮが“Ｈ”でφＥが“Ｌ”の時にはＯ
ＵＴは“Ｈ”である。φＮが“Ｈ”でφＥが“Ｈ”の時
に、入力信号ＩＮが“Ｌ”であればＯＵＴは“Ｈ”にな
り、ＩＮが“Ｈ”であれば“Ｌ”になる。図１０の
（２）は、φＥ＝Ｈ、φＮ＝Ｈの状態で、ＩＮがＬから
Ｈに立ち上がると、その入力信号ＩＮがＮＡＮＡＤゲー
ト４０１，４０２及びインバータ４０３で反転されなが
ら、出力ＯＵＴに伝達されている様子を示している。

【００３４】図１０の（３）は、（１）の１ビット分の
ディレイ回路を複数段カスケード接続した例で、実際の
ディレイ回路に相当する。図では３段しか示していない
が、実際には多数段に接続されている。活性化信号φＥ
の信号線は回路要素毎に、φＥ−１、φＥ−２、φＥ−
３のように複数本あり、これらの信号はディレイ制御回
路４３によってコントロールされる。

【００３５】図では真ん中の１ビット分のディレイ回路
が活性化されており、φＥ−２が“Ｈ”となっている。
その場合、入力信号ＩＮが“Ｌ”から“Ｈ”に変化する
と、左端の１ビット分のディレイ回路と右端の１ビット
分のディレイ回路のφＥ−１とφＥ−３は“Ｌ”である
から、太線のように入力信号ＩＮはＮＡＮＤ回路４０１
−１と４０１−３で止められてしまう。一方、活性化さ
れている真ん中の１ビット分のディレイ回路のφＥ−２
は“Ｈ”レベルであるから、入力信号ＩＮはＮＡＮＤ回
路４０１−２を通過する。右側の１ビット分のディレイ
回路の出力ＯＵＴは“Ｈ”であるから、入力信号ＩＮは
ＮＡＮＤ回路４０２−２も通過して、ＯＵＴには信号
“Ｌ”として伝達されることになる。上記のように、右
側のＯＵＴ、すなわちφＮが“Ｌ”の時には、ＯＵＴは
常に“Ｌ”になるので、この“Ｌ”の信号は左側の１ビ
ット分のディレイ回路のＮＡＮＤ回路、インバータに順
次伝達され、最終的なＯＵＴ信号として取り出される。

【００３６】このように、活性化された１ビット分のデ
ィレイ回路を介して、入力信号ＩＮは折り返されるよう
に信号伝達され、最終的なＯＵＴ信号になる。つまり、
どの部分の活性化信号φＥを“Ｈ”にするかにより、デ
ィレイ量を制御することができる。１ビット分のディレ
イ量は、ＮＡＮＤ回路とインバータの合計の信号伝搬時
間で決定され、この時間がＤＬＬ回路のディレイ単位時
間になる。全体のディレイ時間は、１ビット分のディレ
イ量に通過する段数を乗じた量になる。

【００３７】図１１はディレイ制御回路の回路構成を示
す図であり、図１２はその動作を示すタイムチャートで
ある。図１１に示すように、ディレイ制御回路も点線で
囲った１ビット分のディレイ制御回路４３０−２を、デ
ィレイ回路の段数分接続した構成であり、各段の出力が
ディレイ回路の各段の活性化信号φＥになる。１ビット
分のディレイ制御回路４３０−２は、ＮＡＮＤ４３２−
２と、インバータ４３３−２で構成されるフリップフロ
ップの両端にそれぞれ直列に接続されたトランジスタ４
３５−２、４３７−２、４３８−２、４３９−２、そし
てＮＯＲ回路４３１−２を有する。トランジスタ４３８
−２のゲートは、前段の端子５ａ−２に、トランジスタ
４３９−２のゲートは、後段の端子５ａ−５に接続され
て、前段と後段の信号を受けるようになっている。一
方、直列接続されている他方のトランジスタには、カウ
ントアップする時のセット信号φＳＥとφＳＯ、カウン
トダウンする時のリセット信号φＲＥとφＲＯが１回路
おきに接続されている。図示のように、真ん中の１ビッ
ト分のディレイ制御回路４３０−２では、トランジスタ
４３５−２がφＳＯに、トランジスタ４３７−２がφＲ
Ｏに接続され、ディレイ制御回路４３０−２の両側の回
路ではそれぞれφＳＥとφＲＥに接続される。ＮＯＲ回
路４３１−２には、左側の５ａ−１とこの回路の５ａ−
４の信号が入力される構成になっている。なお、φＲは
ディレイ制御回路をリセットする信号で、電源投入後に
一時的に“Ｌ”レベルになり、その後は“Ｈ”に固定さ
れる。

【００３８】図１２は、図１１のディレイ制御回路の動
作を示す図である。まず、φＲが一時的に“Ｌ”にな
り、端子５ａ−１，５ａ−３，５ａ−５が“Ｈ”に、５
ａ−２，５ａ−４，５ａ−６が“Ｌ”にリットされる。
カウントアップする時には、カウントアップ信号φＳＥ
とφＳＯが交互に“Ｈ”と“Ｌ”を繰り返す。φＳＥが
“Ｌ”から“Ｈ”になると、５ａ−１は接地されて
“Ｌ”に、５ａ−２は“Ｈ”に変化する。５ａ−２が
“Ｈ”に変化したのを受けて、φＥ−１は“Ｈ”から
“Ｌ”に変化する。この状態はフリップフロップにラッ
チされるので、φＳＥが“Ｌ”に戻ったとしても、出力
φＥ−１は“Ｌ”のままである。そして、５ａ−１が
“Ｌ”に変化したことを受けて、出力φＥ−２が“Ｌ”
から“Ｈ”に変化する。５ａ−２が“Ｈ”に変化したの
でトランジスタ４３８─２はオン状態になり、φＳＯが
“Ｌ”から“Ｈ”になると、５ａ−３は接地されて
“Ｌ”に、５ａ−４は“Ｈ”に変化する。５ａ−４が
“Ｈ”に変化したのを受けて、φＥ−２は“Ｈ”から
“Ｌ”に変化する。この状態はフリップフロップにラッ
チされるので、φＳＯが“Ｌ”に戻ったとしても、出力
φＥ−２は“Ｌ”のままである。そして、５ａ−３が
“Ｌ”に変化したことを受けて、出力φＥ−３が“Ｌ”
から“Ｈ”に変化する。図では、φＳＥとφＳＯが１パ
ルスずつ出ているだけであるが、ディレイ制御回路が何
段にも接続されており、φＳＥとφＳＯが交互に“Ｈ”
と“Ｌ”を繰り返せば、出力φＥが“Ｈ”になる段の位
置が順次右側にシフトする。従って、位相比較回路４２
の比較結果によりディレイ量を増加させる必要がある場
合には、交互にφＳＥとφＳＯのパルスを入力すればよ
い。

【００３９】カウントアップ信号φＳＥとφＳＯ、及び
カウントダウン信号φＲＥとφＲＯが出力されない状
態、すなわち“Ｌ”である状態が維持されれば、出力φ
Ｅは“Ｈ”になる段の位置は固定される。従って、位相
比較回路４２の比較結果によりディレイ量を維持する必
要がある場合には、φＳＥ、φＳＯ、φＲＥ及びφＲＯ
のパルスを入力しないようにする。

【００４０】カウントダウンする時には、φＲＥとφＲ
Ｏのパルスを交互に入力すると、カウントアップ時と逆
に出力φＥが“Ｈ”になる段の位置が順次左側にシフト
する。以上説明したように、図１１に示したディレイ制
御回路では、パルスを入力することにより、出力φＥが
“Ｈ”になる段の位置を１つずつ移動させることが可能
であり、これらの出力φＥで図１０の（ｃ）に示したデ
ィレイ回路を制御すればディレイ量が１単位ずつ増減す
るように制御することができる。

【００４１】ここで、ディレイ回路及びディレイ制御回
路について更に詳しく説明する。第１実施例ではディレ
イ回路として図１０の（３）に示すような回路を使用
し、図１１に示すようなディレイ制御回路で制御してい
る。遅延量を単位量ずつ段階的に変化させることができ
る回路を実現するには、直列に接続された複数の信号経
路を有し、この複数の信号経路の一部から選択的に信号
が出力されるようにすることにより遅延量が選択可能な
ディレイラインを使用するのが一般的である。このよう
なディレイラインでは、遅延量を変化させるために隣接
する信号経路から信号が出力されるように変化させる過
渡的状態であっても、いずれの信号経路も選択されない
状態は避ける必要がある。そのため、このようなディレ
イラインを制御するディレイ制御回路は、過渡的状態で
あっても、いずれかの信号経路を選択する信号を常時出
力する必要がある。図１１のディレイ制御回路は、各段
は２つの相補的な信号を出力する。すなわち、ＮＡＮＤ
ゲートの出力とインバータの出力は相補信号である。そ
して、ある段までは一方の状態の相補信号を出力し、そ
の段以降の段は反転した相補信号を出力し、反転した相
補信号を最初に出力する段がシフトするようになってい
る。言い換えれば、図１１のディレイ制御回路は、シフ
トレジスタと同じ動作を行う。図１１の回路では、ＮＯ
Ｒゲートでこのようなシフトレジスタの相補信号のう
ち、隣接する２段の異なる相補信号の否定論理和を各段
毎に算出して、その出力を図１０の（３）の各段の選択
信号線に接続している。ＭＯＳトランジスタでは、一般
に“Ｈ”の論理値から“Ｌ”の論理値への立ち下がりの
方が、“Ｌ”の論理値から“Ｈ”の論理値への立ち上が
りより変化速度が早い。図１１の回路では入力が共に
“Ｌ”の論理値のＮＯＲゲートの出力がディレイライン
の選択位置を指示しており、このＮＯＲゲートの入力の
一方が“Ｈ”の論理値に変化するのは遅く、次にディレ
イラインの選択位置を指示するＮＯＲゲートの“Ｈ”の
入力は、より早い速度で“Ｌ”に変化する。従って、前
に選択位置を指示していたＮＯＲゲートの出力が選択位
置の指示を停止する前に、次に選択位置を指示するＮＯ
Ｒゲートの出力が選択位置を指示するようになるので、
いずれのＮＯＲゲートも選択位置を指示しない状態を避
けることができる。

【００４２】図１３は、図１１のディレイ制御回路にお
いて選択位置を指示するＮＯＲゲートの位置が順に変化
した時の出力変化を示す図である。図示のように、前の
選択信号が立ち下がる前に次の選択信号が立ち上がる。
従って、ディレイラインのいずれの経路も選択されない
といった問題は生じない。例えば、図１１の回路で、ノ
ード５ａ−２と５ａ−３、５ａ−４と５ａ−５を入力と
するＡＮＤゲートを設け、その出力をφＥ−１、φＥ−
２とするといった具合にするディレイ制御回路も考えら
れるが、このような回路は、過渡的な状態では、すべて
のＡＮＤゲートの出力が“Ｌ”になるといった問題が生
じる。

【００４３】図１４は、図１１の回路でＮＯＲゲートの
代わりにＡＮＤゲート（ＮＡＮＤゲートとインバータの
組み合わせ）を用いた場合の例を示す図である。この回
路では、ＡＮＤゲートの入力を一つ置きの段の異なる相
補信号としている。このような構成により、隣接する２
個のＡＮＤゲートの出力が同時に“Ｈ”、すなわち選択
位置を指示する状態になる。選択位置を指示する２個の
ＡＮＤゲートは１つずつ変化するため、かならず一方の
ＡＮＤゲートは“Ｈ”のままであり、いずれのＡＮＤゲ
ートも選択位置を指示しない状態が避けられる。なお、
２個のＡＮＤゲートの出力が“Ｈ”である時、図１０の
（３）のディレイラインにおいては、２つの経路が同時
に活性化されるため、信号が若干形状が変化するが、１
段の遅延量が小さければ無視できる。

【００４４】位相比較回路４２は、位相比較部と増幅回
路部の２つの回路部分で構成される。図１５は位相比較
部の回路構成を示す図であり、図１６は位相比較部の動
作を示すタイムチャートであり、図１７は増幅回路部の
回路構成を示す図であり、図１８は増幅回路部の動作を
示すタイムチャートである。図１５において、φｏｕｔ
とφｅｘｔはこの位相比較回路４２で比較する出力信号
と外部クロックであり、φｅｘｔを基準としてφｏｕｔ
の位相が判定され、φａからφｅは増幅回路に接続され
る出力信号を示している。図１５に示すように、位相比
較部は、２個のＮＡＮＤ回路で構成されたフリップフロ
ップ回路４２１と４２２、その状態をラッチするラッチ
回路４２５と４２６、ラッチ回路の活性化信号を生成す
る回路４２４、及び外部クロックφｅｘｔの位相許容値
を得る１ディレイ分のディレイ回路４２３からなる。

【００４５】図１６において、（１）は比較対象信号φ
ｏｕｔが比較基準信号φｅｘｔよりも位相が進んでお
り、φｏｕｔがφｅｘｔより先に“Ｌ”から“Ｈ”にな
る場合を示している。φｏｕｔとφｅｘｔが共に“Ｌ”
の時にはフリップフロップ回路４２１と４２２の端子６
ａ−２、６ａ−３、６ａ−４、６ａ−５は共に“Ｈ”に
なっている。φｏｕｔが“Ｌ”から“Ｈ”に変化する
と、端子６ａ−２と６ａ−４は共に“Ｈ”から“Ｌ”に
変化する。その後、φｅｘｔが“Ｌ”から“Ｈ”に、１
ディレイ分遅れて端子６ａ−１が“Ｌ”から“Ｈ”にな
るが、フリップフロップの両端の電位はすでに確定して
いるので、なにも変化を起きない。結局、６ａ−２は
“Ｌ”、６ａ−３は“Ｈ”、６ａ−４は“Ｌ”、６ａ−
５は“Ｈ”を維持する。一方、φｅｘｔが“Ｌ”から
“Ｈ”に変化したのに応じて、回路４２４のφａは
“Ｌ”から“Ｈ”に変化し、６ａ−６には一時的に
“Ｈ”レベルになるパルスが印加される。この６ａ−６
はラッチ回路４２５と４２６のＮＡＮＤ回路に入力され
ているので、ＮＡＮＤ回路が一時的に活性化されて、フ
リップフロップ回路４２１と４２２の両端の電位状態を
ラッチ回路４２５と４２６に取り込むことになる。最終
的には、φｂが“Ｈ”、φｃが“Ｌ”、φｄが“Ｈ”、
φｅが“Ｌ”となる。

【００４６】次に、（２）は比較対象信号φｏｕｔと比
較基準信号φｅｘｔの位相がほぼ同じで、φｏｕｔがφ
ｅｘｔとほぼ同時に“Ｌ”から“Ｈ”になる場合を示し
ている。φｏｕｔの立ち上がり時点と６ａ−１の立ち上
がり時点との時間差内にφｏｕｔが“Ｌ”から“Ｈ”に
変化した時である。この場合、まずφｅｘｔが“Ｌ”か
ら“Ｈ”になることによってフリップフロップ４２１の
端子６ａ−３が“Ｌ”から“Ｈ”に変化するが、フリッ
プフロップ４２２では６ａ−１が“Ｌ”のままなので、
逆に６ａ−４が“Ｈ”から“Ｌ”に変化する。その後に
６ａ−１が“Ｈ”から“Ｌ”に変化するが、フリップフ
ロップ４２２の状態はすでに決まっているので何も変化
が起きない。その後に、６ａ−６が一時的に“Ｈ”にな
るので、ラッチ回路にはこの状態が記憶される。結局、
φｂが“Ｌ”、φｃが“Ｈ”、φｄが“Ｈ”、φｅが
“Ｌ”となる。

【００４７】更に、（３）は比較対象信号φｏｕｔが比
較基準信号φｅｘｔよりも位相が遅れており、φｏｕｔ
がφｅｘｔより後に“Ｌ”から“Ｈ”になる場合を示し
ている。この場合は、φｅｘｔによって２個のフリップ
フロップ回路４２１と４２２に変化が生じて、６ａ−３
と６ａ−５が“Ｈ”から“Ｌ”に変化する。そして、最
終的には、φｂが“Ｌ”、φｃが“Ｈ”、φｄが
“Ｌ”、φｅが“Ｈ”となる。

【００４８】このように、φｅｘｔの立ち上がり時間を
基準として、φｏｕｔの立ち上がり時間がそれ以前に
“Ｈ”になったか、ほぼ同時であったか、遅れて“Ｈ”
になったかを検出することが可能になる。これらの検出
結果をφｂ、φｃ、φｄ、及びφｅの値としてラッチし
ておき、その値に基づいてディレイ制御回路をカウント
アップするか、カウントダウンするかを決める。

【００４９】図１７は位相比較回路４２の増幅回路部の
回路構成を示す図である。増幅回路部は、ＪＫフリップ
フロップ４２７と、ＮＡＮＤとインバータで構成される
増幅部４２８の２つの部分からなる。ＪＫフリップフロ
ップ４２７には、図１５の位相比較部から信号φａが入
力され、φａが“Ｌ”であるか“Ｈ”であるかに応じて
７ａ−９と７ａ−１１の電位が交互に“Ｌ”と“Ｈ”を
繰り返す仕組みになている。増幅部４２８は、ＪＫフリ
ップフロップ４２７の出力信号と、φｂからφｄの信号
を受けて増幅して出力する。

【００５０】まず、ＪＫフリップフロップ４２７の動作
を図１８のタイミングチャートを参照して説明する。時
間Ｔ１で、φａが“Ｈ”から“Ｌ”に変化すると、端子
７ａ−１７ａ−１０が“Ｌ”から“Ｈ”に変化する。一
方、７ａ−１の変化に応じて、７ａ−５と７ａ−６と７
ａ−７に状態の変化が起こるが、φａが“Ｌ”であるた
めに、７ａ−８には変化が生じない。結局、出力７ａ−
９は変化せず、７ａ−１１のみが“Ｌ”から“Ｈ”にな
る。次に、時間Ｔ２になって、φａが“Ｌ”から“Ｈ”
に変化すると、時間Ｔ１での動きと逆に端子７ａ−８は
“Ｈ”から“Ｌ”に、７ａ−１０は７ａ−７が変化しな
いので変化せず、出力７ａ−９は“Ｌ”から“Ｈ”に変
化し、７ａ−１１は変化しない。このように、ＪＫフリ
ップフロップ回路４２７は、φａの動きに応じて出力７
ａ−９と７ａ−１１が交互に“Ｈ”と“Ｌ”を繰り返す
動きをする。

【００５１】次に、増幅部４２８の動作を、図１９から
図２１を参照して説明する。図１９は、比較基準信号φ
ｅｘｔの立ち上がりに対して、比較対象信号φｏｕｔが
先に“Ｌ”から“Ｈ”になる場合を示している。この場
合の位相比較部からの入力信号は、φｂが“Ｈ”、φｃ
が“Ｌ”、φｄが“Ｈ”、φｅが“Ｌ”である。結局、
７ａ−１２が“Ｈ”に、７ａ−１３が“Ｌ”に固定さ
れ、φＳＯとφＳＥがＪＫフリップフロップの状態に応
じて変化するが、φＲＯとφＲＥは７ａ−１３が“Ｌ”
のため変化しない。

【００５２】図２０は、比較対象信号φｏｕｔが比較基
準信号φｅｘｔとほぼ同時に“Ｌ”から“Ｈ”になる場
合を示している。この場合の位相比較部からの入力信号
は、φｂが“Ｌ”、φｃが“Ｈ”、φｄが“Ｈ”、φｅ
が“Ｌ”である。結局、７ａ−１２と７ａ−１３が
“Ｌ”に固定され、φＳＯとφＳＥがＪＫフリップフロ
ップの出力が増幅部に影響することはなく、φＳＯとφ
ＳＥとφＲＯとφＲＥは“Ｌ”に固定されたままにな
る。

【００５３】図２１は、比較対象信号φｏｕｔが比較基
準信号φｅｘｔの立ち上がりに対して遅れて“Ｌ”から
“Ｈ”になる場合を示している。この場合の位相比較部
からの入力信号は、φｂが“Ｌ”、φｃが“Ｈ”、φｄ
が“Ｌ”、φｅが“Ｈ”である。結局、７ａ−１２が
“Ｌ”に、７ａ−１３が“Ｈ”に固定され、φＲＯとφ
ＲＥがＪＫフリップフロップの状態に応じて変化する
が、φＳＯとφＳＥは７ａ−１３が“Ｌ”のため変化し
ない。

【００５４】図２２は、出力回路１４の回路構成を示す
図である。図２２において、Ｄａｔａ１とＤａｔａ２
は、セルアレイ１１５から読み出され、センスアンプ１
１７とデータバスアンプ１１９とデータバス制御回路１
２０を介して出力された記憶データに対応する信号であ
り、Ｄａｔａ１とＤａｔａ２は、出力データが“Ｈ”の
場合には共に“Ｌ”であり、出力データが“Ｌ”の場合
には共に“Ｈ”である。なお、出力データが“Ｈ”でも
“Ｌ”でもないハイインピーダンス状態をとることも可
能であり、その場合にはデータバス制御回路１２０で、
Ｄａｔａ１が“Ｈ”に、Ｄａｔａ２が“Ｌ”になるよう
に変換される。φｏｅはディレイ回路４０の出力信号で
あり、φｏｅに応じてこの出力回路からの出力タイミン
グが制御される。φｏｅが“Ｈ”になると、Ｄａｔａ１
とＤａｔａ２の情報をデータ出力端子１４に出力するよ
うに動作する。いま、データ出力端子１４に“Ｈ”を出
力する場合を想定すると、φｏｅが“Ｌ”から“Ｈ”に
変化し、８ａ−１が“Ｌ”に８ａ−２が“Ｈ”になっ
て、トランスファーゲートがオンしてＤａｔａ１とＤａ
ｔａ２は８ａ−３と８ａ−６に伝達される。結局、８ａ
−５が“Ｌ”に、８ａ−８が“Ｈ”になって、出力用の
Ｐチャンネルトランジスタはオンし、Ｎチャンネルトラ
ンジスタはオフして、データ出力端子１４には“Ｈ”出
力が現れることになる。φｏｅが“Ｌ”になると、トラ
ンスファーゲートはオフして、それまでの出力状態が保
持される。

【００５５】図２３は、ダミー出力回路３７の回路構成
を示す図であり、更にダミー出力負荷として設けられた
容量素子３８も一緒に示してある。また、図２４は、図
２３のダミー出力回路３７の動作を示す図であり、内部
クロック信号と８ａ−９のダミー出力信号の関係を示
す。図２４の（１）は１／Ｎ分周器１３５がない場合
を、（２）は分周比が４の場合を示す。

【００５６】図２２の出力回路１４と比較して明らかな
ように、ダミー出力回路３７は出力回路１４と類似の回
路構成を有するが、ダミー出力回路では出力回路１４と
異なりデータを出力する必要がないので、トランスファ
ーゲートに入力される信号は両方とも“Ｌ”に固定され
る。これにより、データを出力する時には、ダミー出力
８ａ−９は常に“Ｈ”になる。更に、Ｉｎｔ−ＣＬＫは
内部クロックであり、このダミー出力回路からの出力タ
イミングを制御するトランスファーゲートの開閉の他
に、フィードバック用インバータをＮＡＮＤ回路として
その一方の端子に入力される。図２４の（１）に示すよ
うに、Ｉｎｔ−ＣＬＫが“Ｈ”になると、出力回路１４
と同じ動作により、８ａ−９が“Ｈ”になる。一方、Ｉ
ｎｔ−ＣＬＫが“Ｌ”に戻ると、トランスファゲートが
閉じられると同時に、８ａ−３と８ａ−６が共に“Ｈ”
になり、ダミー出力８ａ−９が“Ｌ”に戻される。

【００５７】図２４の（１）に示したのは１／Ｎ分周器
１３５がない場合の波形であり、Ｉｎｔ−ＣＬＫは外部
クロック信号ＣＬＫと同じ周期の信号である。図２４の
（１）に示したのは、ダミー出力負荷の負荷容量３８が
非常に小さい場合であり、実際にはこのＳＤＲＡＭの出
力回路が接続される配線の容量や駆動する必要のある素
子に見合った負荷を設ける必要があり、８ａ−９の立ち
上がりと立ち下がり時間は非常に遅くなり、このダミー
出力回路の動作は８ａ−９の立ち上がりと立ち下がり速
度で制限されることになる。従って、外部クロック信号
ＣＬＫの周期が短くなると、このダミー出力回路は動作
しなくなる可能性がある。

【００５８】そこで、本実施例では、図９に示すよう
に、１／Ｎ分周器１３５を設けている。１／Ｎ分周器１
３５では、ラッチ回路１３３の出力を分周して、外部ク
ロック信号に対して図２４の（２）に示すＩｎｔ−ＣＬ
Ｋを発生させる。このＩｎｔ−ＣＬＫは、外部クロック
信号の４パルスに対して１サイクル分だけ“Ｈ”になる
信号である。ダミー出力回路にこのようなＩｎｔ−ＣＬ
Ｋを使用することにより、上記のダミー出力回路の動作
可能な周波数が立ち上がりと立ち下がり速度により制限
されるという問題を回避できる。

【００５９】１／Ｎ分周器１３５を設けた場合、ダミー
出力８ａ−９は図２４の（２）のようになるので、位相
比較回路４２でのダミー出力と外部クロック信号の位相
比較は、外部クロック信号の４サイクルに対して１回行
われることになるので、その分消費電力が低減される。
以上が第１実施例のＳＤＲＡＭの各部の説明である。第
１実施例のＳＤＲＡＭでは、ディレイ回路４１ａと４１
ｂにおける遅延量の選択は、最初に初期位置を選択する
ようにリセットした後、位相の比較結果に基づいて所定
の位相関係に成るように１段ずつ選択位置をシフトする
ことにより行われる。従って、電源投入時に遅延量をリ
セットしてから、最適な遅延量が選択されるまである程
度の時間が必要である。そのため、第１実施例のＳＤＲ
ＡＭを使用する場合には、電源投入後所定の初期化期間
を設け、その間に所定数以上の外部クロック信号を印加
する必要がある。

【００６０】第１実施例のＳＤＲＡＭでは、内部の処理
系は連続して処理が行われる複数のパイプに分割され、
それぞれ並行して動作する。上記の説明では出力につい
てのみ述べたが入力についても同様にパイプ処理され
る。これにより、データの入出力を高速の外部クロック
信号に同期して行うことができるようになり、転送速度
が大幅に増加する。

【００６１】以上説明したように、第１実施例のＳＤＲ
ＡＭでは、データの出力タイミングが外部クロック信号
の所定の位相になるように制御されるので、使用中の温
度変化や電源電圧の変化があっても、データは常に外部
クロック信号の所定の位相に同期して行われることにな
る。しかも、入力回路や出力回路に等価なダミー回路を
設けてそれらでの遅延量の変化も含めて所定の位相にな
るように制御されるので、位相関係を非常に正確に制御
することが可能である。これにより、転送速度の一層の
高速化が可能になる。

【００６２】現在の半導体装置では、他の半導体素子と
の信号の互換性をとるため、出力信号の規格が決められ
ている。ＳＤＲＡＭやＳＤＲＡＭと組み合わされて使用
される半導体装置では、"Low Voltage Transistor Tran
sistor Logic(LVTTL)"と"Series Stub Termination Log
ic(SSTL)" の２つの規格が一般的であり、ＳＤＲＡＭで
はデータをこの２つの規格のいずれでも出力できる出力
回路を設け、外部から選択信号を印加することにより出
力回路をこの２つの規格のいずれかに設定できるように
したものがある。もし、出力回路が異なる規格での出力
が行えるように切り換え可能な場合には、切り換えによ
り出力回路の特性が変化することになる。出力回路での
遅延量の変化が大きいため、出力回路と等価なダミー出
力回路を設けてそれを通過した信号で位相比較すること
が重要であることはすでに述べたが、切り換えにより出
力回路の特性が変化する場合には、それに応じてダミー
出力回路の特性も切り換えられることが必要である。第
２から第４実施例は、切り換えにより出力回路の特性が
変化可能なＳＤＲＡＭの実施例である。

【００６３】図２５は、第２実施例のＳＤＲＡＭのダミ
ー出力回路の回路構成を示す図である。第２実施例のＳ
ＤＲＡＭにおいては、ダミー出力回路以外の部分は、第
１実施例のＳＤＲＡＭと同じ構成を有する。図２３と比
較して明らかなように、第２実施例のＳＤＲＡＭのダミ
ー出力回路の第１実施例のものと異なる点は、Ｎチャン
ネルトランジスタとＰチャンネルトランジスタで構成さ
れるドライバ回路が、参照番号３７１で示されるＬＶＴ
ＴＬ用と３７２で示されるＳＳＴＬ用の２個設けられて
おり、それぞれのＮチャンネルトランジスタとＰチャン
ネルトランジスタのゲートに接続されるＮＡＮＤ回路と
ＮＯＲ回路に、いずれのドライバ回路を選択するかを指
示する選択信号ｃｔｔＺが入力されていることである。
ＣＶＴＴＬ用のドライバ回路３７１を構成するＰチャネ
ルトランジスタ及びＮチャネルトランジスタのサイズ
は、ＳＳＴＬ用のドライバ回路３７２を構成するＰチャ
ネルトランジスタ及びＮチャネルトランジスタのサイズ
と異なっており、各このドライバ回路を構成するトンラ
ジスタのサイズは、出力モードに応じて適当に規定され
ている。選択信号ｃｔｔＺは、ＳＳＴＬ規格を指示する
場合には“Ｈ”になり、ＬＶＴＴＬ規格を指示する場合
には“Ｌ”になる信号で、外部から基準電源端子に印加
される電圧が所定の値Ｖｒｅｆ以上であるかを判定して
生成される。図２３の回路では、選択信号ｃｔｔＺが
“Ｌ”の時には、ＬＶＴＴＬ用ドライバ回路３７１のＮ
チャンネルトランジスタとＰチャンネルトランジスタの
ゲートに印加される信号は８ａ−４と８ａ−７によって
変化してダミー信号を出力するが、ＳＳＴＬ用ドライバ
回路３７１のＮチャンネルトランジスタとＰチャンネル
トランジスタのゲートには、それぞれ“Ｌ”と“Ｈ”の
信号が印加され、ＳＳＴＬ用ドライバ回路３７１のＮチ
ャンネルトランジスタとＰチャンネルトランジスタは両
方ともオフ状態になり、いわゆるハイインピーダンス状
態になる。逆に、選択信号ｃｔｔＺが“Ｌ”の時には、
ＬＶＴＴＬ用ドライバ回路３７１がハイインピーダンス
状態になり、ＳＳＴＬ用ドライバ回路３７１からダミー
信号を出力する。

【００６４】このようにして、第２実施例のＳＤＲＡＭ
では、ダミー出力回路の特性が切り換えられる。図２６
は、第３実施例のＳＤＲＡＭのダミー出力回路の回路構
成を示す図である。第３実施例のＳＤＲＡＭにおいて
は、ダミー出力回路以外の部分は、第１実施例のＳＤＲ
ＡＭと同じ構成を有する。

【００６５】ＳＳＴＬ規格とＬＶＴＴＬ規格では、ドラ
イバ回路の出力トランジスタに流す電流が異なり、ＳＳ
ＴＬ規格の方が大きな電流を流す必要がある。出力トラ
ンジスタに流れる電流はトランジスタの寸法で変わるの
で、ＳＳＴＬ規格用のトランジスタの方を大きくする必
要がある。一般にドライバ回路のトランジスタは大きな
寸法であり、図２５のようにＳＳＴＬ用とＬＶＴＴＬ用
の２つのドライバ回路を設けると大きな面積が必要であ
る。そこで、第３実施例のＳＤＲＡＭのダミー出力回路
では、ＬＶＴＴＬ用ドライバ回路３７３と、ＬＶＴＴＬ
用ドライバ回路３７３に合わせることによりＳＳＴＬ規
格の電流を流せるドライバ回路３７４を設け、ＬＶＴＴ
Ｌ規格が指示された時にはドライバ回路３７４をハイイ
ンピーダンス状態にし、ＳＳＴＬ規格が指示された場合
にはＬＶＴＴＬ用ドライバ回路３７３とドライバ回路３
７４の両方を動作状態にして、ＳＳＴＬ規格の電流が流
せるようにする。

【００６６】ＳＳＴＬ規格とＬＶＴＴＬ規格では、出力
負荷についても規定がある。そこでダミー出力負荷につ
いても切り換え可能にしたのが第４実施例のＳＤＲＡＭ
である。図２７は、第４実施例のＳＤＲＡＭのダミー出
力回路の回路構成を示す図である。第４実施例のＳＤＲ
ＡＭにおいては、ダミー出力負荷以外の部分は、第３実
施例のＳＤＲＡＭと同じ構成を有する。

【００６７】図２７に示すように、第４実施例のＳＤＲ
ＡＭのダミー出力回路では、ダミー出力負荷として、Ｓ
ＳＴＬ用負荷３７７とＬＶＴＴＬ用負荷３７８の２個の
負荷が設けられており、選択信号ｃｔｔＺにより一方の
みをダミー出力端子８ａ−２４に選択的に接続できるよ
うになっている。ＳＳＴＬ用負荷３７７としては３０ｐ
Ｆの容量素子が、ＬＶＴＴＬ用負荷としては５０ｐＦの
容量素子が使用される。更に、ＳＳＴＬ用負荷３７７が
選択される場合には、一端が電源ＶｃｃＱに接続された
終端抵抗３７９がダミー出力端子８ａ−２４に接続され
る。第１から第４実施例では、ダミー出力回路は“Ｌ”
か“Ｈ”に変化する立ち上がるデータのみを出力し、そ
の立ち上がりエッジの外部クロック信号に対する位相を
検出していた。しかし、出力回路での遅延量の変化は、
出力信号が“Ｌ”から“Ｈ”に変化する立ち上がるデー
タの場合と、“Ｈ”から“Ｌ”に変化する立ち下がるデ
ータの場合で異なる。そのため、第１から第４実施例の
構成では立ち上がるデータと立ち下がるデータで外部ク
ロック信号に対する位相に差が生じることになる。一般
に出力回路のドライバ回路としては、図２５から図２７
に示したような電源端子とグランドの間にＮチャンネル
トランジスタとＰチャンネルトランジスタを直列に接続
し、出力するデータに応じていずれかのトランジスタを
オンにする構成が使用される。このようなドライバ回路
では、特にＮチャンネルトランジスタとＰチャンネルト
ランジスタのプロセス条件の違いによりＮチャンネルト
ランジスタとＰチャンネルトランジスタの駆動能力がア
ンバランスになると差が生じやすくなる。第５実施例は
このような問題を解決した実施例である。

【００６８】図２８は、第５実施例のＳＤＲＡＭの出力
タイミング制御回路の構成を示す図である。図９と図２
８を比較して明らかなように、第５実施例のＳＤＲＡＭ
の第１実施例のＳＤＲＡＭと異なる点は、立ち上がりデ
ータと立ち下がりデータの位相を独立に調整できるよう
に、ディレイ回路とダミーディレイ回路がそれぞれ２本
のディレイ回路を有する点である。以下、第１実施例と
異なる点について説明する。

【００６９】第１のディレイ回路４１ａ−Ｈは立ち上が
りデータの出力タイミングを調整するためのディレイ回
路であり、第２のディレイ回路４１ａ−Ｌは立ち下がり
データの出力タイミングを調整するためのディレイ回路
であり、共にＣＬＫ制御回路１３４の出力からＣＬＫが
入力される。第１のディレイ回路４１ａ−Ｈの出力は出
力回路１４に入力されて“Ｈ”のデータを出力する時の
タイミング信号として使用される。また、第２のディレ
イ回路４１ａ−Ｌの出力は出力回路１４に入力されて
“Ｌ”のデータを出力する時のタイミング信号として使
用される。同様に、第１のダミーディレイ回路４１ｂ−
Ｈは立ち上がりダミーデータの出力タイミングを調整す
るためのダミーディレイ回路であり、第２のディレイ回
路４１ｂ−Ｌは立ち下がりダミーデータの出力タイミン
グを調整するためのダミーディレイ回路であり、共に１
／Ｎ分周器１３５の出力からＩｎｔ−ＣＬＫが入力され
る。第１のダミーディレイ回路４１ｂ−Ｈの出力はダミ
ー信号配線３６−Ｈを介してダミー出力回路３７に入力
されて“Ｈ”のダミーデータを出力する時のタイミング
信号として使用される。また、第２のダミーディレイ回
路４１ｂ−Ｌの出力はダミー信号配線３６−Ｌを介して
ダミー出力回路３７に入力されて“Ｌ”のダミーデータ
を出力する時のタイミング信号として使用される。な
お、各ディレイ回路は同じように作られている。

【００７０】ディレイ制御回路は、２個の回路４３−Ｈ
と４３−Ｌで構成され、それぞれ図１１に示した構成を
有している。ディレイ制御回路４３−Ｈの出力で、第１
のディレイ回路４１ａ−Ｈと第１のダミーディレイ回路
４１ｂ−Ｈの遅延量を選択し、ディレイ制御回路４３−
Ｌの出力で、第２のディレイ回路４１ａ−Ｌと第２のダ
ミーディレイ回路４１ｂ−Ｌの遅延量を選択する。

【００７１】図２９は、第５実施例における位相比較回
路の構成を示す図である。図１５及び図１７と比較して
明らかなように、第１実施例のものと異なるのは、位相
比較回路の比較部の前段に信号ｄａｔａによって信号φ
ｄｄｑの“Ｌ”と“Ｈ”を常に“Ｈ”とするスイッチ回
路４１２が設けられている点と、“Ｈ”出力用の増幅部
４１４と“Ｌ”出力用の増幅部４１５の２個設けている
点である。

【００７２】スイッチ回路４１２においては、例えば、
ｄａｔａが“Ｈ”として“Ｈ”を出力する場合、φｄｄ
ｑも“Ｌ”から“Ｈ”に変化する。ｄａｔａは“Ｈ”で
あるからトランスファーゲート４１６がオンしてφｄｄ
ｑが位相比較部４１３に信号φｏｕｔとして入力する。
逆に、ｄａｔａが“Ｌ”の時には、トランスファーゲー
ト４１７がオンするので、φｄｄｑを反転した信号が位
相比較部４１３に信号φｏｕｔとして入力することにな
る。このように、位相比較部４１３の入力φｏｕｔは常
に“Ｌ”から“Ｈ”に変化する信号として入力されるこ
とになる。なお、位相比較部４１３としては、図１５に
示したのと同じ回路が使用される。

【００７３】２個の増幅部４１４と４１５は、それぞれ
図１７に示した回路構成と同じ構成であるが、入力φｂ
からφｅが入力されるＮＡＮＤゲートを３入力ゲートと
して信号ｄａｔａによって制御できるようにした点が異
なる。ｄａｔａが“Ｈ”の場合、“Ｈ”出力用の増幅部
４１４が活性化されて動作し、ｄａｔａが“Ｌ”の場
合、“Ｌ”出力用の増幅部４１５が活性化されて動作す
る。内部の動作は、図１７の回路と同じである。

【００７４】図３０は、第５実施例のダミー出力回路３
７の構成を示す図である。ダミー出力回路３７には、第
１と第２のダミーディレイ回路４１ｂ−Ｈ、４１ｂ−Ｌ
から出力されたタイミング信号である２つの活性化信号
φｄｏｅＨとφｄｏｅＬとが入力される。φｄｏｅＨは
“Ｈ”を出力する時に使用される活性化信号であり、φ
ｄｏｅＬは“Ｌ”を出力する時に使用される活性化信号
である。どちらの活性化信号を使用するかは、信号ｄａ
ｔａと／ｄａｔａで選択される。

【００７５】いま、ｄａｔａが“Ｈ”で／ｄａｔａが
“Ｌ”であるとすると、φｄｏｅＨが有効になり、図の
上側のトランスファゲートが動作するように端子１０−
１と１０−２の切り換え信号が出る。逆に、ｄａｔａが
“Ｌ”で／ｄａｔａが“Ｈ”の時には、φｄｏｅＬが有
効になり、図の下側のトランスファゲートが動作するよ
うに端子１０−１０と１０−１１の切り換え信号が出
る。一度データがダミー出力回路に出力されると、ラッ
チ回路にラッチされて保持されるので、活性化信号
“Ｌ”になっても出力は次に活性化信号が入るまで維持
される。

【００７６】なお、活性化信号φｄｏｅＨとφｄｏｅＬ
の替わりに第１と第２のディレイ回路４１ａ−Ｈ、４１
ａ−Ｌから出力されたタイミング信号が入力される点を
除けば、出力回路１４は図２６と同じ構成である。図３
１は、第５実施例における各部の動作を示す波形図であ
る。上側には“Ｈ”出力の場合を、下側には“Ｌ”出力
の場合を示す。

【００７７】“Ｈ”出力の場合、外部クロック信号ＣＬ
Ｋが“Ｌ”から“Ｈ”になり、その信号が入力回路１３
で増幅される。φ１／Ｎは分周器１３５を通過した信号
でダミーディレイ回路４１ｂ−Ｈと４１ｂ−Ｌに入力さ
れる。φｄｏｅＨはダミーディレイ回路４１ｂ−Ｈを通
過した後の信号でダミー出力回路３７へ入力される活性
化信号になる。この活性化信号によってダミー出力回路
３７が動作してダミー出力１０−９を出力する。この信
号がダミー入力回路３４に入力されて、位相比較回路４
２の入力信号φｏｕｔになる。結局、位相比較回路は○
で囲った（ａ）の立ち上がりと、位相比較回路の入力信
号φｏｕｔである○で囲った（ｂ）の立ち上がりとの比
較を行う。

【００７８】“Ｌ”出力の場合、φ１／Ｎまでの説明は
上記と同じであり、φｄｏｅＬは上と異なるダミーディ
レイ回路４１ｂ−Ｌを通過した信号であり、この信号が
活性化信号としてダミー出力回路３７に入力され、これ
に応じてダミー出力回路３７は“Ｌ”を出力する。この
信号はダミー入力回路３４に入力されてφｄｄｑにな
る。これは図２９のスイッチ回路４１２で反転され、信
号φｏｕｔとして位相比較回路４２に入力される。結
局、位相比較回路は○で囲った（ａ）の立ち上がりと、
位相比較回路の入力信号φｏｕｔである○で囲った
（ｃ）の立ち上がりとの比較を行う。

【００７９】以上説明したように、第５実施例では
“Ｈ”出力と“Ｌ”出力で別々に遅延量が制御可能であ
るので、“Ｈ”出力時のクロックアクセス時間と“Ｌ”
出力時のクロックアクセス時間とを一致させることが可
能である。これにより、このＳＤＲＡＭを使用するシス
テムでのタイミングマージンが拡大され、システムを高
速動作させることが可能になる。

【００８０】第１から第５実施例では、出力データを出
力するためのディレイ回路、出力回路と相似したダミー
ディレイ回路、ダミー出力回路を設け、更に出力端子に
接続される負荷に相似したダミー負荷を設けて実際に出
力される出力信号に類似したダミー出力信号を生成し
て、それと外部クロック信号の位相を比較していた。こ
れにより出力信号の外部クロック信号に対する位相関係
は、従来例に比べて非常に正確に保持される。しかし、
このような半導体装置が使用されるシステムで、実際に
出力端子に接続される配線の引き回しは一定せず、常に
一定の負荷（容量、出力インピーダンス）になることは
まれである。そのため、実際の出力回路の負荷とダミー
負荷が一致することは極めて稀で、実際の出力波形とダ
ミー出力波形には微小な時間的な誤差が生じる。

【００８１】図３２は、このような誤差の発生を説明す
る図である。外部クロック信号ＣＬＫの立ち上がり時刻
Ｔ１を基準にして入力回路の動作時間完了時間Ｔ２後よ
りディレイ回路が動作して出力タイミング信号を遅延さ
せ、出力回路からデータを出力する。ここではこれに要
する時間をＴ４とする。ここで、クロックアクセス時間
はＴ６で示される。相似したダミーディレイ回路を製作
しても若干の誤差があり、同じ位置を選択したとしても
遅延量に差が生じる。更に、ダミー出力回路やダミー負
荷の製作誤差による遅延量の差もあるので、ダミー回路
の遅延量はＴ５になる。図でＴ７で示したのが誤差であ
る。

【００８２】このような誤差はわずかであり、従来はこ
のようなわずかな時間のずれは問題にならなかったが、
最近の高速システムではこのわずかの誤差が動作速度の
限界に影響するようになってきており、問題になってき
た。第６実施例は、このようなわずかな誤差も低減する
ようにしたＳＤＲＡＭである。第１から第５実施例にお
いては、ディレイ回路とダミーディレイ回路は共通のデ
ィレイ制御回路からの選択信号に従って同じ遅延量が選
択された。これに対して、第６実施例では、ディレイ回
路とダミーディレイ回路にそれぞれ別々に位相比較回路
とディレイ制御回路を設ける。電源投入直後の初期化期
間には相当数のダミーサイクルを行い、このダミーサイ
クルでは出力回路からもダミーデータが出力され、ダミ
ーデータと外部クロック信号の位相が同期するようにデ
ィレイ回路が制御される。そしてこれとは独立に、ダミ
ーディレイ回路はダミー出力回路から出力されるダミー
データと外部クロック信号の位相が同期するように制御
される。この状態では、ディレイ回路の遅延量は実際に
接続された負荷の影響を含めた出力回路からの出力デー
タと外部クロック信号の位相が同期する値に制御されて
いることになる。同様に、ダミーディレイ回路もダミー
出力データと外部クロック信号の位相が同期する値に制
御されていることになる。この状態で正規のディレイ回
路側の位相比較回路にダミー出力データを入力するよう
にすれば、その後変動があっても追従して出力データと
外部クロック信号の位相が同期するように制御されるこ
とになる。このような構成は、図９に示した第１実施例
のＳＤＲＡＭにも適用可能であるが、以下に説明する第
６実施例は、このような構成を図２６の第５実施例のＳ
ＤＲＡＭに適用した例である。

【００８３】図３３は、第６実施例のＳＤＲＡＭのブロ
ック構成図である。図示のように、第６実施例において
は、正規のデータが出力される出力回路１４の出力タイ
ミングを規定するタイミング信号を生成するＤＬＬ回路
４４と、ダミー出力が出力されるダミー出力回路３７の
出力タイミングを規定するダミータイミング信号を生成
するダミーＤＬＬ回路４５が設けられている。ＤＬＬ回
路４４には、“Ｈ”用ディレイ回路４４１ａと、“Ｌ”
用ディレイ回路４４１ｂと、位相比較回路４４２と、デ
ィレイ制御回路４４３ａが設けられている。また、ダミ
ーＤＬＬ回路４５には、“Ｈ”用ダミーディレイ回路４
５１ａと、“Ｌ”用ダミーディレイ回路４５１ｂと、位
相比較回路４５２と、ディレイ制御回路４５３ａが設け
られている。また、ＤＬＬ回路４４とダミーＤＬＬ回路
４５に対応してダミー入力回路３４ｃと３４ｄが設けら
れている。各ディレイ回路には入力回路１３からの外部
クロック信号に対応する信号が入力される。また、各位
相比較回路には入力回路１３からの信号と対応するダミ
ー入力回路からの信号が入力される。出力回路１４に
は、電源電圧ＶｃｃＱが印加され、ＤＬＬ回路４４から
の出力タイミング信号が供給される。出力回路１４の出
力は出力端子１２に接続されると共に、切り換え回路３
９に供給される。出力端子１２にはボード配線１５１と
別のＬＳＩの入力回路レシーバ１５２が接続されてお
り、これらが実際の出力負荷になる。同様に、ダミー出
力回路３７にも、電源電圧ＶｃｃＱが印加され、ダミー
ＤＬＬ回路４５からのダミー出力タイミング信号が供給
される。ダミー出力回路３７の出力はダミー出力負荷３
８を介してダミー入力回路３４ｄに供給されると共に、
切り換え回路３９に供給される。切り換え回路３９は、
ダミー入力回路３４ｃに供給する信号を出力回路１４の
出力とダミー出力負荷３８の出力の間で切り換える。以
上説明した、ダミー回路とそれに対応する正規の回路
は、まったく同じ回路構成で相似になるように構成され
ている。

【００８４】この他に、電源投入直後のダミーサイクル
で、出力回路１４とダミー出力回路３７から“Ｌ”と
“Ｈ”の出力を強制的に出力するためのダミーデータを
生成するダミーデータ生成回路５３と、電源投入を検出
する電源投入検出回路５２と、コマンドデコーダ回路５
１が設けられている。以下、第６実施例の回路の動作を
説明する。

【００８５】位相比較回路４４２と４５２は、外部クロ
ック信号の立ち上がり時点を基準として、出力信号とダ
ミー出力信号の変化エッジが早かった場合には、ディレ
イ回路の遅延量を増加させる方向に、逆に外部クロック
信号の立ち上がり時点より遅い場合には、遅延量を減少
させる方向に制御する。もちろんこの制御は、“Ｈ”と
“Ｌ”の両方の変化エッジについて独立に行われる。

【００８６】このようなＳＤＲＡＭが使用されるメモリ
システムでは、システム電源投入直後、メモリシステム
はクロック動作を開始し、システム上に搭載された各種
ロジック、ＰＬＬ回路等の動作確認、調整を行うので、
相当数のダミーサイクルが行われ、外部クロック信号が
入ってくる。このダミーサイクル中に、上記の出力信号
とダミー出力信号の変化エッジが外部クロック信号に対
して所定の位相になるように各ディレイ回路の遅延量を
シフトさせる動作を繰り返せば、ＤＬＬ回路とダミーＤ
ＬＬ回路の調整が行える。ところが、電源投入直後に
は、メモリには情報が書き込まれていないので、出力信
号とダミー出力信号は一定であり、そのままでは調整動
作が行えない。そのため、ダミーサイクルにおけるディ
レイ回路調整用のデータを内部で発生させることが必要
になる。本実施例では、このためにダミーデータ発生回
路５３を新たに設け、更に従来のＳＤＲＡＭに以前から
設けられている電源投入検出回路５２とコマンドデコー
ダ回路５１の出力波形を使用して、強制的にダミーデー
タを発生し、ディレイ回路の調整を行う。

【００８７】図３４は、第６実施例におけるダミーデー
タ発生回路の回路構成を示す図である。ダミーデータ発
生回路は、活性化信号発生部３７１と、フリップフロッ
プ部３７２の２つの部分からなる。活性化信号発生部３
７１には、外部クロック信号ＣＬＫを入力回路で増幅し
た信号φｅｘｔと、電源投入したことを知らせるφＲ
と、メモリの初期化が完了して実際に動作を開始する信
号φＭＲＳとが入力される。これらの動作を第３３図の
動作波形を参照して説明する。

【００８８】Ｔ１の時点で、Ｖｃｃ電圧が印加されてＶ
ｃｃ電圧は上昇する。しばらくすると、電源投入検出回
路５２が動作してφＲを出す。この信号をダミーデータ
発生回路５３が受け取ると、φＳＷが“Ｈ”に、／φＳ
Ｗが“Ｌ”になる。次に、Ｔ２の時点で、外部より基準
信号となるφｅｘｔが入力される。この信号によってフ
リップフロップ部３７２は外部クロック信号の２倍周期
でφＤと／φＤを出力する。これらの信号は、出力回
路、ダミー出力回路に入力されて、出力データとして使
用される。

【００８９】ＳＤＲＡＭの場合、実動作を開始する前に
かならずメモリ内にあるモードレジスタに動作モードを
設定する必要がある。モードレジスタに動作モードをセ
ットするには、モードレジスタセット命令を入れて設定
を行うことになっている。この命令が入ってくると、コ
マンドデコーダ５１は信号φＭＲＳを出力する。Ｔ３の
時点で、φＭＲＳが出たとすると、この信号を受けて、
φＳＷは“Ｌ”に、／φＳＷは“Ｈ”になり、１０ａ−
２は一定となる。これ以後はダミーデータが一定値にな
る。

【００９０】図３６は、第６実施例の出力回路１４の回
路構成を示す図であり、図３７はその動作を示すタイム
チャートである。ダミー出力回路３７は、出力回路と同
じ回路構成を有し、寸法のみが相似形で小さくしてあ
る。従って、動作はまったく同じである。ダミーデータ
発生回路５３で発生されたダミーデータは出力回路１４
に入力される。出力回路１４は、ハイインピーダンス制
御部１４１と、ダミーデータスイッチ部１４２と、出力
増幅部１４３とからなる。ダミーデータはハイインピー
ダンス制御部１４１に入力されている。／φＺは出力を
ハイインピーダンス状態にするための信号で、ハイイン
ピーダンスにする時には／φＺは“Ｌ”とするが、φＳ
Ｗが“Ｈ”である電源投入直後のダミーサイクル期間で
は無効になり、１２ａ−１は“Ｌ”に、１２ａ−２は
“Ｈ”となる。一方、ダミーデータスイッチ部１４２は
／φＳＷが“Ｌ”であるから、ダミーデータφＤが通過
状態になる。逆に、実データバスの信号ＤＢはφＳＷが
“Ｈ”であるから、５ａ−１１と５ａ−１２に掃き出さ
れることはない。

【００９１】この状態では、ダミーデータφＤが有効と
なっているので、φＤが“Ｈ”の時には５ａ−１１と５
ａ−１２は共に“Ｈ”となる。外部クロック信号φｅｘ
ｔと同期した出力回路活性化信号φｏｅ（ＤＬＬ回路４
４を通過した信号）が“Ｈ”となった時に、出力信号と
して“Ｈ”が出力される。逆に、φＤが“Ｌ”の時には
５ａ−１１と５ａ−１２は共に“Ｌ”となＲＩ、φｏｅ
が“Ｈ”の時には、出力信号として“Ｌ”が出力され
る。

【００９２】以上のように、電源投入直後のダミーサイ
クルを使用することにより、外部クロック信号の立ち上
がり時点と出力信号が“Ｈ”及び“Ｌ”となる時点がＤ
ＬＬ回路４４によって、ダミー出力信号が“Ｈ”及び
“Ｌ”となる時点がダミーＤＬＬ回路４５によって一致
することになる。もちろん、出力信号の波形とダミー出
力の波形とは微妙に異なるので、ＤＬＬ回路４４とダミ
ーＤＬＬ回路４５の各ディレイ回路の設定値は異なるこ
とになるが、この時点では外部クロック信号、出力信
号、ダミー出力信号の３つの信号の同期がとれたことに
なる。

【００９３】ダミーサイクル終了後（φＭＲＳが出た
後）は、実際にメモリ動作に入るので、出力端子１２に
はメモリに記憶されていたデータが出力されることにな
る。これらのデータは、まったくランダムであり、どの
ようなデータが出力されるかは分からない。更に、ＳＤ
ＲＡＭでは、データ入力端子とデータ出力端子１２はＩ
／Ｏコモン端子になっているので、入力データが入って
くる場合もある。つまり、ＤＬＬ回路４４の系列はディ
レイ回路４４１ａと４４１ｂの調整に使用することはで
きない。そこで、切り換え回路３９を切り換えて、ＤＬ
Ｌ回路４４の比較対象信号を出力信号からダミー出力信
号へ切り換える。

【００９４】図３８は、切り換え回路３９の回路構成を
示す図である。ＮチャンネルトランジスタとＰチャンネ
ルトランジスタを並行に接続したトランスファゲートを
２個設け、信号φＳＷでいずれかを通過状態にするよう
に制御している。これによって、メモリ動作中に温度等
の変動が生じて、ＤＬＬ回路４４のディレイ回路のディ
レイ量を調整する必要がでた時には、比較対象信号とし
てダミー出力信号が使用されることになるが、電源投入
直後のダミーサイクル中に外部クロック信号、出力信
号、ダミー出力信号の３つの波形を一致させたので、外
部クロックとダミー出力信号の波形のずれを検出して、
その検出結果に基づいて調整すれば出力信号も一致する
ことになる。

【００９５】第６実施例では、一連の動作で、実際に使
用するボードの配線、配線負荷の違いを含めて、外部ク
ロック信号と出力信号との同期をとることが可能であ
る。その結果、より高速動作するシステムでも充分なマ
ージンの確保が加工になり、より高速のシステムでも動
作が安定する。第１実施例から第６実施例では、ダミー
出力回路を設けてダミーデータを出力し、その出力信号
の位相と外部クロック信号の位相を比較したが、ダミー
出力回路を設けず、出力回路の出力信号と外部クロック
信号の位相を比較することもできる。第７実施例は、出
力信号の位相比較を行うようにした例である。

【００９６】図３９は、第７実施例の出力タイミング制
御回路の構成を示す図である。図３９に示すように、第
７実施例の出力タイミング制御回路は、入力回路１３
と、出力回路１４と、ディレイ回路５０１と、ディレイ
制御回路５０２と、位相比較回路５０３と、入力回路１
３の出力するクロック信号ＣＬＫ１から１８０度位相の
異なる１／２シフトクロックを生成する１／２位相シフ
ト回路５０４と、第１と第２のダミー入力回路５０５と
５０６と、第１、第２及び第３のラッチ回路５０７、５
０８、５０９とを有する。入力回路１３と出力回路１４
はこれまで説明した実施例のものと同じである。第７実
施例では、位相比較回路５０３は出力信号が変化したか
判定し、出力信号が変化しない時にはホールド（ＨＯＬ
Ｄ）信号を出力し、変化した場合にのみ位相の比較を行
い、比較結果に基づいてディレイ制御回路５０２に遅延
量を増加させるか減少させるかを指示する制御信号（Ｕ
Ｐ／ＤＯＷＮ）信号を出力する。１／２位相シフト回路
５０４と、第１、第２及び第３のラッチ回路５０７、５
０８、５０９は、位相比較回路５０３が出力信号が変化
したかの判定及び位相の比較を行うための信号を生成す
る回路である。ラッチ回路については、通常のラッチ回
路を使用しており、その構成は広く知られているので、
ここでは説明を省略する。

【００９７】図４０は、第１のディレイ回路５０１とデ
ィレイ制御回路５０３の構成例を示す図である。なお、
第２のディレイ回路５０２もディレイ制御回路５０３の
同じ出力で制御されるが、ここでは図示を省略してあ
る。図示のように、ディレイ回路５０１は、複数のイン
バータを直列に接続したインバータ列５２１と、入力の
一方がインバータ列５２１の２段毎の出力を受けるよう
に設けられた複数のＡＮＤゲート５２２−１、５２２−
２、…、５２２−ｎで構成されるＡＮＤゲート列と、各
ＡＮＤゲートの出力がゲートに印加され、ソースは接地
され、ドレインが共通に接続されているＮ−チャンネル
トランジスタ５２３−１、５２３−２、…、５２３−ｎ
で構成されるトランジスタ列と、各Ｎ−チャンネルトラ
ンジスタのドレインが共通に接続される信号線と電源の
高電位側の間に接続された抵抗５２４と、入力がこの信
号線に接続され内部クロックＣＬＫ２を出力するバッフ
ァ５２５とを備える。ディレイ制御回路５０２は、アッ
プ／ダウンカウンタ５２６とデコーダ５２７で構成さ
れ、アップ／ダウンカウンタ５２６は、ホールド信号Ｈ
ＯＬＤが“Ｌ”の時にはカウント動作を行わず、ホール
ド信号ＨＯＬＤが“Ｈ”の時に、φ１／２ＣＬＫ１の立
ち上がりに同期してカウント動作を行い、アップ／ダウ
ン信号ＵＰ／ＤＯＷＮが“Ｈ”の時にはカウントアップ
し、“Ｌ”の時にはカウントダウンする。デコーダ５２
７は、アップ・ダウンカウンタ２９の出力をデコード
し、いずれか１つの出力を「Ｈ」にし、他の出力を
「Ｌ」にする。アップ・ダウンカウンタ５２６がカウン
トアップした場合には「Ｈ」にする出力位置を右にシフ
トし、カウントダウンする場合には「Ｈ」にする出力位
置を左にシフトする。デコーダ５２７の出力は、順に各
ＡＮＤゲート５２２−１、５２２−２、…、５２２−ｎ
のもう一方の入力に接続されており、デコーダ５２７か
ら「Ｈ」が入力されるＡＮＤゲートだけが活性化され
る。そして、インバータ列の出力のうち、活性化された
ＡＮＤゲートに入力される信号が内部クロックＣＬＫ２
として出力されることになり、どのＡＮＤゲートを活性
化するかにより、インバータ列を通過する段数が変化す
るので、内部クロックの遅延量を選択することができ
る。従って、遅延量制御の調整単位はインバータ２個分
の遅延量である。なお、ディレイ制御回路５０３につい
ても、図１０から１４で説明したのと同様に、ディレイ
回路５０１で常時いずれかの経路が選択されるようにす
るように考慮する必要がある。

【００９８】図４１は、１／２位相シフト回路５０４の
構成を示す図である。図４１に示すように、１／２位相
シフト回路５０４は、カレントミラー回路５１１と、ク
ロック入力バッファ回路５１２と、同一の構成を有する
第１と第２の１／２φディレイ回路５１３と５１６と、
バッファ回路５１４と５１７と、位相比較回路５１８
と、ディレイ制御回路５１９と、φ１／２クロック信号
φ１／２ＣＬＫ１を出力するバッファ回路５１５とを有
する。カレントミラー回路５１１とクロック入力バッフ
ァ回路５１２は、入力回路を構成する部分である。第１
と第２の１／２φディレイ回路５１３と５１６は、遅延
量が選択的に変化させられるディジタルディレイライン
で、同じ遅延量になるように制御される。位相比較回路
５１８は、バッファ回路５１２の出力するクロック信号
と、バッファ回路５１７の出力するクロック信号の位相
を比較し、その位相比較結果をディレイ制御回路５１９
に出力する。ディレイ制御回路５１９は、位相比較回路
５１８の比較結果に基づいて、バッファ回路５１２の出
力するクロック信号とバッファ回路５１７の出力するク
ロック信号の位相が一致するように、第１と第２の１／
２φディレイ回路５１３と５１６を制御する。位相比較
回路５１８としては後述する図４２の回路を、ディレイ
回路５１３と５１６としては図４０に示す回路を使用す
る。

【００９９】バッファ回路５１２から出力されたクロッ
ク信号は、第１のディレイ回路５１３で遅延された後、
バッファ回路３７４を介して第２のディレイ回路５１６
に入力され、第１のディレイ回路５１３の遅延量と同じ
量遅延され、バッファ回路５１７を介して位相比較回路
５１８に入力される。位相比較回路５１８では、バッフ
ァ回路５１２と５１７から出力されたクロック信号の位
相が比較され、ディレイ制御回路５１９はその比較結果
に基づいて２つの位相が一致するように第１と第２のデ
ィレイ回路５１３と５１６の遅延量を変化させる。２つ
の位相が一致した時には、第１のディレイ回路５１３か
らバッファ５１４を介して第２のディレイ回路５１６に
入力するまでの経路と、第２のディレイ回路５１６から
バッファ５１７を介して位相比較回路５１８に入力する
までの経路は同一であるから、第２のディレイ回路５１
６に入力する信号の位相は第１のディレイ回路５１３に
入力する信号の位相とちょうど半周期ずれている。従っ
て、バッファ回路５１４と５１７からそれぞれ出力され
るクロックの位相も半周期ずれており、バッファ回路５
１５からはクロック信号を半周期シフトした１／２シフ
トクロックφ１／２が出力されることになる。このよう
に、図４０に示すような１／２位相シフト回路を使用す
ることにより、クロック信号を正確に１／２位相シフト
した１／２シフトクロックφ１／２が得られる。

【０１００】なお、第７実施例では、クロック信号を正
確に１／２位相シフトした１／２シフトクロックφ１／
２が他の部分で必要なために、図４１のような回路を使
用したが、第７実施例では正確に１／２位相シフトした
信号が必要ではないため、単にインバータを使用しても
よい。いずれにしろ、ラッチ回路５０７はＣＬＫ１の立
ち上がりに同期してダミー出力回路５０５の出力をラッ
チし、ラッチ回路５０８はＣＬＫ１の立ち下がりに同期
してダミー出力回路５０６の出力をラッチし、ラッチ回
路５０９はＣＬＫ１の立ち下がりに同期してラッチ回路
５０８の出力をラッチする。従って、ラッチ回路５０９
はラッチ回路５０８がラッチするＣＬＫ１の立ち下がり
の後の１周期後のダミー出力回路５０６の出力をラッチ
することになる。ラッチ回路５０７の出力がＲＧ１、ラ
ッチ回路５０８の出力がＲＧ２、ラッチ回路５０９の出
力がＲＧ０として位相比較回路５０３に入力される。

【０１０１】図４２は、位相判定回路５０３の構成を示
す回路図であり、位相判定回路５０３の動作を図４３か
ら図４５を参照して説明する。位相ずれがない状態で
は、出力信号は入力回路１３の出力するクロック信号Ｃ
ＬＫ１φ１の立ち上がりエッジで変化するものとする。
図で矢印で示した位置が、各ラッチ回路が出力信号をラ
ッチするタイミングで、左から順にＲＧ０、ＲＧ１、Ｒ
Ｇ２である。図４３の状態１は出力信号が「Ｈ」のまま
で変化しない時であり、この時のＲＧ０、ＲＧ１、ＲＧ
２はすべて「Ｈ」であり、ホールド信号ＨＯＬＤが
“Ｌ”になり、位相のずれは判定できないので、カウン
ト動作をしないようにする。同様に、状態２は出力信号
が「Ｌ」のままで変化しない時であり、この時のＲＧ
０、ＲＧ１、ＲＧ２はすべて「Ｌ」であり、同様にホー
ルド信号ＨＯＬＤが“Ｌ”になり、カウント動作をしな
いようにする。

【０１０２】図４４に示す状態３と４は、出力信号が
「Ｈ」から「Ｌ」に変化する場合で、状態３のようにＣ
ＬＫ１の立ち上がりエッジに対して出力信号の変化エッ
ジが遅れている場合には、ＲＧ０、ＲＧ１、ＲＧ２はそ
れぞれ「Ｈ」、「Ｈ」、「Ｌ」になる。この場合は、ホ
ールド信号ＨＯＬＤは“Ｈ”になり、アップ／ダウン信
号ＵＰ／ＤＯＷＮが“Ｌ”になり、ディレイ回路５０１
と５０２の遅延量を減少させる。状態４のようにＣＬＫ
１の立ち上がりエッジに対して出力信号の変化エッジが
進んでいる場合には、ＲＧ０、ＲＧ１、ＲＧ２はそれぞ
れ「Ｈ」、「Ｌ」、「Ｌ」になる。この場合は、ＨＯＬ
Ｄは“Ｈ”になり、ＵＰ／ＤＯＷＮが“Ｈ”になり、デ
ィレイ回路５０１と５０２の遅延量を増加させる。

【０１０３】図４５に示す状態５と６は、出力信号が
「Ｌ」から「Ｈ」に変化する場合で、状態５のようにＣ
ＬＫ１の立ち上がりエッジに対して出力信号の変化エッ
ジが遅れている場合には、ＲＧ０、ＲＧ１、ＲＧ２はそ
れぞれ「Ｌ」、「Ｌ」、「Ｈ」になる。この場合は、Ｈ
ＯＬＤは“Ｈ”になり、ＵＰ／ＤＯＷＮが“Ｌ”にな
り、ディレイ回路５０１と５０２の遅延量を減少させ
る。状態６のようにＣＬＫ１の立ち上がりエッジに対し
て出力信号の変化エッジが進んでいる場合には、ＲＧ
０、ＲＧ１、ＲＧ２はそれぞれ「Ｌ」、「Ｈ」、「Ｈ」
になる。この場合は、ＨＯＬＤは“Ｈ”になり、ＵＰ／
ＤＯＷＮが“Ｈ”になり、ディレイ回路５０１と５０２
の遅延量を増加させる。

【０１０４】上記の各状態とその時のＲＧ０、ＲＧ１、
ＲＧ２の値と、必要な操作が図４６の真理値表に示され
ている。以上説明したように、図３９に示した第７実施
例の出力タイミング制御回路では、出力信号とクロック
信号の位相比較が行われ、出力信号の位相がクロック信
号に同期するように制御される。出力信号はランダムな
信号であり、「高」レベル又は「低」レベルが連続する
ことがあり得るが、第７実施例の位相比較回路５０３は
出力信号が変化したか判定し、変化した場合にのみ位相
の比較を行い、ディレイ制御回路５０２は出力信号が変
化しない場合にはそれまでの遅延量が維持されるように
制御し、出力信号が変化しない場合に位相比較回路５０
３の比較結果に基づいて位相が一致するようにフィード
バック制御するので、出力信号であっても位相比較が可
能である。

【０１０５】図４７は、第８実施例の出力タイミング制
御回路の構成を示すブロック図である。第８実施例の出
力タイミング制御回路は、第７実施例の出力タイミング
制御回路に、第５実施例で説明した、出力信号が“Ｌ”
から“Ｈ”に変化する時と、“Ｈ”から“Ｌ”に変化す
る時で、それぞれ異なるタイミング制御を行う構成を適
用した例である。第７実施例とは、２つのディレイ回路
５０１−Ｈと５０１−Ｌと、それらを独立に制御する２
つのディレイ制御回路５０２−Ｈと５０２−Ｌとが設け
られている点が異なる。ここではこれ以上の説明は省略
する。

【０１０６】なお、出力信号の外部クロック信号に対す
る位相を比較する場合にも、位相調整モードを設けて、
位相調整を行うようにすることもできる。これを行うに
は、図３４に示した所定のサイクルで変化するダミーデ
ータを出力するダミーデータ出力回路を設け、位相調整
モードでは、出力回路はダミーデータを出力し、その出
力信号と外部クロック信号との位相比較を行って、位相
が一致するようにフィードバック制御する。そして一致
した後は、通常モードに切り換えるが、そこでは調整さ
れた遅延量が維持されるようにする。これであれば、第
１から第６実施例と同様にフィードバック制御して位相
を調整できる。

【０１０７】図４８は、第９実施例の出力タイミング制
御回路の構成を示すブロック図である。第９実施例の出
力タイミング制御回路は、図７に示したダミー出力回路
を有する出力タイミング制御回路の基本構成に、別の位
相比較回路を適用した例である。前述のように、ダミー
出力回路を設けた場合には、ダミーデータ生成回路で生
成された所定のサイクルで変化するダミーデータが出力
され、この出力信号との位相比較が行われる。ダミーデ
ータは所定のサイクルで変化するため、位相判定回路５
３２は出力信号が変化するかどうかの判定を行い、変化
しない時にはディレイ回路の遅延量を変化させないよう
にホールド信号を出力する必要がない。そこで、第９実
施例の回路では、ＣＬＫ１に同期してダミー入力回路５
０５の出力信号をラッチするラッチ回路５３３と、φ１
／２ＣＬＫ１に同期してダミー入力回路５０６の出力信
号をラッチするラッチ回路５３４とを設けて、ラッチ回
路５３３の出力をＲＧ１として、ラッチ回路５３４の出
力をＲＧ２として位相判定回路５３２に入力している。
位相判定回路５３２は、このＲＧ１とＲＧ２に基づいて
位相の判定を行っている。

【０１０８】図４９は、第９実施例の出力タイミング制
御回路で使用する位相比較回路５３２の回路構成を示す
図である。図から明らかなように、この位相比較回路
は、図４２に示した位相比較回路のアップ／ダウン信号
ＵＰ／ＤＯＷＮを算出する側のみの回路で構成される。
上記のように、第９実施例では出力信号が変化するかど
うかの判定を行い、変化しない時にはホールド信号を出
力する必要がないので、ホールド信号ＨＯＬＤを生成す
る部分が除かれている。

【０１０９】図５０は図４９の位相判定回路５３２の判
定動作を示す図である。図５０の（１）に示すように、
出力信号ＤＱ（ここではダミー入力回路の出力）がクロ
ック信号ＣＬＫ１に対して遅れている時には、ＲＧ１と
ＲＧ２が異なる値になる。また、ＤＱがＣＬＫ１に対し
て進んでいる時には、ＲＧ１とＲＧ２が同じ値になる。
従って、位相判定回路５３２は、ＲＧ１とＲＧ２が異な
る値の時にはクロックの遅延量を減少させるようにアッ
プ／ダウン信号ＵＰ／ＤＯＷＮを“Ｌ”とし、ＲＧ１と
ＲＧ２が同じ値の時にはクロックの遅延量を増加させる
ようにＵＰ／ＤＯＷＮを“Ｈ”とする。上記の各状態と
その時のＲＧ１とＲＧ２の値と、必要な操作が図５１の
真理値表に示されている。

【０１１０】図４８に戻って、ディレイ回路５０１及び
ディレイ制御回路５３１としては、図４０に示した第７
実施例のものと同じ回路が使用されるが、図５２に示す
ように、アップ・ダウンカウンタにはホールド信号ＨＯ
ＬＤは入力されず、ホールド機能は必要ない。図５３
は、第１０実施例の出力タイミング制御回路の構成を示
すブロック図である。第１０実施例の出力タイミング制
御回路は、第１実施例で説明した、１／Ｎ分周回路を用
いてダミー出力回路からの出力信号の変化周期を１／Ｎ
にする構成を第９実施例の回路に適用したものである。
図示のように、１／Ｎ分周回路５４２と、クロック信号
を１／Ｎ分周回路５４２分遅延させるＣＬＫ制御回路５
４１と、１／Ｎ分周されたクロックＣＬＫ１／Ｎを遅延
させるディレイ回路５０１ｂと、ダミー入力回路５０５
と５０６の出力部にＣＬＫ制御回路５４１と同じ遅延量
のダミーＣＬＫ制御回路５４３と５４４が設けられてお
り、ラッチ回路５３３はＣＬＫ１／Ｎに同期してダミー
ＣＬＫ制御回路５４３をラッチし、ラッチ回路５３４は
ＣＬＫ１／Ｎを反転した／ＣＬＫ１／Ｎに同期してダミ
ーＣＬＫ制御回路５４４をラッチする点が第９実施例と
異なる。他の部分の構成は第９実施例と同じである。

【０１１１】図５４は、第１０実施例の判定動作を示す
図である。図示のように、伝達途中での劣化等により外
部クロック信号ＣＬＫがデューティ５０％の信号でない
場合でも、１／Ｎ分周した信号ＣＬＫ１／Ｎの変化エッ
ジはＣＬＫの立ち上がりに同期している。ＣＬＫ１／Ｎ
に同期してダミー出力回路３７からの出力が行われれ
ば、ダミー出力信号は図示のように、ＣＬＫ１／Ｎの立
ち上がりエッジに同期して変化しする。従って、ラッチ
回路５３３がラッチするタイミングはＣＬＫ１／Ｎの立
ち上がり付近であり、ラッチ回路５３４がラッチするタ
イミングはＣＬＫ１／Ｎの立ち上がり付近である。すな
わち、ラッチ回路５３４がラッチするタイミングはダミ
ー出力信号の変化エッジの中間点付近になる。ＤＱが遅
れている時にはＲＧ１とＲＧ２は異なる値になり、ＤＱ
が進んでいる時には、ＲＧ１とＲＧ２は同じ値になる。

【０１１２】図５５は、第１１実施例の出力タイミング
制御回路の構成を示すブロック図である。第１１実施例
の出力タイミング制御回路は、第１０実施例の出力タイ
ミング制御回路に、第５実施例で説明した、出力信号が
“Ｌ”から“Ｈ”に変化する時と、“Ｈ”から“Ｌ”に
変化する時で、それぞれ異なるタイミング制御を行う構
成を適用した例である。ここではこれ以上の説明は省略
する。

【０１１３】以上、第１から第１１実施例では、本発明
の半導体装置の出力タイミング制御回路について説明し
たが、このような半導体装置内でこのような出力タイミ
ング制御回路をどのように適用するかについての実施例
を説明する。図５６は、第１２実施例の半導体装置にお
けるクロック入力回路１３と、出力タイミング制御回路
３０と、第１から第ｍの出力回路５７１−１、５７１−
２、…、５７１−ｍと、クロック信号分配回路５８０の
配置構成を示す図である。

【０１１４】図示のように、この半導体装置からは、複
数の信号ＯＳ−１、ＯＳ−２、…、ＯＳ−ｎが出力され
るので、出力信号毎に出力回路５７１−１、５７１−
２、…、５７１−ｍが設けられている。クロック分配回
路５８０は、クロック入力回路１３から出力タイミング
制御回路３０を介して供給されるクロック信号を、複数
のバッファ回路（ＣＢ１、ＣＢ２１、…、ＣＢｎｍ）５
８１から５８３を介して半導体装置内に配置された各出
力回路５７１−１、５７１−２、…、５７１−ｍに分配
する。分配先までの配線長と経由するバッファ回路の個
数がすべて同じになる等距離配線になっている。従っ
て、図５６においては、各出力回路５７１−１、５７１
−２、…、５７１−ｍに入力されるクロック信号の位相
はすべて一致している。クロック入力回路１３と出力タ
イミング制御回路３０は、出力回路５７１−１、５７１
−２、…、５７１−ｍのうちの１つ、ここでは第１出力
回路５７１−１の近傍に配置されている。そして、出力
タイミング制御回路３０は、第１出力回路５７１−１か
らの出力信号の位相が外部クロックＣＬＫに同期するよ
うに制御する。上記のように、クロック分配回路５８０
は等距離配線になっているので、各出力回路に入力され
るクロック信号の位相はすべて一致しており、第１出力
回路５７１−１の出力信号の位相が外部クロックＣＬＫ
に同期すれば、すべての出力回路からの出力信号の位相
は外部クロックＣＬＫに同期することになる。

【０１１５】以上説明した第１から第１２実施例の回路
を適用した半導体装置では、従来例に比べて、出力信号
の外部クロックに対する同期の精度が大幅に向上する。
このような外部クロックに対して高い同期精度で出力が
行われる半導体装置を使用して半導体装置システムを構
成する実施例を説明する。まず、従来の出力タイミング
とその問題について説明する。図５７は外部クロック信
号に同期してデータを出力する従来の半導体装置の出力
タイミングを説明する図である。従来例では、外部クロ
ック信号ＣＬＫの立ち上がりに応じてデータを出力する
ための動作が開始される（ｔ０）。そして、実際に出力
端子に出力が現れるのはある時間後である。この時間
は、プロセスのばらつきや電源の変動や温度等により異
なり、最短ではｔ１に最長ではｔ２に出力が現れる。す
なわち、クロックアクセス時間は外部クロック信号の立
ち上がりエッジからｔＯＨとｔＡＣの範囲にある。この
ｔＯＨとｔＡＣは半導体装置の仕様で規定されており、
このｔ１とｔ２の間の期間は実際には使用できないデー
タが不確定である時間になる。

【０１１６】このような出力を受ける側では、セットア
ップ時間ｔＩＳとホールド時間ｔＩＨが必要であり、外
部クロック信号の立ち上がりエッジに対して、ｔＩＳと
ｔＩＨが規定されている。セットアップ時間ｔＩＳの開
始時間をｔ３で、ホールド時間ｔＩＨの終了時間をｔ５
で示してある。従って、図において、ｔ２−ｔ６の時間
とｔ３−ｔ５の差がシステムのタイミングマージンとな
る。このタイミングマージンは、システムの各種の要因
による誤差を吸収するため、ある程度以上必要である。

【０１１７】近年、外部クロック信号の周波数は高くな
る一方であり、このタイミングマージンが十分に確保で
きないという問題が生じている。図５８は、本発明の半
導体装置の出力タイミングを示す図である。従来例で
は、図５７に示すように、外部クロック信号の立ち上が
りエッジから出力動作を開始していた。これに対して、
本発明の半導体装置では、外部クロック信号の立ち下が
りエッジに同期して出力信号が出力されるようにする。
もちろん、外部クロック信号の立ち上がりと立ち下がり
のエッジは１８０度位相の異なる、デューティ比５０％
の信号であるとする。すでに説明したように、本発明の
半導体装置では、出力信号の出力タイミングを外部クロ
ック信号に対して所定の位相になるように正確に制御す
ることが可能である。従って、出力信号は外部クロック
信号の立ち下がりエッジに同期して出力端子にただちに
現れる。従って、出力信号が確定する期間の中心は、外
部クロック信号の立ち上がりエッジに一致することにな
り、入力の前後に同じタイミングマージンをとることが
可能になる。ここで、外部クロック信号の周期がどんど
ん狭くなった場合を考えると、このようなタイミングで
出力を行う利点が明確になる。

【０１１８】図５９は、出力信号の出力タイミングを外
部クロック信号に対して所定の位相になるように正確に
制御することが可能な半導体メモリ６１０から６１３を
使用して構築した第１３実施例のメモリシステムにおけ
る素子の配置と信号配線の様子を示す図である。また、
図６０は、第１３実施例のメモリシステムでのクロック
信号ＣＬＫとデータの位相関係を示す図である。

【０１１９】図において、参照番号６０１はこのメモリ
システムのコントローラである。半導体メモリ６１０か
ら６１３は図示のように配置され、各半導体メモリ６１
０から６１３に記憶されたデータが、クロック信号線６
０３に印加されるクロック信号ＣＬＫに同期してデータ
バス６０２に出力される。ここで、クロック信号ＣＬＫ
がクロック信号線６０３を伝搬する方向を、図示のよう
に図の右側から左側に向かう方向とすると、各メモリに
ＣＬＫが到達する時間は、右側のメモリ−３がもっとも
早く、左側のメモリほど遅くなる。しかし、ＣＬＫに同
期して出力されたデータがコントローラ６０１に到達す
る時間は左側のメモリほど短い。もし、クロック信号線
６０３上のクロック信号ＣＬＫの伝搬速度とデータバス
６０２上のデータ信号の伝搬速度が等しいとすれば、図
４０に示すように、各メモリから出力されたデータは、
ＣＬＫがコントローラ６０１に到達するタイミングでコ
ントローラ６０１に到達することになる。従って、コン
トローラ６０１はＣＬＫに基づいてデータの取込みを行
えばよい。

【０１２０】図６１は、第１４実施例のメモリシステム
における素子の配置と信号配線の様子を示す図である。
第１４実施例のメモリシステムででは、ＣＬＫはまずコ
ントローラ６０１に入力され、コントローラ６０１はこ
のＣＬＫから書込みクロック信号Ｗｒｉｔｅ−ＬＫと読
み出しクロック信号Ｒｅａｄ−ＣＬＫを生成する。Ｒｅ
ａｄ−ＣＬＫが伝搬されるクロック信号線は、信号線６
０５で一旦右端のメモリ６１３の位置まで伝搬された
後、信号線６０６でコントローラ６０１に戻される。各
メモリへのＲｅａｄ−ＣＬＫの供給は信号線６０６から
行われる。これにより、各メモリから出力されるデータ
のコントローラ６０１への取込みは、第１３実施例と同
様に行われる。

【０１２１】第１４実施例では、信号線６０６を伝搬し
たＲｅａｄ−ＣＬＫは、コントローラ６０１にＲｅａｄ
−Ｒｅｃｅｉｖｅとして入力される。そして、このＲｅ
ａｄ−ＣＬＫとＲｅａｄ−Ｒｅｃｅｉｖｅが一致するよ
うにＲｅａｄ−ＣＬＫの遅延量が調整される。図６２
は、第１４実施例におけるコントローラ６０１内でのク
ロック信号の系統を示す図である。

【０１２２】図４２に示すように、外部から入力された
ＣＬＫは出力バッファ６２１に入った後、Ｗｒｉｔｅ−
ＣＬＫとして出力される。Ｗｒｉｔｅ−ＣＬＫは、カレ
ントミラー回路６２２とドライバ６２３を通過して増幅
され、ディレイ回路６２４で選択された量だけ遅延され
た後、出力バッファ６２５からＲｅａｄ−ＣＬＫとして
出力される。戻ってきたＲｅａｄ−ＣＬＫはＲｅａｄ−
Ｒｅｃｅｉｖｅとして受けられ、カレントミラー回路６
２６とドライバ６２７を通過した後、位相比較回路６２
８に入力される。位相比較回路６２８にはドライバ６２
３の出力も入力されて位相が比較される。そしてディレ
イ制御回路６２９はその比較結果に基づいてディレイ回
路の遅延量を選択する。このようにしてＲｅａｄ−ＣＬ
ＫとＲｅａｄ−Ｒｅｃｅｉｖｅが一致するようにＲｅａ
ｄ−ＣＬＫの遅延量が調整される。

【０１２３】図６３は、第１５実施例のメモリシステム
における素子の配置と信号配線の様子を示す図である。
第１５実施例のメモリシステムででは、第１３実施例と
同様に、メモリからの出力データが伝搬する方向に伝搬
するクロック信号ＣＬＫをコントローラ６０１がＲｅａ
ｄ−Ｒｅｃｅｉｖｅとして受ける。コントローラ６０１
はこのＲｅａｄ−Ｒｅｃｅｉｖｅから書込みクロック信
号Ｗｒｉｔｅ−ＣＬＫを生成する。メモリからの読み出
しはＣＬＫに同期して行われる。出力されるＷｒｉｔｅ
−ＣＬＫは、Ｒｅａｄ−Ｒｅｃｅｉｖｅと位相が一致す
るように遅延量が調整される。

【０１２４】図６４は、第１５実施例におけるコントロ
ーラ６０１内でのクロック信号の系統を示す図である。
図６４に示すように、外部から入力されたＣＬＫ−Ｒｅ
ｃｅｉｖｅは、カレントミラー回路６３１とドライバ６
３２を通過して増幅され、ディレイ回路６３３で選択さ
れた量だけ遅延された後、出力バッファ６３４からＷｒ
ｉｔｅ−ＣＬＫとして出力される。このＷｒｉｔｅ−Ｃ
ＬＫは、カレントミラー回路６３５とドライバ６３６を
通過した後、位相比較回路６３７に入力される。位相比
較回路６３７にはドライバ６３２の出力も入力されて位
相が比較される。そしてディレイ制御回路６３８はその
比較結果に基づいてディレイ回路６３３の遅延量を選択
する。このようにしてＷｒｉｔｅ−ＣＬＫの位相がＲｅ
ａｄ−Ｒｅｃｅｉｖｅと一致するように調整される。

【０１２５】図６５は、第１６実施例のメモリシステム
における素子の配置と信号配線の様子を示す図である。
第１６実施例のメモリシステムででは、コントローラ６
０１のクロック端子は読み出しクロックと書込みクロッ
クで兼用される。第７実施例と同様に、メモリからの出
力データが伝搬する方向に伝搬するクロック信号ＣＬＫ
をコントローラ６０１がＲ／Ｗ−ＣＬＫとして受ける。
従って、メモリから出力されたデータのコントローラ６
０１への取込みは第７実施例と同じである。クロック信
号ＣＬＫは、コントローラ６０１に入力する直前でクロ
ック信号線６０７に分岐され、逆方向に戻り、これが書
込み用のクロック信号になる。従って、コントローラ６
０１から出力されたメモリに書き込むデータと書込み用
のクロック信号は並行に伝搬することになる。問題はメ
モリに書き込むデータと書込み用のクロック信号の位相
を一致させることである。

【０１２６】図６６は、第１６実施例におけるコントロ
ーラ６０１内でのクロック信号の系統を示す図である。
図６６に示すように、外部から入力されたＲ／Ｗ−ＣＬ
Ｋは、カレントミラー回路６４１とドライバ６４２を通
過して増幅され、ディレイ回路６４３で選択された量だ
け遅延された後、データ出力バッファ６４４に供給され
る。データ出力バッファ６４４では、書込みデータレジ
スタ６４０のデータをディレイ回路６４３から供給され
るタイミング信号に同期して出力する。このタイミング
信号はダミー出力バッファ６４９でデータ出力バッファ
６４４と同じ遅延量だけ遅延された後、カレントミラー
回路６４５に入力される。カレントミラー回路６４５の
出力は、ドライバ６４６を通過した後、位相比較回路６
４７に入力される。位相比較回路６４７にはドライバ６
４２の出力も入力されて位相が比較される。そしてディ
レイ制御回路６４８はその比較結果に基づいてディレイ
回路６４３の遅延量を選択する。このようにして書込み
データＷｒｉｔｅ−Ｄａｔａは、Ｒ／Ｗ−ＣＬＫすなわ
ち書込み用のクロック信号と同期することになる。

【０１２７】

【発明の効果】以上説明したように、本発明によれば、
実際の回路の信号を外部クロック信号と比較して所定の
位相関係になるように遅延量を調整するため、半導体装
置の特性のバラツキ、温度変化、電源電圧の変化等があ
っても、出力信号の外部クロック信号に対する位相関係
を所定の値に正確に維持することが可能になる。

【０１２８】更に、入力ダミー回路や出力ダミー回路を
設けて、外部クロック信号と比較する信号を実際の出力
信号に近い信号としているため、正確に位相を調整する
ことが可能である。更に、立ち上がる出力データと立ち
下がる出力データについてそれぞれ位相を調整するた
め、位相誤差を更に小さくできる。

【０１２９】更に、ダミー回路を相似するように製作し
ても実際の出力に関係する回路とは差があり、また出力
端子に実際に接続される負荷は予測できず、想定したダ
ミー負荷と差が生じるのは避けられない。このような差
は位相調整の誤差になるが、本発明によればこのような
誤差を含めて調整するので、誤差を一層低減できる。ま
た、このような半導体装置を使用することにより、高速
動作可能な半導体システムが実現できる。

【図面の簡単な説明】

【図１】シンクロナス・ＤＲＡＭ（ＳＤＲＡＭ）の全体
構成を示すブロック図である。

【図２】ＳＤＲＡＭの基本的な動作を示すタイムチャー
トである。

【図３】パイプライン型のＳＤＲＡＭの基本的な動作図
である。

【図４】ＳＤＲＡＭのタイミング及び高速動作時の問題
を説明する図である。

【図５】出力回路へ供給するタイミング信号を外部クロ
ック信号に同期させる本発明の半導体装置の基本構成を
示す図である。

【図６】図５の基本構成での問題点を説明する図であ
る。

【図７】図５の基本構成を更に改良した本発明の半導体
装置の構成を示す図である。

【図８】実施例のＳＤＲＡＭの動作図である。

【図９】第１実施例のＳＤＲＡＭの出力タイミング制御
に関係する部分の構成を示す図である。

【図１０】第１実施例のディレイ回路の構成と動作を示
す図である。

【図１１】第１実施例のディレイ制御回路の構成を示す
図である。

【図１２】第１実施例のディレイ制御回路の動作を示す
タイムチャートである。

【図１３】第１実施例のディレイ制御回路の出力信号の
変化を示す図である。

【図１４】ディレイ制御回路の別の例を示す図である。

【図１５】第１実施例の位相比較回路の位相比較部の構
成を示す図である。

【図１６】第１実施例の位相比較回路の位相比較部の動
作を示すタイムチャートである。

【図１７】第１実施例の位相比較回路の増幅回路部の構
成を示す図である。

【図１８】第１実施例の位相比較回路の増幅回路部のＪ
Ｋフリップフロップの動作を示すタイムチャートであ
る。

【図１９】第１実施例の位相比較回路の増幅回路部のカ
ウントアップ動作を示すタイムチャートである。

【図２０】第１実施例の位相比較回路の増幅回路部のカ
ウント維持動作を示すタイムチャートである。

【図２１】第１実施例の位相比較回路の増幅回路部のカ
ウントダウン動作を示すタイムチャートである。

【図２２】第１実施例の出力回路の構成を示す図であ
る。

【図２３】第１実施例のダミー出力回路の構成を示す図
である。

【図２４】第１実施例のダミー出力回路の動作を示すタ
イムチャートである。

【図２５】第２実施例のダミー出力回路の構成を示す図
である。

【図２６】第３実施例のダミー出力回路の構成を示す図
である。

【図２７】第４実施例のダミー出力回路の構成を示す図
である。

【図２８】第５実施例のＳＤＲＡＭの出力タイミング制
御に関係する部分の構成を示す図である。

【図２９】第５実施例のＳＤＲＡＭの位相比較回路の構
成を示す図である。

【図３０】第５実施例のダミー出力回路の構成を示す図
である。

【図３１】第５実施例における動作を示すタイムチャー
トである。

【図３２】正規経路とダミー経路の特性の変化による誤
差の発生を説明する図である。

【図３３】第６実施例のＳＤＲＡＭの出力タイミング制
御に関係する部分の構成を示す図である。

【図３４】第６実施例のダミー出力回路の構成を示す図
である。

【図３５】第６実施例におけるダミー出力回路の動作を
示すタイムチャートである。

【図３６】第６実施例の出力回路の構成を示す図であ
る。

【図３７】第６実施例における出力回路の動作を示すタ
イムチャートである。

【図３８】第６実施例の切り換え回路の構成を示す図で
ある。

【図３９】第７実施例のＳＤＲＡＭの出力タイミング制
御に関係する部分の構成を示す図である。

【図４０】第７実施例の受信側半導体装置のディレイ回
路と、ディレイ制御回路の構成例を示す図である。

【図４１】第７実施例の１／２位相シフト回路の構成を
示す図である。

【図４２】第７実施例の位相判定回路の構成を示す図で
ある。

【図４３】第７実施例での位相判定動作を説明する図で
ある。

【図４４】第７実施例での位相判定動作を説明する図で
ある。

【図４５】第７実施例での位相判定動作を説明する図で
ある。

【図４６】第７実施例での位相判定動作の真理値表であ
る。

【図４７】第８実施例のＳＤＲＡＭの出力タイミング制
御に関係する部分の構成を示す図である。

【図４８】第９実施例のＳＤＲＡＭの出力タイミング制
御に関係する部分の構成を示す図である。

【図４９】第９実施例の位相判定回路の構成を示す図で
ある。

【図５０】第９実施例での位相判定動作を説明する図で
ある。

【図５１】第９実施例での位相判定動作の真理値表であ
る。

【図５２】第９実施例のディレイ制御回路の構成を示す
図である。

【図５３】第１０実施例のＳＤＲＡＭの出力タイミング
制御に関係する部分の構成を示す図である。

【図５４】第１０実施例での位相判定動作を説明する図
である。

【図５５】第１１実施例のＳＤＲＡＭの出力タイミング
制御に関係する部分の構成を示す図である。

【図５６】第１２実施例のＳＤＲＡＭにおけるクロック
入力回路と出力タイミング制御回路と、クロック分配回
路と、出力回路の配置を示す図である。

【図５７】従来例の半導体装置における出力タイミング
を示す図である。

【図５８】本発明の半導体装置における出力タイミング
を示す図である。

【図５９】第１３実施例の半導体装置システムにおける
素子配置と信号配線を示す図である。

【図６０】第１３実施例における信号波形を示すタイム
チャートである。

【図６１】第１４実施例の半導体装置システムにおける
素子配置と信号配線を示す図である。

【図６２】第１４実施例のコントローラにおけるクロッ
クタイミング調整の系統を示す図である。

【図６３】第１５実施例の半導体装置システムにおける
素子配置と信号配線を示す図である。

【図６４】第１５実施例のコントローラにおけるクロッ
クタイミング調整の系統を示す図である。

【図６５】第１６実施例の半導体装置システムにおける
素子配置と信号配線を示す図である。

【図６６】第１６実施例のコントローラにおけるクロッ
クタイミング調整の系統を示す図である。

【符号の説明】

１１…外部信号入力端子 １２…信号出力端子 １３…入力回路 １４…出力回路 ２０、３０…出力タイミング制御回路 ２１、３１…ディレイ回路 ２２、３２…位相比較回路 ２３、３３…ディレイ制御回路 ３４…ダミー入力回路 ３５…ダミー出力回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 北原 照将 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 中野 正夫 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 田口 眞男 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 竹前 義博 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 松崎 康郎 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 西村 幸一 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 岡島 義憲 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内

Claims (39)

【特許請求の範囲】
1. 【請求項１】 外部入力信号が入力され、基準信号を出
   力する入力回路と、 出力タイミング信号を受け、該出力タイミング信号に応
   じたタイミングで出力信号の出力を行う出力回路と、 該出力回路からの出力信号の出力タイミングを前記外部
   入力信号に対して所定の位相になるように制御する出力
   タイミング制御回路とを備える半導体装置であって、 前記出力タイミング制御回路は、 遅延量が選択可能で、前記基準信号を選択された遅延量
   だけ遅延させ、前記出力タイミング信号として前記出力
   回路に印加するディレイ回路と、 前記基準信号の位相と前記出力タイミング信号に応答す
   る信号の位相を比較する位相比較回路と、 該位相比較回路の比較結果に基づいて、前記ディレイ回
   路の遅延量を選択するディレイ制御回路とを備えること
   を特徴とする半導体装置。
2. 【請求項２】 請求項１に記載の半導体装置であって、 前記出力タイミング信号に応答した信号が入力され、該
   出力タイミング信号を前記入力回路での遅延量に等しい
   遅延量だけ遅延させるダミー入力回路を備え、前記位相
   比較回路は前記基準信号の位相と前記ダミー入力回路の
   出力信号の位相を比較する半導体装置。
3. 【請求項３】 請求項１に記載の半導体装置であって、 前記出力タイミング信号が入力され、該出力タイミング
   信号を前記出力回路での遅延量に等しい遅延量だけ遅延
   させるダミー出力回路を備え、前記位相比較回路は前記
   基準信号の位相と前記ダミー出力回路の出力信号に応答
   した信号の位相を比較する半導体装置。
4. 【請求項４】 請求項２に記載の半導体装置であって、 前記出力タイミング信号が入力され、該出力タイミング
   信号を前記出力回路での遅延量に等しい遅延量だけ遅延
   させるダミー出力回路を備え、前記ダミー入力回路には
   前記ダミー出力回路で遅延された前記出力タイミング信
   号が入力される半導体装置。
5. 【請求項５】 請求項３に記載の半導体装置であって、 前記ダミー出力回路で駆動される所定の負荷を有するダ
   ミー負荷回路を備え、前記位相比較回路は前記基準信号
   の位相と前記ダミー負荷回路の出力信号に応答した信号
   の位相を比較する半導体装置。
6. 【請求項６】 請求項４に記載の半導体装置であって、 前記ダミー出力回路で駆動される所定の負荷を有するダ
   ミー負荷回路を備え、前記ダミー入力回路には前記ダミ
   ー負荷回路の出力が入力される半導体装置。
7. 【請求項７】 請求項３又は４に記載の半導体装置であ
   って、 前記出力回路は、切り換え信号に従って駆動特性が切り
   換え可能であり、 前記ダミー出力回路も、前記切り換え信号に従って駆動
   特性が切り換え可能である半導体装置。
8. 【請求項８】 請求項５又は６に記載の半導体装置であ
   って、 前記出力回路は、切り換え信号に従って駆動特性が切り
   換え可能であり、 前記ダミー出力回路も、前記切り換え信号に従って駆動
   特性が切り換え可能である半導体装置。
9. 【請求項９】 請求項８に記載の半導体装置であって、 前記ダミー負荷回路の負荷は、前記切り換え信号に従っ
   て切り換え可能である半導体装置。
10. 【請求項１０】 請求項３から９のいずれか１項に記載
    の半導体装置であって、 前記出力回路の駆動電源は、当該半導体装置の内部電源
    とは別の外部から供給される電源であり、 前記ダミー出力回路の駆動電源も、前記出力回路の駆動
    電源と同じ電源である半導体装置。
11. 【請求項１１】 請求項１から１０のいずれか１項に記
    載の半導体装置であって、 前記ディレイ回路は第１と第２のディレイ回路を備え、 前記出力回路は、前記出力信号が高レベルに変化する時
    には前記第１のディレイ回路の出力する出力タイミング
    信号に応じたタイミングで、前記出力信号が低レベルに
    変化する時には前記第２のディレイ回路の出力する出力
    タイミング信号に応じたタイミングで、前記出力信号の
    出力を行い、 前記ディレイ制御回路は、前記出力信号が高レベルに変
    化する時の前記位相比較回路での比較結果に基づいて前
    記第１のディレイ回路の遅延量を選択し、前記出力信号
    が低レベルの時の前記位相比較回路での比較結果に基づ
    いて前記第２のディレイ回路の遅延量を選択する半導体
    装置。
12. 【請求項１２】 請求項１又は２に記載の半導体装置で
    あって、 前記位相比較回路は、前記基準信号の所定の位相時の前
    記出力回路の出力信号の値と共に前記所定の位相時の前
    後における前記出力回路の出力信号の値を検出し、前後
    の値が同一の時には判定動作を行わず、前後の値が異な
    る時に該前後の値と前記所定の位相時の値から位相を比
    較し、 前記ディレイ制御回路は、前記位相比較回路が判定動作
    を行わない時にはそれまでの遅延量が維持されるように
    制御し、前記位相比較回路が判定動作を行った時にその
    判定結果に基づいて遅延量を変化させる半導体装置。
13. 【請求項１３】 請求項１又は２に記載の半導体装置で
    あって、 所定のサイクルで変化するダミーデータを出力するダミ
    ーデータ生成回路と、 前記出力回路から出力する信号を、通常データ信号と、
    前記ダミーデータ生成回路の出力する前記ダミーデータ
    との間で切り換える出力データ切り換え回路とを備え、 当該半導体装置の初期化時には、前記出力回路から前記
    ダミーデータが出力され、通常時には前記出力回路から
    通常データ信号が出力される半導体装置。
14. 【請求項１４】 請求項１３に記載の半導体装置であっ
    て、 前記位相比較回路は、前記基準信号の所定の位相時の前
    記出力回路の出力信号の値と共に前記所定の位相時の前
    の前記出力回路の出力信号の値を検出し、該前の値と前
    記所定の位相時の値から位相を比較し、 前記ディレイ制御回路は、初期化時に前記位相比較回路
    の判定結果に基づいて遅延量を変化させ、初期化終了後
    は前記遅延量を維持するように制御する半導体装置。
15. 【請求項１５】 請求項３から１０のいずれか１項に記
    載の半導体装置であって、 所定のサイクルで変化するダミーデータを生成するダミ
    ーデータ生成回路を備え、 前記ダミー出力回路は、前記ダミーデータ出力回路を出
    力する半導体装置。
16. 【請求項１６】 請求項１５に記載の半導体装置であっ
    て、 前記位相比較回路は、前記基準信号の所定の位相時の前
    記出力回路の出力信号の値と共に前記所定の位相時の前
    の前記出力回路の出力信号の値を検出し、該前の値と前
    記所定の位相時の値から位相を比較する半導体装置。
17. 【請求項１７】 請求項１から１６のいずれか１項に記
    載の半導体装置であって、 前記入力回路から出力される前記基準信号から、該基準
    信号を１／２周期シフトさせた１／２シフトクロックを
    発生させる１／２位相シフト回路を備える半導体装置。
18. 【請求項１８】 請求項３から１０のいずれか１項に記
    載の半導体装置であって、 前記入力回路（１３）は、前記基準信号を１／Ｎ（Ｎ：
    整数）に分周した信号に相当する前記基準信号と同位相
    の１／Ｎ分周信号を生成する１／Ｎ分周回路を備え、 前記１／Ｎ分周回路の出力が入力され、前記ディレイ制
    御回路によって前記ディレイ回路と同じ遅延量が選択さ
    れ、前記ダミー出力回路にダミー出力タイミング信号を
    出力するダミー用ディレイ回路を備え該ダミー出力回路
    は、前記ディレイ回路からの出力タイミング信号にかえ
    て、該ダミー用ディレイ回路からのダミー出力タイミン
    グ信号を受けるように構成された半導体装置。
19. 【請求項１９】 請求項１８に記載の半導体装置であっ
    て、 前記ダミー用ディレイ回路と前記ダミー出力回路の間に
    設けられ、前記ダミー用ディレイ回路から出力された前
    記ダミー出力タイミング信号を、前記ディレイ回路から
    前記出力回路までの信号配線に等しい遅延量だけ遅延さ
    せるダミー信号配線を備える半導体装置。
20. 【請求項２０】 請求項１８又は１９に記載の半導体装
    置であって、 前記ディレイ回路は第１と第２のディレイ回路を備え、 前記ダミー用ディレイ回路は第１と第２のダミー用ディ
    レイ回路を備え、 前記出力回路は、前記出力信号が高レベルである時には
    前記第１のディレイ回路の出力する出力タイミング信号
    に応じたタイミングで、前記出力信号が低レベルである
    時には前記第２のディレイ回路の出力する出力タイミン
    グ信号に応じたタイミングで、前記出力信号の出力を行
    い、 前記ダミー出力回路は、高レベルの信号を出力する時に
    は前記第１のダミー用ディレイ回路の出力するダミー出
    力タイミング信号に応じたタイミングで、低レベルの信
    号を出力する時には前記第２のダミー用ディレイ回路の
    出力するダミー出力タイミング信号に応じたタイミング
    でダミー出力信号を出力し、 前記ディレイ制御回路は、前記ダミー出力信号が高レベ
    ルの時の前記位相比較回路での比較結果に基づいて前記
    第１のディレイ回路と前記第１のダミー用ディレイ回路
    の遅延量を選択し、前記ダミー出力信号が低レベルの時
    の前記位相比較回路での比較結果に基づいて前記第２の
    ディレイ回路と前記第２のダミー用ディレイ回路の遅延
    量を選択する半導体装置。
21. 【請求項２１】 請求項１８から２０のいずれか１項に
    記載の半導体装置であって、 所定のサイクルで変化するダミーデータを生成するダミ
    ーデータ生成回路を備え、 前記ダミー出力回路は、前記ダミーデータ出力回路を出
    力する半導体装置。
22. 【請求項２２】 請求項２１に記載の半導体装置であっ
    て、 前記ダミーデータは、デューティ５０％の信号である半
    導体装置。
23. 【請求項２３】 請求項２１又は２２に記載の半導体装
    置であって、 前記位相比較回路は、前記基準信号の所定の位相時の前
    記出力回路の出力信号の値と共に前記所定の位相時の前
    の前記出力回路の出力信号の値を検出し、該前の値と前
    記所定の位相時の値から位相を比較する半導体装置。
24. 【請求項２４】 請求項３から１０、１５、１６、１８
    から２３のいずれか１項に記載の半導体装置であって、 前記基準信号の位相と第３のタイミング信号の位相を比
    較する第２の位相比較回路と、 該第２の位相比較回路の比較結果に基づいて、前記ディ
    レイ回路の遅延量を選択する第２のディレイ制御回路
    と、 前記第２の位相比較回路に前記第３のタイミング信号と
    して供給する信号を、前記出力回路の出力と前記ダミー
    出力信号との間で切り換える切り換え回路と、 位相比較用のダミーデータを発生するダミーデータ発生
    回路とを備え、 前記切り換え回路は、当該半導体装置の初期化時には前
    記出力回路の出力を、初期化終了後には前記ダミー出力
    信号を、前記第２の位相比較回路に供給するように切り
    換える半導体装置。
25. 【請求項２５】 請求項２４に記載の半導体装置であっ
    て、 前記出力回路は、前記初期化時には前記ダミーデータを
    出力する半導体装置。
26. 【請求項２６】 請求項２５に記載の半導体装置であっ
    て、 前記ダミー出力回路は、前記初期化時には前記ダミーデ
    ータを出力し、初期化終了後には前記出力回路から出力
    される出力データを出力する半導体装置。
27. 【請求項２７】 請求項２５に記載の半導体装置であっ
    て、 前記ダミー出力回路は、常時前記ダミーデータを出力す
    る半導体装置。
28. 【請求項２８】 請求項１から２７のいずれか１項に記
    載の半導体装置であって、 前記外部入力信号は、立ち上がりと立ち下がりの位相が
    １８０度ずれたクロック信号であり、 当該半導体装置は、前記外部入力信号の立ち上がりと立
    ち下がりの一方のエッジに同期してデータを取込み、 前記出力回路からの前記出力信号の出力は、前記外部入
    力信号の立ち上がりと立ち下がりの他方のエッジに同期
    するように制御される半導体装置。
29. 【請求項２９】 請求項１から２８のいずれか１項に記
    載の半導体装置であって、 前記出力回路は、複数設けられており、 前記入力回路から、各出力回路に前記基準信号を伝達す
    る信号経路は同じ遅延量を有する半導体装置。
30. 【請求項３０】 請求項２９に記載の半導体装置であっ
    て、 前記入力回路から、複数の前記出力回路に前記基準信号
    を伝達する信号経路は、等距離配線である半導体装置。
31. 【請求項３１】 請求項１から２８のいずれか１項に記
    載の半導体装置であって、 前記出力回路は、複数設けられており、 前記タイミング制御回路は、各出力回路毎に設けられて
    いる半導体装置。
32. 【請求項３２】 当該半導体装置は、シンクロナス型半
    導体メモリである請求項１から３１のいずれか１項に記
    載の半導体装置。
33. 【請求項３３】 立ち上がりと立ち下がりの位相が１８
    ０度ずれた外部クロック信号に同期してデータを入出力
    する半導体装置において、 前記立ち上がりと立ち下がりの一方に同期してデータを
    出力するデータ出力回路と、 前記立ち上がりと立ち下がりの他方に同期してデータを
    取り込むデータ入力回路とを備えることを特徴とする半
    導体装置。
34. 【請求項３４】 請求項３３に記載の半導体装置であっ
    て、 前記外部クロック信号から、出力タイミング信号と入力
    タイミング信号を生成するタイミング信号生成回路を備
    え、 前記データ出力回路は前記出力タイミング信号に従って
    データを出力し、 前記データ入力回路は前記入力タイミング信号に従って
    データを入力する半導体装置。
35. 【請求項３５】 請求項３４に記載の半導体装置であっ
    て、 前記タイミング信号生成回路は、 前記出力タイミング信号を遅延させる遅延回路と、 前記外部クロック信号と前記出力タイミング信号を比較
    するタイミング比較回路とを備え、 前記タイミング比較回路の比較結果に基づいて、前記デ
    ータ出力回路からのデータの出力が、前記立ち上がりと
    立ち下がりの一方に同期するように、前記遅延回路の遅
    延量を制御する半導体装置。
36. 【請求項３６】 データの出力は第１の外部信号に同期
    して行い、データの入力は第２の外部信号に同期して行
    う半導体装置を複数個接続した半導体装置システムにお
    いて、 前記半導体装置から出力された出力データを伝達する配
    線と、前記第１の外部信号を伝達する配線は並行に配置
    され、前記出力データの伝達方向と前記第１の外部信号
    の伝達方向は同一である半導体装置システム。
37. 【請求項３７】 請求項３６に記載の半導体装置システ
    ムであって、 前記半導体装置に入力される入力データを伝達する配線
    と、前記第２の外部信号を伝達する配線は並行に配置さ
    れ、前記入力データの伝達方向と前記第２の外部信号の
    伝達方向は同一である半導体装置システム。
38. 【請求項３８】 直列に接続された複数の信号経路を有
    し、該複数の信号経路の一部から選択的に信号が出力さ
    れるようにすることにより遅延量が選択可能なディレイ
    ラインと、 該ディレイラインの遅延量を選択するディレイ制御回路
    とを備え、遅延量が段階的に変化させられるディジタル
    遅延回路であって、 前記ディレイ制御回路は、 各段は相補信号を出力し、ある段までは一方の相補信号
    を出力し、その段以降の段は反転した相補信号を出力
    し、反転した相補信号を最初に出力する段の位置がシフ
    トするシフトレジスタと、 該シフトレジスタの隣接する段の異なる側の相補信号の
    論理値を算出するゲートとを備え、 該ゲートの出力で前記ディレイラインを選択的に活性化
    するディジタル遅延回路において、 前記ゲートは、前記シフトレジスタの前記相補信号の変
    化が緩慢な側の元の論理値の時に前記ディレイラインを
    活性化する信号を出力することを特徴とするディジタル
    遅延回路。
39. 【請求項３９】 直列に接続された複数の信号経路を有
    し、該複数の信号経路の一部を選択的に活性化すること
    により遅延量が選択可能なディレイラインと、 該ディレイラインの遅延量を選択するディレイ制御回路
    とを備え、遅延量が段階的に変化させられるディジタル
    遅延回路であって、 前記ディレイ制御回路は、前記ディレイラインの少なく
    とも２つの隣接する信号経路を活性化することを特徴と
    するディジタル遅延回路。