JP2001237678A - 遅延時間調整方法と遅延時間調整回路 - Google Patents
遅延時間調整方法と遅延時間調整回路Info
- Publication number
- JP2001237678A JP2001237678A JP2000046225A JP2000046225A JP2001237678A JP 2001237678 A JP2001237678 A JP 2001237678A JP 2000046225 A JP2000046225 A JP 2000046225A JP 2000046225 A JP2000046225 A JP 2000046225A JP 2001237678 A JP2001237678 A JP 2001237678A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- signal
- periodic signal
- rising edge
- delay time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
Landscapes
- Dram (AREA)
- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 周波数が高い場合においても信号の遅延時間
を容易に調整することができる遅延時間調整回路と遅延
時間調整方法を提供する。 【解決手段】 入力信号と出力信号の位相が一致するよ
うに入力信号の遅延時間を調整する遅延時間調整回路で
あって、入力信号と出力信号の位相差がＮ周期（Ｎは０
以外の整数）となるまで出力信号の位相を遅らせるＤＬ
Ｌアレイ７を備えたことを特徴とする遅延時間調整回路
を提供する。
を容易に調整することができる遅延時間調整回路と遅延
時間調整方法を提供する。 【解決手段】 入力信号と出力信号の位相が一致するよ
うに入力信号の遅延時間を調整する遅延時間調整回路で
あって、入力信号と出力信号の位相差がＮ周期（Ｎは０
以外の整数）となるまで出力信号の位相を遅らせるＤＬ
Ｌアレイ７を備えたことを特徴とする遅延時間調整回路
を提供する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
おいて伝送される信号の遅延時間を調整する遅延時間調
整回路と遅延時間調整方法に関するものである。
おいて伝送される信号の遅延時間を調整する遅延時間調
整回路と遅延時間調整方法に関するものである。
【０００２】
【従来の技術】従来より、ＤＤＲ（Double Data Rate）
−ＳＤＲＡＭ等のように高速動作が要求され、ＤＬＬ
（Delayed Locked Loop）回路（ＤＬＬアレイ）が搭載
された半導体集積回路においては、クロック信号の位相
を調整するための遅延時間調整回路が備えられている。
−ＳＤＲＡＭ等のように高速動作が要求され、ＤＬＬ
（Delayed Locked Loop）回路（ＤＬＬアレイ）が搭載
された半導体集積回路においては、クロック信号の位相
を調整するための遅延時間調整回路が備えられている。
【０００３】図１は、従来の上記遅延時間調整回路の構
成を示す図である。図１に示されるように、この遅延時
間調整回路は入力バッファ１と、出力バッファ５と、分
周器２，４と、ＤＬＬアレイ３と、ダミー回路６と、位
相比較器８と、ディレイ調整回路１０とを備える。
成を示す図である。図１に示されるように、この遅延時
間調整回路は入力バッファ１と、出力バッファ５と、分
周器２，４と、ＤＬＬアレイ３と、ダミー回路６と、位
相比較器８と、ディレイ調整回路１０とを備える。
【０００４】ここで、入力バッファ１はクロック信号を
入力して、信号Ｃｉｎを出力する。また、分周器２及び
ＤＬＬアレイ３は入力バッファ１に接続され、分周器４
及び出力バッファ５はＤＬＬアレイ３の出力端に接続さ
れる。ここで、分周器２はターゲットクロック信号tclk
を出力し、ＤＬＬアレイ３は信号Ｃｏｕｔを出力し、出
力バッファ５はＤＬＬアレイ３により遅延されたクロッ
ク信号を出力する。さらに、上記分周器２と分周器４の
分周率は同率とされる。
入力して、信号Ｃｉｎを出力する。また、分周器２及び
ＤＬＬアレイ３は入力バッファ１に接続され、分周器４
及び出力バッファ５はＤＬＬアレイ３の出力端に接続さ
れる。ここで、分周器２はターゲットクロック信号tclk
を出力し、ＤＬＬアレイ３は信号Ｃｏｕｔを出力し、出
力バッファ５はＤＬＬアレイ３により遅延されたクロッ
ク信号を出力する。さらに、上記分周器２と分周器４の
分周率は同率とされる。
【０００５】また、ダミー回路６は分周器４に接続さ
れ、遅延クロックdclkを出力する。そして、位相比較器
８は分周器２及びダミー回路６の出力端に接続され、供
給されたターゲットクロック信号tclk及び帰還した遅延
クロックdclkに応じて、結果を示す信号outをディレイ
調整器１０へフィードバックする。また、ディレイ調整
回路１０の出力端はＤＬＬアレイ３に接続され、ディレ
イ調整回路１０からＤＬＬアレイ３へ制御信号ＣＳが供
給される。
れ、遅延クロックdclkを出力する。そして、位相比較器
８は分周器２及びダミー回路６の出力端に接続され、供
給されたターゲットクロック信号tclk及び帰還した遅延
クロックdclkに応じて、結果を示す信号outをディレイ
調整器１０へフィードバックする。また、ディレイ調整
回路１０の出力端はＤＬＬアレイ３に接続され、ディレ
イ調整回路１０からＤＬＬアレイ３へ制御信号ＣＳが供
給される。
【０００６】図２は、図１に示されたＤＬＬアレイ３の
構成を示す回路図である。図２に示されるように、ＤＬ
Ｌアレイ３は並列接続された複数のスイッチＳＷ１〜Ｓ
Ｗｎを含む切り替え部３１と、各スイッチＳＷ１〜ＳＷ
ｎに対応するよう設けられたインバータＩＮＶ１〜ＩＮ
Ｖｎとを含む。ここで、切り替え部３１に含まれた各ス
イッチＳＷ１〜ＳＷｎの切り替えは、ディレイ調整回路
１０から供給される制御信号ＣＳにより制御される。な
お、上記インバータＩＮＶ１〜ＩＮＶｎのそれぞれにお
いては、信号が時間ｔｄだけ遅延される。
構成を示す回路図である。図２に示されるように、ＤＬ
Ｌアレイ３は並列接続された複数のスイッチＳＷ１〜Ｓ
Ｗｎを含む切り替え部３１と、各スイッチＳＷ１〜ＳＷ
ｎに対応するよう設けられたインバータＩＮＶ１〜ＩＮ
Ｖｎとを含む。ここで、切り替え部３１に含まれた各ス
イッチＳＷ１〜ＳＷｎの切り替えは、ディレイ調整回路
１０から供給される制御信号ＣＳにより制御される。な
お、上記インバータＩＮＶ１〜ＩＮＶｎのそれぞれにお
いては、信号が時間ｔｄだけ遅延される。
【０００７】上記の回路においては、入力バッファ１に
おける遅延時間をｄ１、出力バッファ５における遅延時
間をｄ２とすると、ダミー回路６の遅延時間は（ｄ１＋
ｄ２）とされる。また、ＤＬＬアレイ３の遅延時間をｄ
３とすると、入力バッファ１に入力されたクロック信号
が出力バッファ５から出力されるまでの遅延時間は（ｄ
１＋ｄ２＋ｄ３）となる。
おける遅延時間をｄ１、出力バッファ５における遅延時
間をｄ２とすると、ダミー回路６の遅延時間は（ｄ１＋
ｄ２）とされる。また、ＤＬＬアレイ３の遅延時間をｄ
３とすると、入力バッファ１に入力されたクロック信号
が出力バッファ５から出力されるまでの遅延時間は（ｄ
１＋ｄ２＋ｄ３）となる。
【０００８】さらに、分周器２，４の遅延時間をｄ４と
すると、入力バッファ１に入力されたクロック信号がタ
ーゲットクロック信号tclkとして位相比較器８に入力さ
れるまでの遅延時間は（ｄ１＋ｄ４）となり、入力バッ
ファ１に入力されたクロック信号が遅延クロック信号dc
lkとして位相比較器８に入力されるまでの遅延時間は
（ｄ１＋ｄ３＋ｄ４＋（ｄ１＋ｄ２））となる。
すると、入力バッファ１に入力されたクロック信号がタ
ーゲットクロック信号tclkとして位相比較器８に入力さ
れるまでの遅延時間は（ｄ１＋ｄ４）となり、入力バッ
ファ１に入力されたクロック信号が遅延クロック信号dc
lkとして位相比較器８に入力されるまでの遅延時間は
（ｄ１＋ｄ３＋ｄ４＋（ｄ１＋ｄ２））となる。
【０００９】従って、ターゲットクロック信号tclkと遅
延クロック信号dclkにおける遅延時間の差は（ｄ１＋ｄ
２＋ｄ３）となるため、該差は入力バッファ１に入力さ
れたクロック信号が出力バッファ５から出力されるまで
の遅延時間と一致する。これより、入力バッファ１に入
力されるクロック信号と、出力バッファ５から出力され
るクロック信号との位相を揃えるために、ターゲットク
ロック信号tclkと遅延クロック信号dclkにおける遅延時
間の差（ｄ１＋ｄ２＋ｄ３）が該クロック信号における
ｎ（ｎは１又は２、あるいは他の自然数）個のクロック
分の時間に相当するよう、ディレイ調整回路１０によっ
てＤＬＬアレイ３での遅延時間が調整される。
延クロック信号dclkにおける遅延時間の差は（ｄ１＋ｄ
２＋ｄ３）となるため、該差は入力バッファ１に入力さ
れたクロック信号が出力バッファ５から出力されるまで
の遅延時間と一致する。これより、入力バッファ１に入
力されるクロック信号と、出力バッファ５から出力され
るクロック信号との位相を揃えるために、ターゲットク
ロック信号tclkと遅延クロック信号dclkにおける遅延時
間の差（ｄ１＋ｄ２＋ｄ３）が該クロック信号における
ｎ（ｎは１又は２、あるいは他の自然数）個のクロック
分の時間に相当するよう、ディレイ調整回路１０によっ
てＤＬＬアレイ３での遅延時間が調整される。
【００１０】以下において、図３及び図４の波形図を参
照しつつ、図１に示された従来の遅延時間調整回路の動
作を説明する。まず、図３（ａ）に示された信号Ｃｉｎ
は、図３（ｂ）に示されるように、分周器２によって４
分周され、ターゲットクロック信号tclkとして位相比較
器８に供給される。一方、ＤＬＬアレイ３においては信
号Ｃｉｎが所定時間遅延され、図３（ｃ）に示された信
号Ｃｏｕｔが生成される。そして、この信号Ｃｏｕｔは
分周器４により４分周され、図３（ｄ）に示されるモニ
タクロック信号mclkが生成される。
照しつつ、図１に示された従来の遅延時間調整回路の動
作を説明する。まず、図３（ａ）に示された信号Ｃｉｎ
は、図３（ｂ）に示されるように、分周器２によって４
分周され、ターゲットクロック信号tclkとして位相比較
器８に供給される。一方、ＤＬＬアレイ３においては信
号Ｃｉｎが所定時間遅延され、図３（ｃ）に示された信
号Ｃｏｕｔが生成される。そして、この信号Ｃｏｕｔは
分周器４により４分周され、図３（ｄ）に示されるモニ
タクロック信号mclkが生成される。
【００１１】ここで、分周器２，４の構成は同じものと
されるため、分周器２から出力されたターゲットクロッ
ク信号tclkに対する分周器４から出力されたモニタクロ
ック信号mclkの遅延時間ＶＤは、ＤＬＬアレイ３におけ
る遅延時間を意味する。そしてここでは、ＤＬＬアレイ
３の可変遅延段は、遅延時間を最小とする最小段とされ
るものとする。
されるため、分周器２から出力されたターゲットクロッ
ク信号tclkに対する分周器４から出力されたモニタクロ
ック信号mclkの遅延時間ＶＤは、ＤＬＬアレイ３におけ
る遅延時間を意味する。そしてここでは、ＤＬＬアレイ
３の可変遅延段は、遅延時間を最小とする最小段とされ
るものとする。
【００１２】また、モニタクロック信号mclkはダミー回
路６において周波数によらず固定時間ＦＤだけ遅延さ
れ、図３（ｅ）に示される遅延クロック信号dclkが生成
される。そして、この遅延クロック信号dclkと上記ター
ゲットクロック信号tclkは、位相比較器８において相互
の位相が比較され、時間ＴＤ分だけ遅延クロック信号dc
lkの位相が進んでいることが判定される。このとき位相
比較器８は、遅延クロック信号dclkの位相が時間ＴＤ分
だけ進んでいることを示す信号outを、ディレイ調整回
路１０へ供給する。
路６において周波数によらず固定時間ＦＤだけ遅延さ
れ、図３（ｅ）に示される遅延クロック信号dclkが生成
される。そして、この遅延クロック信号dclkと上記ター
ゲットクロック信号tclkは、位相比較器８において相互
の位相が比較され、時間ＴＤ分だけ遅延クロック信号dc
lkの位相が進んでいることが判定される。このとき位相
比較器８は、遅延クロック信号dclkの位相が時間ＴＤ分
だけ進んでいることを示す信号outを、ディレイ調整回
路１０へ供給する。
【００１３】そして、ディレイ調整回路１０は信号out
に応じた制御信号ＣＳをＤＬＬアレイ３に供給し、ＤＬ
Ｌアレイ３における遅延時間が時間ＴＤだけ延長され
る。以上のような動作により、遅延クロック信号dclkの
位相がターゲットクロック信号tclkの位相に揃えられ
る。
に応じた制御信号ＣＳをＤＬＬアレイ３に供給し、ＤＬ
Ｌアレイ３における遅延時間が時間ＴＤだけ延長され
る。以上のような動作により、遅延クロック信号dclkの
位相がターゲットクロック信号tclkの位相に揃えられ
る。
【００１４】次に、半導体集積回路における動作の高速
化の要求に応じて、入力バッファ１へより高い周波数を
有するクロック信号が入力される場合の動作を、図４を
参照しつつ説明する。まずこの場合には、分周器２及び
ＤＬＬアレイ３に供給される信号Ｃｉｎの周波数は、図
４（ａ）に示されるように、図３（ａ）に示された信号
Ｃｉｎの周波数より高いものとなる。そしてこの信号Ｃ
ｉｎは、上記と同様に分周器２によって４分周され、図
４（ｂ）に示されるターゲットクロック信号tclkとして
位相比較器８に供給される。一方、ＤＬＬアレイ３にお
いては信号Ｃｉｎが所定時間遅延され、図４（ｃ）に示
された信号Ｃｏｕｔが生成される。そして、この信号Ｃ
ｏｕｔは分周器４により４分周され、図４（ｄ）に示さ
れるモニタクロック信号mclkが生成される。
化の要求に応じて、入力バッファ１へより高い周波数を
有するクロック信号が入力される場合の動作を、図４を
参照しつつ説明する。まずこの場合には、分周器２及び
ＤＬＬアレイ３に供給される信号Ｃｉｎの周波数は、図
４（ａ）に示されるように、図３（ａ）に示された信号
Ｃｉｎの周波数より高いものとなる。そしてこの信号Ｃ
ｉｎは、上記と同様に分周器２によって４分周され、図
４（ｂ）に示されるターゲットクロック信号tclkとして
位相比較器８に供給される。一方、ＤＬＬアレイ３にお
いては信号Ｃｉｎが所定時間遅延され、図４（ｃ）に示
された信号Ｃｏｕｔが生成される。そして、この信号Ｃ
ｏｕｔは分周器４により４分周され、図４（ｄ）に示さ
れるモニタクロック信号mclkが生成される。
【００１５】ここで分周器２，４の構成は、上記のよう
に同じものとされるため、分周器２から出力されたター
ゲットクロック信号tclkに対する分周器４から出力され
たモニタクロック信号mclkの遅延時間ＶＤは、ＤＬＬア
レイ３における遅延時間を意味する。そしてここでは、
ＤＬＬアレイ３の可変遅延段は、遅延時間を最小とする
最小段とされるものとする。
に同じものとされるため、分周器２から出力されたター
ゲットクロック信号tclkに対する分周器４から出力され
たモニタクロック信号mclkの遅延時間ＶＤは、ＤＬＬア
レイ３における遅延時間を意味する。そしてここでは、
ＤＬＬアレイ３の可変遅延段は、遅延時間を最小とする
最小段とされるものとする。
【００１６】また、モニタクロック信号mclkはダミー回
路６において周波数によらず固定時間ＦＤだけ遅延さ
れ、図４（ｅ）に示される遅延クロック信号dclkが生成
される。そして、この遅延クロック信号dclkと上記ター
ゲットクロック信号tclkは、位相比較器８において相互
の位相が比較される。
路６において周波数によらず固定時間ＦＤだけ遅延さ
れ、図４（ｅ）に示される遅延クロック信号dclkが生成
される。そして、この遅延クロック信号dclkと上記ター
ゲットクロック信号tclkは、位相比較器８において相互
の位相が比較される。
【００１７】しかしながら、図４（ｂ）と図４（ｅ）に
示されるように、信号Ｃｉｎの周波数が高い場合には、
ＤＬＬアレイ３における最小段の遅延時間ＶＤとダミー
回路６において遅延される周波数に依存しない固定時間
ＦＤとの和により、遅延クロック信号dclkの位相がター
ゲットクロック信号tclkの位相より遅れることが生じ得
る。
示されるように、信号Ｃｉｎの周波数が高い場合には、
ＤＬＬアレイ３における最小段の遅延時間ＶＤとダミー
回路６において遅延される周波数に依存しない固定時間
ＦＤとの和により、遅延クロック信号dclkの位相がター
ゲットクロック信号tclkの位相より遅れることが生じ得
る。
【００１８】このような場合には、既に遅延クロック信
号dclkの位相がターゲットクロック信号tclkの位相より
遅れているため、ターゲットクロック信号tclkの一番目
のクロックを基準として遅延クロック信号dclkの位相を
ターゲットクロック信号tclkの位相に合わせるようにＤ
ＬＬアレイ３における遅延時間を調整することはできな
いという問題がある。なお、このような場合はいわゆる
アンダーフロー状態と呼ばれている。
号dclkの位相がターゲットクロック信号tclkの位相より
遅れているため、ターゲットクロック信号tclkの一番目
のクロックを基準として遅延クロック信号dclkの位相を
ターゲットクロック信号tclkの位相に合わせるようにＤ
ＬＬアレイ３における遅延時間を調整することはできな
いという問題がある。なお、このような場合はいわゆる
アンダーフロー状態と呼ばれている。
【００１９】
【発明が解決しようとする課題】本発明は、上述の問題
を解消するためになされたもので、周波数が高い場合に
おいても信号の遅延時間を容易に調整することができる
遅延時間調整回路と遅延時間調整方法を提供することを
目的とする。
を解消するためになされたもので、周波数が高い場合に
おいても信号の遅延時間を容易に調整することができる
遅延時間調整回路と遅延時間調整方法を提供することを
目的とする。
【００２０】
【課題を解決するための手段】上記の目的は、入力信号
と出力信号の位相が一致するように入力信号の遅延時間
を調整する方法であって、入力信号と出力信号の位相差
がＮ周期（Ｎは０以外の整数）となるまで出力信号の位
相を遅らせることを特徴とする遅延時間調整方法を提供
することにより達成される。このような手段によれば、
入力信号と出力信号の位相をそろえるために、出力信号
の位相を遅らせる際の自由度を高めることができる。こ
こで、出力信号は、入力信号がＤＬＬ回路により遅延さ
れることによって生成されたものとすれば、ＤＬＬ回路
の遅延段の長さを変化させることにより、容易に入力信
号の遅延時間を調整することができる。
と出力信号の位相が一致するように入力信号の遅延時間
を調整する方法であって、入力信号と出力信号の位相差
がＮ周期（Ｎは０以外の整数）となるまで出力信号の位
相を遅らせることを特徴とする遅延時間調整方法を提供
することにより達成される。このような手段によれば、
入力信号と出力信号の位相をそろえるために、出力信号
の位相を遅らせる際の自由度を高めることができる。こ
こで、出力信号は、入力信号がＤＬＬ回路により遅延さ
れることによって生成されたものとすれば、ＤＬＬ回路
の遅延段の長さを変化させることにより、容易に入力信
号の遅延時間を調整することができる。
【００２１】また、本発明の目的は、入力された第一の
周期信号と出力される第二の周期信号の位相が一致する
ように第一の周期信号の遅延時間を調整する方法であっ
て、第二の周期信号における所定の立ち上がりエッジの
位相が、第一の周期信号における所定の立ち上がりエッ
ジの位相に対して遅れているときには、第二の周期信号
における所定の立ち上がりエッジが、第二の周期信号に
おける所定の立ち上がりエッジより位相が遅れていると
共に第二の周期信号における所定の立ち上がりエッジと
の位相差が最小である第一の周期信号における立ち上が
りエッジと一致するよう遅延時間を調整することを特徴
とする遅延時間調整方法を提供することにより達成され
る。このような手段によれば、第二の周期信号における
所定の立ち上がりエッジが、初期状態において、第一の
周期信号における所定の立ち上がりエッジに対し位相が
遅れている場合でも、第二の周期信号と第一の周期信号
の位相を容易に揃えることができる。
周期信号と出力される第二の周期信号の位相が一致する
ように第一の周期信号の遅延時間を調整する方法であっ
て、第二の周期信号における所定の立ち上がりエッジの
位相が、第一の周期信号における所定の立ち上がりエッ
ジの位相に対して遅れているときには、第二の周期信号
における所定の立ち上がりエッジが、第二の周期信号に
おける所定の立ち上がりエッジより位相が遅れていると
共に第二の周期信号における所定の立ち上がりエッジと
の位相差が最小である第一の周期信号における立ち上が
りエッジと一致するよう遅延時間を調整することを特徴
とする遅延時間調整方法を提供することにより達成され
る。このような手段によれば、第二の周期信号における
所定の立ち上がりエッジが、初期状態において、第一の
周期信号における所定の立ち上がりエッジに対し位相が
遅れている場合でも、第二の周期信号と第一の周期信号
の位相を容易に揃えることができる。
【００２２】また、本発明の目的は、入力された第一の
周期信号と出力される第二の周期信号の位相が一致する
ように第一の周期信号の遅延時間を調整する方法であっ
て、第二の周期信号における所定の立ち上がりエッジの
位相が、第一の周期信号における第一の立ち上がりエッ
ジの位相に対して遅れているか否かを判断する第一のス
テップと、第一のステップにおいて、第二の周期信号に
おける所定の立ち上がりエッジの位相が、第一の周期信
号における第一の立ち上がりエッジの位相に対して遅れ
ていると判断されたときには、第二の周期信号における
所定の立ち上がりエッジの位相と第一の周期信号におい
て第一の立ち上がりエッジより一周期遅れた第二の立ち
上がりエッジの位相とが一致するよう第二の周期信号の
位相を遅らせる第二のステップとを有することを特徴と
する遅延時間調整方法を提供することにより達成され
る。
周期信号と出力される第二の周期信号の位相が一致する
ように第一の周期信号の遅延時間を調整する方法であっ
て、第二の周期信号における所定の立ち上がりエッジの
位相が、第一の周期信号における第一の立ち上がりエッ
ジの位相に対して遅れているか否かを判断する第一のス
テップと、第一のステップにおいて、第二の周期信号に
おける所定の立ち上がりエッジの位相が、第一の周期信
号における第一の立ち上がりエッジの位相に対して遅れ
ていると判断されたときには、第二の周期信号における
所定の立ち上がりエッジの位相と第一の周期信号におい
て第一の立ち上がりエッジより一周期遅れた第二の立ち
上がりエッジの位相とが一致するよう第二の周期信号の
位相を遅らせる第二のステップとを有することを特徴と
する遅延時間調整方法を提供することにより達成され
る。
【００２３】このような手段によれば、第一の周期信号
の周波数が高くなり、第二の周期信号における所定の立
ち上がりエッジの位相が、第一の周期信号における第一
の立ち上がりエッジの位相に対して遅れる場合でも、第
二の周期信号の位相を第一の周期信号の位相に容易に揃
えることができる。
の周波数が高くなり、第二の周期信号における所定の立
ち上がりエッジの位相が、第一の周期信号における第一
の立ち上がりエッジの位相に対して遅れる場合でも、第
二の周期信号の位相を第一の周期信号の位相に容易に揃
えることができる。
【００２４】また、本発明の目的は、入力信号と出力信
号の位相が一致するように入力信号の遅延時間を調整す
る遅延時間調整回路であって、入力信号と出力信号の位
相差がＮ周期（Ｎは０以外の整数）となるまで出力信号
の位相を遅らせる遅延手段を備えたことを特徴とする遅
延時間調整回路を提供することにより達成される。この
ような手段によれば、入力信号と出力信号の位相をそろ
えるために、遅延手段において出力信号の位相を遅らせ
る際の自由度を高めることができる。
号の位相が一致するように入力信号の遅延時間を調整す
る遅延時間調整回路であって、入力信号と出力信号の位
相差がＮ周期（Ｎは０以外の整数）となるまで出力信号
の位相を遅らせる遅延手段を備えたことを特徴とする遅
延時間調整回路を提供することにより達成される。この
ような手段によれば、入力信号と出力信号の位相をそろ
えるために、遅延手段において出力信号の位相を遅らせ
る際の自由度を高めることができる。
【００２５】また、本発明の目的は、入力された第一の
周期信号と出力される第二の周期信号の位相が一致する
ように第一の周期信号の遅延時間を調整する遅延時間調
整回路であって、第二の周期信号における所定の立ち上
がりエッジの位相が、第一の周期信号における所定の立
ち上がりエッジの位相に対して遅れているときには、第
二の周期信号における所定の立ち上がりエッジが、第二
の周期信号における所定の立ち上がりエッジより位相が
遅れていると共に第二の周期信号における所定の立ち上
がりエッジとの位相差が最小である第一の周期信号にお
ける立ち上がりエッジと一致するよう遅延時間を調整す
る遅延手段を備えたことを特徴とする遅延時間調整回路
を提供することにより達成される。このような手段によ
れば、第二の周期信号における所定の立ち上がりエッジ
が、初期状態において、第一の周期信号における所定の
立ち上がりエッジに対し位相が遅れている場合でも、遅
延手段において遅延時間を調整することにより第二の周
期信号と第一の周期信号の位相を容易に揃えることがで
きる。
周期信号と出力される第二の周期信号の位相が一致する
ように第一の周期信号の遅延時間を調整する遅延時間調
整回路であって、第二の周期信号における所定の立ち上
がりエッジの位相が、第一の周期信号における所定の立
ち上がりエッジの位相に対して遅れているときには、第
二の周期信号における所定の立ち上がりエッジが、第二
の周期信号における所定の立ち上がりエッジより位相が
遅れていると共に第二の周期信号における所定の立ち上
がりエッジとの位相差が最小である第一の周期信号にお
ける立ち上がりエッジと一致するよう遅延時間を調整す
る遅延手段を備えたことを特徴とする遅延時間調整回路
を提供することにより達成される。このような手段によ
れば、第二の周期信号における所定の立ち上がりエッジ
が、初期状態において、第一の周期信号における所定の
立ち上がりエッジに対し位相が遅れている場合でも、遅
延手段において遅延時間を調整することにより第二の周
期信号と第一の周期信号の位相を容易に揃えることがで
きる。
【００２６】また、本発明の目的は、入力された第一の
周期信号と出力される第二の周期信号の位相が一致する
ように第一の周期信号の遅延時間を調整する遅延時間調
整回路であって、第一の周期信号を遅延させて第二の周
期信号を生成する遅延手段と、第二の周期信号における
所定の立ち上がりエッジの位相が、第一の周期信号にお
ける第一の立ち上がりエッジの位相に対して遅れている
か否かを検出する位相状態検出手段と、位相状態検出手
段により、第二の周期信号における所定の立ち上がりエ
ッジの位相が、第一の周期信号における第一の立ち上が
りエッジの位相に対して遅れていることが検出されたと
きには、第二の周期信号における所定の立ち上がりエッ
ジの位相と第一の周期信号において第一の立ち上がりエ
ッジより一周期遅れた第二の立ち上がりエッジの位相と
が一致するまで第二の周期信号の位相を遅らせるよう遅
延手段を制御する調整手段とを備えたことを特徴とする
遅延時間調整回路を提供することにより達成される。こ
のような手段によれば、第一の周期信号の周波数が高く
なり、第二の周期信号における所定の立ち上がりエッジ
の位相が、第一の周期信号における第一の立ち上がりエ
ッジの位相に対して遅れる場合でも、調整手段が遅延手
段を制御することにより第二の周期信号の位相を第一の
周期信号の位相に容易に揃えることができる。
周期信号と出力される第二の周期信号の位相が一致する
ように第一の周期信号の遅延時間を調整する遅延時間調
整回路であって、第一の周期信号を遅延させて第二の周
期信号を生成する遅延手段と、第二の周期信号における
所定の立ち上がりエッジの位相が、第一の周期信号にお
ける第一の立ち上がりエッジの位相に対して遅れている
か否かを検出する位相状態検出手段と、位相状態検出手
段により、第二の周期信号における所定の立ち上がりエ
ッジの位相が、第一の周期信号における第一の立ち上が
りエッジの位相に対して遅れていることが検出されたと
きには、第二の周期信号における所定の立ち上がりエッ
ジの位相と第一の周期信号において第一の立ち上がりエ
ッジより一周期遅れた第二の立ち上がりエッジの位相と
が一致するまで第二の周期信号の位相を遅らせるよう遅
延手段を制御する調整手段とを備えたことを特徴とする
遅延時間調整回路を提供することにより達成される。こ
のような手段によれば、第一の周期信号の周波数が高く
なり、第二の周期信号における所定の立ち上がりエッジ
の位相が、第一の周期信号における第一の立ち上がりエ
ッジの位相に対して遅れる場合でも、調整手段が遅延手
段を制御することにより第二の周期信号の位相を第一の
周期信号の位相に容易に揃えることができる。
【００２７】ここで、調整手段は、第二の周期信号にお
ける所定の立ち上がりエッジの位相と第一の周期信号に
おける第二の立ち上がりエッジの位相とが一致した後
は、第二の周期信号における所定の立ち上がりエッジの
位相と第一の周期信号における第二の立ち上がりエッジ
の位相が許容範囲内で常時一致するよう遅延手段を制御
するものとすることができる。このような手段によれ
ば、第一の周期信号と位相が揃った第二の周期信号を安
定して外部へ出力することができる。
ける所定の立ち上がりエッジの位相と第一の周期信号に
おける第二の立ち上がりエッジの位相とが一致した後
は、第二の周期信号における所定の立ち上がりエッジの
位相と第一の周期信号における第二の立ち上がりエッジ
の位相が許容範囲内で常時一致するよう遅延手段を制御
するものとすることができる。このような手段によれ
ば、第一の周期信号と位相が揃った第二の周期信号を安
定して外部へ出力することができる。
【００２８】
【発明の実施の形態】以下において、本発明の実施の形
態を図面を参照しつつ詳しく説明する。なお、図中同一
符号は、同一又は相当部分を示す。
態を図面を参照しつつ詳しく説明する。なお、図中同一
符号は、同一又は相当部分を示す。
【００２９】図５は、本発明の実施の形態に係る遅延時
間調整回路の構成を示す図である。図５に示されるよう
に、本発明の実施の形態に係る遅延時間調整回路は、入
力バッファ１と、出力バッファ５と、分周器２，４と、
ＤＬＬアレイ７と、ダミー回路６と、位相比較器８と、
ディレイ調整回路２４と、状態判定回路２０と、状態検
出回路２２とを備える。
間調整回路の構成を示す図である。図５に示されるよう
に、本発明の実施の形態に係る遅延時間調整回路は、入
力バッファ１と、出力バッファ５と、分周器２，４と、
ＤＬＬアレイ７と、ダミー回路６と、位相比較器８と、
ディレイ調整回路２４と、状態判定回路２０と、状態検
出回路２２とを備える。
【００３０】なお、上記分周器２は信号の位相を調整す
る際に用いられる基準（ターゲット）を決定する要素で
あり、分周器４は該位相の調整を図る頻度を決定する要
素であると考えることができる。
る際に用いられる基準（ターゲット）を決定する要素で
あり、分周器４は該位相の調整を図る頻度を決定する要
素であると考えることができる。
【００３１】また、入力バッファ１はクロック信号を入
力する。また、分周器２及びＤＬＬアレイ７は入力バッ
ファ１に接続され、分周器４及び出力バッファ５はＤＬ
Ｌアレイ７の出力端に接続される。ここで、分周器２は
ターゲットクロック信号tclkを出力する。また、ダミー
回路６は分周器４に接続され、遅延クロックdclkを出力
する。そして、位相比較器８は分周器２及びダミー回路
６の出力端に接続され、位相比較の結果を示す信号out
を状態判定回路２０と状態検出回路２２に供給する。
力する。また、分周器２及びＤＬＬアレイ７は入力バッ
ファ１に接続され、分周器４及び出力バッファ５はＤＬ
Ｌアレイ７の出力端に接続される。ここで、分周器２は
ターゲットクロック信号tclkを出力する。また、ダミー
回路６は分周器４に接続され、遅延クロックdclkを出力
する。そして、位相比較器８は分周器２及びダミー回路
６の出力端に接続され、位相比較の結果を示す信号out
を状態判定回路２０と状態検出回路２２に供給する。
【００３２】また、状態検出回路２２はさらに、ＤＬＬ
アレイ７による位相比較動作を開始する時にハイレベル
に活性化されるパワーオンリセット信号reszを受けて、
状態検出結果信号fstzを状態判定回路２０へ供給する。
そして、状態判定回路２０はディレイ調整回路２４へ比
較結果信号upzを供給する。また、ディレイ調整回路２
４の出力端はＤＬＬアレイ７に接続され、ディレイ調整
回路２４からＤＬＬアレイ７へ制御信号ＣＳが供給され
る。ここで、分周器２，４における分周率は例えば４と
される。なお、図５に示された遅延時間調整回路におい
ては、後述するようにＤＬＬアレイ７に含まれる遅延段
数（インバータＩＮＶ１〜ＩＮＶｎ）は従来より少なく
て足りることとなる。
アレイ７による位相比較動作を開始する時にハイレベル
に活性化されるパワーオンリセット信号reszを受けて、
状態検出結果信号fstzを状態判定回路２０へ供給する。
そして、状態判定回路２０はディレイ調整回路２４へ比
較結果信号upzを供給する。また、ディレイ調整回路２
４の出力端はＤＬＬアレイ７に接続され、ディレイ調整
回路２４からＤＬＬアレイ７へ制御信号ＣＳが供給され
る。ここで、分周器２，４における分周率は例えば４と
される。なお、図５に示された遅延時間調整回路におい
ては、後述するようにＤＬＬアレイ７に含まれる遅延段
数（インバータＩＮＶ１〜ＩＮＶｎ）は従来より少なく
て足りることとなる。
【００３３】以下において、上記遅延時間調整回路の動
作を図６及び図７の波形図を参照して説明する。まず、
上記より図６（ａ）に示された信号Ｃｉｎは、図６
（ｂ）に示されるように、分周器２によって４分周さ
れ、ターゲットクロック信号tclkとして位相比較器８に
供給される。一方、ＤＬＬアレイ７においては信号Ｃｉ
ｎが所定時間遅延され、図６（ｃ）に示された信号Ｃｏ
ｕｔが生成される。そして、この信号Ｃｏｕｔは分周器
４により４分周され、図６（ｄ）に示されるモニタクロ
ック信号mclkが生成される。
作を図６及び図７の波形図を参照して説明する。まず、
上記より図６（ａ）に示された信号Ｃｉｎは、図６
（ｂ）に示されるように、分周器２によって４分周さ
れ、ターゲットクロック信号tclkとして位相比較器８に
供給される。一方、ＤＬＬアレイ７においては信号Ｃｉ
ｎが所定時間遅延され、図６（ｃ）に示された信号Ｃｏ
ｕｔが生成される。そして、この信号Ｃｏｕｔは分周器
４により４分周され、図６（ｄ）に示されるモニタクロ
ック信号mclkが生成される。
【００３４】ここで、分周器２，４の構成は同じものと
されるため、分周器２から出力されたターゲットクロッ
ク信号tclkに対する分周器４から出力されたモニタクロ
ック信号mclkの遅延時間ＶＤは、ＤＬＬアレイ７におけ
る遅延時間を意味する。そしてここでは、ＤＬＬアレイ
７の可変遅延段は、遅延時間を最小とする最小段とされ
るものとする。
されるため、分周器２から出力されたターゲットクロッ
ク信号tclkに対する分周器４から出力されたモニタクロ
ック信号mclkの遅延時間ＶＤは、ＤＬＬアレイ７におけ
る遅延時間を意味する。そしてここでは、ＤＬＬアレイ
７の可変遅延段は、遅延時間を最小とする最小段とされ
るものとする。
【００３５】また、モニタクロック信号mclkはダミー回
路６において周波数によらず固定時間ＦＤだけ遅延さ
れ、図３（ｅ）に示される遅延クロック信号dclkが生成
される。そして、この遅延クロック信号dclkと上記ター
ゲットクロック信号tclkは、位相比較器８において相互
の位相が比較され、時間ＴＤ分だけ遅延クロック信号dc
lkの位相が進んでいることが判定される。このとき位相
比較器８は、遅延クロック信号dclkの位相が時間ＴＤ分
だけ進んでいることを示す信号outを、状態判定回路２
０及び状態検出回路２２へ供給する。
路６において周波数によらず固定時間ＦＤだけ遅延さ
れ、図３（ｅ）に示される遅延クロック信号dclkが生成
される。そして、この遅延クロック信号dclkと上記ター
ゲットクロック信号tclkは、位相比較器８において相互
の位相が比較され、時間ＴＤ分だけ遅延クロック信号dc
lkの位相が進んでいることが判定される。このとき位相
比較器８は、遅延クロック信号dclkの位相が時間ＴＤ分
だけ進んでいることを示す信号outを、状態判定回路２
０及び状態検出回路２２へ供給する。
【００３６】そしてこのとき、状態検出回路２２は、後
に詳しく記すように、ＤＬＬアレイ７による遅延時間調
整動作の開始時にハイレベルとされたパワーオンリセッ
ト信号reszを受けてハイレベルの状態検出結果信号fstz
を状態判定回路２０へ供給する。これにより、状態判定
回路２０は、後述するように、ハイレベルの比較結果信
号upzをディレイ調整回路２４へ供給することとなる。
に詳しく記すように、ＤＬＬアレイ７による遅延時間調
整動作の開始時にハイレベルとされたパワーオンリセッ
ト信号reszを受けてハイレベルの状態検出結果信号fstz
を状態判定回路２０へ供給する。これにより、状態判定
回路２０は、後述するように、ハイレベルの比較結果信
号upzをディレイ調整回路２４へ供給することとなる。
【００３７】そして、ディレイ調整回路１０は供給され
たハイレベルの比較結果信号upzに応じた制御信号ＣＳ
をＤＬＬアレイ７に供給し、ＤＬＬアレイ７における遅
延時間が時間ＴＤだけ延長される。以上のような動作に
よって、遅延クロック信号dclkとして図６（ｆ）に示さ
れた信号Ｌｏｎが生成されることにより、遅延クロック
信号dclkの位相がターゲットクロック信号tclkの位相に
揃えられロックオンされる。なおロックオンとは、遅延
クロック信号dclkとターゲットクロック信号tclkとの位
相を、許容範囲内で常時一致させることをいう。またこ
こで、許容範囲とは、例えば、該遅延時間調整回路が搭
載される半導体集積回路のスペックにおいて、正常動作
を保証する動作周波数のマージンをいう。
たハイレベルの比較結果信号upzに応じた制御信号ＣＳ
をＤＬＬアレイ７に供給し、ＤＬＬアレイ７における遅
延時間が時間ＴＤだけ延長される。以上のような動作に
よって、遅延クロック信号dclkとして図６（ｆ）に示さ
れた信号Ｌｏｎが生成されることにより、遅延クロック
信号dclkの位相がターゲットクロック信号tclkの位相に
揃えられロックオンされる。なおロックオンとは、遅延
クロック信号dclkとターゲットクロック信号tclkとの位
相を、許容範囲内で常時一致させることをいう。またこ
こで、許容範囲とは、例えば、該遅延時間調整回路が搭
載される半導体集積回路のスペックにおいて、正常動作
を保証する動作周波数のマージンをいう。
【００３８】次に、半導体集積回路における動作の高速
化の要求に応じて、入力バッファ１へより高い周波数を
有するクロック信号が入力される場合の動作を、図７を
参照しつつ説明する。まずこの場合には、分周器２及び
ＤＬＬアレイ７に供給される信号Ｃｉｎの周波数は、図
７（ａ）に示されるように、図６（ａ）に示された信号
Ｃｉｎの周波数より高いものとなる。そしてこの信号Ｃ
ｉｎは、上記と同様に分周器２によって４分周され、図
７（ｂ）に示されるターゲットクロック信号tclkとして
位相比較器８に供給される。
化の要求に応じて、入力バッファ１へより高い周波数を
有するクロック信号が入力される場合の動作を、図７を
参照しつつ説明する。まずこの場合には、分周器２及び
ＤＬＬアレイ７に供給される信号Ｃｉｎの周波数は、図
７（ａ）に示されるように、図６（ａ）に示された信号
Ｃｉｎの周波数より高いものとなる。そしてこの信号Ｃ
ｉｎは、上記と同様に分周器２によって４分周され、図
７（ｂ）に示されるターゲットクロック信号tclkとして
位相比較器８に供給される。
【００３９】一方、ＤＬＬアレイ７においては信号Ｃｉ
ｎが所定時間遅延され、図７（ｃ）に示された信号Ｃｏ
ｕｔが生成される。そして、この信号Ｃｏｕｔは分周器
４により４分周され、図７（ｄ）に示されるモニタクロ
ック信号mclkが生成される。
ｎが所定時間遅延され、図７（ｃ）に示された信号Ｃｏ
ｕｔが生成される。そして、この信号Ｃｏｕｔは分周器
４により４分周され、図７（ｄ）に示されるモニタクロ
ック信号mclkが生成される。
【００４０】ここで分周器２，４の構成は、上記のよう
に同じものとされるため、分周器２から出力されたター
ゲットクロック信号tclkに対する分周器４から出力され
たモニタクロック信号mclkの遅延時間ＶＤは、ＤＬＬア
レイ７における遅延時間を意味する。そしてここでは、
ＤＬＬアレイ７の可変遅延段は、遅延時間を最小とする
最小段とされるものとする。
に同じものとされるため、分周器２から出力されたター
ゲットクロック信号tclkに対する分周器４から出力され
たモニタクロック信号mclkの遅延時間ＶＤは、ＤＬＬア
レイ７における遅延時間を意味する。そしてここでは、
ＤＬＬアレイ７の可変遅延段は、遅延時間を最小とする
最小段とされるものとする。
【００４１】また、モニタクロック信号mclkはダミー回
路６において周波数によらず固定時間ＦＤだけ遅延さ
れ、図７（ｅ）に示される遅延クロック信号dclkが生成
される。そして、この遅延クロック信号dclkと上記ター
ゲットクロック信号tclkは、位相比較器８において相互
の位相が比較される。
路６において周波数によらず固定時間ＦＤだけ遅延さ
れ、図７（ｅ）に示される遅延クロック信号dclkが生成
される。そして、この遅延クロック信号dclkと上記ター
ゲットクロック信号tclkは、位相比較器８において相互
の位相が比較される。
【００４２】しかしながら、図７（ｂ）と図７（ｅ）に
示されるように、信号Ｃｉｎの周波数が高い場合には、
ＤＬＬアレイ７における最小段の遅延時間ＶＤとダミー
回路６において遅延される周波数に依存しない固定時間
ＦＤとの和により、遅延クロック信号dclkの位相がター
ゲットクロック信号tclkの位相より遅れることが生じ得
る。
示されるように、信号Ｃｉｎの周波数が高い場合には、
ＤＬＬアレイ７における最小段の遅延時間ＶＤとダミー
回路６において遅延される周波数に依存しない固定時間
ＦＤとの和により、遅延クロック信号dclkの位相がター
ゲットクロック信号tclkの位相より遅れることが生じ得
る。
【００４３】このような場合には、既に遅延クロック信
号dclkの位相がターゲットクロック信号tclkの位相より
遅れているため、ターゲットクロック信号tclkの最初の
立ち上がり（ロウレベルからハイレベルへの遷移を指称
し、「立ち上がりエッジ」とも呼ばれる）を基準として
遅延クロック信号dclkの位相をターゲットクロック信号
tclkの位相に合わせるようにＤＬＬアレイ７における遅
延時間を調整することはできない。
号dclkの位相がターゲットクロック信号tclkの位相より
遅れているため、ターゲットクロック信号tclkの最初の
立ち上がり（ロウレベルからハイレベルへの遷移を指称
し、「立ち上がりエッジ」とも呼ばれる）を基準として
遅延クロック信号dclkの位相をターゲットクロック信号
tclkの位相に合わせるようにＤＬＬアレイ７における遅
延時間を調整することはできない。
【００４４】このとき、図５に示された状態検出回路２
２は、位相比較器８における比較結果によらず、供給さ
れたパワーオンリセット信号reszに応じて、上記と同様
にハイレベルの状態検出結果信号fstzを状態判定回路２
０へ供給するため、ディレイ調整回路２４は、状態判定
回路２０よりハイレベルの比較結果信号upzを供給され
ることとなる。なお、状態検出回路２２と状態判定回路
２０については、後に詳しく説明する。
２は、位相比較器８における比較結果によらず、供給さ
れたパワーオンリセット信号reszに応じて、上記と同様
にハイレベルの状態検出結果信号fstzを状態判定回路２
０へ供給するため、ディレイ調整回路２４は、状態判定
回路２０よりハイレベルの比較結果信号upzを供給され
ることとなる。なお、状態検出回路２２と状態判定回路
２０については、後に詳しく説明する。
【００４５】従って、ディレイ調整回路２４は供給され
たハイレベルの比較結果信号upzに応じた制御信号ＣＳ
をＤＬＬアレイ７に供給し、ＤＬＬアレイ７における遅
延時間が延長される。
たハイレベルの比較結果信号upzに応じた制御信号ＣＳ
をＤＬＬアレイ７に供給し、ＤＬＬアレイ７における遅
延時間が延長される。
【００４６】ここで、上記のような位相比較動作とその
結果による遅延時間の延長が繰り返されることにより、
さらに時間ＡＤを超えた長い時間遅延され、遅延クロッ
ク信号dclkの最初のクロック（立ち上がり）がターゲッ
トクロック信号tclkの二番目のクロック（立ち上がり）
より遅れることとなると、位相比較器８からはロウレベ
ルの信号outが状態検出回路２２へ供給される。これに
より、状態検出回路２２はロウレベルの状態検出結果信
号fstzを状態判定回路２０へ供給するため、状態判定回
路２０が活性化され、位相比較器８における比較結果が
そのままロウレベルの比較結果信号upzとして、ディレ
イ調整回路２４へ供給される。
結果による遅延時間の延長が繰り返されることにより、
さらに時間ＡＤを超えた長い時間遅延され、遅延クロッ
ク信号dclkの最初のクロック（立ち上がり）がターゲッ
トクロック信号tclkの二番目のクロック（立ち上がり）
より遅れることとなると、位相比較器８からはロウレベ
ルの信号outが状態検出回路２２へ供給される。これに
より、状態検出回路２２はロウレベルの状態検出結果信
号fstzを状態判定回路２０へ供給するため、状態判定回
路２０が活性化され、位相比較器８における比較結果が
そのままロウレベルの比較結果信号upzとして、ディレ
イ調整回路２４へ供給される。
【００４７】このようにして、ディレイ調整回路２４は
供給された上記比較結果信号upzに応じた制御信号ＣＳ
をＤＬＬアレイ７に供給し、ＤＬＬアレイ７における遅
延時間が短縮される。その結果、図７（ｆ）に示される
ように、最初のクロック（立ち上がり）がターゲットク
ロック信号tclkの二番目のクロック（立ち上がり）と揃
うように位相が調整された信号Ｌｏｎが、遅延クロック
信号dclkとして生成され、ロックオンされる。
供給された上記比較結果信号upzに応じた制御信号ＣＳ
をＤＬＬアレイ７に供給し、ＤＬＬアレイ７における遅
延時間が短縮される。その結果、図７（ｆ）に示される
ように、最初のクロック（立ち上がり）がターゲットク
ロック信号tclkの二番目のクロック（立ち上がり）と揃
うように位相が調整された信号Ｌｏｎが、遅延クロック
信号dclkとして生成され、ロックオンされる。
【００４８】以下において、図５に示された位相比較器
８について、詳しく説明する。図８に示されるように、
位相比較器８はＮＡＮＤ回路８０〜８５を含み、ターゲ
ットクロック信号tclkがＮＡＮＤ回路８１，８２へ供給
され、遅延クロック信号dclkがＮＡＮＤ回路８３へ供給
される。そして、ＮＡＮＤ回路８４の出力端から信号ou
tが出力される。
８について、詳しく説明する。図８に示されるように、
位相比較器８はＮＡＮＤ回路８０〜８５を含み、ターゲ
ットクロック信号tclkがＮＡＮＤ回路８１，８２へ供給
され、遅延クロック信号dclkがＮＡＮＤ回路８３へ供給
される。そして、ＮＡＮＤ回路８４の出力端から信号ou
tが出力される。
【００４９】図９は、遅延クロック信号dclkの最初のク
ロックがターゲットクロック信号tclkの一番目のクロッ
クより遅れている場合の上記位相比較器８の動作を示す
波形図である。なお、図９においては、遅延クロック信
号dclkとターゲットクロック信号tclk及び信号outの他
に、図９（ｃ）から図９（ｆ）において、それぞれＮＡ
ＮＤ回路８０〜８３の出力ノードＮＡ，ＮＢ，ＮＣ，Ｎ
Ｄにおける電位変動が示されている。
ロックがターゲットクロック信号tclkの一番目のクロッ
クより遅れている場合の上記位相比較器８の動作を示す
波形図である。なお、図９においては、遅延クロック信
号dclkとターゲットクロック信号tclk及び信号outの他
に、図９（ｃ）から図９（ｆ）において、それぞれＮＡ
ＮＤ回路８０〜８３の出力ノードＮＡ，ＮＢ，ＮＣ，Ｎ
Ｄにおける電位変動が示されている。
【００５０】ここで、図９に示されるように、遅延クロ
ック信号dclkの最初のクロックがターゲットクロック信
号tclkの一番目のクロックより遅れている場合には、タ
ーゲットクロック信号tclkのいわゆる立ち上がり時刻Ｔ
Ａ以前においては、ＮＡＮＤ回路８４，８５によりハイ
レベル又はロウレベルの信号outがラッチされる。そし
て、時刻ＴＡにおいてターゲットクロック信号tclkがハ
イレベルとなると、ノードＮＢの電位がロウレベルに下
がり、その結果として信号outがロウレベルに固定され
る。このようにして、位相比較器８はロウレベルの信号
outを状態検出回路２２及び状態判定回路２０に供給す
ることにより、遅延クロック信号の最初のクロックがタ
ーゲットクロック信号の一番目のクロックに対して遅れ
ているという判定結果（decrease）を伝達する。
ック信号dclkの最初のクロックがターゲットクロック信
号tclkの一番目のクロックより遅れている場合には、タ
ーゲットクロック信号tclkのいわゆる立ち上がり時刻Ｔ
Ａ以前においては、ＮＡＮＤ回路８４，８５によりハイ
レベル又はロウレベルの信号outがラッチされる。そし
て、時刻ＴＡにおいてターゲットクロック信号tclkがハ
イレベルとなると、ノードＮＢの電位がロウレベルに下
がり、その結果として信号outがロウレベルに固定され
る。このようにして、位相比較器８はロウレベルの信号
outを状態検出回路２２及び状態判定回路２０に供給す
ることにより、遅延クロック信号の最初のクロックがタ
ーゲットクロック信号の一番目のクロックに対して遅れ
ているという判定結果（decrease）を伝達する。
【００５１】同様に、図１０は、遅延クロック信号dclk
の最初のクロックがターゲットクロック信号tclkの一番
目のクロックより進んでいる場合の上記位相比較器８の
動作を示す波形図である。なお、図１０においても、遅
延クロック信号dclkとターゲットクロック信号tclk及び
信号outの他に、図１０（ｃ）から図１０（ｆ）におい
て、それぞれＮＡＮＤ回路８０〜８３の出力ノードＮ
Ａ，ＮＢ，ＮＣ，ＮＤにおける電位変動が示されてい
る。
の最初のクロックがターゲットクロック信号tclkの一番
目のクロックより進んでいる場合の上記位相比較器８の
動作を示す波形図である。なお、図１０においても、遅
延クロック信号dclkとターゲットクロック信号tclk及び
信号outの他に、図１０（ｃ）から図１０（ｆ）におい
て、それぞれＮＡＮＤ回路８０〜８３の出力ノードＮ
Ａ，ＮＢ，ＮＣ，ＮＤにおける電位変動が示されてい
る。
【００５２】ここで、図１０に示されるように、遅延ク
ロック信号dclkの最初のクロックがターゲットクロック
信号tclkの一番目のクロックより進んでいる場合には、
ターゲットクロック信号tclkのいわゆる立ち上がり時刻
ＴＡ以前においては、ＮＡＮＤ回路８４，８５によりハ
イレベル又はロウレベルの信号outがラッチされる。そ
して、時刻ＴＡにおいてターゲットクロック信号tclkが
ハイレベルとなると、ノードＮＡの電位がロウレベルに
下がり、その結果として信号outがハイレベルに固定さ
れる。このようにして、位相比較器８はハイレベルの信
号outを状態検出回路２２及び状態判定回路２０に供給
することにより、遅延クロック信号dclkの最初のクロッ
クがターゲットクロック信号tclkの一番目のクロックに
対して進んでいるという判定結果（decrease）を伝達す
る。次に、図５に示された状態検出回路２２について詳
しく説明する。図１１は、図５に示された状態検出回路
２２の構成を示す回路図である。図１１に示されるよう
に状態検出回路２２は、遅延回路４０と、インバータ４
１〜４５と、ＮＯＲ回路ＮＯＲ１と、ゲートＧＴ１，Ｇ
Ｔ２と、ＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ７
と、ＰチャネルＭＯＳトランジスタＰＴ１〜ＰＴ８とを
備える。そして、遅延回路４０は直列接続されたインバ
ータ４６〜４８と、ＭＯＳキャパシタＭＣ１，ＭＣ２と
を含む。
ロック信号dclkの最初のクロックがターゲットクロック
信号tclkの一番目のクロックより進んでいる場合には、
ターゲットクロック信号tclkのいわゆる立ち上がり時刻
ＴＡ以前においては、ＮＡＮＤ回路８４，８５によりハ
イレベル又はロウレベルの信号outがラッチされる。そ
して、時刻ＴＡにおいてターゲットクロック信号tclkが
ハイレベルとなると、ノードＮＡの電位がロウレベルに
下がり、その結果として信号outがハイレベルに固定さ
れる。このようにして、位相比較器８はハイレベルの信
号outを状態検出回路２２及び状態判定回路２０に供給
することにより、遅延クロック信号dclkの最初のクロッ
クがターゲットクロック信号tclkの一番目のクロックに
対して進んでいるという判定結果（decrease）を伝達す
る。次に、図５に示された状態検出回路２２について詳
しく説明する。図１１は、図５に示された状態検出回路
２２の構成を示す回路図である。図１１に示されるよう
に状態検出回路２２は、遅延回路４０と、インバータ４
１〜４５と、ＮＯＲ回路ＮＯＲ１と、ゲートＧＴ１，Ｇ
Ｔ２と、ＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ７
と、ＰチャネルＭＯＳトランジスタＰＴ１〜ＰＴ８とを
備える。そして、遅延回路４０は直列接続されたインバ
ータ４６〜４８と、ＭＯＳキャパシタＭＣ１，ＭＣ２と
を含む。
【００５３】ここで、図１１に示されるように、位相比
較器８から供給された信号outはＮＯＲ回路ＮＯＲ１及
び遅延回路４０へ供給される。従って、ＮＯＲ回路ＮＯ
Ｒ１には、信号outと該信号outが遅延回路４０により所
定時間遅延された信号とが入力される。また、本実施の
形態に係る遅延時間調整回路の電源が投入された時に、
ロウレベルからハイレベルへ遷移するパワーオンリセッ
ト信号reszが、インバータ４２の入力端とＮチャネルＭ
ＯＳトランジスタＮＴ１のゲートに供給される。また、
上記ＮチャネルＭＯＳトランジスタＮＴ１のソースは接
地ノードＮｇに接続され、ドレインはインバータ４５を
介して状態検出回路２２の出力ノードＮｏｕｔに接続さ
れる。
較器８から供給された信号outはＮＯＲ回路ＮＯＲ１及
び遅延回路４０へ供給される。従って、ＮＯＲ回路ＮＯ
Ｒ１には、信号outと該信号outが遅延回路４０により所
定時間遅延された信号とが入力される。また、本実施の
形態に係る遅延時間調整回路の電源が投入された時に、
ロウレベルからハイレベルへ遷移するパワーオンリセッ
ト信号reszが、インバータ４２の入力端とＮチャネルＭ
ＯＳトランジスタＮＴ１のゲートに供給される。また、
上記ＮチャネルＭＯＳトランジスタＮＴ１のソースは接
地ノードＮｇに接続され、ドレインはインバータ４５を
介して状態検出回路２２の出力ノードＮｏｕｔに接続さ
れる。
【００５４】また、インバータ４３，４４間及びインバ
ータ４４，４５間にそれぞれ接続されたゲートＧＴ１，
ＧＴ２は、共にＮＯＲ回路１の出力信号に応じて開閉さ
れる。
ータ４４，４５間にそれぞれ接続されたゲートＧＴ１，
ＧＴ２は、共にＮＯＲ回路１の出力信号に応じて開閉さ
れる。
【００５５】次に、状態検出回路２２の動作を説明す
る。まず、電源投入時においてＮチャネルＭＯＳトラン
ジスタＮＴ１のゲートにハイレベルのパワーオンリセッ
ト信号reszが供給されるため、ＮチャネルＭＯＳトラン
ジスタＮＴ１がオンし、インバータ４５へ接地ノードＮ
ｇより接地電圧が供給される。これにより、ロウレベル
の信号がインバータ４５により反転され、状態検出回路
２２の出力ノードＮｏｕｔへはハイレベルの状態検出結
果信号fstzが供給される。
る。まず、電源投入時においてＮチャネルＭＯＳトラン
ジスタＮＴ１のゲートにハイレベルのパワーオンリセッ
ト信号reszが供給されるため、ＮチャネルＭＯＳトラン
ジスタＮＴ１がオンし、インバータ４５へ接地ノードＮ
ｇより接地電圧が供給される。これにより、ロウレベル
の信号がインバータ４５により反転され、状態検出回路
２２の出力ノードＮｏｕｔへはハイレベルの状態検出結
果信号fstzが供給される。
【００５６】なおこのとき、ＰチャネルＭＯＳトランジ
スタＰＴ１，ＰＴ２のゲートにはインバータ４２よりロ
ウレベルの信号が供給されるため、両ＰチャネルＭＯＳ
トランジスタＰＴ１，ＰＴ２はオンする。これより、イ
ンバータ４３，４４には電源ノードＮｖから電源電圧ｖ
ｃｃが供給されるため、ＮチャネルＭＯＳトランジスタ
ＮＴ３，ＮＴ５のゲートへはロウレベルの信号が供給さ
れ、両ＮチャネルＭＯＳトランジスタＮＴ３，ＮＴ５は
オフされる。
スタＰＴ１，ＰＴ２のゲートにはインバータ４２よりロ
ウレベルの信号が供給されるため、両ＰチャネルＭＯＳ
トランジスタＰＴ１，ＰＴ２はオンする。これより、イ
ンバータ４３，４４には電源ノードＮｖから電源電圧ｖ
ｃｃが供給されるため、ＮチャネルＭＯＳトランジスタ
ＮＴ３，ＮＴ５のゲートへはロウレベルの信号が供給さ
れ、両ＮチャネルＭＯＳトランジスタＮＴ３，ＮＴ５は
オフされる。
【００５７】以上より、初期状態においては、状態検出
回路２２は不活性化され、ハイレベルに固定された状態
検出結果信号fstzを出力する。ここで、位相比較器８か
ら供給される信号outがハイレベルからロウレベルに変
化したとすると、ＮＯＲ回路ＮＯＲ１の一方の入力端に
はロウレベルの信号が入力されるが、該ロウレベルの信
号outが遅延回路４０を伝送する間は、ＮＯＲ回路ＮＯ
Ｒ１の他方の入力端には依然としてロウレベルの信号ou
tが供給される。従って、この間においてはＮＯＲ回路
ＮＯＲ１からはハイレベルの信号が出力される。
回路２２は不活性化され、ハイレベルに固定された状態
検出結果信号fstzを出力する。ここで、位相比較器８か
ら供給される信号outがハイレベルからロウレベルに変
化したとすると、ＮＯＲ回路ＮＯＲ１の一方の入力端に
はロウレベルの信号が入力されるが、該ロウレベルの信
号outが遅延回路４０を伝送する間は、ＮＯＲ回路ＮＯ
Ｒ１の他方の入力端には依然としてロウレベルの信号ou
tが供給される。従って、この間においてはＮＯＲ回路
ＮＯＲ１からはハイレベルの信号が出力される。
【００５８】これにより、ゲートＧＴ１，ＧＴ２はオー
プン状態とされるため、ロウレベルを有したインバータ
４３の出力信号がゲートＧＴ１を介してインバータ４４
へ伝送される。そしてさらに、インバータ４４はハイレ
ベルを有した出力信号をゲートＧＴ２を介してインバー
タ４５へ伝送する。従って、この場合にはインバータ４
５から出力ノードＮｏｕｔへロウレベルを有した信号が
供給される。
プン状態とされるため、ロウレベルを有したインバータ
４３の出力信号がゲートＧＴ１を介してインバータ４４
へ伝送される。そしてさらに、インバータ４４はハイレ
ベルを有した出力信号をゲートＧＴ２を介してインバー
タ４５へ伝送する。従って、この場合にはインバータ４
５から出力ノードＮｏｕｔへロウレベルを有した信号が
供給される。
【００５９】以上より、位相比較器８より供給される信
号outがハイレベルからロウレベルへ遷移したときにお
いてのみ、状態検出回路２２はロウレベルの状態検出結
果信号fstzを出力することとなる。
号outがハイレベルからロウレベルへ遷移したときにお
いてのみ、状態検出回路２２はロウレベルの状態検出結
果信号fstzを出力することとなる。
【００６０】次に、図５に示された状態判定回路２０に
ついて詳しく説明する。図１２は、図５に示された状態
判定回路２０の構成を示す回路図である。図１２に示さ
れるように、状態判定回路２０はＮＯＲ回路ＮＯＲ２
と、該ＮＯＲ回路ＮＯＲ２に接続されたインバータ４９
とを含む。ここで、ＮＯＲ回路ＮＯＲ２の二つの入力端
には、位相比較器８から供給される信号outと、状態検
出回路２２から供給される状態検出結果信号fstzとが入
力される。そして、インバータ４９の出力端から比較結
果信号upzがディレイ調整回路２４へ供給される。
ついて詳しく説明する。図１２は、図５に示された状態
判定回路２０の構成を示す回路図である。図１２に示さ
れるように、状態判定回路２０はＮＯＲ回路ＮＯＲ２
と、該ＮＯＲ回路ＮＯＲ２に接続されたインバータ４９
とを含む。ここで、ＮＯＲ回路ＮＯＲ２の二つの入力端
には、位相比較器８から供給される信号outと、状態検
出回路２２から供給される状態検出結果信号fstzとが入
力される。そして、インバータ４９の出力端から比較結
果信号upzがディレイ調整回路２４へ供給される。
【００６１】次に、上記状態判定回路２０の動作を説明
する。まず初期状態においては、上記のように、ハイレ
ベルを有する状態検出結果信号fstzがＮＯＲ回路ＮＯＲ
２に供給されるため、インバータ４９へは信号outの論
理レベルによらず常にロウレベルの信号が供給される。
従って、インバータ４９からはハイレベルの比較結果信
号upzがディレイ調整回路２４へ出力される。なお、上
記のようにディレイ調整回路２４は、ハイレベルの比較
結果信号upzが供給された場合には、ＤＬＬアレイ７で
の遅延時間を増大させるようＤＬＬアレイ７の切り替え
部３１を制御し、ロウレベルの比較結果信号upzが供給
された場合には、ＤＬＬアレイ７での遅延時間を短縮す
るようＤＬＬアレイ７の切り替え部３１を制御する。
する。まず初期状態においては、上記のように、ハイレ
ベルを有する状態検出結果信号fstzがＮＯＲ回路ＮＯＲ
２に供給されるため、インバータ４９へは信号outの論
理レベルによらず常にロウレベルの信号が供給される。
従って、インバータ４９からはハイレベルの比較結果信
号upzがディレイ調整回路２４へ出力される。なお、上
記のようにディレイ調整回路２４は、ハイレベルの比較
結果信号upzが供給された場合には、ＤＬＬアレイ７で
の遅延時間を増大させるようＤＬＬアレイ７の切り替え
部３１を制御し、ロウレベルの比較結果信号upzが供給
された場合には、ＤＬＬアレイ７での遅延時間を短縮す
るようＤＬＬアレイ７の切り替え部３１を制御する。
【００６２】ここで、状態判定回路２０は、状態検出回
路２２からロウレベルの状態検出結果信号fstzが供給さ
れるまで、ハイレベルの比較結果信号upzをディレイ調
整回路２４へ出力する。そして、状態判定回路２０は、
状態検出回路２２からロウレベルの状態検出結果信号fs
tzが供給されたとき、ＮＯＲ回路ＮＯＲ２が活性化され
るため、位相比較器８から供給された信号outと同じ論
理レベルの信号を比較結果信号upzとしてディレイ調整
回路２４へ供給する。
路２２からロウレベルの状態検出結果信号fstzが供給さ
れるまで、ハイレベルの比較結果信号upzをディレイ調
整回路２４へ出力する。そして、状態判定回路２０は、
状態検出回路２２からロウレベルの状態検出結果信号fs
tzが供給されたとき、ＮＯＲ回路ＮＯＲ２が活性化され
るため、位相比較器８から供給された信号outと同じ論
理レベルの信号を比較結果信号upzとしてディレイ調整
回路２４へ供給する。
【００６３】以上より、本実施の形態に係る遅延時間調
整回路によれば、初期状態において遅延クロック信号dc
lkの最初のクロックがターゲットクロック信号tclkの一
番目のクロックより進んでいる場合には、遅延クロック
信号dclkの最初の立ち上がりがターゲットクロック信号
tclkの一番目の立ち上がりに揃うように、遅延クロック
信号dclkがさらに遅延される。
整回路によれば、初期状態において遅延クロック信号dc
lkの最初のクロックがターゲットクロック信号tclkの一
番目のクロックより進んでいる場合には、遅延クロック
信号dclkの最初の立ち上がりがターゲットクロック信号
tclkの一番目の立ち上がりに揃うように、遅延クロック
信号dclkがさらに遅延される。
【００６４】そして、クロック信号の周波数が高くな
り、ＤＬＬアレイ７が最小段の時でさえも遅延クロック
信号dclkの最初のクロックがターゲットクロック信号tc
lkの一番目のクロックより遅れている場合には、遅延ク
ロック信号dclkの最初の立ち上がりがターゲットクロッ
ク信号tclkの二番目の立ち上がりに揃うように、遅延ク
ロック信号dclkがさらに遅延される。
り、ＤＬＬアレイ７が最小段の時でさえも遅延クロック
信号dclkの最初のクロックがターゲットクロック信号tc
lkの一番目のクロックより遅れている場合には、遅延ク
ロック信号dclkの最初の立ち上がりがターゲットクロッ
ク信号tclkの二番目の立ち上がりに揃うように、遅延ク
ロック信号dclkがさらに遅延される。
【００６５】従って、従来のアンダーフロー状態を回避
して、クロック周波数が高周波化したときにおいても容
易にクロック信号の位相調整ができるため、半導体集積
回路の動作周波数帯域を拡大することができる。
して、クロック周波数が高周波化したときにおいても容
易にクロック信号の位相調整ができるため、半導体集積
回路の動作周波数帯域を拡大することができる。
【００６６】
【発明の効果】上述の如く、入力信号と出力信号の位相
差がＮ周期（Ｎは０以外の整数）となるまで出力信号の
位相を遅らせるよう遅延時間を調整すれば、入力信号と
出力信号の位相をそろえるよう出力信号の位相を遅らせ
る際の自由度を高めることができるため、入力信号の周
波数に依らず容易に入力信号と出力信号の位相をそろえ
ることができる。
差がＮ周期（Ｎは０以外の整数）となるまで出力信号の
位相を遅らせるよう遅延時間を調整すれば、入力信号と
出力信号の位相をそろえるよう出力信号の位相を遅らせ
る際の自由度を高めることができるため、入力信号の周
波数に依らず容易に入力信号と出力信号の位相をそろえ
ることができる。
【００６７】また、第二の周期信号における所定の立ち
上がりエッジの位相が、第一の周期信号における所定の
立ち上がりエッジの位相に対して遅れているときには、
第二の周期信号における所定の立ち上がりエッジが、第
二の周期信号における所定の立ち上がりエッジより位相
が遅れていると共に第二の周期信号における所定の立ち
上がりエッジとの位相差が最小である第一の周期信号に
おける立ち上がりエッジと一致するよう遅延時間を調整
すれば、第二の周期信号における所定の立ち上がりエッ
ジが、初期状態において、第一の周期信号における所定
の立ち上がりエッジに対し位相が遅れている場合でも、
第二の周期信号と第一の周期信号の位相を容易に揃える
ことができるため、第一の周期信号が高周波数化した場
合であっても、所望の位相調整が不可能となるいわゆる
アンダーフロー状態を回避し、汎用性及び動作の信頼性
を高めることができる。
上がりエッジの位相が、第一の周期信号における所定の
立ち上がりエッジの位相に対して遅れているときには、
第二の周期信号における所定の立ち上がりエッジが、第
二の周期信号における所定の立ち上がりエッジより位相
が遅れていると共に第二の周期信号における所定の立ち
上がりエッジとの位相差が最小である第一の周期信号に
おける立ち上がりエッジと一致するよう遅延時間を調整
すれば、第二の周期信号における所定の立ち上がりエッ
ジが、初期状態において、第一の周期信号における所定
の立ち上がりエッジに対し位相が遅れている場合でも、
第二の周期信号と第一の周期信号の位相を容易に揃える
ことができるため、第一の周期信号が高周波数化した場
合であっても、所望の位相調整が不可能となるいわゆる
アンダーフロー状態を回避し、汎用性及び動作の信頼性
を高めることができる。
【００６８】また、第二の周期信号における所定の立ち
上がりエッジの位相が、第一の周期信号における第一の
立ち上がりエッジの位相に対して遅れていると判断され
たときには、第二の周期信号における所定の立ち上がり
エッジの位相と第一の周期信号において第一の立ち上が
りエッジより一周期遅れた第二の立ち上がりエッジの位
相とが一致するよう第二の周期信号の位相を遅らせるこ
ととすれば、第一の周期信号の周波数が高くなり、第二
の周期信号における所定の立ち上がりエッジの位相が、
第一の周期信号における第一の立ち上がりエッジの位相
に対して遅れる場合でも、第二の周期信号の位相を第一
の周期信号の位相に容易に揃えることができるため、汎
用性及び動作の信頼性を高めることができる。
上がりエッジの位相が、第一の周期信号における第一の
立ち上がりエッジの位相に対して遅れていると判断され
たときには、第二の周期信号における所定の立ち上がり
エッジの位相と第一の周期信号において第一の立ち上が
りエッジより一周期遅れた第二の立ち上がりエッジの位
相とが一致するよう第二の周期信号の位相を遅らせるこ
ととすれば、第一の周期信号の周波数が高くなり、第二
の周期信号における所定の立ち上がりエッジの位相が、
第一の周期信号における第一の立ち上がりエッジの位相
に対して遅れる場合でも、第二の周期信号の位相を第一
の周期信号の位相に容易に揃えることができるため、汎
用性及び動作の信頼性を高めることができる。
【００６９】また、第二の周期信号における所定の立ち
上がりエッジの位相と第一の周期信号における第二の立
ち上がりエッジの位相とが一致した後は、第二の周期信
号における所定の立ち上がりエッジの位相と第一の周期
信号における第二の立ち上がりエッジの位相が許容範囲
内で常時一致するよう上記遅延時間を制御すれば、第一
の周期信号と位相が揃った第二の周期信号を安定して外
部へ出力することができるため、動作の信頼性を高める
ことができる。
上がりエッジの位相と第一の周期信号における第二の立
ち上がりエッジの位相とが一致した後は、第二の周期信
号における所定の立ち上がりエッジの位相と第一の周期
信号における第二の立ち上がりエッジの位相が許容範囲
内で常時一致するよう上記遅延時間を制御すれば、第一
の周期信号と位相が揃った第二の周期信号を安定して外
部へ出力することができるため、動作の信頼性を高める
ことができる。
【図１】従来の遅延時間調整回路の構成を示す図であ
る。
る。
【図２】図１に示されたＤＬＬ（Delayed Locked Loo
p）アレイの構成を示す回路図である。
p）アレイの構成を示す回路図である。
【図３】図１に示された従来の遅延時間調整回路の動作
を示す第一の波形図である。
を示す第一の波形図である。
【図４】図１に示された従来の遅延時間調整回路の動作
を示す第二の波形図である。
を示す第二の波形図である。
【図５】本発明の実施の形態に係る遅延時間調整回路の
構成を示す図である。
構成を示す図である。
【図６】図５に示された遅延時間調整回路の動作を示す
第一の波形図である。
第一の波形図である。
【図７】図５に示された遅延時間調整回路の動作を示す
第二の波形図である。
第二の波形図である。
【図８】図５に示された位相比較器の構成を示す回路図
である。
である。
【図９】遅延クロック信号の最初のクロックがターゲッ
トクロック信号の一番目のクロックより遅れている場合
における、図８に示された位相比較器の動作を示す波形
図である。
トクロック信号の一番目のクロックより遅れている場合
における、図８に示された位相比較器の動作を示す波形
図である。
【図１０】遅延クロック信号の最初のクロックがターゲ
ットクロック信号の一番目のクロックより進んでいる場
合における、図８に示された位相比較器の動作を示す波
形図である。
ットクロック信号の一番目のクロックより進んでいる場
合における、図８に示された位相比較器の動作を示す波
形図である。
【図１１】図５に示された状態検出回路の構成を示す回
路図である。
路図である。
【図１２】図５に示された状態判定回路の構成を示す回
路図である。
路図である。
１ 入力バッファ ２，４ 分周器 ３，７ ＤＬＬ（Delayed Locked Loop）アレイ ５ 出力バッファ ６ ダミー回路 ８ 位相比較器 １０ ディレイ調整回路 ２０ 状態判定回路 ２２ 状態検出回路 ３１ 切り替え部 ４０ 遅延回路 ４１〜４９，ＩＮＶ１〜ＩＮＶｎ インバータ ８０〜８５ ＮＡＮＤ回路 ＳＷ１〜ＳＷｎ スイッチ ＮＴ１〜ＮＴ７ ＮチャネルＭＯＳトランジスタ ＰＴ１〜ＰＴ８ ＰチャネルＭＯＳトランジスタ ＧＴ１，ＧＴ２ ゲート ＮＯＲ１、ＮＯＲ２ ＮＯＲ回路 ＭＣ１，ＭＣ２ ＭＯＳキャパシタ ＮＡ，ＮＢ，ＮＣ，ＮＤ ノード Ｎｖ 電源ノード Ｎｇ 接地ノード
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｌ 7/08 Ｊ Ｆターム(参考） 5B024 AA03 AA11 BA23 CA07 5B079 BA20 BB10 BC03 CC02 CC14 DD03 DD06 DD20 5J001 AA05 AA11 BB10 BB12 BB24 DD09 5J106 BB01 CC00 CC21 CC59 DD24 GG00 HH00 HH02 KK06 KK17 KK37 LL02
Claims (8)
- 【請求項１】 入力信号と出力信号の位相が一致するよ
うに前記入力信号の遅延時間を調整する方法であって、 前記入力信号と前記出力信号の位相差がＮ周期（Ｎは０
以外の整数）となるまで前記出力信号の位相を遅らせる
ことを特徴とする遅延時間調整方法。 - 【請求項２】 前記出力信号は、前記入力信号がＤＬＬ
回路により遅延されることにより生成される請求項１に
記載の遅延時間調整方法。 - 【請求項３】 入力された第一の周期信号と出力される
第二の周期信号の位相が一致するように前記第一の周期
信号の遅延時間を調整する方法であって、 前記第二の周期信号における所定の立ち上がりエッジの
位相が、前記第一の周期信号における所定の立ち上がり
エッジの位相に対して遅れているときには、前記第二の
周期信号における所定の立ち上がりエッジが、前記第二
の周期信号における所定の立ち上がりエッジより位相が
遅れていると共に前記第二の周期信号における所定の立
ち上がりエッジとの位相差が最小である前記第一の周期
信号における立ち上がりエッジと一致するよう前記遅延
時間を調整することを特徴とする遅延時間調整方法。 - 【請求項４】 入力された第一の周期信号と出力される
第二の周期信号の位相が一致するように前記第一の周期
信号の遅延時間を調整する方法であって、 前記第二の周期信号における所定の立ち上がりエッジの
位相が、前記第一の周期信号における第一の立ち上がり
エッジの位相に対して遅れているか否かを判断する第一
のステップと、 前記第一のステップにおいて、前記第二の周期信号にお
ける前記所定の立ち上がりエッジの位相が、前記第一の
周期信号における前記第一の立ち上がりエッジの位相に
対して遅れていると判断されたときには、前記第二の周
期信号における前記所定の立ち上がりエッジの位相と前
記第一の周期信号において前記第一の立ち上がりエッジ
より一周期遅れた第二の立ち上がりエッジの位相とが一
致するよう前記第二の周期信号の位相を遅らせる第二の
ステップとを有することを特徴とする遅延時間調整方
法。 - 【請求項５】 入力信号と出力信号の位相が一致するよ
うに前記入力信号の遅延時間を調整する遅延時間調整回
路であって、 前記入力信号と前記出力信号の位相差がＮ周期（Ｎは０
以外の整数）となるまで前記出力信号の位相を遅らせる
遅延手段を備えたことを特徴とする遅延時間調整回路。 - 【請求項６】 入力された第一の周期信号と出力される
第二の周期信号の位相が一致するように前記第一の周期
信号の遅延時間を調整する遅延時間調整回路であって、 前記第二の周期信号における所定の立ち上がりエッジの
位相が、前記第一の周期信号における所定の立ち上がり
エッジの位相に対して遅れているときには、前記第二の
周期信号における所定の立ち上がりエッジが、前記第二
の周期信号における所定の立ち上がりエッジより位相が
遅れていると共に前記第二の周期信号における所定の立
ち上がりエッジとの位相差が最小である前記第一の周期
信号における立ち上がりエッジと一致するよう前記遅延
時間を調整する遅延手段を備えたことを特徴とする遅延
時間調整回路。 - 【請求項７】 入力された第一の周期信号と出力される
第二の周期信号の位相が一致するように前記第一の周期
信号の遅延時間を調整する遅延時間調整回路であって、 前記第一の周期信号を遅延させて前記第二の周期信号を
生成する遅延手段と、 前記第二の周期信号における所定の立ち上がりエッジの
位相が、前記第一の周期信号における第一の立ち上がり
エッジの位相に対して遅れているか否かを検出する位相
状態検出手段と、 前記位相状態検出手段により、前記第二の周期信号にお
ける前記所定の立ち上がりエッジの位相が、前記第一の
周期信号における前記第一の立ち上がりエッジの位相に
対して遅れていることが検出されたときには、前記第二
の周期信号における前記所定の立ち上がりエッジの位相
と前記第一の周期信号において前記第一の立ち上がりエ
ッジより一周期遅れた第二の立ち上がりエッジの位相と
が一致するまで前記第二の周期信号の位相を遅らせるよ
う前記遅延手段を制御する調整手段とを備えたことを特
徴とする遅延時間調整回路。 - 【請求項８】 前記調整手段は、前記第二の周期信号に
おける前記所定の立ち上がりエッジの位相と前記第一の
周期信号における前記第二の立ち上がりエッジの位相と
が一致した後は、前記第二の周期信号における前記所定
の立ち上がりエッジの位相と前記第一の周期信号におけ
る前記第二の立ち上がりエッジの位相が許容範囲内で常
時一致するよう前記遅延手段を制御する請求項７に記載
の遅延時間調整回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000046225A JP4489231B2 (ja) | 2000-02-23 | 2000-02-23 | 遅延時間調整方法と遅延時間調整回路 |
| US09/777,897 US7106114B2 (en) | 2000-02-23 | 2001-02-07 | Delay time adjusting method of delaying a phase of an output signal until a phase difference between an input signal and the output signal becomes an integral number of periods other than zero |
| US11/395,130 US7667509B2 (en) | 2000-02-23 | 2006-04-03 | Delay time adjusting method of delaying a phase of an output signal until a phase difference between an input signal and the output signal becomes an integral number of periods other than zero |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000046225A JP4489231B2 (ja) | 2000-02-23 | 2000-02-23 | 遅延時間調整方法と遅延時間調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001237678A true JP2001237678A (ja) | 2001-08-31 |
| JP4489231B2 JP4489231B2 (ja) | 2010-06-23 |
Family
ID=18568689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000046225A Expired - Fee Related JP4489231B2 (ja) | 2000-02-23 | 2000-02-23 | 遅延時間調整方法と遅延時間調整回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US7106114B2 (ja) |
| JP (1) | JP4489231B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100502408B1 (ko) * | 2002-06-21 | 2005-07-19 | 삼성전자주식회사 | 액티브 터미네이션을 내장한 메모리 장치의 파워-업시퀀스를 제어하는 메모리 시스템과 그 파워-업 및 초기화방법 |
| JP2008541619A (ja) * | 2005-05-09 | 2008-11-20 | マイクロン テクノロジー， インク． | ループ周波数関数としてのディレイもしくはフェーズロックドループをコントロールするための装置および方法 |
| JP2012195834A (ja) * | 2011-03-17 | 2012-10-11 | Elpida Memory Inc | 半導体装置 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003019530A1 (fr) * | 2001-08-31 | 2003-03-06 | Kenwood Corporation | Dispositif et procede de generation d'un signal a forme d'onde affecte d'un pas ; programme |
| US6680874B1 (en) | 2002-08-29 | 2004-01-20 | Micron Technology, Inc. | Delay lock loop circuit useful in a synchronous system and associated methods |
| US8385188B2 (en) | 2002-10-29 | 2013-02-26 | Broadcom Corporation | Multi-port, gigabit serdes transceiver capable of automatic fail switchover |
| US7373561B2 (en) * | 2002-10-29 | 2008-05-13 | Broadcom Corporation | Integrated packet bit error rate tester for 10G SERDES |
| US7430240B2 (en) * | 2003-10-29 | 2008-09-30 | Broadcom Corporation | Apparatus and method for automatic polarity swap in a communications system |
| JP4448076B2 (ja) * | 2005-09-16 | 2010-04-07 | 富士通株式会社 | データ送受信回路のタイミング調整回路、ｌｓｉ及びデータ送受信システム |
| JP4905354B2 (ja) * | 2005-09-20 | 2012-03-28 | 富士通株式会社 | 電源電圧調整装置 |
| KR100807116B1 (ko) * | 2006-10-31 | 2008-02-26 | 주식회사 하이닉스반도체 | 지연 고정 루프 |
| US8699514B2 (en) | 2007-01-12 | 2014-04-15 | Broadcom Corporation | Multi-rate MAC to PHY interface |
| US7592846B2 (en) * | 2007-02-16 | 2009-09-22 | Intersil Americas Inc. | Method for using digital PLL in a voltage regulator |
| JP2011060364A (ja) * | 2009-09-08 | 2011-03-24 | Elpida Memory Inc | クロック生成回路及びこれを備える半導体装置並びにデータ処理システム |
| CN102571041B (zh) * | 2010-12-22 | 2015-02-04 | 上海华虹宏力半导体制造有限公司 | 检测电路延时和时序的方法及采用该方法校准延时的方法 |
| KR20120111282A (ko) * | 2011-03-31 | 2012-10-10 | 에스케이하이닉스 주식회사 | 클럭 신호 생성회로 |
| CN109586724B (zh) * | 2018-11-27 | 2020-04-14 | 合肥本源量子计算科技有限责任公司 | Dac输出信号初相位调节方法及多通道dac同步方法 |
| KR20210057416A (ko) * | 2019-11-12 | 2021-05-21 | 삼성전자주식회사 | 무선 통신 장치 및 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10112182A (ja) * | 1996-08-13 | 1998-04-28 | Fujitsu Ltd | 半導体装置、半導体装置システム及びディジタル遅延回路 |
| JP2000124796A (ja) * | 1998-10-15 | 2000-04-28 | Fujitsu Ltd | Ｄｌｌ回路を有する集積回路装置 |
| JP2001005554A (ja) * | 1999-06-18 | 2001-01-12 | Hitachi Ltd | 半導体装置及びタイミング制御回路 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4873491A (en) * | 1987-10-19 | 1989-10-10 | Wilkins Jeffrey K | Phase shift circuit utilizing a variable time delay line |
| JP2771464B2 (ja) * | 1994-09-29 | 1998-07-02 | 日本電気アイシーマイコンシステム株式会社 | ディジタルｐｌｌ回路 |
| JP4090088B2 (ja) * | 1996-09-17 | 2008-05-28 | 富士通株式会社 | 半導体装置システム及び半導体装置 |
| JP3309782B2 (ja) * | 1997-06-10 | 2002-07-29 | 日本電気株式会社 | 半導体集積回路 |
| JP3789628B2 (ja) * | 1998-01-16 | 2006-06-28 | 富士通株式会社 | 半導体装置 |
| JP4178225B2 (ja) | 1998-06-30 | 2008-11-12 | 富士通マイクロエレクトロニクス株式会社 | 集積回路装置 |
| US6100735A (en) * | 1998-11-19 | 2000-08-08 | Centillium Communications, Inc. | Segmented dual delay-locked loop for precise variable-phase clock generation |
| JP2000278123A (ja) * | 1999-03-19 | 2000-10-06 | Fujitsu Quantum Device Kk | 誤差抑制位相比較回路及びこれを用いたｐｌｌ回路 |
| JP2001237680A (ja) * | 2000-02-23 | 2001-08-31 | Fujitsu Ltd | 遅延時間調整回路と遅延時間調整方法 |
| EP1292032A4 (en) * | 2000-06-05 | 2003-08-20 | Mitsubishi Electric Corp | SYNCHRONOUS DEVICE |
-
2000
- 2000-02-23 JP JP2000046225A patent/JP4489231B2/ja not_active Expired - Fee Related
-
2001
- 2001-02-07 US US09/777,897 patent/US7106114B2/en not_active Expired - Fee Related
-
2006
- 2006-04-03 US US11/395,130 patent/US7667509B2/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10112182A (ja) * | 1996-08-13 | 1998-04-28 | Fujitsu Ltd | 半導体装置、半導体装置システム及びディジタル遅延回路 |
| JP2000124796A (ja) * | 1998-10-15 | 2000-04-28 | Fujitsu Ltd | Ｄｌｌ回路を有する集積回路装置 |
| JP2001005554A (ja) * | 1999-06-18 | 2001-01-12 | Hitachi Ltd | 半導体装置及びタイミング制御回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100502408B1 (ko) * | 2002-06-21 | 2005-07-19 | 삼성전자주식회사 | 액티브 터미네이션을 내장한 메모리 장치의 파워-업시퀀스를 제어하는 메모리 시스템과 그 파워-업 및 초기화방법 |
| JP2008541619A (ja) * | 2005-05-09 | 2008-11-20 | マイクロン テクノロジー， インク． | ループ周波数関数としてのディレイもしくはフェーズロックドループをコントロールするための装置および方法 |
| JP2012195834A (ja) * | 2011-03-17 | 2012-10-11 | Elpida Memory Inc | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20010015664A1 (en) | 2001-08-23 |
| US20060176092A1 (en) | 2006-08-10 |
| US7106114B2 (en) | 2006-09-12 |
| US7667509B2 (en) | 2010-02-23 |
| JP4489231B2 (ja) | 2010-06-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7667509B2 (en) | Delay time adjusting method of delaying a phase of an output signal until a phase difference between an input signal and the output signal becomes an integral number of periods other than zero | |
| US7830185B2 (en) | Duty cycle correction (DCC) circuit and delayed locked loop (DLL) circuit using the same | |
| KR100437539B1 (ko) | 클럭 동기 회로 | |
| JP4846501B2 (ja) | 遅延固定ループ | |
| US6489823B2 (en) | Semiconductor device capable of generating highly precise internal clock | |
| JP4764270B2 (ja) | ロックフェイル防止のための遅延固定ループクロックの生成方法及びその装置 | |
| US7676686B2 (en) | Delay locked loop circuit and synchronous memory device including the same | |
| US7868675B2 (en) | Semiconductor device and operating method thereof | |
| JP4034487B2 (ja) | 遅延同期ループ及び方法 | |
| JP5153094B2 (ja) | Ｄｌｌ装置及びｄｌｌクロック生成方法 | |
| JP2001351381A (ja) | クロック発生回路およびそれを備える半導体記憶装置 | |
| US20080054964A1 (en) | Semiconductor memory device | |
| JP2009065633A (ja) | 半導体装置及びその駆動方法 | |
| US20080157836A1 (en) | Delay fixing loop circuit for reducing skew between external and internal clocks or between external clock and data, and a clock locking method thereof | |
| JP3808670B2 (ja) | 半導体集積回路 | |
| US6084802A (en) | Semiconductor integrated circuit device | |
| US20040212413A1 (en) | DLL Circuit | |
| US20040051569A1 (en) | Register controlled delay locked loop | |
| JP2001237680A (ja) | 遅延時間調整回路と遅延時間調整方法 | |
| US20060091939A1 (en) | Power supply circuit of delay locked loop | |
| US20030227309A1 (en) | Analog synchronous mirror delay circuit, method of generating a clock and internal clock generator using the same | |
| JP2001195149A (ja) | 内部クロック信号発生回路 | |
| US8471613B2 (en) | Internal clock signal generator and operating method thereof | |
| KR20050054222A (ko) | 반도체 기억 소자의 지연 고정 루프 및 그의 제어 방법 | |
| US7026859B2 (en) | Control circuit for delay locked loop |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070216 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080728 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090616 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090714 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090909 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100330 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100331 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130409 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130409 Year of fee payment: 3 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130409 Year of fee payment: 3 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130409 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130409 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140409 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |