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JP2002230972A - 同期型半導体記憶装置 - Google Patents

同期型半導体記憶装置

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Publication number
JP2002230972A
JP2002230972A JP2001029676A JP2001029676A JP2002230972A JP 2002230972 A JP2002230972 A JP 2002230972A JP 2001029676 A JP2001029676 A JP 2001029676A JP 2001029676 A JP2001029676 A JP 2001029676A JP 2002230972 A JP2002230972 A JP 2002230972A
Authority
JP
Japan
Prior art keywords
delay
semiconductor memory
memory device
circuit
synchronous semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2001029676A
Other languages
English (en)
Inventor
Yukiko Maruyama
由紀子 丸山
Seiji Sawada
誠二 澤田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2001029676A priority Critical patent/JP2002230972A/ja
Priority to US09/907,589 priority patent/US6426900B1/en
Publication of JP2002230972A publication Critical patent/JP2002230972A/ja
Withdrawn legal-status Critical Current

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    • H03K2005/00058—Variable delay controlled by a digital setting
    • H03K2005/00071—Variable delay controlled by a digital setting by adding capacitance as a load

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Abstract

(57)【要約】 【課題】 語構成等の動作条件に応じて、データ出力タ
イミングを適切に設定することが可能な半導体記憶装置
を提供する。 【解決手段】 ＤＬＬ回路１００は、外部クロックＥＸ
ＴＣＬＫに基づいて、データ出力バッファ５０の動作タ
イミングを指定する制御クロックＤＬＬＣＬＫを生成す
る。ＤＬＬ回路１００は、模擬遅延時間調整部１３０
と、位相制御部１４０とを含む。位相制御部１４０は、
フィードバッククロックＦＢＣＬＫと外部クロックＥＸ
ＴＣＬＫとが同位相となるように遅延回路１００の遅延
時間を制御する。模擬遅延時間調整部１３０は、制御ク
ロックＤＬＬＣＬＫに対するフィードバッククロックＦ
ＢＣＬＫの遅延時間を、データ出力バッファ５０の処理
時間の変動要因となる動作条件に応じて調整する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、同期型半導体記
憶装置に関し、より特定的には、外部クロックに対して
同期動作するためのＤＬＬ（Delay Locked Loop）回路
を内蔵した同期型半導体記憶装置に関する。
【０００２】
【従来の技術】近年、同期型半導体記憶装置に対する高
速動作化の要求が進み、これに対応するためにＳＤＲＡ
Ｍ（Synchronous Dynamic Random Access Memory）に代
表される外部クロックに同期してデータ入出力を実行す
る、同期型半導体記憶装置が開発されている。同期型半
導体記憶装置においては、外部クロックに同期した制御
クロックを生成するためのＤＬＬ回路を内蔵し、生成さ
れた制御クロックに同期したタイミングで、データ入出
力が実行される。
【０００３】同期型半導体記憶装置のスペックの代表例
として、外部クロックに基づいて定められる出力タイミ
ングから、実際にデータが出力されるまでの時間を規定
するためのアクセスタイムｔＡＣが設けられる。したが
って、ＤＬＬ回路における制御クロックの生成は、アク
セスタイムｔＡＣの規格値を満たすように、内部クロッ
クを生成する必要がある。
【０００４】図１３は、一般的な同期型半導体記憶装置
のデータ出力動作を説明するためのタイミングチャート
である。
【０００５】図１３を参照して、同期型半導体記憶装置
は、一定周期でハイレベル（以下、単にＨレベルとも称
する）およびローレベル（以下、単にＬレベルとも称す
る）を一定周期で繰返す外部クロックＥＸＴＣＬＫに同
期したタイミングで、外部から指示されるリードコマン
ドを取込んで、データ入出力を実行する。
【０００６】時刻ｔ０において、外部クロックＥＸＴＣ
ＬＫの立上がりタイミングに同期して、コラムアドレス
ストローブ信号ＥＸＴＺＣＡＳに代表されるコマンド制
御信号の信号レベルの組合せに応じて、読出動作を指示
するためのリードコマンドＲＥＡＤが入力される。
【０００７】同期型半導体記憶装置のコラムレイテンシ
の設定値を２クロックサイクル（ＣＬ＝２）とすると、
時刻ｔ０から外部クロックＥＸＴＣＬＫの２クロックサ
イクル経過後の時刻ｔ１において、外部へのデータ出力
が要求される。したがって、実際にデータが出力される
時刻と時刻ｔ１との差が、アクセスタイムｔＡＣの規格
値を満足することが要求される。
【０００８】同期型半導体記憶装置に内蔵されるＤＬＬ
回路は、外部クロックＥＸＴＣＬＫを１クロックサイク
ルもしくは複数クロックサイクル遅延して、フィードバ
ッククロックＦＢＣＬＫを生成する。すなわち、ＤＬＬ
回路は、フィードバッククロックＦＢＣＬＫと外部クロ
ックＥＸＴＣＬＫとが同位相となるように位相制御を実
行する。
【０００９】外部に対するデータ出力を実行するデータ
出力バッファは、ＤＬＬによって生成される制御クロッ
クＤＬＬＣＬＫに応答して動作する。ＤＬＬ回路内部に
おいて、フィードバッククロックＦＢＣＬＫの位相は、
制御クロックＤＬＬＣＬＫよりも模擬遅延時間Ｔｄｒだ
け遅延される。
【００１０】したがって、模擬遅延時間Ｔｄｒをデータ
出力バッファにおけるデータ出力処理時間に対応して定
めれば、データ出力バッファから実際にデータが出力さ
れるタイミングを時刻ｔ１に近づけることができる。
【００１１】一方、同期型半導体記憶装置を含む同期型
半導体記憶装置の一般的な動作条件の一つとして、１回
のデータ入出力動作において、外部との間で授受される
データのビット数を示す「語構成」が設定される。以
下、本明細書においては、１回のデータの入出力動作に
よってＮビット（Ｎ：自然数）のデータが出力される、
語構成の設定を、「×Ｎ」で表記するものとする。
【００１２】図１３においては、ＤＬＬ回路内における
模擬遅延時間Ｔｄｒを、語構成が×４の場合におけるバ
ッファ処理時間Ｔｄｂ（×４）と等しくなるように設定
した場合が示される。この場合において、語構成が×４
である場合のアクセスタイムｔＡＣを、ｔＡＣ＝０に設
定することができる。
【００１３】
【発明が解決しようとする課題】しかしながら、図１３
に示されるように、語構成の設定が変更されて、１回の
データ入出力動作で授受されるデータのビット数が増え
ると、出力バッファにおける処理時間は増加していく。
すなわち、語構成が×８および×１６にそれぞれ設定さ
れた場合における処理時間Ｔｄｂ（×８）およびＴｄｂ
（×１６）は、語構成が×４の場合における処理時間Ｔ
ｄｂ（×４）よりも、ΔＴｄｂａおよびΔＴｄｂｂずつ
それぞれ長くなってしまう。
【００１４】これは、１回に出力されるデータのビット
数が増えることに応じて、データ出力バッファの動作電
流が増加し、これに伴ってデータ出力バッファの動作電
源電圧が降下してしまう傾向にあるからである。
【００１５】一方、従来のＤＬＬ回路においては、模擬
遅延時間は固定値として設定されることが一般的であっ
たので、語構成に代表される動作条件が変化すると、ア
クセスタイムが変化してしまう問題点があった。
【００１６】すなわち、図１３に示されるように、ＤＬ
Ｌ回路内のレプリカ遅延時間Ｔｄｒを、語構成が×４の
場合に対応して調整すると、語構成を×８もしくは×１
６とした場合において、上記の処理時間の変動量ΔＴｄ
ｂａおよびΔＴｄｂｂが、補償されずにそのままアクセ
スタイムｔＡＣの変動として現れてしまう問題点があっ
た。
【００１７】一般的に、語構成の設定は、アセンブリ工
程におけるワイヤボンディングによって実行されるの
で、チップの製造工程においてＤＬＬ回路内のレプリカ
遅延時間Ｔｄｒが固定されてしまう従来の構成では、語
構成の設定の自由度を確保しつつ、適切なアクセスタイ
ムを確保することが困難であった。
【００１８】一方、語構成が変化しても、データ出力バ
ッファにおける処理時間が変動しないように、データ出
力バッファの動作電源電圧の安定度を高める方法も考え
られる。しかしながら、この場合には、当該動作電源電
圧に対して大容量の安定化容量を設ける必要があり、レ
イアウト設計を圧迫してしまう。
【００１９】この発明は、このような問題点を解決する
ためになされたものであって、この発明の目的は、語構
成に代表される動作状態の設定に応じて、適切なタイミ
ングでデータ出力を実行することが可能な同期型半導体
記憶装置の構成を提供することである。
【００２０】
【課題を解決するための手段】請求項１記載の同期型半
導体記憶装置は、外部クロックに同期して動作する同期
型半導体記憶装置であって、動作条件に応じた処理時間
を要して、読出データを外部に出力する動作を実行する
ためのデータ出力バッファ回路と、外部クロックに基づ
いて、データ出力バッファ回路の動作を起動する制御ク
ロックを生成するための制御クロック生成回路とを備え
る。制御クロック生成回路は、外部クロックを遅延して
制御クロックを生成するための遅延回路と、外部クロッ
クとフィードバッククロックとの位相差に応じて、遅延
回路での遅延時間を制御する遅延制御部と、遅延回路と
遅延制御回路との間に設けられ、処理時間に相当する模
擬遅延時間だけ制御クロックを遅延させて、フィードバ
ッククロックを生成するための模擬遅延時間調整部とを
含み、模擬遅延時間調整部は、動作条件に応じて模擬遅
延時間を調整する。
【００２１】請求項２記載の同期型半導体記憶装置は、
請求項１記載の同期型半導体記憶装置であって、動作条
件は、１回のデータ入出力動作において取り扱われるデ
ータのビット数を設定する。
【００２２】請求項３記載の同期型半導体記憶装置は、
請求項１記載の同期型半導体記憶装置であって、模擬遅
延時間調整部は、固定された第１の遅延時間だけ制御ク
ロックを遅延させるための固定遅延回路と、動作条件に
応じた第２の遅延時間だけ制御クロックをさらに遅延さ
せるための遅延調整部とを有する。
【００２３】請求項４記載の同期型半導体記憶装置は、
請求項３記載の同期型半導体記憶装置であって、動作条
件は、１回のデータ入出力動作において取り扱われるデ
ータのビット数を設定し、第１の遅延時間は、ビット数
が最小値に設定された場合における処理時間に対応して
設定される。
【００２４】請求項５記載の同期型半導体記憶装置は、
請求項１記載の同期型半導体記憶装置であって、模擬遅
延時間調整部は、制御クロックを遅延させるための遅延
容量と、制御クロックを伝達するノードと遅延容量との
間に電気的に結合されるスイッチ回路とを有し、スイッ
チ回路は、動作条件に応じてオンまたはオフされる。
【００２５】請求項６記載の同期型半導体記憶装置は、
請求項５記載の同期型半導体記憶装置であって、遅延容
量は、電界効果型トランジスタによって形成される容量
を含む。
【００２６】請求項７記載の同期型半導体記憶装置は、
請求項５記載の同期型半導体記憶装置であって、遅延容
量は、半導体基板上に形成されたＰＮ接合容量を含む。
【００２７】請求項８記載の同期型半導体記憶装置は、
請求項５記載の同期型半導体記憶装置であって、遅延容
量は、半導体基板上に形成された複数の補助遅延容量
と、複数の補助遅延容量のそれぞれと電気的に結合さ
れ、各々が半導体基板上の同一配線層に形成される複数
の第１の配線と、同一配線層に形成され、スイッチ回路
を介してノードと結合される第２の配線と、同一配線層
において、複数の第１の配線と第２の配線との間にそれ
ぞれ対応する複数の領域のうちの少なくとも１つに選択
的に形成される第３の配線とを含む。
【００２８】請求項９記載の同期型半導体記憶装置は、
請求項５記載の同期型半導体記憶装置であって、遅延容
量は、半導体基板上に形成された複数の補助遅延容量
と、複数の補助遅延容量のそれぞれと電気的に結合され
る複数の第１の配線と、スイッチ回路を介してノードと
結合される第２の配線と、複数の第１の配線と第２の配
線との間にそれぞれ電気的に結合される複数のプログラ
ム素子とを含み、複数のプログラム素子の各々におけ
る、複数の第１の配線のうちの対応する１つと第２の配
線との間の電気的な結合および非結合の選択は、外部か
ら不揮発的に設定される。
【００２９】請求項１０記載の同期型半導体記憶装置
は、請求項１記載の同期型半導体記憶装置であって、模
擬遅延時間調整部は、制御クロックが伝達される第１の
ノードと、フィードバッククロックが生成される第２の
ノードとの間に並列に接続される複数の遅延抵抗と、複
数の遅延抵抗に対応してそれぞれ設けられ、動作条件に
応じてオンまたはオフされる複数の第１のスイッチ回路
を有し、各第１のスイッチ回路は、第１および第２のノ
ードのいずれか一方と、複数の抵抗のうちの対応する１
つとの間に電気的に結合される。
【００３０】請求項１１記載の同期型半導体記憶装置
は、請求項１０記載の同期型半導体記憶装置であって、
模擬遅延時間調整部は、第１のノードと第２のノードと
の間に直接結合されて、動作条件に応じてオンまたはオ
フされる第２のスイッチ回路をさらに有する。
【００３１】請求項１２記載の同期型半導体記憶装置
は、請求項１０記載の同期型半導体記憶装置であって、
複数の遅延抵抗の各々は、半導体基板上に形成された複
数の補助遅延抵抗と、複数の補助遅延抵抗のそれぞれと
電気的に結合され、各々が半導体基板上の同一配線層に
形成される複数の第１の配線と、同一配線層に形成さ
れ、第１のスイッチ回路を介して第１および第２のノー
ドのいずれか一方と結合される第２の配線と、同一配線
層において、複数の第１の配線と第２の配線との間のそ
れぞれに対応する複数の領域のうちの少なくとも１つに
選択的に形成される第３の配線とを含む。
【００３２】請求項１３記載の同期型半導体記憶装置
は、請求項１０記載の同期型半導体記憶装置であって、
複数の遅延抵抗の各々は、半導体基板上に形成された複
数の補助遅延抵抗と、複数の補助遅延抵抗のそれぞれと
電気的に結合される複数の第１の配線と、第１のスイッ
チ回路を介して第１および第２のノードのいずれか一方
と結合される第２の配線と、複数の第１の配線と第２の
配線との間にそれぞれに電気的に結合される複数のプロ
グラム素子とを含み、複数のプログラム素子の各々にお
ける、複数の第１の配線のうちの対応する１つと第２の
配線との間の電気的な結合および非結合の選択は、外部
から不揮発的に設定される。
【００３３】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳細に説明する。なお、以下
における同一符号は、同一または相当部分を示すものと
する。
【００３４】［実施の形態１］図１は、実施の形態１に
従う同期型半導体記憶装置１の全体構成を示す概略ブロ
ック図である。
【００３５】図１を参照して、実施の形態１に従う同期
型半導体記憶装置１は、メモリアレイ１０と、アドレス
端子１２と、コマンド制御信号端子１４と、コントロー
ル回路１５と、クロック端子１６と、データ端子１８と
を備える。
【００３６】メモリアレイ１０は、行列状に配置された
複数のメモリセルを含む。メモリセルＭＣの各行に対応
してワード線が配置され、メモリセルの各列に対応して
ビット線が配置される。図１においては、代表的に示さ
れる１個のメモリセルＭＣに対するワード線ＷＬおよび
ＢＬの配置が示されている。
【００３７】アドレス端子１２には、メモリアレイ１０
内におけるアドレス選択を実行するための、アドレスビ
ットＥＸＴＡＤＤ（０）〜ＥＸＴＡＤＤ（ｎ）（ｎ：自
然数）から構成されるアドレス信号が入力される。コマ
ンド制御信号端子１４には、外部からの、ロウアドレス
ストローブ信号ＥＸＴＺＲＡＳ、コラムアドレスストロ
ーブＥＸＴＺＣＡＳ、ライトイネーブル信号ＥＸＴＺＷ
Ｅおよびチップセレクト信号ＥＸＴＺＣＳが入力され
る。
【００３８】クロック端子１６には、外部クロックＥＸ
ＴＣＬＫが入力される。データ端子１８は、データＥＸ
ＴＤＱを外部との間で授受する。語構成の設定に応じ
て、１回のデータの入出力動作で授受されるデータＥＸ
ＴＤＱのビット数Ｎが決定される。同期型半導体記憶装
置１における語構成は、たとえばアセンブリ工程におけ
るボンディングオプションによって選択的に設定するこ
とができる。同期型半導体記憶装置１においては、語構
成は、×４、×８および×１６のいずれかに、選択的に
設定可能であるものとする。
【００３９】コントロール回路１５は、同期型半導体記
憶装置１に入力されるこれらの信号群に応じて、同期型
半導体記憶装置１の全体動作を制御する。コントロール
回路１５には、所定のボンディングパッドと所定の電圧
端子との間におけるボンディング結合の有／無に応じて
決定される、ボンディングオプション電圧ＶＢＯが入力
される。
【００４０】コントロール回路１５は、電源投入時にお
いて、ボンディングオプション電圧ＶＢＯに応じて、設
定された語構成を反映した、語構成設定信号ＳＷＳを出
力する。語構成設定信号ＳＷＳは、１ビットまたは複数
ビットの信号で構成される。
【００４１】同期型半導体記憶装置１は、さらに、アド
レスバッファ２０と、行デコーダ２２と、列デコーダ２
４と、センスアンプおよび入出力制御回路３０と、デー
タ入力バッファ４０と、データ出力バッファ５０とを備
える。
【００４２】アドレスバッファ２０は、アドレス端子１
２に入力されたアドレス信号に応じて、ロウアドレスＲ
ＡおよびコラムアドレスＣＡを生成し、行デコーダ２２
および列デコーダ２４にそれぞれ伝達する。
【００４３】行デコーダ２２は、ロウアドレスＲＡに応
じて、メモリアレイ１０のワード線ＷＬを選択的に活性
化して、行選択を実行する。列デコーダ２４は、コラム
アドレスＣＡに応じて、メモリアレイ１０内の列選択を
実行する。
【００４４】センスアンプおよび入出力制御回路３０
は、列デコーダ２４によって選択されたメモリセル列に
対応するビット線ＢＬを介して、アドレス信号によって
選択されたメモリセルとの間でデータの読出／書込を実
行する。
【００４５】データ入力バッファ４０は、データ書込時
において、外部からデータ端子１８に入力されたデータ
ＥＸＴＤＱを、内部クロックＣＬＫに同期したタイミン
グで取込んで、センスアンプおよび入出力制御回路３０
に対して出力する。
【００４６】データ出力バッファ５０は、データ読出時
において、センスアンプおよび入出力制御回路３０から
伝達された読出データを、データ端子１８を介して外部
に出力する。
【００４７】同期型半導体記憶装置１は、さらに、ＣＬ
Ｋバッファ６０と、ＤＬＬ回路１００とをさらに備え
る。
【００４８】ＣＬＫバッファ６０は、クロック端子１６
に入力された外部クロックＥＸＴＣＬＫに応答して内部
クロックＣＬＫを生成する。内部クロックＣＬＫは、コ
ントロール回路１５、アドレスバッファ２０、データ入
力バッファ４０等に伝達される。コントロール回路１５
によって、これらの内部回路の動作タイミングを内部ク
ロックＣＬＫに応答して制御することにより、同期型半
導体記憶装置１を外部クロックＥＸＴＣＬＫに同期して
動作させることができる。
【００４９】ＤＬＬ回路１００は、クロック端子１６に
入力された外部クロックＥＸＴＣＬＫに基づいて、制御
クロックＤＬＬＣＬＫを生成する。制御クロックＤＬＬ
ＣＬＫの位相は、データ出力タイミングに関するスペッ
クであるアクセスタイムｔＡＣが規格値を満足できるよ
うに、ＤＬＬ回路１００によって制御される。
【００５０】図２は、ＤＬＬ回路１００の構成を示すブ
ロック図である。図２を参照して、ＤＬＬ回路１００
は、クロックバッファ１０５と、遅延回路１１０と、ク
ロックドライバ１２０と、模擬遅延時間調整部１３０
と、クロックバッファ１３５と、位相制御部１４０とを
含む。
【００５１】クロックバッファ１０５は、外部クロック
ＥＸＴＣＬＫをクロック端子１６から受けてバッファリ
ングする。遅延回路１１０は、クロックバッファ１０５
の出力を遅延制御信号ＳＤＬに応じた遅延時間だけ遅延
して出力する。遅延回路１１０における遅延時間の設定
は、デジタル的に実行することも、アナログ的に実行す
ることもできる。
【００５２】クロックドライバ１２０は、遅延回路１１
０の出力を受けて、制御クロックＤＬＬＣＬＫを生成す
る。制御クロックＤＬＬＣＬＫは、データ出力バッファ
５０に伝達される。
【００５３】データ出力バッファ５０は、動作電源電圧
ＶＤＤＱの供給を受けて動作する。データ出力バッファ
５０によるデータ出力処理は、制御クロックＤＬＬＣＬ
Ｋに応答したタイミングで起動される。同期型半導体記
憶装置１における語構成の設定は、語構成設定信号ＳＷ
Ｓを出力するによって、データ出力バッファ５０に伝達
される。データ出力バッファ５０におけるデータ出力処
理に要する処理時間Ｔｄｂは、語構成の設定に応じて変
化するものとする。
【００５４】模擬遅延時間調整部１３０は、フィードバ
ッククロックＦＢＣＬＫの制御クロックＤＬＬＣＬＫに
対する遅延時間を、語構成の設定に応じて調整する。
【００５５】模擬遅延時間調整部１３０は、固定遅延レ
プリカ回路１５０と、遅延調整回路２００とを有する。
固定遅延レプリカ回路１５０は、制御クロックＤＬＬＣ
ＬＫを固定レプリカ遅延時間Ｔｄｒ遅延させて、ノード
Ｎ１にフィードバッククロックＦＢＣＬＫとして出力す
る。固定レプリカ遅延時間Ｔｄｒは、語構成の設定が、
選択可能な範囲内で最小のビット数に設定された場合
（同期型半導体記憶装置１においては、語構成が×４の
場合）における、データ出力バッファ５０の処理時間に
対応して設定される固定値である。
【００５６】遅延調整回路２００は、ノードＮ１に結合
されて、フィードバッククロックＦＢＣＬＫをを調整レ
プリカ遅延時間Ｔｄｍさらに遅延させる。調整レプリカ
遅延時間Ｔｄｍは、語構成設定信号ＳＷＳに応じて可変
に設定される。
【００５７】クロックバッファ１３５は、フィードバッ
ククロックＦＢＣＬＫをバッファリングする。
【００５８】位相制御部１４０は、位相比較回路１６０
と、カウンタ１７０と、デコード回路１８０とを有す
る。
【００５９】位相比較回路１６０は、クロックバッファ
１０５および１３５をそれぞれ介して伝達される、外部
クロックＥＸＴＣＬＫおよびフィードバッククロックＦ
ＢＣＬＫの間で位相を比較する。位相比較回路１６０
は、フィードバッククロックＦＢＣＬＫの位相が外部ク
ロックＥＸＴＣＬＫよりも遅れている場合には、遅延回
路１１０における遅延時間を減少させるための制御信号
ＤＮを活性化する。一方、フィードバッククロックＦＢ
ＣＬＫの位相が外部クロックＥＸＴＣＬＫよりも進んで
いる場合には、位相比較回路１６０は、遅延回路１１０
における遅延時間を増加させるための制御信号ＵＰを活
性化する。
【００６０】カウンタ１７０は、位相比較回路１６０に
よって選択的に活性化される制御信号ＤＮおよびＵＰに
応じて、カウント値ＣＮＴを生成する。たとえば、カウ
ント値ＣＮＴは、制御信号ＤＮの活性化に応答して１ず
つ増加し、制御信号ＵＰの活性化に応答して１ずつ減少
する。
【００６１】デコード回路１８０は、カウンタ１７０か
らのカウント値ＣＮＴに応じて、遅延回路１１０におけ
る遅延時間を設定するための遅延制御信号ＳＤＬを生成
する。このような、位相同期ループを形成することによ
り、外部クロックＥＸＴＣＬＫに対するフィードバック
クロックＦＢＣＬＫの位相差が０となるように、遅延回
路１１０の遅延時間は制御される。
【００６２】図３は、遅延調整回路２００の構成例を示
す回路図である。図３を参照して、遅延調整回路２００
は、フィードバッククロックＦＢＣＬＫが伝達されるノ
ードＮ１と、ノードＮ１と接地電圧Ｖｓｓとの間に直列
に結合されたトランジスタスイッチＴ１および遅延容量
Ｃ１とを有する。遅延調整回路２００は、さらに、トラ
ンジスタスイッチＴ１および遅延容量Ｃ１の組と並列に
接続される、トランジスタスイッチＴ２および遅延容量
Ｃ２を有する。遅延容量Ｃ１およびＣ２に、たとえば電
界効果トランジスタの容量によって形成されるＭＯＳ容
量を用いることによって、これらの遅延容量を半導体基
板上に効率的に配置できる。
【００６３】図２に示される語構成設定信号ＳＷＳは、
語構成が×４、×８および×１６のいずれに設定されて
いるかを示すための２ビットの信号とする。語構成設定
信号ＳＷＳを構成する２ビットのそれぞれを、ＳＷＳ
（１）およびＳＷＳ（２）と表記する。同期型半導体記
憶装置１においては、語構成が×４である場合には、Ｓ
ＷＳ（１）およびＳＷＳ（２）の両方は非活性化され、
語構成が×８である場合には、ＳＷＳ（１）が活性化さ
れるとともにＳＷＳ（２）は非活性化され、語構成が×
１６である場合には、ＳＷＳ（１）およびＳＷＳ（２）
の両方が活性化されるものとする。
【００６４】したがって、語構成が×４である場合に
は、トランジスタスイッチＴ１およびＴ２の両方はオフ
される。語構成が×８である場合には、トランジスタス
イッチＴ１はオンされ、トランジスタスイッチＴ２はオ
フされる。語構成が×１６である場合には、トランジス
タスイッチＴ１およびＴ２の両方がオンされる。
【００６５】したがって、語構成が×４、×８および×
１６に設定された場合にそれぞれ対応して、遅延調整回
路２００によってノードＮ１に付加される遅延容量は、
０、Ｃ１および（Ｃ１＋Ｃ２）にそれぞれ設定される。
【００６６】遅延容量Ｃ１およびＣ２の容量値は、固定
レプリカ遅延時間Ｔｄｒと、語構成が×Ｎに設定された
場合における、データ出力バッファ５０における処理時
間Ｔｄｂ（×Ｎ）とを用いて、遅延容量Ｃ１，Ｃ２によ
って与えられる調整レプリカ遅延時間Ｔｄｍ（×Ｎ）
が、下式（１）を満たすように設計される。
【００６７】 Ｔｄｂ（×Ｎ）＝Ｔｄｒ＋Ｔｄｍ（×Ｎ） …（１） すでに説明したように、固定レプリカ遅延時間Ｔｄｒ
は、語構成が×４である場合におけるデータ出力バッフ
ァの処理時間Ｔｄｂ（×４）に対応して定められる。ま
た、語構成が×４である場合には、トランジスタスイッ
チＴ１およびＴ２の両方がオフされるので、Ｔｄｍ（×
４）＝０である。
【００６８】したがって、語構成の設定を変化させて
も、遅延容量Ｃ１およびＣ２によって与えられる、調整
レプリカ遅延時間Ｔｄｍ（×８）およびＴｄｍ（×１
６）によって、語構成が×８および×１６に設定された
場合における出力バッファ５０の処理時間Ｔｄｂの増加
量（図１３に示されるΔＴｄｂ１およびΔＴｄｂ２）に
対応して、模擬遅延時間調整部１３０による遅延時間の
合計、すなわちフィードバッククロックＦＢＣＬＫの制
御クロックＤＬＬＣＬＫに対する位相遅れを、適切に設
定することができる。
【００６９】図４は、実施の形態１に従う同期型半導体
記憶装置１のデータ出力タイミングを説明するタイミン
グチャートである。同期型半導体記憶装置１において
も、コラムレイテンシの設定は２クロックサイクル（Ｃ
Ｌ＝２）であるものとする。
【００７０】図４を参照して、図１３の場合と同様に、
時刻ｔ０における外部クロックＥＸＴＣＬＫの立上がり
タイミングに同期して、リードコマンドＲＥＡＤが取込
まれる。これ対応して、外部クロックＥＸＴＣＬＫの２
クロックサイクル経過後の時刻ｔ１におけるデータ出力
が要求される。
【００７１】すでに説明したように、ＤＬＬ回路１００
は、外部クロックＥＸＴＣＬＫとフィードバッククロッ
クＦＢＣＬＫとを同期させるように位相制御を実行す
る。さらに、フィードバッククロックＦＢＣＬＫの位相
は、データ出力バッファ５０の動作タイミングを指示す
るための制御クロックＤＬＬＣＬＫよりも、図２に示さ
れる模擬遅延時間調整部１３０によって与えられる遅延
時間Ｔｄｒ＋Ｔｄｒ（×Ｎ）だけ遅れている。
【００７２】図４に示されるように、語構成が×４およ
び×１６である場合にそれぞれ対応するデータ出力バッ
ファ５０の処理時間は、Ｔｄｂ（×４）およびＴｄｂ
（×１６）であり、語構成のビット数が増大すると、処
理時間も増大している。
【００７３】しかし、語構成の設定を反映した語構成設
定信号ＳＷＳに応じて、模擬遅延時間調整部１３０によ
って設定される調整レプリカ遅延時間Ｔｄｍを、語構成
が×４ビットである場合には、Ｔｄｍ（×４）＝０に設
定する一方で、語構成が×１６となって、データ出力バ
ッファ５０における処理時間が増大する場合には、Ｔｄ
ｍ（×１６）に増加させる。
【００７４】したがって、フィードバッククロックＦＢ
ＣＬＫの制御クロックＤＬＬＣＬＫに対する遅延時間
を、語構成の設定に応じたデータ出力バッファ５０の処
理時間の変動を反映して適切に調整できるので、語構成
の設定が変化しても、データ出力タイミングを適正に維
持することができる。この結果、データ出力タイミング
に関するアクセスタイムｔＡＣの余裕を確保することが
できる。
【００７５】［実施の形態２］以下の実施の形態におい
ては、遅延調整回路の回路構成のバリエーションについ
て説明する。
【００７６】図５は、実施の形態２に従う遅延調整回路
２１０の構成を示す回路図である。図５を参照して、実
施の形態２に従う遅延調整回路２１０においては、トラ
ンジスタスイッチＴ１およびＴ２は、ノードＮ２および
Ｎ３と、ノードＮ１との間にそれぞれ接続される。トラ
ンジスタスイッチＴ１およびＴ２は、図３に示した遅延
調整回路２００と同様に、遅延時間設定信号を構成する
ＳＷＳ（１）およびＳＷＳ（２）のそれぞれに応答して
動作する。
【００７７】ノードＮ２と接地電圧Ｖｓｓとの間には、
複数のサブ遅延容量Ｃ１１，Ｃ１２，Ｃ１３が配置さ
れ、それぞれのサブ遅延容量と直列にスイッチ部が設け
られる。たとえば、ノードＮ２とノードＮ３、Ｎ４およ
びＮ５との間には、スイッチ部ＳＷ１、ＳＷ２およびＳ
Ｗ３がそれぞれ設けられる。
【００７８】ノードＮ３、Ｎ４およびＮ５と接地電圧Ｖ
ｓｓとの間には、サブ遅延容量Ｃ１１、Ｃ１２およびＣ
１３がそれぞれ配置される。
【００７９】サブ遅延容量Ｃ１１，Ｃ１２，Ｃ１３と、
スイッチ部ＳＷ１、ＳＷ２およびＳＷ３とによって、図
３に示される遅延容量Ｃ１に相当する部分が構成され
る。
【００８０】図６は、スイッチ部ＳＷ１〜ＳＷ２３構造
を説明するための構造図である。図６（ａ）は、半導体
基板上に設置されたスイッチ部ＳＷ１〜ＳＷ３の上面図
である。
【００８１】図６（ａ）を参照して、半導体基板上の同
一配線層において、ノードＮ２、Ｎ４、Ｎ５およびＮ６
に対応して、配線２１２、２１４、２１５および２１６
がそれぞれ形成される。
【００８２】配線２１２と、配線２１４、２１５および
２１６との間には、スイッチ部ＳＷ１、ＳＷ２およびＳ
Ｗ３にそれぞれ対応する領域が確保されている。
【００８３】図６（ｂ）は、図６（ａ）におけるＰ−
Ｐ′断面図である。図６を参照して、ノードＮ２に対応
する配線２１２は、配線層２１７に形成される。配線２
１２は、トランジスタスイッチＴ１のソース／ドレイン
領域２１８と、コンタクトホールを介して電気的に結合
される。図示しないが、トランジスタスイッチＴ１の他
方のソース／ドレイン領域は、ノードＮ１に対応する配
線と、コンタクトホールを介して電気的に結合される。
【００８４】ノードＮ４に対応する配線２１４は、配線
２１２と同一の配線層２１７に配置され、コンタクトホ
ールを介して、サブ遅延容量Ｃ１１を構成するＭＯＳト
ランジスタのゲート２１９と電気的に結合される。スイ
ッチ部ＳＷ１に対応する領域は、配線２１２および２１
４と同一の配線層２１７において、配線２１２および２
１４の間に確保される。スイッチ部ＳＷ１およびＳＷ３
の各々も、同様に設けられる。
【００８５】このような構成とすることにより、スイッ
チ部ＳＷ１〜ＳＷ３の各々において、配線層２１７にお
ける配線の形成有／無を選択することによって、ノード
Ｎ２に付加される遅延容量値を変化させることができ
る。図６（ａ）においては、スイッチ部ＳＷ２のみにお
いて、配線ＳＬ２を形成する例が示されているが、この
場合においては、トランジスタスイッチＴ１のオンに応
答して、ノードＮ１にサブ遅延容量Ｃ１１のみが付加さ
れる。
【００８６】このような、スイッチ部ＳＷ１〜ＳＷ３の
各々における配線形成有／無の選択は、製造プロセスに
おいて配線層を形成するためのマスクパターンの設定に
よって、容易に変更することができる。
【００８７】したがって、サブ遅延容量Ｃ１１〜Ｃ１３
の容量値をそれぞれ異なる値に設計しておけば、図３に
示した遅延調整回路２００の構成と比較して、実際に製
造された遅延容量の容量値が設計値からずれた場合にお
いても、マスクパターンの変更によって、その微調整を
行なうことができる。
【００８８】トランジスタスイッチＴ２に対応して配置
される遅延容量Ｃ２についても、遅延容量Ｃ１と同様に
配置することができる。
【００８９】この結果、製造プロセスで生じるばらつき
にさらに対応して、データ出力タイミングのマージンを
確保することが可能となる。
【００９０】［実施の形態３］図７は、実施の形態３に
従う遅延調整回路２２０の構成を示す回路図である。
【００９１】図７を参照して、実施の形態３に従う遅延
調整回路２２０は、図５に示した遅延調整回路２１０と
比較して、スイッチ部ＳＷ１〜ＳＷ３に代えて、ヒュー
ズ素子Ｆ１〜Ｆ３が配置される点で異なる。その他の部
分の構成については、遅延調整回路２１０と同様である
ので、詳細な説明は繰返さない。
【００９２】各ヒューズ素子は、外部からのブロー入力
に応じて切断されて、対応する２本の配線間を電気的に
切離す。遅延調整回路２２０における、遅延容量値の微
調整は、ヒューズ素子Ｆ１〜Ｆ３のそれぞれに対するブ
ロー入力有／無の選択によって実行される。
【００９３】したがって、遅延調整回路２２０において
は、配線の形成よりも後工程において、ウェハテストの
結果を反映して、より高い自由度を確保して遅延容量の
容量値を微調整することができる。
【００９４】なお、ヒューズ素子Ｆ１〜Ｆ３の各々は、
対応する２本の配線間の電気的な結合／非結合を外部か
ら不揮発的に設定可能な、いわゆるプログラム素子の代
表例として示されるものである。したがって、たとえば
ブロー入力によって非結合状態から結合状態に変化す
る、ヒューズ素子と逆の特性を有する、いわゆるアンチ
ヒューズ素子等を用いることもできる。
【００９５】なお、実施の形態２および３において、１
つのトランジスタスイッチに対応して設けられるサブ遅
延容量の数を３個としているのは例示に過ぎず、任意の
複数個のサブ遅延容量およびそれぞれに対応するスイッ
チ部もしくはプログラム素子を配置することで、製造プ
ロセスのばらつきに対応するための微調整をさらに細密
化することも可能である。
【００９６】［実施の形態４］図８は、実施の形態４に
従う遅延調整回路２３０の構成を示す回路図である。
【００９７】図８を参照して、実施の形態４に従う遅延
調整回路２３０は、図３に示した遅延調整回路２００と
比較して、ＭＯＳ容量である遅延容量Ｃ１およびＣ２に
代えて、ダイオードＤ１およびＤ２が配置される点で異
なる。その他の部分の構成については、遅延調整回路２
００と同様であるので、詳細な説明は繰返さない。
【００９８】遅延調整回路２３０においては、ダイオー
ドＤ１およびＤ２におけるＰＮ接合容量によって、遅延
容量が形成される。このような構成としても、半導体基
板上に遅延容量を効率的に形成することができる。
【００９９】［実施の形態５］図９は、本発明の実施の
形態５に従う遅延調整回路２４０の構成を示す回路図で
ある。
【０１００】図９を参照して、ノードＮ１１は、固定遅
延レプリカ回路１５０の出力側と電気的に結合される。
ノードＮ１２は、クロックバッファ１３５の入力側と電
気的に結合される。遅延調整回路２４０は、ノードＮ１
１とＮ１２との間に配置される。
【０１０１】遅延調整回路２４０は、トランジスタスイ
ッチＴ１１〜Ｔ１３と、遅延抵抗Ｒ１およびＲ２とを有
する。
【０１０２】トランジスタスイッチＴ１１は、ノードＮ
１１およびＮ１２の間に、特別な遅延抵抗を介すること
なく直接電気的に結合される。トランジスタスイッチＴ
１２およびＴ１３は、ノードＮ１１およびＮ１２の間
に、遅延抵抗Ｒ１およびＲ２をそれぞれ介して、電気的
に結合される。
【０１０３】遅延抵抗Ｒ１およびＲ２には、たとえば配
線層に形成される配線やＰＮ拡散抵抗等を用いることに
よって、これらの遅延抵抗を半導体基板上に効率的に配
置できる。
【０１０４】実施の形態５においては、語構成設定信号
ＳＷＳは、語構成が×４、×８および×１６のいずれに
設定されているかを示すための３ビットの信号とする。
語構成設定信号ＳＷＳを構成する３ビットのそれぞれ
を、ＳＷＳ（ａ）、ＳＷＳ（ｂ）およびＳＷＳ（ｃ）と
表記する。実施の形態５においては、語構成が×４であ
る場合にはＳＷＳ（ａ）のみが活性化され、語構成が×
８である場合にはＳＷＳ（ｂ）のみが活性化され、語構
成が×１６である場合には、ＳＷＳ（ｃ）のみが活性化
されるものとする。
【０１０５】トランジスタスイッチＴ１１、Ｔ１２およ
びＴ１３のそれぞれは、語構成設定信号ＳＷＳを構成す
るＳＷＳ（ａ）、ＳＷＳ（ｂ）およびＳＷＳ（ｃ）にそ
れぞれ応答して、オン／オフする。
【０１０６】したがって、語構成が×４である場合には
トランジスタスイッチＴ１１のみがオンし、語構成が×
８である場合には、トランジスタスイッチＴ１２のみが
オンし、語構成が×１６である場合にはトランジスタス
イッチＴ１３のみがオンする。
【０１０７】したがって、語構成が×４、×８および×
１６に設定された場合にそれぞれ対応して、遅延調整回
路２４０によって、ノードＮ１１およびＮ１２の間に選
択的に接続される遅延抵抗は、０、Ｒ１およびＲ２（Ｒ
２＞Ｒ１）にそれぞれ設定される。
【０１０８】遅延抵抗Ｒ１およびＲ２の抵抗値は、図３
における遅延容量Ｃ１およびＣ２と同様に、式（１）を
満足するように設計される。
【０１０９】したがって、語構成の設定を変化させて
も、遅延抵抗Ｒ１およびＲ２によって与えられる、調整
レプリカ遅延時間Ｔｄｍ（×８）およびＴｄｍ（×１
６）によって、語構成が×８および×１６に設定された
場合における出力バッファ５０の処理時間Ｔｄｂの増加
量（図１３に示されるΔＴｄｂ１およびΔＴｄｂ２）に
対応して、模擬遅延時間調整部１３０による遅延時間の
合計、すなわちフィードバッククロックＦＢＣＬＫの制
御クロックＤＬＬＣＬＫに対する位相遅れを、適切に設
定することができる。
【０１１０】［実施の形態６］図１０は、実施の形態６
に従う遅延抵抗の構成を示す回路図である。図１０に
は、図９に示される遅延抵抗Ｒ１の構成が代表的に示さ
れる。
【０１１１】図９および１０を参照して、遅延抵抗Ｒ１
の両端は、ノードＮ１３およびＮ１４と接続される。ノ
ードＮ１３は、トランジスタスイッチＴ１２と結合さ
れ、ノードＮ１４はノードＮ１２と結合される。
【０１１２】ノードＮ１５、Ｎ１６およびＮ１７とノー
ドＮ１４との間には、複数のサブ遅延抵抗Ｒ１１、Ｒ１
２およびＲ１３がそれぞれ配置さる。サブ遅延抵抗Ｒ１
１，Ｒ１２およびＲ１３とそれぞれ直列に、スイッチ部
が設けられる。たとえば、ノードＮ１３と、ノードＮ１
５、Ｎ１６およびＮ１７との間には、スイッチ部ＳＷ１
１、ＳＷ１２およびＳＷ１３がそれぞれ設けられる。
【０１１３】図１１は、スイッチ部ＳＷ１１〜ＳＷ１３
の構造を説明するための構造図である。
【０１１４】図１１（ａ）は、半導体基板上に設置され
たスイッチ部ＳＷ１１〜ＳＷ１３の上面図である。
【０１１５】図１１（ａ）を参照して、半導体基板上の
同一配線層において、ノードＮ１３、Ｎ１４、Ｎ１５、
Ｎ１６およびＮ１７に対応して、配線２５３、２５４、
２５５、２５６および２５７がそれぞれ形成される。
【０１１６】配線２５３と、配線２５５、２５６および
２５７との間には、スイッチ部ＳＷ１１、ＳＷ１２およ
びＳＷ１３にそれぞれ対応する領域が確保されている。
【０１１７】図１１（ｂ）は、図１１（ａ）におけるＱ
−Ｑ′断面図である。図１１（ｂ）を参照して、ノード
Ｎ１３に対応する配線２５３は、配線層２５８に形成さ
れる。配線２５４および２５７は、配線２５３と同一の
配線層２５８に形成され、サブ遅延抵抗Ｒ１３の両端の
それぞれとコンタクトホールを介して電気的に結合され
る。スイッチ部ＳＷ１１およびＳＷ１２も、スイッチ部
ＳＷ１３と同様に設けられる。
【０１１８】このような構成とすることにより、スイッ
チ部ＳＷ１１〜ＳＷ１３の各々において、配線層２５８
における配線の形成有／無を選択することによって、ト
ランジスタスイッチＴ１２のオンに応答して、ノードＮ
１およびＮ２の間に接続される遅延抵抗値を変化させる
ことができる。図１１（ａ）においては、スイッチ部Ｓ
Ｗ１２のみにおいて配線ＳＬ１２を形成する例が示され
ているが、この場合においては、トランジスタスイッチ
Ｔ１２のオンに応答して、ノードＮ１とＮ２との間に、
サブ遅延抵抗Ｒ１３のみが接続される。
【０１１９】このような、スイッチ部ＳＷ１１〜ＳＷ１
３の各々における配線形成有／無の選択は、製造プロセ
スにおいて配線層を形成するためのマスクパターンの設
定によって、容易に変更することができる。
【０１２０】したがって、サブ遅延抵抗Ｒ１１〜Ｒ１３
の容量値を異なる値に設計しておけば、図９に示した遅
延調整回路２４０の場合と比較して、実際の製造された
遅延抵抗の抵抗値が設計値からずれた場合においても、
マスクパターンの変更によって、その微調整を行なうこ
とができる。
【０１２１】トランジスタスイッチＴ１３に対応して配
置される遅延抵抗Ｒ２についても、遅延抵抗Ｒ１と同様
に配置することができる。
【０１２２】この結果、製造プロセスで生じるばらつき
にさらに対応して、データ出力タイミングのマージンを
確保することが可能となる。
【０１２３】［実施の形態７］図１２は、実施の形態７
に従う遅延抵抗の構成を示す回路図である。
【０１２４】図１２を参照して、実施の形態７に従う遅
延抵抗は、図１０に示される実施の形態６に従う遅延抵
抗と比較して、スイッチ部ＳＷ１１〜ＳＷ１３に代え
て、ヒューズ素子Ｆ１１〜Ｆ１３が配置される点で異な
る。その他の部分の構成については、図１０に示される
遅延抵抗と同様であるので、詳細な説明は繰返さない。
【０１２５】各ヒューズ素子は、図７に示されるヒュー
ズ素子Ｆ１〜Ｆ３と同様に、外部からのブロー入力に応
じて切断されて、対応する２本の配線間を電気的に切離
す。実施の形態７に従う遅延抵抗における遅延抵抗値の
微調整は、ヒューズ素子Ｆ１１〜Ｆ１３のそれぞれに対
するブロー入力有／無の選択によって実行される。
【０１２６】したがって、実施の形態７に従う構成にお
いては、配線の形成よりも後工程において、ウェハテス
トの結果を反映して、より高い自由度を確保して遅延容
量の容量値を微調整することができる。
【０１２７】なお、ヒューズ素子Ｆ１１〜Ｆ１３の各々
は、ヒューズ素子Ｆ１〜Ｆ３と同様に、いわゆるプログ
ラム素子の代表例として示されるものである。したがっ
て、いわゆるアンチヒューズ素子等を用いることもでき
る。
【０１２８】なお、実施の形態６および７において、１
つのトランジスタスイッチに対応して設けられる遅延抵
抗の数を３個としているのは例示に過ぎず、任意の複数
個の遅延抵抗およびそれぞれに対応するスイッチ部もし
くはプログラム素子を配置することで、製造プロセスの
ばらつきに対応するための微調整をさらに細密化するこ
とが可能である。
【０１２９】なお、本発明の実施の形態に従う同期型半
導体記憶装置１における語構成の設定は、×４、×８お
よび×１６のいずれかに選択的に設定されることとした
が、語構成の選択範囲をさらに拡大することも可能であ
る。このような場合にも、選択された語構成を一意的に
示すことができるように、語構成設定信号ＳＷＳを適切
に設定すれば、本願発明を適用することができる。
【０１３０】また、本発明の実施の形態においては、デ
ータ出力バッファ５０の処理時間を変動させる動作条件
の代表例として語構成を取り上げたが、上記処理時間の
変動要因となる、その他の動作条件に着目して本願発明
を適用することも可能である。このような場合にも、語
構成設定信号ＳＷＳに相当する制御信号を設けて、選択
された動作条件を一意的に示すことができるように設定
すれば、同様の効果を得ることができる。
【０１３１】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１３２】
【発明の効果】請求項１および３に記載の同期型半導体
記憶装置は、動作条件に応じたデータ出力バッファ回路
の処理時間の変化を反映してデータ出力バッファ回路の
動作タイミングを設定できるので、それぞれの動作条件
の下において、データ出力タイミングを適切に設定する
ことができる。
【０１３３】請求項２および４に記載の同期型半導体記
憶装置は、１回のデータ入出力動作で取り扱われるデー
タのビット数、すなわち語構成に応じてデータ出力バッ
ファ回路の処理時間が変化する場合においても、設定さ
れた語構成の下において、データ出力タイミングを適切
に設定することができる。
【０１３４】請求項５から７、１０および１１に記載の
同期型半導体記憶装置は、請求項１記載の同期型半導体
記憶装置が奏する効果に加えて、データ出力バッファ回
路の処理時間の動作条件に応じた変化を調整するための
模擬遅延時間調整部を、半導体基板上に効率的に配置で
きる。
【０１３５】請求項８および１２に記載の同期型半導体
記憶装置は、請求項５および１０にそれぞれ記載の同期
型半導体記憶装置が奏する効果に加えて、模擬遅延時間
調整部における模擬遅延時間を、製造プロセスにおける
ばらつきを反映して調整することができる。
【０１３６】請求項９および１３に記載の同期型半導体
記憶装置は、請求項５および１０にそれぞれ記載の同期
型半導体記憶装置が奏する効果に加えて、模擬遅延時間
調整部における模擬遅延時間を、ウェハテストの結果を
反映して細密に調整することができる。
【図面の簡単な説明】
【図１】 実施の形態１に従う同期型半導体記憶装置の
全体構成を示す概略ブロック図である。
【図２】 図１に示されるＤＬＬ回路の構成を示すブロ
ック図である。
【図３】 図２に示される遅延調整回路の構成を示す回
路図である。
【図４】 実施の形態１に従う同期型半導体記憶装置の
データ出力タイミングを説明するタイミングチャートで
ある。
【図５】 実施の形態２に従う遅延調整回路の構成を示
す回路図である。
【図６】 図５に示されるスイッチ部の構造を説明する
ための構造図である。
【図７】 実施の形態３に従う遅延調整回路の構成を示
す回路図である。
【図８】 実施の形態４に従う遅延調整回路の構成を示
す回路図である。
【図９】 実施の形態５に従う遅延調整回路の構成を示
す回路図である。
【図１０】 実施の形態６に従う遅延抵抗の構成を示す
回路図である。
【図１１】 図１０に示されるスイッチ部の構造を説明
するための構造図である。
【図１２】 実施の形態７に従う遅延抵抗の構成を示す
回路図である。
【図１３】 一般的な同期型半導体記憶装置のデータ出
力動作を説明するためのタイミングチャートである。
【符号の説明】
５０ データ出力バッファ、 １００ ＤＬＬ回路、１
３０ 模擬遅延時間調整部、１５０ 固定遅延レプリカ
回路、２００，２１０，２２０，２３０，２４０ 遅延
調整回路、２１２，２１３，２１４，２１５，２５２，
２５３，２５５，ＳＬ２，ＳＬ１３ 配線、２１７，２
５８ 配線層、Ｃ１，Ｃ２，Ｃ３ 遅延容量、Ｃ１１，
Ｃ１２，Ｃ１３ サブ遅延容量、Ｆ１，Ｆ２，Ｆ３，Ｆ
１１，Ｆ１２，Ｆ１３ ヒューズ素子、Ｒ１，Ｒ２ 遅
延抵抗、Ｒ１１，Ｒ１２，Ｒ１３サブ遅延抵抗、ＳＷ
１，ＳＷ２，ＳＷ３，ＳＷ１１，ＳＷ１２，ＳＷ１３
スイッチ部、ＳＷＳ 語構成設定信号、Ｔ１，Ｔ２，Ｔ
１１，Ｔ１２，Ｔ１３ トランジスタスイッチ。

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 外部クロックに同期して動作する同期型
    半導体記憶装置であって、 動作条件に応じた処理時間を要して、読出データを外部
    に出力する動作を実行するためのデータ出力バッファ回
    路と、 前記外部クロックに基づいて、前記データ出力バッファ
    回路の前記動作を起動する制御クロックを生成するため
    の制御クロック生成回路とを備え、 前記制御クロック生成回路は、 前記外部クロックを遅延して前記制御クロックを生成す
    るための遅延回路と、 前記外部クロックとフィードバッククロックとの位相差
    に応じて、前記遅延回路での遅延時間を制御する遅延制
    御部と、 前記遅延回路と前記遅延制御回路との間に設けられ、前
    記処理時間に相当する模擬遅延時間だけ前記制御クロッ
    クを遅延させて、前記フィードバッククロックを生成す
    るための模擬遅延時間調整部とを含み、 前記模擬遅延時間調整部は、前記動作条件に応じて前記
    模擬遅延時間を調整する、同期型半導体記憶装置。
  2. 【請求項２】 前記動作条件は、１回のデータ入出力動
    作において取り扱われるデータのビット数を設定する、
    請求項１記載の同期型半導体記憶装置。
  3. 【請求項３】 前記模擬遅延時間調整部は、 固定された第１の遅延時間だけ前記制御クロックを遅延
    させるための固定遅延回路と、 前記動作条件に応じた第２の遅延時間だけ前記制御クロ
    ックをさらに遅延させるための遅延調整部とを有する、
    請求項１記載の同期型半導体記憶装置。
  4. 【請求項４】 前記動作条件は、１回のデータ入出力動
    作において取り扱われるデータのビット数を設定し、 前記第１の遅延時間は、前記ビット数が最小値に設定さ
    れた場合における前記処理時間に対応して設定される、
    請求項３記載の同期型半導体記憶装置。
  5. 【請求項５】 前記模擬遅延時間調整部は、 前記制御クロックを遅延させるための遅延容量と、 前記制御クロックを伝達するノードと前記遅延容量との
    間に電気的に結合されるスイッチ回路とを有し、 前記スイッチ回路は、前記動作条件に応じてオンまたは
    オフされる、請求項１記載の同期型半導体記憶装置。
  6. 【請求項６】 前記遅延容量は、電界効果型トランジス
    タによって形成される容量を含む、請求項５記載の同期
    型半導体記憶装置。
  7. 【請求項７】 前記遅延容量は、半導体基板上に形成さ
    れたＰＮ接合容量を含む、請求項５記載の同期型半導体
    記憶装置。
  8. 【請求項８】 前記遅延容量は、半導体基板上に形成さ
    れた複数の補助遅延容量と、 前記複数の補助遅延容量のそれぞれと電気的に結合さ
    れ、各々が前記半導体基板上の同一配線層に形成される
    複数の第１の配線と、 前記同一配線層に形成され、前記スイッチ回路を介して
    前記ノードと結合される第２の配線と、 前記同一配線層において、前記複数の第１の配線と前記
    第２の配線との間にそれぞれ対応する複数の領域のうち
    の少なくとも１つに選択的に形成される第３の配線とを
    含む、請求項５記載の同期型半導体記憶装置。
  9. 【請求項９】 前記遅延容量は、半導体基板上に形成さ
    れた複数の補助遅延容量と、 前記複数の補助遅延容量のそれぞれと電気的に結合され
    る複数の第１の配線と、 前記スイッチ回路を介して前記ノードと結合される第２
    の配線と、 前記複数の第１の配線と前記第２の配線との間にそれぞ
    れ電気的に結合される複数のプログラム素子とを含み、 前記複数のプログラム素子の各々における、前記複数の
    第１の配線のうちの対応する１つと前記第２の配線との
    間の電気的な結合および非結合の選択は、外部から不揮
    発的に設定される、請求項５記載の同期型半導体記憶装
    置。
  10. 【請求項１０】 前記模擬遅延時間調整部は、 前記制御クロックが伝達される第１のノードと、前記フ
    ィードバッククロックが生成される第２のノードとの間
    に並列に接続される複数の遅延抵抗と、 前記複数の遅延抵抗に対応してそれぞれ設けられ、前記
    動作条件に応じてオンまたはオフされる複数の第１のス
    イッチ回路を有し、 各前記第１のスイッチ回路は、前記第１および第２のノ
    ードのいずれか一方と、前記複数の遅延抵抗のうちの対
    応する１つとの間に電気的に結合される、請求項１記載
    の同期型半導体記憶装置。
  11. 【請求項１１】 前記模擬遅延時間調整部は、 前記第１のノードと前記第２のノードとの間に直接結合
    され、前記動作条件に応じてオンまたはオフされる第２
    のスイッチ回路をさらに有する、請求項１０記載の同期
    型半導体記憶装置。
  12. 【請求項１２】 前記複数の遅延抵抗の各々は、 半導体基板上に形成された複数の補助遅延抵抗と、 前記複数の補助遅延抵抗のそれぞれと電気的に結合さ
    れ、各々が前記半導体基板上の同一配線層に形成される
    複数の第１の配線と、 前記同一配線層に形成され、前記第１のスイッチ回路を
    介して前記第１および第２のノードの前記いずれか一方
    と結合される第２の配線と、 前記同一配線層において、前記複数の第１の配線と前記
    第２の配線との間のそれぞれに対応する複数の領域のう
    ちの少なくとも１つに選択的に形成される第３の配線と
    を含む、請求項１０記載の同期型半導体記憶装置。
  13. 【請求項１３】 前記複数の遅延抵抗の各々は、 半導体基板上に形成された複数の補助遅延抵抗と、 前記複数の補助遅延抵抗のそれぞれと電気的に結合され
    る複数の第１の配線と、 前記同一配線層に形成され、前記第１のスイッチ回路を
    介して前記第１および第２のノードの前記いずれか一方
    と結合される第２の配線と、 前記複数の第１の配線と前記第２の配線との間にそれぞ
    れに電気的に結合される複数のプログラム素子とを含
    み、 前記複数のプログラム素子の各々における、前記複数の
    第１の配線のうちの対応する１つと前記第２の配線との
    間の電気的な結合および非結合の選択は、外部から不揮
    発的に設定される、請求項１０記載の同期型半導体記憶
    装置。
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