JP3840731B2 - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP3840731B2 JP3840731B2 JP06880497A JP6880497A JP3840731B2 JP 3840731 B2 JP3840731 B2 JP 3840731B2 JP 06880497 A JP06880497 A JP 06880497A JP 6880497 A JP6880497 A JP 6880497A JP 3840731 B2 JP3840731 B2 JP 3840731B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- circuit
- output
- dummy
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 230000000630 rising effect Effects 0.000 claims description 44
- 238000001514 detection method Methods 0.000 claims description 35
- 230000003111 delayed effect Effects 0.000 claims description 29
- 230000001360 synchronised effect Effects 0.000 claims description 23
- 230000005540 biological transmission Effects 0.000 claims description 22
- 230000001934 delay Effects 0.000 claims description 17
- 239000003990 capacitor Substances 0.000 claims description 6
- 230000007704 transition Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 69
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 7
- 230000006870 function Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Databases & Information Systems (AREA)
- Dram (AREA)
- Pulse Circuits (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、データの出力タイミングを外部から供給される外部クロックに制御される半導体集積回路に関する。
【０００２】
【従来の技術】
図１９はデータの出力タイミングを外部から供給される外部クロックに制御される半導体集積回路の一種である従来のシンクロナス・ダイナミック・ランダム・アクセス・メモリ（以下、ＳＤＲＡＭという）の一例の要部を示す回路図である。
【０００３】
図１９中、１はメモリセルが配列されてなるセルアレイ部、２は外部から与えられるアドレス信号を入力するためのアドレス信号入力端子群である。
【０００４】
また、３はアドレス信号入力端子群２を介して入力されるロウアドレス信号を増幅して相補化するロウアドレスバッファ、４はロウアドレスバッファ３から出力される相補化されたロウアドレス信号をデコードしてセルアレイ部１のワード線の選択を行うロウデコーダである。
【０００５】
また、５はアドレス信号入力端子群２を介して入力されるコラムアドレス信号を増幅して相補化するコラムアドレスバッファ、６はコラムアドレスバッファ５から出力されたコラムアドレス信号をデコードしてコラム選択信号を出力するコラムデコーダである。
【０００６】
また、７はセルアレイ部１から読み出されたデータを増幅するセンスアンプが配列されてなるセンスアンプ列、８はコラムデコーダ６から出力されるコラム選択信号に基づいてコラムの選択を行うコラム選択回路である。
【０００７】
また、ＤＢ、／ＤＢはコラム選択回路８を介して出力されるデータを伝送するデータバス、９はデータバスＤＢ、／ＤＢ上のデータを増幅するデータバスアンプ、１０はスイッチ回路（ＳＷ）である。
【０００８】
また、１１はデータバスアンプからパイプライン動作で出力されるデータを保持するデータ保持回路、１２はスイッチ回路（ＳＷ）、１３はデータバス保持回路１１に保持されたデータを順に出力するデータ出力回路、１４はデータ入出力端子である。
【０００９】
また、１５は外部クロックＣＬＫが印加される外部クロック入力端子、１６は外部クロック入力端子１５を介して外部クロックＣＬＫを入力して内部クロックi-clkを出力するクロック入力回路である。
【００１０】
また、１７はクロック入力回路１６から出力される内部クロックi-clkを入力してデータ出力回路１３に供給すべき出力制御クロックo-clkを生成する出力制御クロック生成回路、１８は出力制御クロックo-clkをデータ出力回路１３に伝送する出力制御クロック用配線である。
【００１１】
また、１９はクロックイネーブル信号ＣＫＥが印加されるクロックイネーブル信号入力端子、２０はクロックイネーブル信号入力端子１９を介して入力されるクロックイネーブル信号ＣＫＥを取り込み、クロックサスペンド信号csuzを出力制御クロック生成回路１７に対して出力するクロックイネーブル信号入力回路である。
【００１２】
図２０はデータ出力回路１３の構成を示す回路図であり、図２０中、２３は出力制御クロックo-clkを反転するインバータ、２４はインバータ２３の出力を反転するインバータである。
【００１３】
また、ＤＡＴＡ１、ＤＡＴＡ２はデータ保持回路１１から出力されるセルアレイ部１から読み出されたデータを示す対をなすデータである。
【００１４】
また、２５はＤＡＴＡ１の通過を制御する伝送ゲート回路であり、２６はインバータ２３の出力によりオン、オフが制御されるｐＭＯＳトランジスタ、２７はインバータ２４の出力によりオン、オフが制御されるｎＭＯＳトランジスタである。
【００１５】
また、２８はインバータ２９、３０をクロス接続してなる、ＤＡＴＡ１をラッチするラッチ回路、３１はラッチ回路２８の出力を反転するインバータ、３２はインバータ３１の出力によりオン、オフが制御される出力用のｐＭＯＳトランジスタ、ＶＣＣＱはデータ出力回路用の電源電圧である。
【００１６】
また、３３はＤＡＴＡ２の通過を制御する伝送ゲート回路であり、３４はインバータ２３の出力によりオン、オフが制御されるｐＭＯＳトランジスタ、３５はインバータ２４の出力によりオン、オフが制御されるｎＭＯＳトランジスタである。
【００１７】
また、３６はインバータ３７、３８をクロス接続してなる、ＤＡＴＡ２をラッチするラッチ回路、３９はラッチ回路３６の出力を反転するインバータ、４０はインバータ３９の出力によりオン、オフが制御される出力用のｎＭＯＳトランジスタである。
【００１８】
このデータ出力回路１３においては、出力制御クロックo-clk＝低電位（以下、Ｌレベルという）の場合には伝送ゲート回路２５＝ＯＦＦ、伝送ゲート回路３３＝ＯＦＦとなり、ＤＡＴＡ１、ＤＡＴＡ２の入力は遮断される。
【００１９】
この状態から、出力制御クロックo-clk＝高電位（以下、Ｈレベルという）となると、伝送ゲート回路２５＝ＯＮ、伝送ゲート回路３３＝ＯＮとなり、ＤＡＴＡ１、ＤＡＴＡ２が入力される。
【００２０】
ここに、例えば、ＤＡＴＡ１＝Ｌレベル、ＤＡＴＡ２＝Ｌレベルの場合には、インバータ２９の出力＝Ｈレベル、インバータ３１の出力＝Ｌレベル、ｐＭＯＳトランジスタ３２＝ＯＮ、インバータ３７の出力＝Ｈレベル、インバータ３９の出力＝Ｌレベル、ｎＭＯＳトランジスタ４０＝ＯＦＦとなり、出力データＤＱとしてＨレベルが出力される。
【００２１】
これに対して、ＤＡＴＡ１＝Ｈレベル、ＤＡＴＡ２＝Ｈレベルの場合には、インバータ２９の出力＝Ｌレベル、インバータ３１の出力＝Ｈレベル、ｐＭＯＳトランジスタ３２＝ＯＦＦ、インバータ３７の出力＝Ｌレベル、インバータ３９の出力＝Ｈレベル、ｎＭＯＳトランジスタ４０＝ＯＮとなり、出力データＤＱとして、Ｌレベルが出力される。
【００２２】
図２１はクロック入力回路１６及びクロックイネーブル信号入力回路２０の構成を示す回路図である。
【００２３】
クロック入力回路１６において、４２は外部クロック入力端子１５を介して外部クロックＣＬＫが入力される差動増幅回路、４３〜４６はインバータであり、差動増幅回路４２は、図２２に示すように構成されている。
【００２４】
図２２中、４８、４９はカレントミラー負荷回路を構成するｐＭＯＳトランジスタ、５０、５１は差動増幅動作を行うｎＭＯＳトランジスタ、５２は抵抗素子として機能するｎＭＯＳトランジスタ、Ｖref は基準電圧である。
【００２５】
ここに、外部クロックＣＬＫ＝Ｌレベルの場合には、差動増幅回路４２の出力＝Ｈレベル、インバータ４３の出力＝Ｌレベル、インバータ４４の出力＝Ｈレベル、インバータ４５の出力、即ち、内部クロックi-clk＝Ｌレベルとなる。
【００２６】
これに対して、外部クロックＣＬＫ＝Ｈレベルの場合には、差動増幅回路４２の出力＝Ｌレベル、インバータ４３の出力＝Ｈレベル、インバータ４４の出力＝Ｌレベル、内部クロックi-clk＝Ｈレベルとなる。
【００２７】
したがって、このクロック入力回路１６から出力される内部クロックi-clkは、外部クロックＣＬＫを差動増幅回路４２、インバータ４３〜４５の合計遅延時間だけ遅延したものとなる。
【００２８】
図２１中、クロックイネーブル信号入力回路２０において、５３はクロックイネーブル信号入力端子１９を介してクロックイネーブル信号ＣＫＥが入力される差動増幅回路、５４〜５９はインバータ、６０はキャパシタである。
【００２９】
差動増幅回路５３は、図２３に示すように構成されており、図２３中、６１、６２はカレントミラー負荷回路を構成するｐＭＯＳトランジスタ、６３、６４は差動増幅動作を行うｎＭＯＳトランジスタ、６５は抵抗素子として機能するｎＭＯＳトランジスタである。
【００３０】
また、図２１において、６６はクロック入力回路１６のインバータ４５から出力される反転内部クロック／i-clkに同期してクロックイネーブル信号ＣＫＥを取り込むシンクロナス・フリップフロップ回路であり、６７〜７２はｐＭＯＳトランジスタ、７３〜８１はｎＭＯＳトランジスタ、８２、８３はインバータである。
【００３１】
また、８４はインバータ８５、８６をクロス接続してなるラッチ回路であり、シンクロナス・フリップフロップ回路６６の出力をラッチするものである。
【００３２】
ここに、反転内部クロック／i-clk＝Ｌレベルの場合、ｐＭＯＳトランジスタ６７＝ＯＮ、ｐＭＯＳトランジスタ７０＝ＯＮ、ｎＭＯＳトランジスタ７９＝ＯＦＦとなる。
【００３３】
この結果、ノードＮ１＝Ｈレベル、ノードＮ２＝Ｈレベルとなり、ｐＭＯＳトランジスタ７１＝ＯＦＦ、ｐＭＯＳトランジスタ７２＝ＯＦＦ、ｎＭＯＳトランジスタ８０＝ＯＦＦ、ｎＭＯＳトランジスタ８１＝ＯＦＦとされる。
【００３４】
この状態から、反転内部クロック／i-clk＝Ｈレベルとなると、ｐＭＯＳトランジスタ６７＝ＯＦＦ、ｐＭＯＳトランジスタ７０＝ＯＦＦ、ｎＭＯＳトランジスタ７９＝ＯＮとなる。
【００３５】
この場合において、インバータ５８の出力＝Ｌレベル、インバータ５９の出力＝Ｈレベルの場合、ｎＭＯＳトランジスタ７８＝ＯＮ、ノードＮ２＝Ｌレベル、ｐＭＯＳトランジスタ６８＝ＯＮ、ｎＭＯＳトランジスタ７３＝ＯＦＦ、ノードＮ１＝Ｈレベル、ｐＭＯＳトランジスタ６９＝ＯＦＦとなる。
【００３６】
この結果、ｐＭＯＳトランジスタ７１＝ＯＦＦ、ｎＭＯＳトランジスタ８１＝ＯＦＦ、ｎＭＯＳトランジスタ８０＝ＯＮ、ｐＭＯＳトランジスタ７２＝ＯＮとなり、インバータ８５の出力＝Ｈレベルに維持される。
【００３７】
これに対して、インバータ５８の出力＝Ｈレベル、インバータ５９の出力＝Ｌレベルの場合には、ｎＭＯＳトランジスタ７５＝ＯＮ、ノードＮ１＝Ｌレベル、ｐＭＯＳトランジスタ６９＝ＯＮ、ｎＭＯＳトランジスタ７４＝ＯＦＦ、ノードＮ１＝Ｈレベル、ｐＭＯＳトランジスタ６８＝ＯＦＦとなる。
【００３８】
この結果、ｐＭＯＳトランジスタ７１＝ＯＮ、ｎＭＯＳトランジスタ８１＝ＯＮ、ｎＭＯＳトランジスタ８０＝ＯＦＦ、ｐＭＯＳトランジスタ７２＝ＯＦＦとなり、インバータ８５の出力＝Ｌレベルに維持される。
【００３９】
また、８７はインバータ、８８、８９は伝送ゲート回路、９０、９１はラッチ回路であり、９２〜９５はインバータである。この例では、インバータ９４の出力信号がクロックサスペンド信号csuzとされている。
【００４０】
ここに、クロック入力回路１６から出力される反転内部クロック／i-clk=Ｈレベル（内部クロックi-clk＝Ｌレベル）となると、伝送ゲート回路８８＝ＯＮ、伝送ゲート回路８９＝ＯＦＦとなり、インバータ８５の出力がラッチ回路９０にラッチされる。
【００４１】
そして、その後、反転内部クロック／i-clk=Ｌレベル（内部クロックi-clk＝Ｈレベル）となると、伝送ゲート回路８８＝ＯＦＦ、伝送ゲート回路８９＝ＯＮとなり、ラッチ回路９０の出力がラッチ回路９１にラッチされる。
【００４２】
図２４は出力制御クロック生成回路１７の構成を示す回路図であり、図２４中、９６はクロック入力回路１６から出力される内部クロックi-clkを遅延する可変遅延回路である。
【００４３】
図２５、図２６は可変遅延回路９６の構成を分図して示す回路図であり、図２５、図２６において、９８〜１１２はインバータ、１１３〜１２８はＮＡＮＤ回路、ＴＣ１〜ＴＣ８は遅延時間制御信号、dll-clkは可変遅延回路９６から出力される遅延クロックである。
【００４４】
ここに、遅延時間制御信号ＴＣ１〜ＴＣ８は、後述する遅延時間制御回路から出力されるものであり、いずれか１個がＨレベル、残りはＬレベルとされるものである。
【００４５】
例えば、ＴＣ１＝Ｈレベル、ＴＣ２〜ＴＣ８＝Ｌレベルとされる場合には、ＮＡＮＤ回路１２０はインバータ１０１の出力に対してインバータとして動作し、ＮＡＮＤ回路１１９〜１１３の出力はＨレベルに固定される。
【００４６】
この結果、インバータ１０８の出力はＨレベルに固定されるので、ＮＡＮＤ回路１２８は、ＮＡＮＤ回路１２０の出力に対してインバータとして動作し、内部クロックi-clkは、インバータ９８〜１０１、ＮＡＮＤ回路１２０、１２８及びインバータ１０９〜１１２を介して伝送され、インバータ１１２から遅延クロックdll-clkが出力されることになる。
【００４７】
即ち、この場合の遅延クロックdll-clkは、内部クロックi-clkをインバータ９８〜１０１、ＮＡＮＤ回路１２０、１２８及びインバータ１０９〜１１２の合計遅延時間だけ遅延させたものとなる。
【００４８】
また、例えば、ＴＣ４＝Ｈレベル、ＴＣ１〜ＴＣ３＝Ｌレベル、ＴＣ５〜ＴＣ８＝Ｌレベルとされる場合には、ＮＡＮＤ回路１１７はインバータ１０１の出力に対してインバータとして動作し、ＮＡＮＤ回路１２０〜１１８、１１６〜１１３の出力はＨレベルに固定される。
【００４９】
この結果、インバータ１０５の出力はＨレベルに固定されるので、ＮＡＮＤ回路１２５は、ＮＡＮＤ回路１１７の出力に対してインバータとして動作し、内部クロックi-clkは、インバータ９８〜１０１、ＮＡＮＤ回路１１７、１２５、インバータ１０６、ＮＡＮＤ回路１２６、インバータ１０７、ＮＡＮＤ回路１２７、インバータ１０８、ＮＡＮＤ回路１２８及びインバータ１０９〜１１２を介して伝送され、インバータ１１２から遅延クロックdll-clkが出力されることになる。
【００５０】
即ち、この場合の遅延クロックdll-clkは、内部クロックi-clkをインバータ９８〜１０１、ＮＡＮＤ回路１１７、１２５、インバータ１０６、ＮＡＮＤ回路１２６、インバータ１０７、ＮＡＮＤ回路１２７、インバータ１０８、ＮＡＮＤ回路１２８及びインバータ１０９〜１１２の合計遅延時間だけ遅延させたものとなる。
【００５１】
また、図２４において、１２９は可変遅延回路９６から出力される遅延クロックdll-clkを入力して出力制御クロックo-clkを出力するクロック制御回路であり、このクロック制御回路１２９は、図２７に示すように構成されている。
【００５２】
図２７中、クロック制御回路１２９において、１２９−１はクロックサスペンド信号csuzを反転するインバータ、１２９−２は遅延クロックdll-clkとインバータ１２９−１をＮＡＮＤ処理するＮＡＮＤ回路、１２９−３はＮＡＮＤ回路１２９−２の出力を反転して出力制御クロックo-clkを出力するインバータである。
【００５３】
このクロック制御回路１２９においては、クロックサスペンド信号csuzがＬレベルの場合、インバータ１２９−１の出力＝Ｈレベルとなり、ＮＡＮＤ回路１２９−２は遅延クロックdll-clkに対してインバータとして動作し、ＮＡＮＤ回路１２９−２及びインバータ１２９−３で遅延された遅延クロックdll-clkが出力制御クロックo-clkとして出力される。
【００５４】
これに対して、クロックサスペンド信号csuzがＨレベルの場合、インバータ１２９−１の出力＝Ｌレベルとなり、ＮＡＮＤ回路１２９−２の出力＝Ｈレベル、インバータ１２９−３の出力＝Ｌレベルに固定される。
【００５５】
また、図２４において、１３０はクロック入力回路１６から出力される内部クロックi-clkを分周してダミークロックd-clk及び基準クロックc-clkを出力する分周器である。
【００５６】
図２８は分周器１３０の動作を示す波形図であり、図２８Ａは内部クロックi-clk、図２８Ｂはダミークロックd-clk、図２８Ｃは基準クロックc-clkを示している。
【００５７】
ここに、ダミークロックd-clkは、内部クロックi-clkを１／４に分周してなるクロック、基準クロックc-clkは、ダミークロックd-clkを反転して、立ち上がりのタイミングをダミークロックd-clkの立ち上がりのタイミングよりも内部クロックi-clkの１周期分遅延させるようにしたものである。
【００５８】
また、図２４において、１３１は遅延同期ループ回路（以下、ＤＬＬ回路と表現する場合もある）であり、１３２はダミークロックd-clkを遅延してダミー遅延クロックd-dll-clkを出力する可変遅延回路である。
【００５９】
この可変遅延回路１３２は、図２９、図３０に示すように、可変遅延回路９６と同一の回路構成とされており、図２９、図３０において、１３４〜１４８はインバータ、１４９〜１６４はＮＡＮＤ回路である。
【００６０】
即ち、この可変遅延回路１３２は、可変遅延回路９６を擬制したものであり、後述する遅延時間制御回路によって可変遅延回路９６と遅延時間が同一となるように制御されることになる。
【００６１】
また、図２４において、１６５はクロック制御回路１２９を擬制するダミーのクロック制御回路であり、このクロック制御回路１６５は、図２７に示すように構成されている。
【００６２】
図２７中、クロック制御回路１６５において、１６５−１はダミー遅延クロックd-dll-clkと電源電圧ＶＣＣとをＮＡＮＤ処理するＮＡＮＤ回路、１６５−２はＮＡＮＤ回路１６５−１の出力を反転してダミー出力制御クロックd-o-clkを出力するインバータである。
【００６３】
また、図２４において、１６６は配線１８を擬制したダミーの配線であり、可変遅延回路１３２からダミー出力制御クロックd-o-clkが出力される配線、１６７はデータ出力回路１３を擬制したダミーのデータ出力回路であり、配線１６６を介して供給されるダミー出力制御クロックd-o-clkを入力してダミー出力データd-dqを出力するものである。
【００６４】
図３１はデータ出力回路１６７の構成を示す回路図である。図３１中、１６９はダミー出力制御クロックd-o-clkを反転するインバータ、１７０はインバータ１６９の出力を反転するインバータである。
【００６５】
また、１７１は入力端を接地された伝送ゲート回路であり、１７２はインバータ１６９の出力によりオン、オフが制御されるｐＭＯＳトランジスタ、１７３はインバータ１７０の出力によりオン、オフが制御されるｎＭＯＳトランジスタである。
【００６６】
また、１７４はインバータ１７５と、一方の入力端子に出力制御クロックd-o-clkが入力されるＮＡＮＤ回路１７６とからなるラッチ回路、１７７は一方の入力端子にインバータ１７５の出力が入力され、他方の入力端子に電源電圧ＶＣＣが入力されるＮＡＮＤ回路、１７８はＮＡＮＤ回路１７７の出力によりオン、オフが制御されるｐＭＯＳトランジスタである。
【００６７】
また、１７９は入力端を接地された伝送ゲート回路であり、１８０はインバータ１６９の出力によりオン、オフが制御されるｐＭＯＳトランジスタ、１８１はインバータ１７０の出力によりオン、オフが制御されるｎＭＯＳトランジスタである。
【００６８】
また、１８２はインバータ１８３と、一方の入力端子に出力制御クロックd-o-clkが入力されるＮＡＮＤ回路１８４とからなるラッチ回路、１８５は一方の入力端子にインバータ１８３の出力が入力され、他方の入力端子を接地されたＮＯＲ回路、１８６はＮＯＲ回路１８５の出力によりオン、オフが制御されるｎＭＯＳトランジスタである。
【００６９】
このデータ出力回路１６７においては、出力制御クロックd-o-clk＝Ｌレベルの場合、インバータ１６９の出力＝Ｈレベル、インバータ１７０の出力＝Ｌレベル、伝送ゲート回路１７１＝ＯＦＦ、伝送ゲート回路１７９＝ＯＦＦとなる。
【００７０】
また、ＮＡＮＤ回路１７６の出力＝Ｈレベル、インバータ１７５の出力＝Ｌレベル、ＮＡＮＤ回路１７７の出力＝Ｈレベル、ｐＭＯＳトランジスタ１７８＝ＯＦＦ、ＮＡＮＤ回路１８４の出力＝Ｈレベル、インバータ１８３の出力＝Ｌレベル、ＮＯＲ回路１８５の出力＝Ｈレベル、ｎＭＯＳトランジスタ１８６＝ＯＮとなり、データ出力回路１６７から出力されるダミー出力データd-dq＝Ｌレベルとなる。
【００７１】
これに対して、出力制御クロックd-o-clk＝Ｈレベルの場合、インバータ１６９の出力＝Ｌレベル、インバータ１７０の出力＝Ｈレベル、伝送ゲート回路１７１＝ＯＮ、伝送ゲート回路１７９＝ＯＮとなる。
【００７２】
他方、ＮＡＮＤ回路１７６はインバータ１７５の出力に対してインバータとして機能し、ＮＡＮＤ回路１８４はインバータ１８３の出力に対してインバータとして動作する。
【００７３】
この結果、インバータ１７５の出力＝Ｈレベル、ＮＡＮＤ回路１７７の出力＝Ｌレベル、ｐＭＯＳトランジスタ１７８＝ＯＮ、インバータ１８３の出力＝Ｈレベル、ＮＯＲ回路１８５の出力＝Ｌレベル、ｎＭＯＳトランジスタ１８６＝ＯＦＦとなり、データ出力回路１６７から出力されるダミー出力データd-dq＝Ｈレベルとなる。
【００７４】
したがって、このデータ出力回路１６７から出力されるダミー出力データd-dqは、ダミー出力制御クロックd-o-clkをデータ出力回路１３と同様の遅延時間だけ遅延させたクロックとなる。
【００７５】
また、図２４において、１８８はデータ出力回路１６７の負荷を擬制してなるダミーの負荷回路であり、この負荷回路１８８は、図３２に示すように構成されており、図３２中、１９０はキャパシタである。
【００７６】
また、図２４において、１９２はデータ出力回路１６７から出力されるダミー出力データd-dqを入力してダミー内部クロックd-i-clkを出力するダミーのクロック入力回路であり、このクロック入力回路１９２は、クロック入力回路１６と同様に構成されている。
【００７７】
また、１９３は基準クロックc-clkの位相とダミー内部クロックd-i-clkの位相を比較する位相比較器であり、この位相比較器１９３は、図３３に示すように、位相比較部１９５と遅延時間制御回路制御信号生成部１９６とを設けて構成されている。
【００７８】
位相比較部１９５は、基準クロックc-clkの位相とダミー内部クロックd-i-clkの位相を比較して位相比較信号φａ、φｂ、φｃ、φｄ、φｅを出力するものであり、図３４に示すように構成されており、図３４中、１９８〜２１１はＮＡＮＤ回路、２１２〜２１５はインバータ、２１６はＮＯＲ回路である。
【００７９】
図３５は基準クロックc-clk及びダミー内部クロックd-i-clkと、位相比較信号φａ、φｂ、φｃ、φｄ、φｅとの関係を示す波形図であり、図３５Ａはダミー内部クロックd-i-clkの位相が基準クロックc-clkよりも進んでいる場合、図３５Ｂはダミー内部クロックd-i-clkが基準クロックc-clkに同期している場合、図３５Ｃはダミー内部クロックd-i-clkの位相が基準クロックc-clkよりも遅れている場合を示している。
【００８０】
また、遅延時間制御回路制御信号生成部１９６は、位相比較信号φａ、φｂ、φｃ、φｄ、φｅを入力して遅延時間制御回路制御信号φSO、φSE、φRO、φREを出力するものであり、図３６に示すように構成されている。
【００８１】
図３６中、２１８はＪＫフリップフロップ回路であり、２１９〜２２１はインバータ、２２２〜２２９はＮＡＮＤ回路である。また、２３０〜２３５はＮＡＮＤ回路、２３６〜２４９はインバータである。
【００８２】
図３７は基準クロックc-clk及びダミー内部クロックd-i-clkと遅延時間制御回路制御信号φSO、φSE、φRO、φREとの関係を示す波形図であり、図３７Ａはダミー内部クロックd-i-clkの位相が基準クロックc-clkよりも進んでいる場合、図３７Ｂはダミー内部クロックd-i-clkが基準クロックc-clkに同期している場合、図３７Ｃはダミー内部クロックd-i-clkの位相が基準クロックc-clkよりも遅れている場合を示している。
【００８３】
また、図２４において、２５２は可変遅延回路９６、１３２の遅延時間を制御する遅延時間制御回路であり、この遅延時間制御回路２５２は、図３８、図３９に示すように構成されている。
【００８４】
図３８、図３９において、２５４〜２８５はｎＭＯＳトランジスタ、２８６〜２９３はインバータ、２９４〜３０１はＮＡＮＤ回路、３０２〜３０９はＮＯＲ回路である。
【００８５】
この遅延時間制御回路２５２においては、遅延時間制御回路制御信号φSO、φSEが図３７Ａに示すようにＨレベルとＬレベルとを繰り返す場合、即ち、ダミー内部クロックd-i-clkの位相が基準クロックc-clkの位相よりも進んでいる場合には、遅延時間制御信号ＴＣ１〜ＴＣ８は、可変遅延回路９６、１３２の遅延時間を大きくさせるように変化することになる。
【００８６】
これに対して、遅延時間制御回路制御信号φSO、φSE、φRO、φREが図３７Ｂに示すようにＬレベルにあり変化しない場合、即ち、ダミー内部クロックd-i-clkが基準クロックc-clkに同期している場合には、遅延時間制御信号ＴＣ１〜ＴＣ８は、可変遅延回路９６、１３２の遅延時間を変化させないように、そのレベルを維持することになる。
【００８７】
また、遅延時間制御回路制御信号φRO、φREが図３７Ｃに示すようにＨレベルとＬレベルとを繰り返す場合、即ち、ダミー内部クロックd-i-clkの位相が基準クロックc-clkの位相よりも遅れている場合には、遅延時間制御信号ＴＣ１〜ＴＣ８は、可変遅延回路９６、１３２の遅延時間を小さくさせるように変化することになる。
【００８８】
このように構成されたＳＤＲＡＭにおいては、外部クロックＣＬＫに同期してロウアドレス信号及びコラムアドレス信号が順にロウアドレスバッファ３及びコラムアドレスバッファ５に取り込まれる。
【００８９】
ロウアドレスバッファ３に取り込まれたロウアドレス信号は、増幅、相補化されてロウデコーダ４でデコードされ、セルアレイ部１のワード線の選択が行われ、選択されたワード線に接続されているセルのデータが読み出され、センスアンプ列７のセンスアンプで増幅される。
【００９０】
他方、コラムアドレスバッファ５に取り込まれたコラムアドレス信号は、増幅、相補化され、コラムデコーダ６でデコードされ、コラム選択信号が出力され、コラムの選択が行われ、選択されたコラムのデータは、データバスＤＢ、／ＤＢにより伝送され、データバスアンプ９により増幅される。
【００９１】
そして、データバスアンプ９から出力されるデータは、スイッチ回路１０を介してデータ保持回路１１に保持され、データ保持回路１１に保持されたデータは、ＣＡＳレイテンシで決定されるタイミングでスイッチ回路１２を介してデータ出力回路１３に伝送され、データ出力回路１３は、出力制御クロックo-clkの立ち上がりエッジに同期して出力データＤＱを出力することになる。
【００９２】
【発明が解決しようとする課題】
第１の問題点
図４０は、図１９に示す従来のＳＤＲＡＭが有する第１の問題点を説明するための波形図であり、図４０Ａは外部クロックＣＬＫ、図４０Ｂは内部クロックi-clk、図４０Ｃは出力制御クロックo-clk、図４０Ｄは出力データＤＱを示している。
【００９３】
ここに、図２４に示す出力制御クロック生成回路１７においては、ダミー内部クロックd-i-clkは、立ち上がりのタイミングが基準クロックc-clkのタイミングと同期するように遅延時間制御回路２５２により可変遅延回路１３２の遅延時間が制御される。
【００９４】
他方、可変遅延回路９６は、可変遅延回路１３２と遅延時間が同一となるように制御されるので、出力制御クロックo-clkの連続する４個の立ち上がりエッジの１個は、ダミー出力制御クロックd-o-clkの立ち上がりと同期することになり、電源電圧ＶＣＣが変動してしまう場合であっても、出力制御クロックo-clkを同一のタイミングでデータ出力回路１３に供給することができる。
【００９５】
しかし、図４０に示すように、クロック入力回路１６の遅延時間と、可変遅延回路９６の遅延時間と、データ出力回路１３の遅延時間との合計遅延時間が外部クロックＣＬＫの１周期と同一時間になってしまうと、出力データＤＱの出力タイミングは、外部クロックＣＬＫの立ち上がりのタイミングと一致してしまい、ＡＣスペックの１つであるデータホールドタイム（ｔＯＨ)が０ｎｓとなり、データホールドタイムのターゲットスペックを満足できなくなるという問題点があった。
【００９６】
第２の問題点
図４１は図１９に示す従来のＳＤＲＡＭが有する第２の問題点を説明するための波形図であり、図４１Ａは外部クロックＣＬＫ、図４１Ｂはダミークロックd-clk、図４１Ｃはダミー出力制御クロックd-o-clk、図４１Ｄはダミー出力データd-dq、図４１Ｅはダミー内部クロックd-i-clk、図４１Ｆは基準クロックc-clkを示している。
【００９７】
即ち、図１９に示す従来のＳＤＲＡＭにおいては、外部クロックＣＬＫの周波数が高くなってくると、可変遅延回路１３２の遅延時間が最小値になった場合であっても、ダミークロックd-clkの立ち上がりエッジと、ダミー内部クロックd-i-clkの立ち上がりエッジとの時間差（ダミークロック・パス）が外部クロックＣＬＫの１周期tＣＬＫよりも長くなってしまい、ダミー内部クロックd-i-clkの立ち上がりのタイミングが基準クロックc-clkの立ち上がりのタイミングよりも遅くなってしまい、ＤＬＬ回路１３１は、ロックできない状態となってしまうという問題点があった。
【００９８】
第３の問題点
図１９に示す従来のＳＤＲＡＭにおいては、ダミークロックd-clkを、内部クロックi-clkを分周したものとし、ＤＬＬ回路１３１における消費電力の低減化を図るようにしている。
【００９９】
ここに、ＤＬＬ回路１３１における消費電力の低減化を図るためには、ダミークロックd-clkの周波数は低いほど良いが、同期の高速化を図るためには、ダミークロックd-clkの周波数を余りに低くすることはできない。
【０１００】
ここに、図１９に示す従来のＳＤＲＡＭにおいては、ＤＬＬ回路１３１がロックした後も、ダミークロックd-clkの周波数を不変としているので、ＤＬＬ回路１３１がロックした後においては、ＤＬＬ回路１３１において電力が無駄に消費されるという問題点があった。
【０１０１】
第４の問題点
図４２は図１９に示すＳＤＲＡＭが有する第４の問題点を説明するための波形図であり、図４２Ａは長周期の外部クロックＣＬＫ、図４２Ｂは内部クロックi-clk、図４２Ｃは出力制御クロックo-clk、図４２Ｄは出力データＤＱを示している。
【０１０２】
即ち、図１９に示す従来のＳＤＲＡＭにおいては、外部クロックＣＬＫの周波数が低くなると、可変遅延回路９６の遅延時間を最大限にしても、なお、遅延が足りなくなり、出力データＤＱの出力タイミングが外部クロックＣＬＫの立ち上がりのタイミングの前となり、外部クロックＣＬＫからのアクセスが保証できなくなるという問題点があった。
【０１０３】
第５の問題点
図４３は図１９に示す従来のＳＤＲＡＭが有する第５の問題点を説明するための波形図であり、図４３Ａは外部クロックＣＬＫ、図４３Ｂはクロックイネーブル信号ＣＫＥ、図４３Ｃはカタログで求められる出力制御クロックo-clk、図４３Ｄは内部クロックi-clk、図４３Ｅは実際の出力制御クロックo-clk、図４３Ｆはクロックサスペンド信号csuzを示している。
【０１０４】
即ち、図１９に示す従来のＳＤＲＡＭにおいては、クロックイネーブル信号ＣＫＥをラッチしたとしても、クロックサスペンド信号csuzがＨレベルとなるタイミングは、内部クロックi-clkが発生した後となり、可変遅延回路９６で無駄な電力を消費してしまうという問題点があった。
【０１０５】
本発明は、かかる点に鑑み、データホールドタイムのターゲットスペックを満足することができるようにした半導体集積回路を提供することを第１の目的とし、外部クロックの周波数が低い場合であっても、クロックからのアクセスを可能とした半導体集積回路を提供することを第２の目的とし、消費電力の低減化を図ることができるようにした半導体集積回路を提供することを第３の目的とする。
【０１０６】
【課題を解決するための手段】
本発明中、第１の発明は、出力制御クロックの立ち上がりタイミング又は立ち下がりタイミングに同期して出力動作を開始し、出力データを出力する第１のデータ出力回路と、外部から供給される外部クロックを増幅して内部クロックを出力する第１のクロック入力回路と、内部クロックを入力して出力制御クロックを出力する出力制御クロック生成回路と、出力制御クロックを第１のデータ出力回路に伝送する出力制御クロック用の配線とを備えてなる半導体集積回路において、出力制御クロック生成回路は、出力制御クロックとして、外部クロックのうち、アクセスクロックの立ち上がりタイミング又は立ち下がりタイミングから、（ｍ／ｎ）×ｔＣＬＫ（但し、ｍ、ｎはｍ＜ｎを満足する整数、ｔＣＬＫは外部クロックのサイクルタイムである。）だけ遅延して、第１のデータ出力回路から出力データを出力させることができる出力制御クロックを出力するように構成されているというものである。
【０１０７】
本発明中、第１の発明によれば、出力制御クロック生成回路は、出力制御クロックとして、外部クロックのうち、アクセスクロックの立ち上がりタイミング又は立ち下がりタイミングから、（ｍ／ｎ）×ｔＣＬＫだけ遅延して、第１のデータ出力回路から出力データを出力させることができる出力制御クロックを出力するように構成されているので、電源電圧の変動等があったとしても、データホールドタイム（ｔＯＨ)として、（ｍ／ｎ）×ｔＣＬＫを必ず確保することができる。
【０１０８】
本発明中、第２の発明は、第１の発明において、出力制御クロック生成回路は、第１の可変遅延回路と、第１の分周器と、第１の遅延同期ループ回路とを備えているというものである。
【０１０９】
第１の可変遅延回路は、第１のクロック入力回路から出力される内部クロックを遅延して出力制御クロックを出力するものである。
【０１１０】
第１の分周器は、第１のクロック入力回路から出力される内部クロックを分周してなるダミークロック及び基準クロックを出力するものである。
【０１１１】
第１の遅延同期ループ回路は、ダミークロック及び基準クロックを入力し、出力制御クロックとして、アクセスクロックの立ち上がりタイミング又は立ち下がりタイミングから、（ｍ／ｎ）×ｔＣＬＫだけ遅延して、第１のデータ出力回路から出力データを出力させることができる出力制御クロックを出力するように第１の可変遅延回路の遅延時間を制御するというものである。
【０１１２】
本発明中、第３の発明は、第２の発明において、第１の遅延同期ループ回路は、第２の可変遅延回路と、ダミー出力制御クロック用の配線と、第２のデータ出力回路と、ダミーの負荷容量と、第２のクロック入力回路と、第１の位相比較器と、第１の遅延時間制御回路とを備えているというものである。
【０１１３】
第２の可変遅延回路は、遅延時間を第１の可変遅延回路と同一時間に制御され、ダミークロックを遅延してダミー出力制御クロックを出力するものである。
【０１１４】
ダミー出力制御クロック用の配線は、出力制御クロック用の配線を擬制してなるものであり、ダミー出力制御クロックを第２のデータ出力回路に伝送するものである。
【０１１５】
第２のデータ出力回路は、第１のデータ出力回路を擬制してなるものであり、ダミー出力制御クロック用の配線を介して供給されるダミー出力制御クロックを遅延してなるダミー出力データを出力するものである。
【０１１６】
ダミーの負荷容量は、第１のデータ出力回路の負荷容量を擬制したものであり、第２のデータ出力回路の出力端子と接地線との間に接続されたものである。
【０１１７】
第２のクロック入力回路は、第１のクロック入力回路を擬制してなるものであり、ダミー出力データを入力してダミー内部クロックを出力するものである。
【０１１８】
第１の位相比較器は、基準クロックとダミー内部クロックとの位相を比較して第１の位相比較信号を出力するものである。
【０１１９】
第１の遅延時間制御回路は、第１の位相比較信号を入力して、出力制御クロックとして、アクセスクロックの立ち上がりタイミング又は立ち下がりタイミングから、（ｍ／ｎ）×ｔＣＬＫだけ遅延して、第１のデータ出力回路から出力データを出力させることができる出力制御クロックを出力するように第１、第２の可変遅延回路の遅延時間を制御するものである。
【０１２０】
本発明中、第４の発明は、第１の発明において、出力制御クロック生成回路は、第１の可変遅延回路と、第１のクロック制御回路と、第１の分周器と、第２の遅延同期ループ回路と、クロック選択信号供給回路とを備えているというものである。
【０１２１】
第１の可変遅延回路は、第１のクロック入力回路から出力される内部クロックを遅延して遅延クロックを出力するものである。
【０１２２】
第１のクロック制御回路は、内部クロック及び遅延クロックを入力して、出力制御クロックとして、内部クロック又は遅延クロックを出力するものである。
【０１２３】
第１の分周器は、内部クロックを分周してなるダミークロック及び基準クロックを出力するものである。
【０１２４】
第２の遅延同期ループ回路は、ダミークロック及び基準クロックを入力し、出力制御クロックとして、アクセスクロックの立ち上がりタイミング又は立ち下がりタイミングから、（ｍ／ｎ）×ｔＣＬＫだけ遅延して、第１のデータ出力回路から出力データを出力させることができる出力制御クロックを出力するように第１の可変遅延回路の遅延時間を制御するものである。
【０１２５】
クロック選択信号供給回路は、第１の可変遅延回路の遅延時間が最大遅延時間に到達していない場合には、出力制御クロックとして、遅延クロックを選択し、第１の可変遅延回路の遅延時間が最大遅延時間に到達した場合には、出力制御クロックとして、内部クロックを選択するように、第１のクロック制御回路を制御するクロック選択信号を第１のクロック制御回路に供給するものである。
【０１２６】
本発明中、第５の発明は、第４の発明において、第１のクロック制御回路は、一方の入力端子に内部クロックが印加され、他方の入力端子にクロック選択信号が印加される第１のＮＡＮＤ回路と、クロック選択信号を反転する第１のインバータと、一方の入力端子に遅延クロックが印加され、他方の入力端子に第１のインバータの出力信号が印加される第２のＮＡＮＤ回路と、一方の入力端子に第１のＮＡＮＤ回路の出力信号が印加され、他方の入力端子に第２のＮＡＮＤ回路の出力信号が印加され、出力端子に出力制御クロックを出力する第３のＮＡＮＤ回路とを備えているというものである。
【０１２７】
本発明中、第６の発明は、第４又は第５の発明において、第２の遅延同期ループ回路は、第２の可変遅延回路と、第２のクロック制御回路と、ダミー出力制御クロック用の配線と、第２のデータ出力回路と、ダミーの負荷容量と、第２のクロック入力回路と、第１の位相比較器と、第１の遅延時間制御回路とを備えているというものである。
【０１２８】
第２の可変遅延回路は、遅延時間を第１の可変遅延回路と同一時間に制御され、ダミークロックを遅延してダミー遅延クロックを出力するものである。
【０１２９】
第２のクロック制御回路は、第１のクロック制御回路を擬制してなるものであり、ダミー遅延クロックを入力してダミー出力制御クロックを出力するものである。
【０１３０】
ダミー出力制御クロック用の配線は、出力制御クロック用の配線を擬制してなるものであり、ダミー出力制御クロックを第２のデータ出力回路に伝送するものである。
【０１３１】
第２のデータ出力回路は、第１のデータ出力回路を擬制してなるものであり、ダミー出力制御クロック用の配線を介して供給されるダミー出力制御クロックを遅延してなるダミー出力データを出力するものである。
【０１３２】
ダミーの負荷容量は、第１のデータ出力回路の負荷容量を擬制したものであり、第２のデータ出力回路の出力端子と接地線との間に接続されたものである。
【０１３３】
第２のクロック入力回路は、第１のクロック入力回路を擬制してなるものであり、ダミー出力データを入力してダミー内部クロックを出力するものである。
【０１３４】
第１の位相比較器は、基準クロックと前記ダミー内部クロックとの位相を比較して第１の位相比較信号を出力するものである。
【０１３５】
第１の遅延時間制御回路は、第１の位相比較信号を入力して、出力制御クロックとして、アクセスクロックの立ち上がりタイミング又は立ち下がりタイミングから、（ｍ／ｎ）×ｔＣＬＫだけ遅延して、第１のデータ出力回路から出力データを出力させることができる出力制御クロックを出力するように第１、第２の可変遅延回路の遅延時間を制御するものである。
【０１３６】
本発明中、第７の発明は、第３又は第６の発明において、基準クロックの立ち上がりタイミング又は立ち下がりタイミングは、ダミークロックの立ち上がりタイミング又は立ち下がりタイミングから、（１＋ｍ／ｎ）×ｔＣＬＫだけ遅延したものであるというものである。
【０１３７】
本発明中、第７の発明によれば、ダミー内部クロックと基準クロックとの位相余裕を大きくすることができるので、外部クロックの周波数が高くなり、遅延同期ループ回路の最小遅延時間が外部クロックのクロックサイクルタイムよりも長くなってしまう場合であっても、ダミー内部クロックを基準クロックに同期させることができる。
【０１３８】
本発明中、第８の発明は、第７の発明において、第１の分周器は、第２の分周器と、第３、第４、・・・第ｍ＋２、・・・第ｎ＋２の可変遅延回路と、第２の位相比較器と、第２の遅延時間制御回路とを備え、第ｍ＋２の可変遅延回路から出力される分周クロックを基準クロックとしているというものである。
【０１３９】
第２の分周器は、ダミークロックと、立ち上がりタイミング又は立ち下がりタイミングをダミークロックの立ち上がりタイミング又は立ち下がりタイミングから外部クロックの１周期分遅延させてなる第１の分周クロックと、立ち上がりタイミング又は立ち下がりタイミングを第１の分周クロックの立ち上がりタイミング又は立ち下がりタイミングから外部クロックの１周期分遅延させてなる第２の分周クロックを出力するものである。
【０１４０】
第３、第４、・・・第ｍ＋２、・・・第ｎ＋２の可変遅延回路は、縦列接続され、遅延時間を同一時間に制御されて、第１の分周クロックを遅延するものである。
【０１４１】
第２の位相比較器は、第ｎ＋２の可変遅延回路から出力される第３の分周クロックの位相と、第２の分周クロックの位相とを比較して、第２の位相比較信号を出力するものである。
【０１４２】
第２の遅延時間制御回路は、第２の位相比較信号を入力して、第３の分周クロックが第２の分周クロックに同期するように、第３、第４、・・・第ｍ＋２、・・・第ｎ＋２の可変遅延回路の遅延時間を制御するものである。
【０１４３】
本発明中、第９の発明は、第３、第６、第７又は第８の発明において、第１の位相比較器は、ダミー内部クロックが基準クロックに同期した場合には、同期検出信号を出力するように構成され、第１の分周器は、同期検出信号が出力された場合には、分周比が大きくなるように構成されているというものである。
【０１４４】
本発明中、第９の発明によれば、ダミー内部クロックが基準クロックに同期した場合には、第１又は第２の分周器は、分周比が大きくなるように構成されているので、ダミー内部クロックが基準クロックに同期した後における遅延同期ループ回路における消費電力の低減化を図ることができる。
【０１４５】
本発明中、第１０の発明は、第９の発明において、第１の位相比較器は、第１、第２、第３、第４、第５の回路部を含めて構成されるというものである。
【０１４６】
第１の回路部は、一方の入力端子をダミー内部クロックが印加される第１のノードに接続し、他方の入力端子を基準クロックが印加される第２のノードに接続した第４のＮＡＮＤ回路と、入力端子を第４のＮＡＮＤ回路の出力端子に接続した反転遅延回路と、一方の入力端子を第４のＮＡＮＤ回路の出力端子に接続し、他方の入力端子を反転遅延回路の出力端子に接続したＮＯＲ回路とを備えるものである。
【０１４７】
第２の回路部は、一方の入力端子を第１のノードに接続した第５のＮＡＮＤ回路と、一方の入力端子を第２のノードに接続し、他方の入力端子を第５のＮＡＮＤ回路の出力端子に接続し、出力端子を第５のＮＡＮＤ回路の他方の入力端子に接続した第６のＮＡＮＤ回路と、一方の入力端子を電源線に接続し、他方の入力端子を第２のノードに接続した第７のＮＡＮＤ回路と、入力端子を第７のＮＡＮＤ回路の出力端子に接続した第２のインバータと、一方の入力端子を第１のノードに接続した第８のＮＡＮＤ回路と、一方の入力端子を第８のＮＡＮＤ回路の出力端子に接続し、他方の入力端子を第２のインバータの出力端子に接続し、出力端子を第８のＮＡＮＤ回路の出力端子に接続した第９のＮＡＮＤ回路とを備えるものである。
【０１４８】
第３の回路部は、一方の入力端子を第５のＮＡＮＤ回路の出力端子に接続し、他方の入力端子をＮＯＲ回路の出力端子に接続した第１０のＮＡＮＤ回路と、一方の入力端子を第６のＮＡＮＤ回路の出力端子に接続し、他方の入力端子を第１のＮＯＲ回路の出力端子に接続した第１１のＮＡＮＤ回路と、一方の入力端子を第８のＮＡＮＤ回路の出力端子に接続し、他方の入力端子をＮＯＲ回路の出力端子に接続した第１２のＮＡＮＤ回路と、一方の入力端子を第９のＮＡＮＤ回路の出力端子に接続し、他方の入力端子をＮＯＲ回路の出力端子に接続した第１３のＮＡＮＤ回路とを備えるものである。
【０１４９】
第４の回路部は、一方の入力端子を第１０のＮＡＮＤ回路の出力端子に接続した第１４のＮＡＮＤ回路と、一方の入力端子を第１１のＮＡＮＤ回路の出力端子に接続し、他方の入力端子を第１４のＮＡＮＤ回路の出力端子に接続した第１５のＮＡＮＤ回路と、一方の入力端子を第１２のＮＡＮＤ回路の出力端子に接続した第１６のＮＡＮＤ回路と、一方の入力端子を第１３のＮＡＮＤ回路の出力端子に接続し、他方の入力端子を第１６のＮＡＮＤ回路の出力端子に接続した第１７のＮＡＮＤ回路とを備えるものである。
【０１５０】
第５の回路部は、一方の入力端子を第１４のＮＡＮＤ回路の出力端子に接続し、他方の入力端子を第１７のＮＡＮＤ回路の出力端子に接続し、出力端子に同期検出信号を出力する第１８のＮＡＮＤ回路とを備えるものである。
【０１５１】
本発明中、第１１の発明は、第１、第２、第３、第４、第５、第６、第７、第８、第９又は第１０の発明において、第１のクロック入力回路は、外部から供給されるクロックイネーブル信号を入力するクロックイネーブル信号入力回路からクロックサスペンド信号を供給され、このクロックサスペンド信号が非活性レベルから活性レベルに変化した時は、内部クロックの出力を停止するように構成され、クロックイネーブル信号入力回路は、クロックイネーブル信号が非活性レベルから活性レベルへ変化した時は、クロックイネーブル信号を外部クロックの遷移タイミングでラッチすることなく、クロックサスペンド信号を非活性レベルから活性レベルに変化させるように構成されているというものである。
【０１５２】
本発明中、第１１の発明によれば、クロックイネーブル信号が非活性レベルから活性レベルへ変化した時は、クロックイネーブル信号を外部クロックの遷移タイミングでラッチすることなく、クロックサスペンド信号を非活性レベルから活性レベルに変化させるようにしたことにより、クロックイネーブル信号が非活性レベルから活性レベルへ変化した時は、直ちに、クロックサスペンド信号を非活性レベルから活性レベルに変化させることができる。
【０１５３】
本発明中、第１２の発明は、第１１の発明において、第１のクロック入力回路及びクロックイネーブル信号入力回路は、それぞれ、次のように構成するというものである。
【０１５４】
第１のクロック入力回路は、外部クロックが反転入力端子に印加される第１の差動増幅回路と、この第１の差動増幅回路の出力を反転する第３のインバータと、この第３のインバータの出力を反転する第４のインバータと、この第４のインバータの出力を反転してラッチクロックを出力する第５のインバータと、クロックサスペンド信号を反転する第６のインバータと、この第６のインバータの出力と第３のインバータの出力とをＮＡＮＤ処理する第１９のＮＡＮＤ回路と、この第１９のＮＡＮＤ回路の出力を反転して内部クロックを出力する第７のインバータとを備えている。
【０１５５】
また、クロックイネーブル信号入力回路は、クロックイネーブル信号が反転入力端子に印加される第２の差動増幅回路と、この第２の差動増幅回路の出力を反転する第８のインバータと、この第８のインバータの入力を反転する第９のインバータと、この第９のインバータの出力を反転する第１０のインバータと、一端を第１０のインバータの出力端子に接続し、他端を接地したキャパシタと、ラッチクロックを反転する第１１のインバータと、入力端子を第１０のインバータの出力端子に接続し、ラッチクロックによりオン、オフが接続されるｐＭＯＳトランジスタ及び第１１のインバータの出力によりオン、オフが制御されるｎＭＯＳトランジスタからなる伝送ゲート回路と、入力端子を伝送ゲート回路の出力端子に接続し、出力端子にクロックサスペンド信号を得るようにされたラッチ回路とを備えている。
【０１５６】
【発明の実施の形態】
以下、図１〜図１８を参照して、本発明の第１実施形態及び第２実施形態について、本発明をＳＤＲＡＭに適用した場合を例にして説明する。なお、図１、図３、図１３、図１４において、図１９、図２４に対応する部分には同一符号を付し、その重複説明は省略する。
【０１５７】
第１実施形態・・図１〜図１２
図１は本発明の第１実施形態の要部を示す回路図であり、本発明の第１実施形態は、図１９に示す従来のＳＤＲＡＭが備えるクロック入力回路１６、出力制御クロック生成回路１７及びクロックイネーブル信号入力回路２０と回路構成の異なるクロック入力回路３１１、出力制御クロック生成回路３１２及びクロックイネーブル信号入力回路３１３を設け、その他については、図１９に示す従来のＳＤＲＡＭと同様に構成したものである。
【０１５８】
図２はクロック入力回路３１１及びクロックイネーブル信号入力回路３１３の構成を示す回路図である。
【０１５９】
図２中、クロック入力回路３１１において、３７３は差動増幅回路であり、３７４、３７５はカレントミラー負荷回路を構成するｐＭＯＳトランジスタ、３７６、３７７は差動増幅動作を行うｎＭＯＳトランジスタ、３７８は抵抗素子として機能するｎＭＯＳトランジスタ、Ｖref は基準電圧である。
【０１６０】
また、３７９は差動増幅回路３７３の出力を反転するインバータ、３８０はインバータ３７９の出力を反転するインバータ、３８１はインバータ３８０の出力を反転して、ラッチクロックl-clkを出力するインバータである。
【０１６１】
また、３８２はクロックサスペンド信号csuzを反転するインバータ、３８３はインバータ３７９の出力とインバータ３８２の出力とをＮＡＮＤ処理するＮＡＮＤ回路、３８４はＮＡＮＤ回路３８３の出力を反転して内部クロックi-clkを出力するインバータである。
【０１６２】
また、クロックイネーブル信号入力回路３１３において、３８５は差動増幅回路であり、３８６、３８７はカレントミラー負荷回路を構成するｐＭＯＳトランジスタ、３８８、３８９は差動増幅動作を行うｎＭＯＳトランジスタ、３９０は抵抗素子として機能するｎＭＯＳトランジスタ、Ｖref は基準電圧である。
【０１６３】
また、３９１は差動増幅回路３８５の出力を反転するインバータ、３９２はインバータ３９１の出力を反転するインバータ、３９３はインバータ３９２の出力を反転するインバータ、３９４はキャパシタである。
【０１６４】
また、３９５はラッチクロックl-clkを反転するインバータ、３９６は伝送ゲート回路であり、３９７はラッチクロックl-clkによりオン、オフが制御されるｐＭＯＳトランジスタ、３９８はインバータ３９５の出力によりオン、オフが制御されるｎＭＯＳトランジスタである。
【０１６５】
また、３９９はインバータ３９３の出力をラッチするラッチ回路であり、４００、４０１はクロス接続されたインバータである。なお、インバータ４００の出力がクロックサスペンド信号csuzとされている。
【０１６６】
このクロックサスペンド信号csuzは、後述するように、クロックイネーブル信号ＣＫＥがＨレベルとされている場合はＬレベルとなっており、クロックイネーブル信号ＣＫＥがＬレベルにされると、Ｈレベルとなるものである。
【０１６７】
ここに、クロックサスペンド信号csuz＝Ｌレベルの場合には、インバータ３８２の出力＝Ｈレベルとなり、ＮＡＮＤ回路３８３は、インバータ３７９の出力に対してインバータとして動作する。
【０１６８】
したがって、この場合には、差動増幅回路３７３、インバータ３７９、ＮＡＮＤ回路３８３及びインバータ３８４で遅延された外部クロックＣＬＫがクロック入力回路３１１から内部クロックｉ−ｃｌｋとして出力されることになる。
【０１６９】
これに対して、クロックサスペンド信号csuz＝Ｈレベルとされる場合には、インバータ３８２の出力＝Ｌレベルとなり、ＮＡＮＤ回路３８３の出力＝Ｈレベル、インバータ３８４の出力＝Ｌレベルとされ、内部クロックi-clkは入力されない。
【０１７０】
図３は出力制御クロック生成回路３１２の構成を示す回路図であり、出力制御クロック生成回路３１２は、図１９（図２４）に示す出力制御クロック生成回路１７が設けるクロック制御回路１２９、分周器１３０及びＤＬＬ回路１３１と回路構成の異なるクロック制御回路３５８、分周器３１５及びＤＬＬ回路３１６を設けると共に、遅延時間制御回路２５２のオーバフローを検出するオーバフロー検出回路３５７を設け、その他については、図１９（図２４）に示す出力制御クロック生成回路１７と同様に構成したものである。
【０１７１】
ここに、クロック制御回路３５８は、図４に示すように構成されており、図４中、クロック制御回路３５８において、３６４は内部クロックi-clkと後述するオーバフロー検出信号ovflwzとをＮＡＮＤ処理するＮＡＮＤ回路、３６５はオーバフロー検出信号ovflwzを反転するインバータである。
【０１７２】
また、３６６は可変遅延回路９６から出力される遅延クロックdll-clkとインバータ３６５の出力信号とをＮＡＮＤ処理するＮＡＮＤ回路、３６７はＮＡＮＤ回路３６４の出力信号とＮＡＮＤ回路３６６の出力信号とをＮＡＮＤ処理して出力制御クロックo-clkを出力するＮＡＮＤ回路である。
【０１７３】
図５は分周器３１５の構成を示す回路図であり、図５中、３１８はクロック入力回路３１１から出力される内部クロックi-clkを入力して図７Ｂに示すダミークロックd-clk、図７Ｃに示す分周クロックａ０１、図７Ｄに示す分周クロックａ０２を出力する分周器である。
【０１７４】
図６は分周器３１８の構成を示す回路図であり、図６中、３２０〜３３７はＮＡＮＤ回路、３３８〜３４３はインバータ、３４４、３４５はｐＭＯＳトランジスタ、３４６〜３４９はｎＭＯＳトランジスタである。
【０１７５】
また、図５において、３５１−１、３５１−２、３５１−ｍ、３５１−ｎは図２４に示す可変遅延回路９６、１３２と同様に構成された可変遅延回路であり、可変遅延回路３５１−３〜３５１−（ｍ−１）、３５１−（ｍ＋１）〜３５１−（ｎ−１）は図示を省略している。
【０１７６】
なお、本発明の第１実施形態においては、可変遅延回路３５１−ｍから出力される分周クロックが基準クロックc-clkとされている。
【０１７７】
また、３５２は図２４に示す位相比較器１９３と同様に構成された位相比較器であり、分周器３１８から出力される分周クロックａ０２の位相と可変遅延回路３５１−ｎから出力される分周クロックａ０３の位相を比較するものである。
【０１７８】
また、３５３は図２４に示す遅延時間制御回路２５２と同様に構成された遅延時間制御回路であり位相比較器３５２から出力される位相比較信号に基づいて可変遅延回路３５１−１〜３５１−ｎの遅延時間を制御するものである。
【０１７９】
図７は分周器３１５の動作を示す波形図であり、図７Ａは内部クロックi-clk、図７Ｂはダミークロックd-clk、図７Ｃは分周クロックａ０１、図７Ｄは分周クロックａ０２、図７Ｅは基準クロックc-clk、図７Ｆは分周クロックａ０３を示している。
【０１８０】
即ち、この分周器３１５においては、分周クロックａ０３の立ち上がりのタイミングが分周クロックａ０２の立ち上がりのタイミングに同期するように可変遅延回路３５１−１〜３５１−ｎの遅延時間が遅延時間制御回路３５３により制御される。
【０１８１】
ここに、基準クロックc-clkは、可変遅延回路３５１−ｍから出力される分周クロックとされているので、外部クロックＣＬＫのサイクルタイムをｔＣＬＫとすると、基準クロックc-clkは、分周クロックａ０１よりも（ｍ／ｎ）×ｔＣＬＫだけ遅れたものとなる。
【０１８２】
即ち、可変遅延回路１３２の遅延時間と、後述するクロック制御回路３５９の遅延時間と、データ出力回路１６７の遅延時間と、後述するクロック入力回路３５５の遅延時間との合計遅延時間は、（１＋ｍ／ｎ）×ｔＣＬＫとなり、クロックc-clkの立ち上がりのタイミングは、ダミークロックd-clkの立ち上がりのタイミングよりも（１＋ｍ／ｎ）×ｔＣＬＫだけ遅れたものとなる。
【０１８３】
また、図３において、ＤＬＬ回路３１６は、図２４に示すＤＬＬ回路１３１が設けるクロック入力回路１９２及びクロック制御回路１６５と回路構成の異なるクロック入力回路３５５及びクロック制御回路３５９を設け、その他については、図２４に示すＤＬＬ回路１３１と同様に構成したものである。
【０１８４】
ここに、クロック入力回路３５５は、クロック入力回路３１１を擬制したものであり、クロック入力回路３１１と同様に構成されている。
【０１８５】
また、クロック制御回路３５９は、図４に示すように構成されており、図４中、クロック制御回路３５９において、３６８はダミー遅延クロックd-dll-clkと電源電圧ＶＣＣとをＮＡＮＤ処理するＮＡＮＤ回路、３６９は電源電圧ＶＣＣとＮＡＮＤ回路３６８の出力信号とをＮＡＮＤ処理してダミー出力制御クロックd-o-clkを出力するＮＡＮＤ回路である。
【０１８６】
図８はオーバフロー検出回路３５７の構成を示す回路図であり、図８中、３６１は遅延時間制御回路２５２のインバータ２９３の出力を反転するインバータ、３６２はインバータ３６１の出力を反転してオーバフロー検出信号ovflwzを出力するインバータである。
【０１８７】
なお、このオーバフロー検出回路３５７は、オーバフロー検出信号ovflwzをクロック制御回路３５８に対してクロック選択信号として供給するクロック選択信号供給回路をなすものである。
【０１８８】
ここに、遅延時間制御回路２５２においては、通常、インバータ２９３の出力はＬレベルとなっているが、可変遅延回路９６、１３２の遅延時間が最大遅延時間となり、可変遅延回路９６、１３２の遅延段数を使い切ると、インバータ２９３の出力はＨレベルとなる。
【０１８９】
即ち、オーバフロー検出信号ovflwzは、通常、Ｌレベルとなっているが、可変遅延回路９６、１３２の遅延時間が最大遅延時間となり、可変遅延回路９６、１３２の遅延段数を使い切ると、Ｈレベルとなる。
【０１９０】
ここに、オーバフロー検出信号ovflwz＝Ｌレベルの場合には、クロック制御回路３５８においては、インバータ３６５の出力＝Ｈレベルとなり、ＮＡＮＤ回路３６６は遅延クロックdll-clkに対してインバータとして動作すると共に、ＮＡＮＤ回路３６４の出力はＨレベルに固定され、ＮＡＮＤ回路３６７は、ＮＡＮＤ回路３６６の出力信号に対してインバータとして動作する。
【０１９１】
したがって、クロック制御回路３５８においては、ＮＡＮＤ回路３６６、３６７で遅延された遅延クロックdll-clkが出力制御クロックo-clkとして出力されることになる。
【０１９２】
また、クロック制御回路３５９においては、ＮＡＮＤ回路３６８は、ダミー遅延クロックd-dll-clkに対して常にインバータとして動作し、ＮＡＮＤ回路３６９は、ＮＡＮＤ回路３６８の出力信号に対して常にインバータとして動作する。
【０１９３】
したがって、クロック制御回路３５９においては、ＮＡＮＤ回路３６８、３６９で遅延されたダミー遅延クロックd-dll-clkがダミー出力制御クロックd-o-clkとして出力されることになる。
【０１９４】
これに対して、オーバフロー検出信号ovflwz＝Ｈレベルの場合には、クロック制御回路３５８においては、ＮＡＮＤ回路３６４は、内部クロックi-clkに対してインバータとして動作すると共に、インバータ３６５の出力はＬレベル、ＮＡＮＤ回路３６６の出力はＨレベルに固定され、ＮＡＮＤ回路３６７は、ＮＡＮＤ回路３６４の出力信号に対してインバータとして動作する。
【０１９５】
したがって、クロック制御回路３５８においては、ＮＡＮＤ回路３６４、３６７で遅延された内部クロックi-clkが出力制御クロックo-clkとして出力されることになる。
【０１９６】
このように構成された本発明の第１実施形態においては、データ出力回路１３から出力される出力データＤＱの出力タイミングは図９に示すようになる。
【０１９７】
即ち、図９は本発明の第１実施形態におけるデータ出力回路１３から出力される出力データＤＱの出力タイミングを示す波形図であり、図９Ａは外部クロックＣＬＫ、図９Ｂは内部クロックi-clk、図９Ｃは出力制御クロックo-clk、図９Ｄは出力データＤＱを示している。
【０１９８】
ここに、本発明の第１実施形態においては、可変遅延回路１３２の遅延時間と、クロック制御回路３５９の遅延時間と、データ出力回路１６７の遅延時間と、クロック入力回路３５５の遅延時間との合計遅延時間は、前述したように、（１＋ｍ／ｎ）×ｔＣＬＫとなる。
【０１９９】
したがって、クロック入力回路３１１の遅延時間と、可変遅延回路９６の遅延時間と、クロック制御回路３５８の遅延時間と、データ出力回路１３の遅延時間との合計遅延時間も（１＋ｍ／ｎ）×ｔＣＬＫとなり、クロック入力回路３１１の遅延時間と、可変遅延回路９６の遅延時間と、クロック制御回路３５８の遅延時間と、データ出力回路１３の遅延時間との合計遅延時間がｔＣＬＫとなることはない。
【０２００】
この結果、図９に示すように、アクセスクロックＣＬＫ−Ａの立ち上がりのタイミングに同期して出力データＤＱが出力されることはなく、出力データＤＱの出力タイミングは、アクセスクロックＣＬＫ−Ａの立ち上がりのタイミングから（ｍ／ｎ）×ｔＣＬＫだけ遅延したタイミングとなり、データホールドタイムが確保される。
【０２０１】
また、図１０は可変遅延回路１３２の遅延時間が最小遅延時間である場合のＤＬＬ回路３１６の動作を示す波形図であり、図１０Ａは内部クロックi-clk、図１０Ｂはダミークロックd-clk、図１０Ｃはダミー出力制御クロックd-o-clk、図１０Ｄはダミー出力データd-dq、図１０Ｅはダミー内部クロックd-i-clk、図１０Ｆは基準クロックc-clkを示している。
【０２０２】
即ち、本発明の第１実施形態においては、外部クロックＣＬＫの周波数が高くなり、可変遅延回路１３２の最小遅延時間と、クロック制御回路３５９の遅延時間と、データ出力回路１６７の遅延時間と、クロック入力回路３５５の遅延時間との合計遅延時間が外部クロックＣＬＫのクロックサイクルタイムｔＣＬＫよりも長くなってしまう場合であっても、ダミークロックd-clkの立ち上がりエッジと基準クロックc-clkの立ち上がりエッジとの時間差は（１＋ｍ／ｎ）×ｔＣＬＫとなるようにされているので、可変遅延回路１３２の遅延時間を大きくすることで、ダミー内部クロックd-i-clkを基準クロックc-clkに同期させることが可能となる。
【０２０３】
また、図１１は可変遅延回路９６、１３２の遅延時間が最大遅延時間となり、可変遅延回路９６、１３２の遅延段数を使い切り、オーバフロー検出信号ovflwzがＨレベルとされた場合の出力データＤＱの出力タイミングを示す波形図であり、図１１Ａは外部クロックＣＬＫ、図１１Ｂは内部クロックi-clk、図１１Ｃは遅延クロックdll-clk、図１１Ｄは出力制御クロックo-clk、図１１Ｅは出力データＤＱを示している。
【０２０４】
即ち、本発明の第１実施形態においては、可変遅延回路９６の遅延時間が最大遅延時間となり、可変遅延回路９６の遅延段数を使い切ると、クロック制御回路３５８からは、出力制御クロックo-clkとして、内部クロックi-clkをクロック制御回路３５８の遅延時間だけ遅らせてなるクロックが出力されることになるので、出力データＤＱは、内部クロックi-clkの立ち上がりタイミングからデータ出力回路１３の遅延時間だけ遅延して出力される。
【０２０５】
したがって、外部クロックＣＬＫの周波数が低くなり、可変遅延回路９６の遅延時間を最大遅延時間としても、可変遅延回路９６の遅延時間が足りない場合になったとしても、データホールドタイムを確保することができる。
【０２０６】
また、図１２は本発明の第１実施形態におけるクロックサスペンド・モードを説明するための波形図であり、図１２Ａは外部クロックＣＬＫ、図１２Ｂはクロックイネーブル信号ＣＫＥ、図１２Ｃはカタログで求められる出力制御クロックo-clk、図１２Ｄは内部クロックi-clk、図１２Ｅは実際の出力制御クロックo-clk、図１２Ｆはクロックサスペンド信号csuzを示している。
【０２０７】
即ち、本発明の第１実施形態においては、たとえば、外部クロックＣＬＫがＬレベルの場合において、クロックイネーブル信号ＣＫＥがＨレベル（非活性レベル）からＬレベル（活性レベル）に変化し、クロックサスペンド・モードが指示されると、外部クロックＣＬＫがＬレベルからＨレベルに立ち上がるのを待たず、クロックサスペンド信号csuzは、ＬレベルからＨレベルとされる。
【０２０８】
この結果、クロック入力回路３１１においては、インバータ３８２の出力＝Ｌレベル、ＮＡＮＤ回路３８３の出力＝Ｈレベルとなり、内部クロックi-clk＝Ｌレベルとなり、外部クロックＣＬＫ−Ｂは取り込まれず、外部クロックＣＬＫ−Ｂに対応する内部クロックi-clk−Ｂが出力されることはない。
【０２０９】
したがって、可変遅延回路９６は、外部クロックＣＬＫ−Ｂに対応する内部クロックi-clk−Ｂを入力し、この内部クロックi-clk−Ｂを遅延させる動作を行うことはない。
【０２１０】
以上のように、本発明の第１実施形態によれば、出力データＤＱの出力タイミングをアクセスクロックＣＬＫ−Ａの立ち上がりのタイミングから（ｍ／ｎ）×ｔＣＬＫだけ遅延したタイミングとすることができるので、データホールドタイムを確保することができ、信頼性の向上を図ることができる。
【０２１１】
また、ダミークロックd-clkの立ち上がりのタイミングと基準クロックc-clkの立ち上がりのタイミングとの時間差が（１＋ｍ／ｎ）×ｔＣＬＫとなるようにしたことにより、ダミー内部クロックd-i-clkと基準クロックc-clkとの位相余裕を大きくすることができるので、外部クロックＣＬＫの周波数が高くなり、可変遅延回路１３２の最小遅延時間と、クロック制御回路３５９の遅延時間と、データ出力回路１６７の遅延時間と、クロック入力回路３５５の遅延時間との合計遅延時間が外部クロックＣＬＫのクロックサイクルタイムｔＣＬＫよりも長くなってしまう場合であっても、ダミー内部クロックd-i-clkを基準クロックc-clkに同期させることが可能となる。
【０２１２】
また、可変遅延回路９６の遅延時間が最大遅延時間となり、可変遅延回路９６の遅延段数を使い切ると、クロック制御回路３５８から出力制御クロックo-clkとして内部クロックi-clkをクロック制御回路３５８の遅延時間だけ遅らせてなるクロックを出力させるようにしたので、外部クロックＣＬＫの周波数が低くなり、可変遅延回路９６の遅延時間を最大遅延時間としても、可変遅延回路９６の遅延時間が足りない場合になるような場合においても、データホールドタイムを確保することができ、クロックアクセスの安定化を図ることができる。
【０２１３】
また、クロックイネーブル信号ＣＫＥがＨレベルからＬレベルとされた場合、クロックイネーブル信号ＣＫＥを外部クロックＣＬＫの立ち上がりのタイミングでラッチすることなく、直ちに、クロックサスペンド信号csuzをＬレベルからＨレベルとし、内部クロックi-clkを出力させないようにしたので、可変遅延回路９６、１３２での消費電力の低減化を図ることができる。
【０２１４】
第２実施形態・・図１３〜図１８
図１３は本発明の第２実施形態の要部を示す回路図であり、本発明の第２実施形態は、図１に示す本発明の第１実施形態が備える出力制御クロック生成回路３１２と回路構成の異なる出力制御クロック生成回路４０３を備え、その他については、図１に示す本発明の第１実施形態と同様に構成したものである。
【０２１５】
図１４は出力制御クロック生成回路４０３の構成を示す回路図であり、この出力制御クロック生成回路４０３は、図３に示す出力制御クロック生成回路３１２が備える分周器３１５及びＤＬＬ回路３１６と回路構成の異なる分周器４０５及びＤＬＬ回路４０６を設け、その他については、図３に示す出力制御クロック生成回路３１２と同様に構成したものである。
【０２１６】
分周器４０５は、図３（図５）に示す分周器３１５が備える分周器３１８の代わりに、図１５に示す分周器４０８を設け、その他については、図３（図５）に示す分周器３１５と同様に構成したものである。
【０２１７】
図１５中、分周器４０８において、４０９は図５に示す分周器３１８と同様に構成された分周器であり、分周器４０９の出力端子４０９Ａ、４０９Ｂ、４０９Ｃは、それぞれ、分周器３１８の出力端子３１８Ａ、３１８Ｂ、３１８Ｃに対応している。
【０２１８】
したがって、分周器４０９の出力端子４０９Ａに出力される分周クロックＣ４０９Ａは図７Ｂに示すダミークロックd-clkと同一のクロック、分周器４０９の出力端子４０９Ｂに出力される分周クロックＣ４０９Ｂは図７Ｃに示す分周クロックａ０１と同一のクロック、分周器４０９の出力端子４０９Ｃに出力される分周クロックＣ４０９Ｃは図７Ｄに示す分周クロックａ０２と同一のクロックとなる。
【０２１９】
また、４１０は後述する同期検出信号ＪＳＴに制御されて内部クロックi-clkを１／８に分周する８分周器であり、同期検出信号ＪＳＴがＬレベルの場合にはＨレベルを出力し、同期検出信号ＪＳＴがＨレベルの場合には、内部クロックi-clkを１／８に分周してなる分周クロックＣ４１０を出力するものである。
【０２２０】
また、４１１は分周器４０９の出力端子４０９Ａに出力される分周クロックＣ４０９Ａと８分周器４１０の出力とをＡＮＤ処理してダミークロックd-clkを出力するＡＮＤ回路である。
【０２２１】
また、４１２は分周器４０９の出力端子４０９Ｂに出力される分周クロックＣ４０９Ｂと８分周器４１０の出力とをＡＮＤ処理して分周クロックａ０１を出力するＡＮＤ回路である。
【０２２２】
また、４１３は、分周器４０９の出力端子４０９Ｃに出力される分周クロックＣ４０９Ｃと８分周器４１０の出力とＡＮＤ処理して分周クロックａ０２を出力するＡＮＤ回路である。
【０２２３】
図１６は分周器４０８の動作を示す回路図であり、図１６Ａは内部クロックi-clk、図１６Ｂは分周クロックＣ４１０、図１６Ｃは分周クロックＣ４０９Ａ、図１６Ｄは分周クロックＣ４０９Ｂ、図１６Ｅは分周クロックＣ４０９Ｃ、図１６Ｆはダミークロックd-clk、図１６Ｇは分周クロックａ０１、図１６Ｈは分周クロックａ０２を示している。
【０２２４】
即ち、分周器４０８においては、同期検出信号ＪＳＴがＬレベルの場合には、分周器４０９から出力される分周クロックＣ４０９Ａ、Ｃ４０９Ｂ、Ｃ４０９Ｃがそれぞれダミークロックd-clk、分周クロックａ０１、分周クロックａ０２として出力されるが、同期検出信号ＪＳＴがＨレベルとされる場合には、分周器４０９から出力される分周クロックＣ４０９Ａ、Ｃ４０９Ｂ、Ｃ４０９Ｃをそれぞれ１／２に分周したクロックがダミークロックd-clk、分周クロックａ０１、分周クロックａ０２として出力されることになる。
【０２２５】
また、図１４において、ＤＬＬ回路４０６は、図３に示すＤＬＬ回路３１６が備える位相比較器１９３と回路構成の異なる位相比較器４１５を設け、その他については、図３に示すＤＬＬ回路３１６と同様に構成したものである。
【０２２６】
図１７は位相比較器４１５の位相比較部の構成を示す回路図であり、位相比較器４１５の遅延時間制御回路制御信号生成部については、図２４（図３６）に示す位相比較器１９３の遅延時間制御回路制御信号生成部１９６と同様に構成されている。
【０２２７】
位相比較器４１５の位相比較部は、同期検出信号ＪＳＴを出力する同期検出回路４１７を設け、その他については、図２４（図３４）に示す位相比較器１９３の位相比較部１９５と同様に構成したものである。
【０２２８】
同期検出回路４１７は、ＡＮＤ回路４１８を設け、ＡＮＤ回路４１８の一方の入力端子をＮＡＮＤ回路２０８の出力端子に接続し、ＡＮＤ回路４１８の他方の入力端子をＮＡＮＤ回路２１１の出力端子に接続し、ＡＮＤ回路４１８の出力端子に同期検出信号ＪＳＴを得るように構成したものである。
【０２２９】
図１８は位相比較器４１５の位相比較部の動作を説明するための図であり、例えば、ダミー内部クロックd-i-clkの位相が基準クロックc-clkよりも進んでいる場合には、図３５Ａから明らかなように、位相比較信号φｂ＝Ｈレベル、位相比較信号φｃ＝Ｌレベル、位相比較信号φｄ＝Ｈレベル、位相比較信号φｅ＝Ｌレベルとなり、この場合には、同期検出信号ＪＳＴ＝Ｌレベルとなる。
【０２３０】
また、ダミー内部クロックd-i-clkの位相が基準クロックc-clkよりも遅れている場合には、図３５Ｃから明らかなように、位相比較信号φｂ＝Ｌレベル、位相比較信号φｃ＝Ｈレベル、位相比較信号φｄ＝Ｌレベル、位相比較信号φｅ＝Ｈレベルとなり、この場合にも、同期検出信号ＪＳＴ＝Ｌレベルとなる。
【０２３１】
これに対して、ダミー内部クロックd-i-clkが基準クロックc-clkに同期した場合には、図３５Ｂから明らかなように、位相比較信号φｂ＝Ｌレベル、位相比較信号φｃ＝Ｈレベル、位相比較信号φｄ＝Ｈレベル、位相比較信号φｅ＝Ｌレベルとなり、同期検出信号ＪＳＴ＝Ｈレベルとなる。
【０２３２】
このように、同期検出信号ＪＳＴは、ダミー内部クロックd-i-clkが基準クロックc-clkに同期した場合にはＨレベルとなり、ダミー内部クロックd-i-clkが基準クロックc-clkに同期していない場合にはＬレベルとなる。
【０２３３】
本発明の第２実施形態によれば、第１実施形態と同様の効果を得ることができると共に、ダミー内部クロックd-i-clkが基準クロックc-clkに同期すると、同期検出信号ＪＳＴがＨレベルとなり、ダミークロックd-clk、分周クロックａ０１、分周クロックａ０２は、１／２に分周されるので、ＤＬＬ回路４０６における消費電力の低減化を図ることができる。
【０２３４】
なお、本発明の第１実施形態及び第２実施形態においては、オーバフロー検出回路３５７及びクロック制御回路３５８、３５９を設けるようにした場合について説明したが、オーバフロー検出回路３５７及びクロック制御回路３５８、３５９を設けないように構成しても良い。
【０２３５】
【発明の効果】
以上のように、本発明中、第１〜第１２の発明のいずれによっても、電源電圧の変動などがあったとしても、データホールドタイム（ｔＯＨ）として、（ｍ／ｎ）×ｔＣＬＫを必ず確保することができるので、信頼性の向上を図ることができる。
【０２３６】
また、特に、少なくとも、第７又は第８の発明によれば、ダミー内部クロックと基準クロックとの位相余裕を大きくすることができるので、外部クロックの周波数が高くなり、遅延同期ループ回路の最小遅延時間が外部クロックのクロックサイクルタイムよりも長くなってしまう場合であっても、ダミー内部クロックを基準クロックに同期させることができる。
【０２３７】
また、特に、少なくとも、第９又は第１０の発明によれば、ダミー内部クロックが基準クロックに同期した場合には、第１の分周器は、分周比が大きくなるように構成されているので、ダミー内部クロックが基準クロックに同期した後における遅延同期ループ回路における消費電力の低減化を図ることができる。
【０２３８】
また、特に、第１１又は第１２の発明によれば、クロックイネーブル信号が非活性レベルから活性レベルへ変化した時は、直ちに、クロックサスペンド信号を非活性レベルから活性レベルに変化させることができるので、第１、第２の可変遅延回路での消費電力の低減化を図ることができる。
【０２３９】
【図面の簡単な説明】
【図１】本発明の第１実施形態の要部を示す回路図である。
【図２】本発明の第１実施形態が備えるクロック入力回路及びクロックイネーブル信号入力回路の構成を示す回路図である。
【図３】本発明の第１実施形態が備える出力制御クロック生成回路の構成を示す回路図である。
【図４】本発明の第１実施形態が備えるクロック制御回路の構成を示す回路図である。
【図５】本発明の第１実施形態が備える内部クロックを分周する分周器の構成を示す回路図である。
【図６】本発明の第１実施形態が備える内部クロックを分周する分周器を構成する分周器の構成を示す回路図である。
【図７】本発明の第１実施形態が備える内部クロックを分周する分周器の動作を示す波形図である。
【図８】本発明の第１実施形態が備えるオーバフロー検出回路の構成を示す回路図である。
【図９】本発明の第１実施形態における出力データの出力タイミングを示す波形図である。
【図１０】本発明の第１実施形態において可変遅延回路の遅延時間が最小遅延時間である場合のＤＬＬ回路の動作を示す波形図である。
【図１１】本発明の第１実施形態においてオーバフロー検出信号がＨレベルとされた場合の出力データの出力タイミングを示す波形図である。
【図１２】本発明の第１実施形態におけるクロックサスペンド・モードを説明するための波形図である。
【図１３】本発明の第２実施形態の要部を示す回路図である。
【図１４】本発明の第２実施形態が備える出力制御クロック生成回路の構成を示す回路図である。
【図１５】本発明の第２実施形態が備える内部クロックを分周する分周器の構成の一部分を示す回路図である。
【図１６】図１５に示す分周器の動作を示す波形図である。
【図１７】本発明の第２実施形態が備える出力制御クロック生成回路を構成する位相比較器の位相比較部の構成を示す回路図である。
【図１８】本発明の第２実施形態が備える出力制御クロック生成回路を構成する位相比較器の位相比較部の動作を説明するための図である。
【図１９】従来のＳＤＲＡＭの一例の要部を示す回路図である。
【図２０】図１９に示す従来のＳＤＲＡＭが備えるデータ出力回路の構成を示す回路図である。
【図２１】図１９に示す従来のＳＤＲＡＭが備えるクロック入力回路及びクロックイネーブル信号入力回路の構成を示す回路図である。
【図２２】図１９に示す従来のＳＤＲＡＭが備えるクロック入力回路を構成する差動増幅回路の構成を示す回路図である。
【図２３】図１９に示す従来のＳＤＲＡＭが備えるクロックイネーブル信号入力回路を構成する差動増幅回路の構成を示す回路図である。
【図２４】図１９に示す従来のＳＤＲＡＭが備える出力制御クロック生成回路の構成を示す回路図である。
【図２５】図１９に示す従来のＳＤＲＡＭが備える出力制御クロック生成回路を構成する内部クロックを遅延する可変遅延回路の構成を分図して示す回路図である。
【図２６】図１９に示す従来のＳＤＲＡＭが備える出力制御クロック生成回路を構成する内部クロックを遅延する可変遅延回路の構成を分図して示す回路図である。
【図２７】図１９に示す従来のＳＤＲＡＭが備える出力制御クロック生成回路を構成するクロック制御回路の構成を示す回路図である。
【図２８】図１９に示す従来のＳＤＲＡＭが備える出力制御クロック生成回路を構成する内部クロックを分周する分周器の動作を示す波形図である。
【図２９】図１９に示す従来のＳＤＲＡＭが備える出力制御クロック生成回路を構成するダミークロックを遅延する可変遅延回路の構成を分図して示す回路図である。
【図３０】図１９に示す従来のＳＤＲＡＭが備える出力制御クロック生成回路を構成するダミークロックを遅延する可変遅延回路の構成を分図して示す回路図である。
【図３１】図１９に示す従来のＳＤＲＡＭが備える出力制御クロック生成回路を構成するダミーのデータ出力回路の構成を示す回路図である。
【図３２】図１９に示す従来のＳＤＲＡＭが備える出力制御クロック生成回路を構成するダミーの負荷回路の構成を示す回路図である。
【図３３】図１９に示す従来のＳＤＲＡＭが備える出力制御クロック生成回路を構成する位相比較器の構成を示す回路図である。
【図３４】図１９に示す従来のＳＤＲＡＭが備える出力制御クロック生成回路を構成する位相比較器の位相比較部の構成を示す回路図である。
【図３５】図１９に示す従来のＳＤＲＡＭが備える出力制御クロック生成回路を構成する位相比較器の位相比較部の動作を示す波形図である。
【図３６】図１９に示す従来のＳＤＲＡＭが備える出力制御クロック生成回路を構成する位相比較器の遅延時間制御回路制御信号生成部の構成を示す回路図である。
【図３７】図１９に示す従来のＳＤＲＡＭが備える出力制御クロック生成回路を構成する位相比較器の遅延時間制御回路制御信号生成部の動作を示す波形図である。
【図３８】図１９に示す従来のＳＤＲＡＭが備える出力制御クロック生成回路を構成する遅延時間制御回路の構成を分図して示す回路図である。
【図３９】図１９に示す従来のＳＤＲＡＭが備える出力制御クロック生成回路を構成する遅延時間制御回路の構成を分図して示す回路図である。
【図４０】図１９に示す従来のＳＤＲＡＭが有する第１の問題点を説明するための波形図である。
【図４１】図１９に示す従来のＳＤＲＡＭが有する第２の問題点を説明するための波形図である。
【図４２】図１９に示す従来のＳＤＲＡＭが有する第４の問題点を説明するための波形図である。
【図４３】図１９に示す従来のＳＤＲＡＭが有する第５の問題点を説明するための波形図である。
【符号の説明】
ＣＬＫ 外部クロック
i-clk 内部クロック
dll-clk 遅延クロック
o-clk 出力制御クロック
ＤＱ 出力データ
d-clk ダミークロック
c-clk 基準クロック
d-dll-clk ダミー遅延クロック
d-o-clk ダミー出力制御クロック
d-dq ダミー出力データ
d-i-clk ダミー内部クロック
【発明の属する技術分野】
本発明は、データの出力タイミングを外部から供給される外部クロックに制御される半導体集積回路に関する。
【０００２】
【従来の技術】
図１９はデータの出力タイミングを外部から供給される外部クロックに制御される半導体集積回路の一種である従来のシンクロナス・ダイナミック・ランダム・アクセス・メモリ（以下、ＳＤＲＡＭという）の一例の要部を示す回路図である。
【０００３】
図１９中、１はメモリセルが配列されてなるセルアレイ部、２は外部から与えられるアドレス信号を入力するためのアドレス信号入力端子群である。
【０００４】
また、３はアドレス信号入力端子群２を介して入力されるロウアドレス信号を増幅して相補化するロウアドレスバッファ、４はロウアドレスバッファ３から出力される相補化されたロウアドレス信号をデコードしてセルアレイ部１のワード線の選択を行うロウデコーダである。
【０００５】
また、５はアドレス信号入力端子群２を介して入力されるコラムアドレス信号を増幅して相補化するコラムアドレスバッファ、６はコラムアドレスバッファ５から出力されたコラムアドレス信号をデコードしてコラム選択信号を出力するコラムデコーダである。
【０００６】
また、７はセルアレイ部１から読み出されたデータを増幅するセンスアンプが配列されてなるセンスアンプ列、８はコラムデコーダ６から出力されるコラム選択信号に基づいてコラムの選択を行うコラム選択回路である。
【０００７】
また、ＤＢ、／ＤＢはコラム選択回路８を介して出力されるデータを伝送するデータバス、９はデータバスＤＢ、／ＤＢ上のデータを増幅するデータバスアンプ、１０はスイッチ回路（ＳＷ）である。
【０００８】
また、１１はデータバスアンプからパイプライン動作で出力されるデータを保持するデータ保持回路、１２はスイッチ回路（ＳＷ）、１３はデータバス保持回路１１に保持されたデータを順に出力するデータ出力回路、１４はデータ入出力端子である。
【０００９】
また、１５は外部クロックＣＬＫが印加される外部クロック入力端子、１６は外部クロック入力端子１５を介して外部クロックＣＬＫを入力して内部クロックi-clkを出力するクロック入力回路である。
【００１０】
また、１７はクロック入力回路１６から出力される内部クロックi-clkを入力してデータ出力回路１３に供給すべき出力制御クロックo-clkを生成する出力制御クロック生成回路、１８は出力制御クロックo-clkをデータ出力回路１３に伝送する出力制御クロック用配線である。
【００１１】
また、１９はクロックイネーブル信号ＣＫＥが印加されるクロックイネーブル信号入力端子、２０はクロックイネーブル信号入力端子１９を介して入力されるクロックイネーブル信号ＣＫＥを取り込み、クロックサスペンド信号csuzを出力制御クロック生成回路１７に対して出力するクロックイネーブル信号入力回路である。
【００１２】
図２０はデータ出力回路１３の構成を示す回路図であり、図２０中、２３は出力制御クロックo-clkを反転するインバータ、２４はインバータ２３の出力を反転するインバータである。
【００１３】
また、ＤＡＴＡ１、ＤＡＴＡ２はデータ保持回路１１から出力されるセルアレイ部１から読み出されたデータを示す対をなすデータである。
【００１４】
また、２５はＤＡＴＡ１の通過を制御する伝送ゲート回路であり、２６はインバータ２３の出力によりオン、オフが制御されるｐＭＯＳトランジスタ、２７はインバータ２４の出力によりオン、オフが制御されるｎＭＯＳトランジスタである。
【００１５】
また、２８はインバータ２９、３０をクロス接続してなる、ＤＡＴＡ１をラッチするラッチ回路、３１はラッチ回路２８の出力を反転するインバータ、３２はインバータ３１の出力によりオン、オフが制御される出力用のｐＭＯＳトランジスタ、ＶＣＣＱはデータ出力回路用の電源電圧である。
【００１６】
また、３３はＤＡＴＡ２の通過を制御する伝送ゲート回路であり、３４はインバータ２３の出力によりオン、オフが制御されるｐＭＯＳトランジスタ、３５はインバータ２４の出力によりオン、オフが制御されるｎＭＯＳトランジスタである。
【００１７】
また、３６はインバータ３７、３８をクロス接続してなる、ＤＡＴＡ２をラッチするラッチ回路、３９はラッチ回路３６の出力を反転するインバータ、４０はインバータ３９の出力によりオン、オフが制御される出力用のｎＭＯＳトランジスタである。
【００１８】
このデータ出力回路１３においては、出力制御クロックo-clk＝低電位（以下、Ｌレベルという）の場合には伝送ゲート回路２５＝ＯＦＦ、伝送ゲート回路３３＝ＯＦＦとなり、ＤＡＴＡ１、ＤＡＴＡ２の入力は遮断される。
【００１９】
この状態から、出力制御クロックo-clk＝高電位（以下、Ｈレベルという）となると、伝送ゲート回路２５＝ＯＮ、伝送ゲート回路３３＝ＯＮとなり、ＤＡＴＡ１、ＤＡＴＡ２が入力される。
【００２０】
ここに、例えば、ＤＡＴＡ１＝Ｌレベル、ＤＡＴＡ２＝Ｌレベルの場合には、インバータ２９の出力＝Ｈレベル、インバータ３１の出力＝Ｌレベル、ｐＭＯＳトランジスタ３２＝ＯＮ、インバータ３７の出力＝Ｈレベル、インバータ３９の出力＝Ｌレベル、ｎＭＯＳトランジスタ４０＝ＯＦＦとなり、出力データＤＱとしてＨレベルが出力される。
【００２１】
これに対して、ＤＡＴＡ１＝Ｈレベル、ＤＡＴＡ２＝Ｈレベルの場合には、インバータ２９の出力＝Ｌレベル、インバータ３１の出力＝Ｈレベル、ｐＭＯＳトランジスタ３２＝ＯＦＦ、インバータ３７の出力＝Ｌレベル、インバータ３９の出力＝Ｈレベル、ｎＭＯＳトランジスタ４０＝ＯＮとなり、出力データＤＱとして、Ｌレベルが出力される。
【００２２】
図２１はクロック入力回路１６及びクロックイネーブル信号入力回路２０の構成を示す回路図である。
【００２３】
クロック入力回路１６において、４２は外部クロック入力端子１５を介して外部クロックＣＬＫが入力される差動増幅回路、４３〜４６はインバータであり、差動増幅回路４２は、図２２に示すように構成されている。
【００２４】
図２２中、４８、４９はカレントミラー負荷回路を構成するｐＭＯＳトランジスタ、５０、５１は差動増幅動作を行うｎＭＯＳトランジスタ、５２は抵抗素子として機能するｎＭＯＳトランジスタ、Ｖref は基準電圧である。
【００２５】
ここに、外部クロックＣＬＫ＝Ｌレベルの場合には、差動増幅回路４２の出力＝Ｈレベル、インバータ４３の出力＝Ｌレベル、インバータ４４の出力＝Ｈレベル、インバータ４５の出力、即ち、内部クロックi-clk＝Ｌレベルとなる。
【００２６】
これに対して、外部クロックＣＬＫ＝Ｈレベルの場合には、差動増幅回路４２の出力＝Ｌレベル、インバータ４３の出力＝Ｈレベル、インバータ４４の出力＝Ｌレベル、内部クロックi-clk＝Ｈレベルとなる。
【００２７】
したがって、このクロック入力回路１６から出力される内部クロックi-clkは、外部クロックＣＬＫを差動増幅回路４２、インバータ４３〜４５の合計遅延時間だけ遅延したものとなる。
【００２８】
図２１中、クロックイネーブル信号入力回路２０において、５３はクロックイネーブル信号入力端子１９を介してクロックイネーブル信号ＣＫＥが入力される差動増幅回路、５４〜５９はインバータ、６０はキャパシタである。
【００２９】
差動増幅回路５３は、図２３に示すように構成されており、図２３中、６１、６２はカレントミラー負荷回路を構成するｐＭＯＳトランジスタ、６３、６４は差動増幅動作を行うｎＭＯＳトランジスタ、６５は抵抗素子として機能するｎＭＯＳトランジスタである。
【００３０】
また、図２１において、６６はクロック入力回路１６のインバータ４５から出力される反転内部クロック／i-clkに同期してクロックイネーブル信号ＣＫＥを取り込むシンクロナス・フリップフロップ回路であり、６７〜７２はｐＭＯＳトランジスタ、７３〜８１はｎＭＯＳトランジスタ、８２、８３はインバータである。
【００３１】
また、８４はインバータ８５、８６をクロス接続してなるラッチ回路であり、シンクロナス・フリップフロップ回路６６の出力をラッチするものである。
【００３２】
ここに、反転内部クロック／i-clk＝Ｌレベルの場合、ｐＭＯＳトランジスタ６７＝ＯＮ、ｐＭＯＳトランジスタ７０＝ＯＮ、ｎＭＯＳトランジスタ７９＝ＯＦＦとなる。
【００３３】
この結果、ノードＮ１＝Ｈレベル、ノードＮ２＝Ｈレベルとなり、ｐＭＯＳトランジスタ７１＝ＯＦＦ、ｐＭＯＳトランジスタ７２＝ＯＦＦ、ｎＭＯＳトランジスタ８０＝ＯＦＦ、ｎＭＯＳトランジスタ８１＝ＯＦＦとされる。
【００３４】
この状態から、反転内部クロック／i-clk＝Ｈレベルとなると、ｐＭＯＳトランジスタ６７＝ＯＦＦ、ｐＭＯＳトランジスタ７０＝ＯＦＦ、ｎＭＯＳトランジスタ７９＝ＯＮとなる。
【００３５】
この場合において、インバータ５８の出力＝Ｌレベル、インバータ５９の出力＝Ｈレベルの場合、ｎＭＯＳトランジスタ７８＝ＯＮ、ノードＮ２＝Ｌレベル、ｐＭＯＳトランジスタ６８＝ＯＮ、ｎＭＯＳトランジスタ７３＝ＯＦＦ、ノードＮ１＝Ｈレベル、ｐＭＯＳトランジスタ６９＝ＯＦＦとなる。
【００３６】
この結果、ｐＭＯＳトランジスタ７１＝ＯＦＦ、ｎＭＯＳトランジスタ８１＝ＯＦＦ、ｎＭＯＳトランジスタ８０＝ＯＮ、ｐＭＯＳトランジスタ７２＝ＯＮとなり、インバータ８５の出力＝Ｈレベルに維持される。
【００３７】
これに対して、インバータ５８の出力＝Ｈレベル、インバータ５９の出力＝Ｌレベルの場合には、ｎＭＯＳトランジスタ７５＝ＯＮ、ノードＮ１＝Ｌレベル、ｐＭＯＳトランジスタ６９＝ＯＮ、ｎＭＯＳトランジスタ７４＝ＯＦＦ、ノードＮ１＝Ｈレベル、ｐＭＯＳトランジスタ６８＝ＯＦＦとなる。
【００３８】
この結果、ｐＭＯＳトランジスタ７１＝ＯＮ、ｎＭＯＳトランジスタ８１＝ＯＮ、ｎＭＯＳトランジスタ８０＝ＯＦＦ、ｐＭＯＳトランジスタ７２＝ＯＦＦとなり、インバータ８５の出力＝Ｌレベルに維持される。
【００３９】
また、８７はインバータ、８８、８９は伝送ゲート回路、９０、９１はラッチ回路であり、９２〜９５はインバータである。この例では、インバータ９４の出力信号がクロックサスペンド信号csuzとされている。
【００４０】
ここに、クロック入力回路１６から出力される反転内部クロック／i-clk=Ｈレベル（内部クロックi-clk＝Ｌレベル）となると、伝送ゲート回路８８＝ＯＮ、伝送ゲート回路８９＝ＯＦＦとなり、インバータ８５の出力がラッチ回路９０にラッチされる。
【００４１】
そして、その後、反転内部クロック／i-clk=Ｌレベル（内部クロックi-clk＝Ｈレベル）となると、伝送ゲート回路８８＝ＯＦＦ、伝送ゲート回路８９＝ＯＮとなり、ラッチ回路９０の出力がラッチ回路９１にラッチされる。
【００４２】
図２４は出力制御クロック生成回路１７の構成を示す回路図であり、図２４中、９６はクロック入力回路１６から出力される内部クロックi-clkを遅延する可変遅延回路である。
【００４３】
図２５、図２６は可変遅延回路９６の構成を分図して示す回路図であり、図２５、図２６において、９８〜１１２はインバータ、１１３〜１２８はＮＡＮＤ回路、ＴＣ１〜ＴＣ８は遅延時間制御信号、dll-clkは可変遅延回路９６から出力される遅延クロックである。
【００４４】
ここに、遅延時間制御信号ＴＣ１〜ＴＣ８は、後述する遅延時間制御回路から出力されるものであり、いずれか１個がＨレベル、残りはＬレベルとされるものである。
【００４５】
例えば、ＴＣ１＝Ｈレベル、ＴＣ２〜ＴＣ８＝Ｌレベルとされる場合には、ＮＡＮＤ回路１２０はインバータ１０１の出力に対してインバータとして動作し、ＮＡＮＤ回路１１９〜１１３の出力はＨレベルに固定される。
【００４６】
この結果、インバータ１０８の出力はＨレベルに固定されるので、ＮＡＮＤ回路１２８は、ＮＡＮＤ回路１２０の出力に対してインバータとして動作し、内部クロックi-clkは、インバータ９８〜１０１、ＮＡＮＤ回路１２０、１２８及びインバータ１０９〜１１２を介して伝送され、インバータ１１２から遅延クロックdll-clkが出力されることになる。
【００４７】
即ち、この場合の遅延クロックdll-clkは、内部クロックi-clkをインバータ９８〜１０１、ＮＡＮＤ回路１２０、１２８及びインバータ１０９〜１１２の合計遅延時間だけ遅延させたものとなる。
【００４８】
また、例えば、ＴＣ４＝Ｈレベル、ＴＣ１〜ＴＣ３＝Ｌレベル、ＴＣ５〜ＴＣ８＝Ｌレベルとされる場合には、ＮＡＮＤ回路１１７はインバータ１０１の出力に対してインバータとして動作し、ＮＡＮＤ回路１２０〜１１８、１１６〜１１３の出力はＨレベルに固定される。
【００４９】
この結果、インバータ１０５の出力はＨレベルに固定されるので、ＮＡＮＤ回路１２５は、ＮＡＮＤ回路１１７の出力に対してインバータとして動作し、内部クロックi-clkは、インバータ９８〜１０１、ＮＡＮＤ回路１１７、１２５、インバータ１０６、ＮＡＮＤ回路１２６、インバータ１０７、ＮＡＮＤ回路１２７、インバータ１０８、ＮＡＮＤ回路１２８及びインバータ１０９〜１１２を介して伝送され、インバータ１１２から遅延クロックdll-clkが出力されることになる。
【００５０】
即ち、この場合の遅延クロックdll-clkは、内部クロックi-clkをインバータ９８〜１０１、ＮＡＮＤ回路１１７、１２５、インバータ１０６、ＮＡＮＤ回路１２６、インバータ１０７、ＮＡＮＤ回路１２７、インバータ１０８、ＮＡＮＤ回路１２８及びインバータ１０９〜１１２の合計遅延時間だけ遅延させたものとなる。
【００５１】
また、図２４において、１２９は可変遅延回路９６から出力される遅延クロックdll-clkを入力して出力制御クロックo-clkを出力するクロック制御回路であり、このクロック制御回路１２９は、図２７に示すように構成されている。
【００５２】
図２７中、クロック制御回路１２９において、１２９−１はクロックサスペンド信号csuzを反転するインバータ、１２９−２は遅延クロックdll-clkとインバータ１２９−１をＮＡＮＤ処理するＮＡＮＤ回路、１２９−３はＮＡＮＤ回路１２９−２の出力を反転して出力制御クロックo-clkを出力するインバータである。
【００５３】
このクロック制御回路１２９においては、クロックサスペンド信号csuzがＬレベルの場合、インバータ１２９−１の出力＝Ｈレベルとなり、ＮＡＮＤ回路１２９−２は遅延クロックdll-clkに対してインバータとして動作し、ＮＡＮＤ回路１２９−２及びインバータ１２９−３で遅延された遅延クロックdll-clkが出力制御クロックo-clkとして出力される。
【００５４】
これに対して、クロックサスペンド信号csuzがＨレベルの場合、インバータ１２９−１の出力＝Ｌレベルとなり、ＮＡＮＤ回路１２９−２の出力＝Ｈレベル、インバータ１２９−３の出力＝Ｌレベルに固定される。
【００５５】
また、図２４において、１３０はクロック入力回路１６から出力される内部クロックi-clkを分周してダミークロックd-clk及び基準クロックc-clkを出力する分周器である。
【００５６】
図２８は分周器１３０の動作を示す波形図であり、図２８Ａは内部クロックi-clk、図２８Ｂはダミークロックd-clk、図２８Ｃは基準クロックc-clkを示している。
【００５７】
ここに、ダミークロックd-clkは、内部クロックi-clkを１／４に分周してなるクロック、基準クロックc-clkは、ダミークロックd-clkを反転して、立ち上がりのタイミングをダミークロックd-clkの立ち上がりのタイミングよりも内部クロックi-clkの１周期分遅延させるようにしたものである。
【００５８】
また、図２４において、１３１は遅延同期ループ回路（以下、ＤＬＬ回路と表現する場合もある）であり、１３２はダミークロックd-clkを遅延してダミー遅延クロックd-dll-clkを出力する可変遅延回路である。
【００５９】
この可変遅延回路１３２は、図２９、図３０に示すように、可変遅延回路９６と同一の回路構成とされており、図２９、図３０において、１３４〜１４８はインバータ、１４９〜１６４はＮＡＮＤ回路である。
【００６０】
即ち、この可変遅延回路１３２は、可変遅延回路９６を擬制したものであり、後述する遅延時間制御回路によって可変遅延回路９６と遅延時間が同一となるように制御されることになる。
【００６１】
また、図２４において、１６５はクロック制御回路１２９を擬制するダミーのクロック制御回路であり、このクロック制御回路１６５は、図２７に示すように構成されている。
【００６２】
図２７中、クロック制御回路１６５において、１６５−１はダミー遅延クロックd-dll-clkと電源電圧ＶＣＣとをＮＡＮＤ処理するＮＡＮＤ回路、１６５−２はＮＡＮＤ回路１６５−１の出力を反転してダミー出力制御クロックd-o-clkを出力するインバータである。
【００６３】
また、図２４において、１６６は配線１８を擬制したダミーの配線であり、可変遅延回路１３２からダミー出力制御クロックd-o-clkが出力される配線、１６７はデータ出力回路１３を擬制したダミーのデータ出力回路であり、配線１６６を介して供給されるダミー出力制御クロックd-o-clkを入力してダミー出力データd-dqを出力するものである。
【００６４】
図３１はデータ出力回路１６７の構成を示す回路図である。図３１中、１６９はダミー出力制御クロックd-o-clkを反転するインバータ、１７０はインバータ１６９の出力を反転するインバータである。
【００６５】
また、１７１は入力端を接地された伝送ゲート回路であり、１７２はインバータ１６９の出力によりオン、オフが制御されるｐＭＯＳトランジスタ、１７３はインバータ１７０の出力によりオン、オフが制御されるｎＭＯＳトランジスタである。
【００６６】
また、１７４はインバータ１７５と、一方の入力端子に出力制御クロックd-o-clkが入力されるＮＡＮＤ回路１７６とからなるラッチ回路、１７７は一方の入力端子にインバータ１７５の出力が入力され、他方の入力端子に電源電圧ＶＣＣが入力されるＮＡＮＤ回路、１７８はＮＡＮＤ回路１７７の出力によりオン、オフが制御されるｐＭＯＳトランジスタである。
【００６７】
また、１７９は入力端を接地された伝送ゲート回路であり、１８０はインバータ１６９の出力によりオン、オフが制御されるｐＭＯＳトランジスタ、１８１はインバータ１７０の出力によりオン、オフが制御されるｎＭＯＳトランジスタである。
【００６８】
また、１８２はインバータ１８３と、一方の入力端子に出力制御クロックd-o-clkが入力されるＮＡＮＤ回路１８４とからなるラッチ回路、１８５は一方の入力端子にインバータ１８３の出力が入力され、他方の入力端子を接地されたＮＯＲ回路、１８６はＮＯＲ回路１８５の出力によりオン、オフが制御されるｎＭＯＳトランジスタである。
【００６９】
このデータ出力回路１６７においては、出力制御クロックd-o-clk＝Ｌレベルの場合、インバータ１６９の出力＝Ｈレベル、インバータ１７０の出力＝Ｌレベル、伝送ゲート回路１７１＝ＯＦＦ、伝送ゲート回路１７９＝ＯＦＦとなる。
【００７０】
また、ＮＡＮＤ回路１７６の出力＝Ｈレベル、インバータ１７５の出力＝Ｌレベル、ＮＡＮＤ回路１７７の出力＝Ｈレベル、ｐＭＯＳトランジスタ１７８＝ＯＦＦ、ＮＡＮＤ回路１８４の出力＝Ｈレベル、インバータ１８３の出力＝Ｌレベル、ＮＯＲ回路１８５の出力＝Ｈレベル、ｎＭＯＳトランジスタ１８６＝ＯＮとなり、データ出力回路１６７から出力されるダミー出力データd-dq＝Ｌレベルとなる。
【００７１】
これに対して、出力制御クロックd-o-clk＝Ｈレベルの場合、インバータ１６９の出力＝Ｌレベル、インバータ１７０の出力＝Ｈレベル、伝送ゲート回路１７１＝ＯＮ、伝送ゲート回路１７９＝ＯＮとなる。
【００７２】
他方、ＮＡＮＤ回路１７６はインバータ１７５の出力に対してインバータとして機能し、ＮＡＮＤ回路１８４はインバータ１８３の出力に対してインバータとして動作する。
【００７３】
この結果、インバータ１７５の出力＝Ｈレベル、ＮＡＮＤ回路１７７の出力＝Ｌレベル、ｐＭＯＳトランジスタ１７８＝ＯＮ、インバータ１８３の出力＝Ｈレベル、ＮＯＲ回路１８５の出力＝Ｌレベル、ｎＭＯＳトランジスタ１８６＝ＯＦＦとなり、データ出力回路１６７から出力されるダミー出力データd-dq＝Ｈレベルとなる。
【００７４】
したがって、このデータ出力回路１６７から出力されるダミー出力データd-dqは、ダミー出力制御クロックd-o-clkをデータ出力回路１３と同様の遅延時間だけ遅延させたクロックとなる。
【００７５】
また、図２４において、１８８はデータ出力回路１６７の負荷を擬制してなるダミーの負荷回路であり、この負荷回路１８８は、図３２に示すように構成されており、図３２中、１９０はキャパシタである。
【００７６】
また、図２４において、１９２はデータ出力回路１６７から出力されるダミー出力データd-dqを入力してダミー内部クロックd-i-clkを出力するダミーのクロック入力回路であり、このクロック入力回路１９２は、クロック入力回路１６と同様に構成されている。
【００７７】
また、１９３は基準クロックc-clkの位相とダミー内部クロックd-i-clkの位相を比較する位相比較器であり、この位相比較器１９３は、図３３に示すように、位相比較部１９５と遅延時間制御回路制御信号生成部１９６とを設けて構成されている。
【００７８】
位相比較部１９５は、基準クロックc-clkの位相とダミー内部クロックd-i-clkの位相を比較して位相比較信号φａ、φｂ、φｃ、φｄ、φｅを出力するものであり、図３４に示すように構成されており、図３４中、１９８〜２１１はＮＡＮＤ回路、２１２〜２１５はインバータ、２１６はＮＯＲ回路である。
【００７９】
図３５は基準クロックc-clk及びダミー内部クロックd-i-clkと、位相比較信号φａ、φｂ、φｃ、φｄ、φｅとの関係を示す波形図であり、図３５Ａはダミー内部クロックd-i-clkの位相が基準クロックc-clkよりも進んでいる場合、図３５Ｂはダミー内部クロックd-i-clkが基準クロックc-clkに同期している場合、図３５Ｃはダミー内部クロックd-i-clkの位相が基準クロックc-clkよりも遅れている場合を示している。
【００８０】
また、遅延時間制御回路制御信号生成部１９６は、位相比較信号φａ、φｂ、φｃ、φｄ、φｅを入力して遅延時間制御回路制御信号φSO、φSE、φRO、φREを出力するものであり、図３６に示すように構成されている。
【００８１】
図３６中、２１８はＪＫフリップフロップ回路であり、２１９〜２２１はインバータ、２２２〜２２９はＮＡＮＤ回路である。また、２３０〜２３５はＮＡＮＤ回路、２３６〜２４９はインバータである。
【００８２】
図３７は基準クロックc-clk及びダミー内部クロックd-i-clkと遅延時間制御回路制御信号φSO、φSE、φRO、φREとの関係を示す波形図であり、図３７Ａはダミー内部クロックd-i-clkの位相が基準クロックc-clkよりも進んでいる場合、図３７Ｂはダミー内部クロックd-i-clkが基準クロックc-clkに同期している場合、図３７Ｃはダミー内部クロックd-i-clkの位相が基準クロックc-clkよりも遅れている場合を示している。
【００８３】
また、図２４において、２５２は可変遅延回路９６、１３２の遅延時間を制御する遅延時間制御回路であり、この遅延時間制御回路２５２は、図３８、図３９に示すように構成されている。
【００８４】
図３８、図３９において、２５４〜２８５はｎＭＯＳトランジスタ、２８６〜２９３はインバータ、２９４〜３０１はＮＡＮＤ回路、３０２〜３０９はＮＯＲ回路である。
【００８５】
この遅延時間制御回路２５２においては、遅延時間制御回路制御信号φSO、φSEが図３７Ａに示すようにＨレベルとＬレベルとを繰り返す場合、即ち、ダミー内部クロックd-i-clkの位相が基準クロックc-clkの位相よりも進んでいる場合には、遅延時間制御信号ＴＣ１〜ＴＣ８は、可変遅延回路９６、１３２の遅延時間を大きくさせるように変化することになる。
【００８６】
これに対して、遅延時間制御回路制御信号φSO、φSE、φRO、φREが図３７Ｂに示すようにＬレベルにあり変化しない場合、即ち、ダミー内部クロックd-i-clkが基準クロックc-clkに同期している場合には、遅延時間制御信号ＴＣ１〜ＴＣ８は、可変遅延回路９６、１３２の遅延時間を変化させないように、そのレベルを維持することになる。
【００８７】
また、遅延時間制御回路制御信号φRO、φREが図３７Ｃに示すようにＨレベルとＬレベルとを繰り返す場合、即ち、ダミー内部クロックd-i-clkの位相が基準クロックc-clkの位相よりも遅れている場合には、遅延時間制御信号ＴＣ１〜ＴＣ８は、可変遅延回路９６、１３２の遅延時間を小さくさせるように変化することになる。
【００８８】
このように構成されたＳＤＲＡＭにおいては、外部クロックＣＬＫに同期してロウアドレス信号及びコラムアドレス信号が順にロウアドレスバッファ３及びコラムアドレスバッファ５に取り込まれる。
【００８９】
ロウアドレスバッファ３に取り込まれたロウアドレス信号は、増幅、相補化されてロウデコーダ４でデコードされ、セルアレイ部１のワード線の選択が行われ、選択されたワード線に接続されているセルのデータが読み出され、センスアンプ列７のセンスアンプで増幅される。
【００９０】
他方、コラムアドレスバッファ５に取り込まれたコラムアドレス信号は、増幅、相補化され、コラムデコーダ６でデコードされ、コラム選択信号が出力され、コラムの選択が行われ、選択されたコラムのデータは、データバスＤＢ、／ＤＢにより伝送され、データバスアンプ９により増幅される。
【００９１】
そして、データバスアンプ９から出力されるデータは、スイッチ回路１０を介してデータ保持回路１１に保持され、データ保持回路１１に保持されたデータは、ＣＡＳレイテンシで決定されるタイミングでスイッチ回路１２を介してデータ出力回路１３に伝送され、データ出力回路１３は、出力制御クロックo-clkの立ち上がりエッジに同期して出力データＤＱを出力することになる。
【００９２】
【発明が解決しようとする課題】
第１の問題点
図４０は、図１９に示す従来のＳＤＲＡＭが有する第１の問題点を説明するための波形図であり、図４０Ａは外部クロックＣＬＫ、図４０Ｂは内部クロックi-clk、図４０Ｃは出力制御クロックo-clk、図４０Ｄは出力データＤＱを示している。
【００９３】
ここに、図２４に示す出力制御クロック生成回路１７においては、ダミー内部クロックd-i-clkは、立ち上がりのタイミングが基準クロックc-clkのタイミングと同期するように遅延時間制御回路２５２により可変遅延回路１３２の遅延時間が制御される。
【００９４】
他方、可変遅延回路９６は、可変遅延回路１３２と遅延時間が同一となるように制御されるので、出力制御クロックo-clkの連続する４個の立ち上がりエッジの１個は、ダミー出力制御クロックd-o-clkの立ち上がりと同期することになり、電源電圧ＶＣＣが変動してしまう場合であっても、出力制御クロックo-clkを同一のタイミングでデータ出力回路１３に供給することができる。
【００９５】
しかし、図４０に示すように、クロック入力回路１６の遅延時間と、可変遅延回路９６の遅延時間と、データ出力回路１３の遅延時間との合計遅延時間が外部クロックＣＬＫの１周期と同一時間になってしまうと、出力データＤＱの出力タイミングは、外部クロックＣＬＫの立ち上がりのタイミングと一致してしまい、ＡＣスペックの１つであるデータホールドタイム（ｔＯＨ)が０ｎｓとなり、データホールドタイムのターゲットスペックを満足できなくなるという問題点があった。
【００９６】
第２の問題点
図４１は図１９に示す従来のＳＤＲＡＭが有する第２の問題点を説明するための波形図であり、図４１Ａは外部クロックＣＬＫ、図４１Ｂはダミークロックd-clk、図４１Ｃはダミー出力制御クロックd-o-clk、図４１Ｄはダミー出力データd-dq、図４１Ｅはダミー内部クロックd-i-clk、図４１Ｆは基準クロックc-clkを示している。
【００９７】
即ち、図１９に示す従来のＳＤＲＡＭにおいては、外部クロックＣＬＫの周波数が高くなってくると、可変遅延回路１３２の遅延時間が最小値になった場合であっても、ダミークロックd-clkの立ち上がりエッジと、ダミー内部クロックd-i-clkの立ち上がりエッジとの時間差（ダミークロック・パス）が外部クロックＣＬＫの１周期tＣＬＫよりも長くなってしまい、ダミー内部クロックd-i-clkの立ち上がりのタイミングが基準クロックc-clkの立ち上がりのタイミングよりも遅くなってしまい、ＤＬＬ回路１３１は、ロックできない状態となってしまうという問題点があった。
【００９８】
第３の問題点
図１９に示す従来のＳＤＲＡＭにおいては、ダミークロックd-clkを、内部クロックi-clkを分周したものとし、ＤＬＬ回路１３１における消費電力の低減化を図るようにしている。
【００９９】
ここに、ＤＬＬ回路１３１における消費電力の低減化を図るためには、ダミークロックd-clkの周波数は低いほど良いが、同期の高速化を図るためには、ダミークロックd-clkの周波数を余りに低くすることはできない。
【０１００】
ここに、図１９に示す従来のＳＤＲＡＭにおいては、ＤＬＬ回路１３１がロックした後も、ダミークロックd-clkの周波数を不変としているので、ＤＬＬ回路１３１がロックした後においては、ＤＬＬ回路１３１において電力が無駄に消費されるという問題点があった。
【０１０１】
第４の問題点
図４２は図１９に示すＳＤＲＡＭが有する第４の問題点を説明するための波形図であり、図４２Ａは長周期の外部クロックＣＬＫ、図４２Ｂは内部クロックi-clk、図４２Ｃは出力制御クロックo-clk、図４２Ｄは出力データＤＱを示している。
【０１０２】
即ち、図１９に示す従来のＳＤＲＡＭにおいては、外部クロックＣＬＫの周波数が低くなると、可変遅延回路９６の遅延時間を最大限にしても、なお、遅延が足りなくなり、出力データＤＱの出力タイミングが外部クロックＣＬＫの立ち上がりのタイミングの前となり、外部クロックＣＬＫからのアクセスが保証できなくなるという問題点があった。
【０１０３】
第５の問題点
図４３は図１９に示す従来のＳＤＲＡＭが有する第５の問題点を説明するための波形図であり、図４３Ａは外部クロックＣＬＫ、図４３Ｂはクロックイネーブル信号ＣＫＥ、図４３Ｃはカタログで求められる出力制御クロックo-clk、図４３Ｄは内部クロックi-clk、図４３Ｅは実際の出力制御クロックo-clk、図４３Ｆはクロックサスペンド信号csuzを示している。
【０１０４】
即ち、図１９に示す従来のＳＤＲＡＭにおいては、クロックイネーブル信号ＣＫＥをラッチしたとしても、クロックサスペンド信号csuzがＨレベルとなるタイミングは、内部クロックi-clkが発生した後となり、可変遅延回路９６で無駄な電力を消費してしまうという問題点があった。
【０１０５】
本発明は、かかる点に鑑み、データホールドタイムのターゲットスペックを満足することができるようにした半導体集積回路を提供することを第１の目的とし、外部クロックの周波数が低い場合であっても、クロックからのアクセスを可能とした半導体集積回路を提供することを第２の目的とし、消費電力の低減化を図ることができるようにした半導体集積回路を提供することを第３の目的とする。
【０１０６】
【課題を解決するための手段】
本発明中、第１の発明は、出力制御クロックの立ち上がりタイミング又は立ち下がりタイミングに同期して出力動作を開始し、出力データを出力する第１のデータ出力回路と、外部から供給される外部クロックを増幅して内部クロックを出力する第１のクロック入力回路と、内部クロックを入力して出力制御クロックを出力する出力制御クロック生成回路と、出力制御クロックを第１のデータ出力回路に伝送する出力制御クロック用の配線とを備えてなる半導体集積回路において、出力制御クロック生成回路は、出力制御クロックとして、外部クロックのうち、アクセスクロックの立ち上がりタイミング又は立ち下がりタイミングから、（ｍ／ｎ）×ｔＣＬＫ（但し、ｍ、ｎはｍ＜ｎを満足する整数、ｔＣＬＫは外部クロックのサイクルタイムである。）だけ遅延して、第１のデータ出力回路から出力データを出力させることができる出力制御クロックを出力するように構成されているというものである。
【０１０７】
本発明中、第１の発明によれば、出力制御クロック生成回路は、出力制御クロックとして、外部クロックのうち、アクセスクロックの立ち上がりタイミング又は立ち下がりタイミングから、（ｍ／ｎ）×ｔＣＬＫだけ遅延して、第１のデータ出力回路から出力データを出力させることができる出力制御クロックを出力するように構成されているので、電源電圧の変動等があったとしても、データホールドタイム（ｔＯＨ)として、（ｍ／ｎ）×ｔＣＬＫを必ず確保することができる。
【０１０８】
本発明中、第２の発明は、第１の発明において、出力制御クロック生成回路は、第１の可変遅延回路と、第１の分周器と、第１の遅延同期ループ回路とを備えているというものである。
【０１０９】
第１の可変遅延回路は、第１のクロック入力回路から出力される内部クロックを遅延して出力制御クロックを出力するものである。
【０１１０】
第１の分周器は、第１のクロック入力回路から出力される内部クロックを分周してなるダミークロック及び基準クロックを出力するものである。
【０１１１】
第１の遅延同期ループ回路は、ダミークロック及び基準クロックを入力し、出力制御クロックとして、アクセスクロックの立ち上がりタイミング又は立ち下がりタイミングから、（ｍ／ｎ）×ｔＣＬＫだけ遅延して、第１のデータ出力回路から出力データを出力させることができる出力制御クロックを出力するように第１の可変遅延回路の遅延時間を制御するというものである。
【０１１２】
本発明中、第３の発明は、第２の発明において、第１の遅延同期ループ回路は、第２の可変遅延回路と、ダミー出力制御クロック用の配線と、第２のデータ出力回路と、ダミーの負荷容量と、第２のクロック入力回路と、第１の位相比較器と、第１の遅延時間制御回路とを備えているというものである。
【０１１３】
第２の可変遅延回路は、遅延時間を第１の可変遅延回路と同一時間に制御され、ダミークロックを遅延してダミー出力制御クロックを出力するものである。
【０１１４】
ダミー出力制御クロック用の配線は、出力制御クロック用の配線を擬制してなるものであり、ダミー出力制御クロックを第２のデータ出力回路に伝送するものである。
【０１１５】
第２のデータ出力回路は、第１のデータ出力回路を擬制してなるものであり、ダミー出力制御クロック用の配線を介して供給されるダミー出力制御クロックを遅延してなるダミー出力データを出力するものである。
【０１１６】
ダミーの負荷容量は、第１のデータ出力回路の負荷容量を擬制したものであり、第２のデータ出力回路の出力端子と接地線との間に接続されたものである。
【０１１７】
第２のクロック入力回路は、第１のクロック入力回路を擬制してなるものであり、ダミー出力データを入力してダミー内部クロックを出力するものである。
【０１１８】
第１の位相比較器は、基準クロックとダミー内部クロックとの位相を比較して第１の位相比較信号を出力するものである。
【０１１９】
第１の遅延時間制御回路は、第１の位相比較信号を入力して、出力制御クロックとして、アクセスクロックの立ち上がりタイミング又は立ち下がりタイミングから、（ｍ／ｎ）×ｔＣＬＫだけ遅延して、第１のデータ出力回路から出力データを出力させることができる出力制御クロックを出力するように第１、第２の可変遅延回路の遅延時間を制御するものである。
【０１２０】
本発明中、第４の発明は、第１の発明において、出力制御クロック生成回路は、第１の可変遅延回路と、第１のクロック制御回路と、第１の分周器と、第２の遅延同期ループ回路と、クロック選択信号供給回路とを備えているというものである。
【０１２１】
第１の可変遅延回路は、第１のクロック入力回路から出力される内部クロックを遅延して遅延クロックを出力するものである。
【０１２２】
第１のクロック制御回路は、内部クロック及び遅延クロックを入力して、出力制御クロックとして、内部クロック又は遅延クロックを出力するものである。
【０１２３】
第１の分周器は、内部クロックを分周してなるダミークロック及び基準クロックを出力するものである。
【０１２４】
第２の遅延同期ループ回路は、ダミークロック及び基準クロックを入力し、出力制御クロックとして、アクセスクロックの立ち上がりタイミング又は立ち下がりタイミングから、（ｍ／ｎ）×ｔＣＬＫだけ遅延して、第１のデータ出力回路から出力データを出力させることができる出力制御クロックを出力するように第１の可変遅延回路の遅延時間を制御するものである。
【０１２５】
クロック選択信号供給回路は、第１の可変遅延回路の遅延時間が最大遅延時間に到達していない場合には、出力制御クロックとして、遅延クロックを選択し、第１の可変遅延回路の遅延時間が最大遅延時間に到達した場合には、出力制御クロックとして、内部クロックを選択するように、第１のクロック制御回路を制御するクロック選択信号を第１のクロック制御回路に供給するものである。
【０１２６】
本発明中、第５の発明は、第４の発明において、第１のクロック制御回路は、一方の入力端子に内部クロックが印加され、他方の入力端子にクロック選択信号が印加される第１のＮＡＮＤ回路と、クロック選択信号を反転する第１のインバータと、一方の入力端子に遅延クロックが印加され、他方の入力端子に第１のインバータの出力信号が印加される第２のＮＡＮＤ回路と、一方の入力端子に第１のＮＡＮＤ回路の出力信号が印加され、他方の入力端子に第２のＮＡＮＤ回路の出力信号が印加され、出力端子に出力制御クロックを出力する第３のＮＡＮＤ回路とを備えているというものである。
【０１２７】
本発明中、第６の発明は、第４又は第５の発明において、第２の遅延同期ループ回路は、第２の可変遅延回路と、第２のクロック制御回路と、ダミー出力制御クロック用の配線と、第２のデータ出力回路と、ダミーの負荷容量と、第２のクロック入力回路と、第１の位相比較器と、第１の遅延時間制御回路とを備えているというものである。
【０１２８】
第２の可変遅延回路は、遅延時間を第１の可変遅延回路と同一時間に制御され、ダミークロックを遅延してダミー遅延クロックを出力するものである。
【０１２９】
第２のクロック制御回路は、第１のクロック制御回路を擬制してなるものであり、ダミー遅延クロックを入力してダミー出力制御クロックを出力するものである。
【０１３０】
ダミー出力制御クロック用の配線は、出力制御クロック用の配線を擬制してなるものであり、ダミー出力制御クロックを第２のデータ出力回路に伝送するものである。
【０１３１】
第２のデータ出力回路は、第１のデータ出力回路を擬制してなるものであり、ダミー出力制御クロック用の配線を介して供給されるダミー出力制御クロックを遅延してなるダミー出力データを出力するものである。
【０１３２】
ダミーの負荷容量は、第１のデータ出力回路の負荷容量を擬制したものであり、第２のデータ出力回路の出力端子と接地線との間に接続されたものである。
【０１３３】
第２のクロック入力回路は、第１のクロック入力回路を擬制してなるものであり、ダミー出力データを入力してダミー内部クロックを出力するものである。
【０１３４】
第１の位相比較器は、基準クロックと前記ダミー内部クロックとの位相を比較して第１の位相比較信号を出力するものである。
【０１３５】
第１の遅延時間制御回路は、第１の位相比較信号を入力して、出力制御クロックとして、アクセスクロックの立ち上がりタイミング又は立ち下がりタイミングから、（ｍ／ｎ）×ｔＣＬＫだけ遅延して、第１のデータ出力回路から出力データを出力させることができる出力制御クロックを出力するように第１、第２の可変遅延回路の遅延時間を制御するものである。
【０１３６】
本発明中、第７の発明は、第３又は第６の発明において、基準クロックの立ち上がりタイミング又は立ち下がりタイミングは、ダミークロックの立ち上がりタイミング又は立ち下がりタイミングから、（１＋ｍ／ｎ）×ｔＣＬＫだけ遅延したものであるというものである。
【０１３７】
本発明中、第７の発明によれば、ダミー内部クロックと基準クロックとの位相余裕を大きくすることができるので、外部クロックの周波数が高くなり、遅延同期ループ回路の最小遅延時間が外部クロックのクロックサイクルタイムよりも長くなってしまう場合であっても、ダミー内部クロックを基準クロックに同期させることができる。
【０１３８】
本発明中、第８の発明は、第７の発明において、第１の分周器は、第２の分周器と、第３、第４、・・・第ｍ＋２、・・・第ｎ＋２の可変遅延回路と、第２の位相比較器と、第２の遅延時間制御回路とを備え、第ｍ＋２の可変遅延回路から出力される分周クロックを基準クロックとしているというものである。
【０１３９】
第２の分周器は、ダミークロックと、立ち上がりタイミング又は立ち下がりタイミングをダミークロックの立ち上がりタイミング又は立ち下がりタイミングから外部クロックの１周期分遅延させてなる第１の分周クロックと、立ち上がりタイミング又は立ち下がりタイミングを第１の分周クロックの立ち上がりタイミング又は立ち下がりタイミングから外部クロックの１周期分遅延させてなる第２の分周クロックを出力するものである。
【０１４０】
第３、第４、・・・第ｍ＋２、・・・第ｎ＋２の可変遅延回路は、縦列接続され、遅延時間を同一時間に制御されて、第１の分周クロックを遅延するものである。
【０１４１】
第２の位相比較器は、第ｎ＋２の可変遅延回路から出力される第３の分周クロックの位相と、第２の分周クロックの位相とを比較して、第２の位相比較信号を出力するものである。
【０１４２】
第２の遅延時間制御回路は、第２の位相比較信号を入力して、第３の分周クロックが第２の分周クロックに同期するように、第３、第４、・・・第ｍ＋２、・・・第ｎ＋２の可変遅延回路の遅延時間を制御するものである。
【０１４３】
本発明中、第９の発明は、第３、第６、第７又は第８の発明において、第１の位相比較器は、ダミー内部クロックが基準クロックに同期した場合には、同期検出信号を出力するように構成され、第１の分周器は、同期検出信号が出力された場合には、分周比が大きくなるように構成されているというものである。
【０１４４】
本発明中、第９の発明によれば、ダミー内部クロックが基準クロックに同期した場合には、第１又は第２の分周器は、分周比が大きくなるように構成されているので、ダミー内部クロックが基準クロックに同期した後における遅延同期ループ回路における消費電力の低減化を図ることができる。
【０１４５】
本発明中、第１０の発明は、第９の発明において、第１の位相比較器は、第１、第２、第３、第４、第５の回路部を含めて構成されるというものである。
【０１４６】
第１の回路部は、一方の入力端子をダミー内部クロックが印加される第１のノードに接続し、他方の入力端子を基準クロックが印加される第２のノードに接続した第４のＮＡＮＤ回路と、入力端子を第４のＮＡＮＤ回路の出力端子に接続した反転遅延回路と、一方の入力端子を第４のＮＡＮＤ回路の出力端子に接続し、他方の入力端子を反転遅延回路の出力端子に接続したＮＯＲ回路とを備えるものである。
【０１４７】
第２の回路部は、一方の入力端子を第１のノードに接続した第５のＮＡＮＤ回路と、一方の入力端子を第２のノードに接続し、他方の入力端子を第５のＮＡＮＤ回路の出力端子に接続し、出力端子を第５のＮＡＮＤ回路の他方の入力端子に接続した第６のＮＡＮＤ回路と、一方の入力端子を電源線に接続し、他方の入力端子を第２のノードに接続した第７のＮＡＮＤ回路と、入力端子を第７のＮＡＮＤ回路の出力端子に接続した第２のインバータと、一方の入力端子を第１のノードに接続した第８のＮＡＮＤ回路と、一方の入力端子を第８のＮＡＮＤ回路の出力端子に接続し、他方の入力端子を第２のインバータの出力端子に接続し、出力端子を第８のＮＡＮＤ回路の出力端子に接続した第９のＮＡＮＤ回路とを備えるものである。
【０１４８】
第３の回路部は、一方の入力端子を第５のＮＡＮＤ回路の出力端子に接続し、他方の入力端子をＮＯＲ回路の出力端子に接続した第１０のＮＡＮＤ回路と、一方の入力端子を第６のＮＡＮＤ回路の出力端子に接続し、他方の入力端子を第１のＮＯＲ回路の出力端子に接続した第１１のＮＡＮＤ回路と、一方の入力端子を第８のＮＡＮＤ回路の出力端子に接続し、他方の入力端子をＮＯＲ回路の出力端子に接続した第１２のＮＡＮＤ回路と、一方の入力端子を第９のＮＡＮＤ回路の出力端子に接続し、他方の入力端子をＮＯＲ回路の出力端子に接続した第１３のＮＡＮＤ回路とを備えるものである。
【０１４９】
第４の回路部は、一方の入力端子を第１０のＮＡＮＤ回路の出力端子に接続した第１４のＮＡＮＤ回路と、一方の入力端子を第１１のＮＡＮＤ回路の出力端子に接続し、他方の入力端子を第１４のＮＡＮＤ回路の出力端子に接続した第１５のＮＡＮＤ回路と、一方の入力端子を第１２のＮＡＮＤ回路の出力端子に接続した第１６のＮＡＮＤ回路と、一方の入力端子を第１３のＮＡＮＤ回路の出力端子に接続し、他方の入力端子を第１６のＮＡＮＤ回路の出力端子に接続した第１７のＮＡＮＤ回路とを備えるものである。
【０１５０】
第５の回路部は、一方の入力端子を第１４のＮＡＮＤ回路の出力端子に接続し、他方の入力端子を第１７のＮＡＮＤ回路の出力端子に接続し、出力端子に同期検出信号を出力する第１８のＮＡＮＤ回路とを備えるものである。
【０１５１】
本発明中、第１１の発明は、第１、第２、第３、第４、第５、第６、第７、第８、第９又は第１０の発明において、第１のクロック入力回路は、外部から供給されるクロックイネーブル信号を入力するクロックイネーブル信号入力回路からクロックサスペンド信号を供給され、このクロックサスペンド信号が非活性レベルから活性レベルに変化した時は、内部クロックの出力を停止するように構成され、クロックイネーブル信号入力回路は、クロックイネーブル信号が非活性レベルから活性レベルへ変化した時は、クロックイネーブル信号を外部クロックの遷移タイミングでラッチすることなく、クロックサスペンド信号を非活性レベルから活性レベルに変化させるように構成されているというものである。
【０１５２】
本発明中、第１１の発明によれば、クロックイネーブル信号が非活性レベルから活性レベルへ変化した時は、クロックイネーブル信号を外部クロックの遷移タイミングでラッチすることなく、クロックサスペンド信号を非活性レベルから活性レベルに変化させるようにしたことにより、クロックイネーブル信号が非活性レベルから活性レベルへ変化した時は、直ちに、クロックサスペンド信号を非活性レベルから活性レベルに変化させることができる。
【０１５３】
本発明中、第１２の発明は、第１１の発明において、第１のクロック入力回路及びクロックイネーブル信号入力回路は、それぞれ、次のように構成するというものである。
【０１５４】
第１のクロック入力回路は、外部クロックが反転入力端子に印加される第１の差動増幅回路と、この第１の差動増幅回路の出力を反転する第３のインバータと、この第３のインバータの出力を反転する第４のインバータと、この第４のインバータの出力を反転してラッチクロックを出力する第５のインバータと、クロックサスペンド信号を反転する第６のインバータと、この第６のインバータの出力と第３のインバータの出力とをＮＡＮＤ処理する第１９のＮＡＮＤ回路と、この第１９のＮＡＮＤ回路の出力を反転して内部クロックを出力する第７のインバータとを備えている。
【０１５５】
また、クロックイネーブル信号入力回路は、クロックイネーブル信号が反転入力端子に印加される第２の差動増幅回路と、この第２の差動増幅回路の出力を反転する第８のインバータと、この第８のインバータの入力を反転する第９のインバータと、この第９のインバータの出力を反転する第１０のインバータと、一端を第１０のインバータの出力端子に接続し、他端を接地したキャパシタと、ラッチクロックを反転する第１１のインバータと、入力端子を第１０のインバータの出力端子に接続し、ラッチクロックによりオン、オフが接続されるｐＭＯＳトランジスタ及び第１１のインバータの出力によりオン、オフが制御されるｎＭＯＳトランジスタからなる伝送ゲート回路と、入力端子を伝送ゲート回路の出力端子に接続し、出力端子にクロックサスペンド信号を得るようにされたラッチ回路とを備えている。
【０１５６】
【発明の実施の形態】
以下、図１〜図１８を参照して、本発明の第１実施形態及び第２実施形態について、本発明をＳＤＲＡＭに適用した場合を例にして説明する。なお、図１、図３、図１３、図１４において、図１９、図２４に対応する部分には同一符号を付し、その重複説明は省略する。
【０１５７】
第１実施形態・・図１〜図１２
図１は本発明の第１実施形態の要部を示す回路図であり、本発明の第１実施形態は、図１９に示す従来のＳＤＲＡＭが備えるクロック入力回路１６、出力制御クロック生成回路１７及びクロックイネーブル信号入力回路２０と回路構成の異なるクロック入力回路３１１、出力制御クロック生成回路３１２及びクロックイネーブル信号入力回路３１３を設け、その他については、図１９に示す従来のＳＤＲＡＭと同様に構成したものである。
【０１５８】
図２はクロック入力回路３１１及びクロックイネーブル信号入力回路３１３の構成を示す回路図である。
【０１５９】
図２中、クロック入力回路３１１において、３７３は差動増幅回路であり、３７４、３７５はカレントミラー負荷回路を構成するｐＭＯＳトランジスタ、３７６、３７７は差動増幅動作を行うｎＭＯＳトランジスタ、３７８は抵抗素子として機能するｎＭＯＳトランジスタ、Ｖref は基準電圧である。
【０１６０】
また、３７９は差動増幅回路３７３の出力を反転するインバータ、３８０はインバータ３７９の出力を反転するインバータ、３８１はインバータ３８０の出力を反転して、ラッチクロックl-clkを出力するインバータである。
【０１６１】
また、３８２はクロックサスペンド信号csuzを反転するインバータ、３８３はインバータ３７９の出力とインバータ３８２の出力とをＮＡＮＤ処理するＮＡＮＤ回路、３８４はＮＡＮＤ回路３８３の出力を反転して内部クロックi-clkを出力するインバータである。
【０１６２】
また、クロックイネーブル信号入力回路３１３において、３８５は差動増幅回路であり、３８６、３８７はカレントミラー負荷回路を構成するｐＭＯＳトランジスタ、３８８、３８９は差動増幅動作を行うｎＭＯＳトランジスタ、３９０は抵抗素子として機能するｎＭＯＳトランジスタ、Ｖref は基準電圧である。
【０１６３】
また、３９１は差動増幅回路３８５の出力を反転するインバータ、３９２はインバータ３９１の出力を反転するインバータ、３９３はインバータ３９２の出力を反転するインバータ、３９４はキャパシタである。
【０１６４】
また、３９５はラッチクロックl-clkを反転するインバータ、３９６は伝送ゲート回路であり、３９７はラッチクロックl-clkによりオン、オフが制御されるｐＭＯＳトランジスタ、３９８はインバータ３９５の出力によりオン、オフが制御されるｎＭＯＳトランジスタである。
【０１６５】
また、３９９はインバータ３９３の出力をラッチするラッチ回路であり、４００、４０１はクロス接続されたインバータである。なお、インバータ４００の出力がクロックサスペンド信号csuzとされている。
【０１６６】
このクロックサスペンド信号csuzは、後述するように、クロックイネーブル信号ＣＫＥがＨレベルとされている場合はＬレベルとなっており、クロックイネーブル信号ＣＫＥがＬレベルにされると、Ｈレベルとなるものである。
【０１６７】
ここに、クロックサスペンド信号csuz＝Ｌレベルの場合には、インバータ３８２の出力＝Ｈレベルとなり、ＮＡＮＤ回路３８３は、インバータ３７９の出力に対してインバータとして動作する。
【０１６８】
したがって、この場合には、差動増幅回路３７３、インバータ３７９、ＮＡＮＤ回路３８３及びインバータ３８４で遅延された外部クロックＣＬＫがクロック入力回路３１１から内部クロックｉ−ｃｌｋとして出力されることになる。
【０１６９】
これに対して、クロックサスペンド信号csuz＝Ｈレベルとされる場合には、インバータ３８２の出力＝Ｌレベルとなり、ＮＡＮＤ回路３８３の出力＝Ｈレベル、インバータ３８４の出力＝Ｌレベルとされ、内部クロックi-clkは入力されない。
【０１７０】
図３は出力制御クロック生成回路３１２の構成を示す回路図であり、出力制御クロック生成回路３１２は、図１９（図２４）に示す出力制御クロック生成回路１７が設けるクロック制御回路１２９、分周器１３０及びＤＬＬ回路１３１と回路構成の異なるクロック制御回路３５８、分周器３１５及びＤＬＬ回路３１６を設けると共に、遅延時間制御回路２５２のオーバフローを検出するオーバフロー検出回路３５７を設け、その他については、図１９（図２４）に示す出力制御クロック生成回路１７と同様に構成したものである。
【０１７１】
ここに、クロック制御回路３５８は、図４に示すように構成されており、図４中、クロック制御回路３５８において、３６４は内部クロックi-clkと後述するオーバフロー検出信号ovflwzとをＮＡＮＤ処理するＮＡＮＤ回路、３６５はオーバフロー検出信号ovflwzを反転するインバータである。
【０１７２】
また、３６６は可変遅延回路９６から出力される遅延クロックdll-clkとインバータ３６５の出力信号とをＮＡＮＤ処理するＮＡＮＤ回路、３６７はＮＡＮＤ回路３６４の出力信号とＮＡＮＤ回路３６６の出力信号とをＮＡＮＤ処理して出力制御クロックo-clkを出力するＮＡＮＤ回路である。
【０１７３】
図５は分周器３１５の構成を示す回路図であり、図５中、３１８はクロック入力回路３１１から出力される内部クロックi-clkを入力して図７Ｂに示すダミークロックd-clk、図７Ｃに示す分周クロックａ０１、図７Ｄに示す分周クロックａ０２を出力する分周器である。
【０１７４】
図６は分周器３１８の構成を示す回路図であり、図６中、３２０〜３３７はＮＡＮＤ回路、３３８〜３４３はインバータ、３４４、３４５はｐＭＯＳトランジスタ、３４６〜３４９はｎＭＯＳトランジスタである。
【０１７５】
また、図５において、３５１−１、３５１−２、３５１−ｍ、３５１−ｎは図２４に示す可変遅延回路９６、１３２と同様に構成された可変遅延回路であり、可変遅延回路３５１−３〜３５１−（ｍ−１）、３５１−（ｍ＋１）〜３５１−（ｎ−１）は図示を省略している。
【０１７６】
なお、本発明の第１実施形態においては、可変遅延回路３５１−ｍから出力される分周クロックが基準クロックc-clkとされている。
【０１７７】
また、３５２は図２４に示す位相比較器１９３と同様に構成された位相比較器であり、分周器３１８から出力される分周クロックａ０２の位相と可変遅延回路３５１−ｎから出力される分周クロックａ０３の位相を比較するものである。
【０１７８】
また、３５３は図２４に示す遅延時間制御回路２５２と同様に構成された遅延時間制御回路であり位相比較器３５２から出力される位相比較信号に基づいて可変遅延回路３５１−１〜３５１−ｎの遅延時間を制御するものである。
【０１７９】
図７は分周器３１５の動作を示す波形図であり、図７Ａは内部クロックi-clk、図７Ｂはダミークロックd-clk、図７Ｃは分周クロックａ０１、図７Ｄは分周クロックａ０２、図７Ｅは基準クロックc-clk、図７Ｆは分周クロックａ０３を示している。
【０１８０】
即ち、この分周器３１５においては、分周クロックａ０３の立ち上がりのタイミングが分周クロックａ０２の立ち上がりのタイミングに同期するように可変遅延回路３５１−１〜３５１−ｎの遅延時間が遅延時間制御回路３５３により制御される。
【０１８１】
ここに、基準クロックc-clkは、可変遅延回路３５１−ｍから出力される分周クロックとされているので、外部クロックＣＬＫのサイクルタイムをｔＣＬＫとすると、基準クロックc-clkは、分周クロックａ０１よりも（ｍ／ｎ）×ｔＣＬＫだけ遅れたものとなる。
【０１８２】
即ち、可変遅延回路１３２の遅延時間と、後述するクロック制御回路３５９の遅延時間と、データ出力回路１６７の遅延時間と、後述するクロック入力回路３５５の遅延時間との合計遅延時間は、（１＋ｍ／ｎ）×ｔＣＬＫとなり、クロックc-clkの立ち上がりのタイミングは、ダミークロックd-clkの立ち上がりのタイミングよりも（１＋ｍ／ｎ）×ｔＣＬＫだけ遅れたものとなる。
【０１８３】
また、図３において、ＤＬＬ回路３１６は、図２４に示すＤＬＬ回路１３１が設けるクロック入力回路１９２及びクロック制御回路１６５と回路構成の異なるクロック入力回路３５５及びクロック制御回路３５９を設け、その他については、図２４に示すＤＬＬ回路１３１と同様に構成したものである。
【０１８４】
ここに、クロック入力回路３５５は、クロック入力回路３１１を擬制したものであり、クロック入力回路３１１と同様に構成されている。
【０１８５】
また、クロック制御回路３５９は、図４に示すように構成されており、図４中、クロック制御回路３５９において、３６８はダミー遅延クロックd-dll-clkと電源電圧ＶＣＣとをＮＡＮＤ処理するＮＡＮＤ回路、３６９は電源電圧ＶＣＣとＮＡＮＤ回路３６８の出力信号とをＮＡＮＤ処理してダミー出力制御クロックd-o-clkを出力するＮＡＮＤ回路である。
【０１８６】
図８はオーバフロー検出回路３５７の構成を示す回路図であり、図８中、３６１は遅延時間制御回路２５２のインバータ２９３の出力を反転するインバータ、３６２はインバータ３６１の出力を反転してオーバフロー検出信号ovflwzを出力するインバータである。
【０１８７】
なお、このオーバフロー検出回路３５７は、オーバフロー検出信号ovflwzをクロック制御回路３５８に対してクロック選択信号として供給するクロック選択信号供給回路をなすものである。
【０１８８】
ここに、遅延時間制御回路２５２においては、通常、インバータ２９３の出力はＬレベルとなっているが、可変遅延回路９６、１３２の遅延時間が最大遅延時間となり、可変遅延回路９６、１３２の遅延段数を使い切ると、インバータ２９３の出力はＨレベルとなる。
【０１８９】
即ち、オーバフロー検出信号ovflwzは、通常、Ｌレベルとなっているが、可変遅延回路９６、１３２の遅延時間が最大遅延時間となり、可変遅延回路９６、１３２の遅延段数を使い切ると、Ｈレベルとなる。
【０１９０】
ここに、オーバフロー検出信号ovflwz＝Ｌレベルの場合には、クロック制御回路３５８においては、インバータ３６５の出力＝Ｈレベルとなり、ＮＡＮＤ回路３６６は遅延クロックdll-clkに対してインバータとして動作すると共に、ＮＡＮＤ回路３６４の出力はＨレベルに固定され、ＮＡＮＤ回路３６７は、ＮＡＮＤ回路３６６の出力信号に対してインバータとして動作する。
【０１９１】
したがって、クロック制御回路３５８においては、ＮＡＮＤ回路３６６、３６７で遅延された遅延クロックdll-clkが出力制御クロックo-clkとして出力されることになる。
【０１９２】
また、クロック制御回路３５９においては、ＮＡＮＤ回路３６８は、ダミー遅延クロックd-dll-clkに対して常にインバータとして動作し、ＮＡＮＤ回路３６９は、ＮＡＮＤ回路３６８の出力信号に対して常にインバータとして動作する。
【０１９３】
したがって、クロック制御回路３５９においては、ＮＡＮＤ回路３６８、３６９で遅延されたダミー遅延クロックd-dll-clkがダミー出力制御クロックd-o-clkとして出力されることになる。
【０１９４】
これに対して、オーバフロー検出信号ovflwz＝Ｈレベルの場合には、クロック制御回路３５８においては、ＮＡＮＤ回路３６４は、内部クロックi-clkに対してインバータとして動作すると共に、インバータ３６５の出力はＬレベル、ＮＡＮＤ回路３６６の出力はＨレベルに固定され、ＮＡＮＤ回路３６７は、ＮＡＮＤ回路３６４の出力信号に対してインバータとして動作する。
【０１９５】
したがって、クロック制御回路３５８においては、ＮＡＮＤ回路３６４、３６７で遅延された内部クロックi-clkが出力制御クロックo-clkとして出力されることになる。
【０１９６】
このように構成された本発明の第１実施形態においては、データ出力回路１３から出力される出力データＤＱの出力タイミングは図９に示すようになる。
【０１９７】
即ち、図９は本発明の第１実施形態におけるデータ出力回路１３から出力される出力データＤＱの出力タイミングを示す波形図であり、図９Ａは外部クロックＣＬＫ、図９Ｂは内部クロックi-clk、図９Ｃは出力制御クロックo-clk、図９Ｄは出力データＤＱを示している。
【０１９８】
ここに、本発明の第１実施形態においては、可変遅延回路１３２の遅延時間と、クロック制御回路３５９の遅延時間と、データ出力回路１６７の遅延時間と、クロック入力回路３５５の遅延時間との合計遅延時間は、前述したように、（１＋ｍ／ｎ）×ｔＣＬＫとなる。
【０１９９】
したがって、クロック入力回路３１１の遅延時間と、可変遅延回路９６の遅延時間と、クロック制御回路３５８の遅延時間と、データ出力回路１３の遅延時間との合計遅延時間も（１＋ｍ／ｎ）×ｔＣＬＫとなり、クロック入力回路３１１の遅延時間と、可変遅延回路９６の遅延時間と、クロック制御回路３５８の遅延時間と、データ出力回路１３の遅延時間との合計遅延時間がｔＣＬＫとなることはない。
【０２００】
この結果、図９に示すように、アクセスクロックＣＬＫ−Ａの立ち上がりのタイミングに同期して出力データＤＱが出力されることはなく、出力データＤＱの出力タイミングは、アクセスクロックＣＬＫ−Ａの立ち上がりのタイミングから（ｍ／ｎ）×ｔＣＬＫだけ遅延したタイミングとなり、データホールドタイムが確保される。
【０２０１】
また、図１０は可変遅延回路１３２の遅延時間が最小遅延時間である場合のＤＬＬ回路３１６の動作を示す波形図であり、図１０Ａは内部クロックi-clk、図１０Ｂはダミークロックd-clk、図１０Ｃはダミー出力制御クロックd-o-clk、図１０Ｄはダミー出力データd-dq、図１０Ｅはダミー内部クロックd-i-clk、図１０Ｆは基準クロックc-clkを示している。
【０２０２】
即ち、本発明の第１実施形態においては、外部クロックＣＬＫの周波数が高くなり、可変遅延回路１３２の最小遅延時間と、クロック制御回路３５９の遅延時間と、データ出力回路１６７の遅延時間と、クロック入力回路３５５の遅延時間との合計遅延時間が外部クロックＣＬＫのクロックサイクルタイムｔＣＬＫよりも長くなってしまう場合であっても、ダミークロックd-clkの立ち上がりエッジと基準クロックc-clkの立ち上がりエッジとの時間差は（１＋ｍ／ｎ）×ｔＣＬＫとなるようにされているので、可変遅延回路１３２の遅延時間を大きくすることで、ダミー内部クロックd-i-clkを基準クロックc-clkに同期させることが可能となる。
【０２０３】
また、図１１は可変遅延回路９６、１３２の遅延時間が最大遅延時間となり、可変遅延回路９６、１３２の遅延段数を使い切り、オーバフロー検出信号ovflwzがＨレベルとされた場合の出力データＤＱの出力タイミングを示す波形図であり、図１１Ａは外部クロックＣＬＫ、図１１Ｂは内部クロックi-clk、図１１Ｃは遅延クロックdll-clk、図１１Ｄは出力制御クロックo-clk、図１１Ｅは出力データＤＱを示している。
【０２０４】
即ち、本発明の第１実施形態においては、可変遅延回路９６の遅延時間が最大遅延時間となり、可変遅延回路９６の遅延段数を使い切ると、クロック制御回路３５８からは、出力制御クロックo-clkとして、内部クロックi-clkをクロック制御回路３５８の遅延時間だけ遅らせてなるクロックが出力されることになるので、出力データＤＱは、内部クロックi-clkの立ち上がりタイミングからデータ出力回路１３の遅延時間だけ遅延して出力される。
【０２０５】
したがって、外部クロックＣＬＫの周波数が低くなり、可変遅延回路９６の遅延時間を最大遅延時間としても、可変遅延回路９６の遅延時間が足りない場合になったとしても、データホールドタイムを確保することができる。
【０２０６】
また、図１２は本発明の第１実施形態におけるクロックサスペンド・モードを説明するための波形図であり、図１２Ａは外部クロックＣＬＫ、図１２Ｂはクロックイネーブル信号ＣＫＥ、図１２Ｃはカタログで求められる出力制御クロックo-clk、図１２Ｄは内部クロックi-clk、図１２Ｅは実際の出力制御クロックo-clk、図１２Ｆはクロックサスペンド信号csuzを示している。
【０２０７】
即ち、本発明の第１実施形態においては、たとえば、外部クロックＣＬＫがＬレベルの場合において、クロックイネーブル信号ＣＫＥがＨレベル（非活性レベル）からＬレベル（活性レベル）に変化し、クロックサスペンド・モードが指示されると、外部クロックＣＬＫがＬレベルからＨレベルに立ち上がるのを待たず、クロックサスペンド信号csuzは、ＬレベルからＨレベルとされる。
【０２０８】
この結果、クロック入力回路３１１においては、インバータ３８２の出力＝Ｌレベル、ＮＡＮＤ回路３８３の出力＝Ｈレベルとなり、内部クロックi-clk＝Ｌレベルとなり、外部クロックＣＬＫ−Ｂは取り込まれず、外部クロックＣＬＫ−Ｂに対応する内部クロックi-clk−Ｂが出力されることはない。
【０２０９】
したがって、可変遅延回路９６は、外部クロックＣＬＫ−Ｂに対応する内部クロックi-clk−Ｂを入力し、この内部クロックi-clk−Ｂを遅延させる動作を行うことはない。
【０２１０】
以上のように、本発明の第１実施形態によれば、出力データＤＱの出力タイミングをアクセスクロックＣＬＫ−Ａの立ち上がりのタイミングから（ｍ／ｎ）×ｔＣＬＫだけ遅延したタイミングとすることができるので、データホールドタイムを確保することができ、信頼性の向上を図ることができる。
【０２１１】
また、ダミークロックd-clkの立ち上がりのタイミングと基準クロックc-clkの立ち上がりのタイミングとの時間差が（１＋ｍ／ｎ）×ｔＣＬＫとなるようにしたことにより、ダミー内部クロックd-i-clkと基準クロックc-clkとの位相余裕を大きくすることができるので、外部クロックＣＬＫの周波数が高くなり、可変遅延回路１３２の最小遅延時間と、クロック制御回路３５９の遅延時間と、データ出力回路１６７の遅延時間と、クロック入力回路３５５の遅延時間との合計遅延時間が外部クロックＣＬＫのクロックサイクルタイムｔＣＬＫよりも長くなってしまう場合であっても、ダミー内部クロックd-i-clkを基準クロックc-clkに同期させることが可能となる。
【０２１２】
また、可変遅延回路９６の遅延時間が最大遅延時間となり、可変遅延回路９６の遅延段数を使い切ると、クロック制御回路３５８から出力制御クロックo-clkとして内部クロックi-clkをクロック制御回路３５８の遅延時間だけ遅らせてなるクロックを出力させるようにしたので、外部クロックＣＬＫの周波数が低くなり、可変遅延回路９６の遅延時間を最大遅延時間としても、可変遅延回路９６の遅延時間が足りない場合になるような場合においても、データホールドタイムを確保することができ、クロックアクセスの安定化を図ることができる。
【０２１３】
また、クロックイネーブル信号ＣＫＥがＨレベルからＬレベルとされた場合、クロックイネーブル信号ＣＫＥを外部クロックＣＬＫの立ち上がりのタイミングでラッチすることなく、直ちに、クロックサスペンド信号csuzをＬレベルからＨレベルとし、内部クロックi-clkを出力させないようにしたので、可変遅延回路９６、１３２での消費電力の低減化を図ることができる。
【０２１４】
第２実施形態・・図１３〜図１８
図１３は本発明の第２実施形態の要部を示す回路図であり、本発明の第２実施形態は、図１に示す本発明の第１実施形態が備える出力制御クロック生成回路３１２と回路構成の異なる出力制御クロック生成回路４０３を備え、その他については、図１に示す本発明の第１実施形態と同様に構成したものである。
【０２１５】
図１４は出力制御クロック生成回路４０３の構成を示す回路図であり、この出力制御クロック生成回路４０３は、図３に示す出力制御クロック生成回路３１２が備える分周器３１５及びＤＬＬ回路３１６と回路構成の異なる分周器４０５及びＤＬＬ回路４０６を設け、その他については、図３に示す出力制御クロック生成回路３１２と同様に構成したものである。
【０２１６】
分周器４０５は、図３（図５）に示す分周器３１５が備える分周器３１８の代わりに、図１５に示す分周器４０８を設け、その他については、図３（図５）に示す分周器３１５と同様に構成したものである。
【０２１７】
図１５中、分周器４０８において、４０９は図５に示す分周器３１８と同様に構成された分周器であり、分周器４０９の出力端子４０９Ａ、４０９Ｂ、４０９Ｃは、それぞれ、分周器３１８の出力端子３１８Ａ、３１８Ｂ、３１８Ｃに対応している。
【０２１８】
したがって、分周器４０９の出力端子４０９Ａに出力される分周クロックＣ４０９Ａは図７Ｂに示すダミークロックd-clkと同一のクロック、分周器４０９の出力端子４０９Ｂに出力される分周クロックＣ４０９Ｂは図７Ｃに示す分周クロックａ０１と同一のクロック、分周器４０９の出力端子４０９Ｃに出力される分周クロックＣ４０９Ｃは図７Ｄに示す分周クロックａ０２と同一のクロックとなる。
【０２１９】
また、４１０は後述する同期検出信号ＪＳＴに制御されて内部クロックi-clkを１／８に分周する８分周器であり、同期検出信号ＪＳＴがＬレベルの場合にはＨレベルを出力し、同期検出信号ＪＳＴがＨレベルの場合には、内部クロックi-clkを１／８に分周してなる分周クロックＣ４１０を出力するものである。
【０２２０】
また、４１１は分周器４０９の出力端子４０９Ａに出力される分周クロックＣ４０９Ａと８分周器４１０の出力とをＡＮＤ処理してダミークロックd-clkを出力するＡＮＤ回路である。
【０２２１】
また、４１２は分周器４０９の出力端子４０９Ｂに出力される分周クロックＣ４０９Ｂと８分周器４１０の出力とをＡＮＤ処理して分周クロックａ０１を出力するＡＮＤ回路である。
【０２２２】
また、４１３は、分周器４０９の出力端子４０９Ｃに出力される分周クロックＣ４０９Ｃと８分周器４１０の出力とＡＮＤ処理して分周クロックａ０２を出力するＡＮＤ回路である。
【０２２３】
図１６は分周器４０８の動作を示す回路図であり、図１６Ａは内部クロックi-clk、図１６Ｂは分周クロックＣ４１０、図１６Ｃは分周クロックＣ４０９Ａ、図１６Ｄは分周クロックＣ４０９Ｂ、図１６Ｅは分周クロックＣ４０９Ｃ、図１６Ｆはダミークロックd-clk、図１６Ｇは分周クロックａ０１、図１６Ｈは分周クロックａ０２を示している。
【０２２４】
即ち、分周器４０８においては、同期検出信号ＪＳＴがＬレベルの場合には、分周器４０９から出力される分周クロックＣ４０９Ａ、Ｃ４０９Ｂ、Ｃ４０９Ｃがそれぞれダミークロックd-clk、分周クロックａ０１、分周クロックａ０２として出力されるが、同期検出信号ＪＳＴがＨレベルとされる場合には、分周器４０９から出力される分周クロックＣ４０９Ａ、Ｃ４０９Ｂ、Ｃ４０９Ｃをそれぞれ１／２に分周したクロックがダミークロックd-clk、分周クロックａ０１、分周クロックａ０２として出力されることになる。
【０２２５】
また、図１４において、ＤＬＬ回路４０６は、図３に示すＤＬＬ回路３１６が備える位相比較器１９３と回路構成の異なる位相比較器４１５を設け、その他については、図３に示すＤＬＬ回路３１６と同様に構成したものである。
【０２２６】
図１７は位相比較器４１５の位相比較部の構成を示す回路図であり、位相比較器４１５の遅延時間制御回路制御信号生成部については、図２４（図３６）に示す位相比較器１９３の遅延時間制御回路制御信号生成部１９６と同様に構成されている。
【０２２７】
位相比較器４１５の位相比較部は、同期検出信号ＪＳＴを出力する同期検出回路４１７を設け、その他については、図２４（図３４）に示す位相比較器１９３の位相比較部１９５と同様に構成したものである。
【０２２８】
同期検出回路４１７は、ＡＮＤ回路４１８を設け、ＡＮＤ回路４１８の一方の入力端子をＮＡＮＤ回路２０８の出力端子に接続し、ＡＮＤ回路４１８の他方の入力端子をＮＡＮＤ回路２１１の出力端子に接続し、ＡＮＤ回路４１８の出力端子に同期検出信号ＪＳＴを得るように構成したものである。
【０２２９】
図１８は位相比較器４１５の位相比較部の動作を説明するための図であり、例えば、ダミー内部クロックd-i-clkの位相が基準クロックc-clkよりも進んでいる場合には、図３５Ａから明らかなように、位相比較信号φｂ＝Ｈレベル、位相比較信号φｃ＝Ｌレベル、位相比較信号φｄ＝Ｈレベル、位相比較信号φｅ＝Ｌレベルとなり、この場合には、同期検出信号ＪＳＴ＝Ｌレベルとなる。
【０２３０】
また、ダミー内部クロックd-i-clkの位相が基準クロックc-clkよりも遅れている場合には、図３５Ｃから明らかなように、位相比較信号φｂ＝Ｌレベル、位相比較信号φｃ＝Ｈレベル、位相比較信号φｄ＝Ｌレベル、位相比較信号φｅ＝Ｈレベルとなり、この場合にも、同期検出信号ＪＳＴ＝Ｌレベルとなる。
【０２３１】
これに対して、ダミー内部クロックd-i-clkが基準クロックc-clkに同期した場合には、図３５Ｂから明らかなように、位相比較信号φｂ＝Ｌレベル、位相比較信号φｃ＝Ｈレベル、位相比較信号φｄ＝Ｈレベル、位相比較信号φｅ＝Ｌレベルとなり、同期検出信号ＪＳＴ＝Ｈレベルとなる。
【０２３２】
このように、同期検出信号ＪＳＴは、ダミー内部クロックd-i-clkが基準クロックc-clkに同期した場合にはＨレベルとなり、ダミー内部クロックd-i-clkが基準クロックc-clkに同期していない場合にはＬレベルとなる。
【０２３３】
本発明の第２実施形態によれば、第１実施形態と同様の効果を得ることができると共に、ダミー内部クロックd-i-clkが基準クロックc-clkに同期すると、同期検出信号ＪＳＴがＨレベルとなり、ダミークロックd-clk、分周クロックａ０１、分周クロックａ０２は、１／２に分周されるので、ＤＬＬ回路４０６における消費電力の低減化を図ることができる。
【０２３４】
なお、本発明の第１実施形態及び第２実施形態においては、オーバフロー検出回路３５７及びクロック制御回路３５８、３５９を設けるようにした場合について説明したが、オーバフロー検出回路３５７及びクロック制御回路３５８、３５９を設けないように構成しても良い。
【０２３５】
【発明の効果】
以上のように、本発明中、第１〜第１２の発明のいずれによっても、電源電圧の変動などがあったとしても、データホールドタイム（ｔＯＨ）として、（ｍ／ｎ）×ｔＣＬＫを必ず確保することができるので、信頼性の向上を図ることができる。
【０２３６】
また、特に、少なくとも、第７又は第８の発明によれば、ダミー内部クロックと基準クロックとの位相余裕を大きくすることができるので、外部クロックの周波数が高くなり、遅延同期ループ回路の最小遅延時間が外部クロックのクロックサイクルタイムよりも長くなってしまう場合であっても、ダミー内部クロックを基準クロックに同期させることができる。
【０２３７】
また、特に、少なくとも、第９又は第１０の発明によれば、ダミー内部クロックが基準クロックに同期した場合には、第１の分周器は、分周比が大きくなるように構成されているので、ダミー内部クロックが基準クロックに同期した後における遅延同期ループ回路における消費電力の低減化を図ることができる。
【０２３８】
また、特に、第１１又は第１２の発明によれば、クロックイネーブル信号が非活性レベルから活性レベルへ変化した時は、直ちに、クロックサスペンド信号を非活性レベルから活性レベルに変化させることができるので、第１、第２の可変遅延回路での消費電力の低減化を図ることができる。
【０２３９】
【図面の簡単な説明】
【図１】本発明の第１実施形態の要部を示す回路図である。
【図２】本発明の第１実施形態が備えるクロック入力回路及びクロックイネーブル信号入力回路の構成を示す回路図である。
【図３】本発明の第１実施形態が備える出力制御クロック生成回路の構成を示す回路図である。
【図４】本発明の第１実施形態が備えるクロック制御回路の構成を示す回路図である。
【図５】本発明の第１実施形態が備える内部クロックを分周する分周器の構成を示す回路図である。
【図６】本発明の第１実施形態が備える内部クロックを分周する分周器を構成する分周器の構成を示す回路図である。
【図７】本発明の第１実施形態が備える内部クロックを分周する分周器の動作を示す波形図である。
【図８】本発明の第１実施形態が備えるオーバフロー検出回路の構成を示す回路図である。
【図９】本発明の第１実施形態における出力データの出力タイミングを示す波形図である。
【図１０】本発明の第１実施形態において可変遅延回路の遅延時間が最小遅延時間である場合のＤＬＬ回路の動作を示す波形図である。
【図１１】本発明の第１実施形態においてオーバフロー検出信号がＨレベルとされた場合の出力データの出力タイミングを示す波形図である。
【図１２】本発明の第１実施形態におけるクロックサスペンド・モードを説明するための波形図である。
【図１３】本発明の第２実施形態の要部を示す回路図である。
【図１４】本発明の第２実施形態が備える出力制御クロック生成回路の構成を示す回路図である。
【図１５】本発明の第２実施形態が備える内部クロックを分周する分周器の構成の一部分を示す回路図である。
【図１６】図１５に示す分周器の動作を示す波形図である。
【図１７】本発明の第２実施形態が備える出力制御クロック生成回路を構成する位相比較器の位相比較部の構成を示す回路図である。
【図１８】本発明の第２実施形態が備える出力制御クロック生成回路を構成する位相比較器の位相比較部の動作を説明するための図である。
【図１９】従来のＳＤＲＡＭの一例の要部を示す回路図である。
【図２０】図１９に示す従来のＳＤＲＡＭが備えるデータ出力回路の構成を示す回路図である。
【図２１】図１９に示す従来のＳＤＲＡＭが備えるクロック入力回路及びクロックイネーブル信号入力回路の構成を示す回路図である。
【図２２】図１９に示す従来のＳＤＲＡＭが備えるクロック入力回路を構成する差動増幅回路の構成を示す回路図である。
【図２３】図１９に示す従来のＳＤＲＡＭが備えるクロックイネーブル信号入力回路を構成する差動増幅回路の構成を示す回路図である。
【図２４】図１９に示す従来のＳＤＲＡＭが備える出力制御クロック生成回路の構成を示す回路図である。
【図２５】図１９に示す従来のＳＤＲＡＭが備える出力制御クロック生成回路を構成する内部クロックを遅延する可変遅延回路の構成を分図して示す回路図である。
【図２６】図１９に示す従来のＳＤＲＡＭが備える出力制御クロック生成回路を構成する内部クロックを遅延する可変遅延回路の構成を分図して示す回路図である。
【図２７】図１９に示す従来のＳＤＲＡＭが備える出力制御クロック生成回路を構成するクロック制御回路の構成を示す回路図である。
【図２８】図１９に示す従来のＳＤＲＡＭが備える出力制御クロック生成回路を構成する内部クロックを分周する分周器の動作を示す波形図である。
【図２９】図１９に示す従来のＳＤＲＡＭが備える出力制御クロック生成回路を構成するダミークロックを遅延する可変遅延回路の構成を分図して示す回路図である。
【図３０】図１９に示す従来のＳＤＲＡＭが備える出力制御クロック生成回路を構成するダミークロックを遅延する可変遅延回路の構成を分図して示す回路図である。
【図３１】図１９に示す従来のＳＤＲＡＭが備える出力制御クロック生成回路を構成するダミーのデータ出力回路の構成を示す回路図である。
【図３２】図１９に示す従来のＳＤＲＡＭが備える出力制御クロック生成回路を構成するダミーの負荷回路の構成を示す回路図である。
【図３３】図１９に示す従来のＳＤＲＡＭが備える出力制御クロック生成回路を構成する位相比較器の構成を示す回路図である。
【図３４】図１９に示す従来のＳＤＲＡＭが備える出力制御クロック生成回路を構成する位相比較器の位相比較部の構成を示す回路図である。
【図３５】図１９に示す従来のＳＤＲＡＭが備える出力制御クロック生成回路を構成する位相比較器の位相比較部の動作を示す波形図である。
【図３６】図１９に示す従来のＳＤＲＡＭが備える出力制御クロック生成回路を構成する位相比較器の遅延時間制御回路制御信号生成部の構成を示す回路図である。
【図３７】図１９に示す従来のＳＤＲＡＭが備える出力制御クロック生成回路を構成する位相比較器の遅延時間制御回路制御信号生成部の動作を示す波形図である。
【図３８】図１９に示す従来のＳＤＲＡＭが備える出力制御クロック生成回路を構成する遅延時間制御回路の構成を分図して示す回路図である。
【図３９】図１９に示す従来のＳＤＲＡＭが備える出力制御クロック生成回路を構成する遅延時間制御回路の構成を分図して示す回路図である。
【図４０】図１９に示す従来のＳＤＲＡＭが有する第１の問題点を説明するための波形図である。
【図４１】図１９に示す従来のＳＤＲＡＭが有する第２の問題点を説明するための波形図である。
【図４２】図１９に示す従来のＳＤＲＡＭが有する第４の問題点を説明するための波形図である。
【図４３】図１９に示す従来のＳＤＲＡＭが有する第５の問題点を説明するための波形図である。
【符号の説明】
ＣＬＫ 外部クロック
i-clk 内部クロック
dll-clk 遅延クロック
o-clk 出力制御クロック
ＤＱ 出力データ
d-clk ダミークロック
c-clk 基準クロック
d-dll-clk ダミー遅延クロック
d-o-clk ダミー出力制御クロック
d-dq ダミー出力データ
d-i-clk ダミー内部クロック
Claims (5)
- 出力制御クロックの立ち上がりタイミング又は立ち下がりタイミングに同期して出力動作を開始し、出力データを出力する第１のデータ出力回路と、
外部から供給される外部クロックを増幅して内部クロックを出力する第１のクロック入力回路と、
前記内部クロックを入力して前記出力制御クロックを出力する出力制御クロック生成回路と、
前記出力制御クロックを前記第１のデータ出力回路に伝送する出力制御クロック用の配線とを備えてなる半導体集積回路において、
前記出力制御クロック生成回路は、
前記内部クロックを遅延して前記出力制御クロックを出力する第１の可変遅延回路と、
前記内部クロックを分周してなるダミークロック及び基準クロックを出力する第１の分周器と、
前記ダミークロック及び前記基準クロックを入力し、前記出力制御クロックとして、前記外部クロックのうち、アクセスクロックの立ち上がりタイミング又は立ち下がりタイミングから、（ｍ／ｎ）×ｔＣＬＫだけ遅延して、前記第１のデータ出力回路から前記出力データを出力させることができる出力制御クロックを出力するように前記第１の可変遅延回路の遅延時間を制御する第１の遅延同期ループ回路とを備え、
前記第１の遅延同期ループ回路は、
遅延時間を前記第１の可変遅延回路と同一時間に制御され、前記ダミークロックを遅延してダミー出力制御クロックを出力する第２の可変遅延回路と、
前記出力制御クロック用の配線を擬制してなり、前記ダミー出力制御クロックを伝送するダミー出力制御クロック用の配線と、
前記第１のデータ出力回路を擬制してなり、前記ダミー出力制御クロック用の配線を介して供給される前記ダミー出力制御クロックを遅延してなるダミー出力データを出力する第２のデータ出力回路と、
前記第１のデータ出力回路の負荷容量を擬制してなり、前記第２のデータ出力回路の出力端子と接地線との間に接続されたダミーの負荷容量と、
前記第１のクロック入力回路を擬制してなり、前記ダミー出力データを入力してダミー内部クロックを出力する第２のクロック入力回路と、
前記基準クロックと前記ダミー内部クロックとの位相を比較して第１の位相比較信号を出力する第１の位相比較器と、
前記第１の位相比較信号を入力して、前記出力制御クロックとして、前記アクセスクロックの立ち上がりタイミング又は立ち下がりタイミングから、（ｍ／ｎ）×ｔＣＬＫだけ遅延して、前記第１のデータ出力回路から前記出力データを出力させることができる出力制御クロックを出力するように前記第１、第２の可変遅延回路の遅延時間を制御する第１の遅延時間制御回路とを備え、
前記第１の位相比較器は、前記ダミー内部クロックが前記基準クロックに同期した場合には、同期検出信号を出力するように構成され、
前記第１の分周器は、前記同期検出信号が出力された場合には、分周比が大きくなるように構成されていることを特徴とする半導体集積回路。 - 出力制御クロックの立ち上がりタイミング又は立ち下がりタイミングに同期して出力動作を開始し、出力データを出力する第１のデータ出力回路と、
外部から供給される外部クロックを増幅して内部クロックを出力する第１のクロック入力回路と、
前記内部クロックを入力して前記出力制御クロックを出力する出力制御クロック生成回路と、
前記出力制御クロックを前記第１のデータ出力回路に伝送する出力制御クロック用の配 線とを備えてなる半導体集積回路において、
前記出力制御クロック生成回路は、
前記内部クロックを遅延して前記出力制御クロックを出力する第１の可変遅延回路と、
前記内部クロックを分周してなるダミークロック及び基準クロックを出力する第１の分周器と、
前記ダミークロック及び前記基準クロックを入力し、前記出力制御クロックとして、前記外部クロックのうち、アクセスクロックの立ち上がりタイミング又は立ち下がりタイミングから、（ｍ／ｎ）×ｔＣＬＫだけ遅延して、前記第１のデータ出力回路から前記出力データを出力させることができる出力制御クロックを出力するように前記第１の可変遅延回路の遅延時間を制御する第１の遅延同期ループ回路とを備え、
前記第１の遅延同期ループ回路は、
遅延時間を前記第１の可変遅延回路と同一時間に制御され、前記ダミークロックを遅延してダミー出力制御クロックを出力する第２の可変遅延回路と、
前記出力制御クロック用の配線を擬制してなり、前記ダミー出力制御クロックを伝送するダミー出力制御クロック用の配線と、
前記第１のデータ出力回路を擬制してなり、前記ダミー出力制御クロック用の配線を介して供給される前記ダミー出力制御クロックを遅延してなるダミー出力データを出力する第２のデータ出力回路と、
前記第１のデータ出力回路の負荷容量を擬制してなり、前記第２のデータ出力回路の出力端子と接地線との間に接続されたダミーの負荷容量と、
前記第１のクロック入力回路を擬制してなり、前記ダミー出力データを入力してダミー内部クロックを出力する第２のクロック入力回路と、
前記基準クロックと前記ダミー内部クロックとの位相を比較して第１の位相比較信号を出力する第１の位相比較器と、
前記第１の位相比較信号を入力して、前記出力制御クロックとして、前記アクセスクロックの立ち上がりタイミング又は立ち下がりタイミングから、（ｍ／ｎ）×ｔＣＬＫだけ遅延して、前記第１のデータ出力回路から前記出力データを出力させることができる出力制御クロックを出力するように前記第１、第２の可変遅延回路の遅延時間を制御する第１の遅延時間制御回路とを備え、
前記基準クロックの立ち上がりタイミング又は立ち下がりタイミングは、前記ダミークロックの立ち上がりタイミング又は立ち下がりタイミングから、（１＋ｍ／ｎ）×ｔＣＬＫだけ遅延したクロックであり、
前記第１の分周器は、
前記ダミークロックと、立ち上がりタイミング又は立ち下がりタイミングを前記ダミークロックの立ち上がりタイミング又は立ち下がりタイミングから前記外部クロックの１周期分遅延させてなる第１の分周クロックと、立ち上がりタイミング又は立ち下がりタイミングを前記第１の分周クロックの立ち上がりタイミング又は立ち下がりタイミングから前記外部クロックの１周期分遅延させてなる第２の分周クロックを出力する第２の分周器と、
縦列接続され、遅延時間を同一時間に制御されて、前記第１の分周クロックを遅延する第３、第４、・・・第ｍ＋２、・・・第ｎ＋２の可変遅延回路と、
前記第ｎ＋２の可変遅延回路から出力される第３の分周クロックの位相と、前記第２の分周クロックの位相とを比較して、第２の位相比較信号を出力する第２の位相比較器と、
前記第２の位相比較信号を入力して、前記第３の分周クロックが前記第２の分周クロックに同期するように、前記第３、第４、・・・第ｍ＋２、・・・第ｎ＋２の可変遅延回路の遅延時間を制御する第２の遅延時間制御回路とを備え、
前記第ｍ＋２の可変遅延回路から出力される分周クロックを前記基準クロックとしていることを特徴とする半導体集積回路。 - 前記第１の位相比較器は、
一方の入力端子を前記ダミー内部クロックが印加される第１のノードに接続し、他方の入力端子を前記基準クロックが印加される第２のノードに接続した第１のＮＡＮＤ回路と、入力端子を前記第１のＮＡＮＤ回路の出力端子に接続した反転遅延回路と、一方の入力端子を前記第１のＮＡＮＤ回路の出力端子に接続し、他方の入力端子を前記反転遅延回路の出力端子に接続したＮＯＲ回路と、
一方の入力端子を前記第１のノードに接続した第２のＮＡＮＤ回路と、一方の入力端子を前記第２のノードに接続し、他方の入力端子を前記第２のＮＡＮＤ回路の出力端子に接続し、出力端子を前記第２のＮＡＮＤ回路の他方の入力端子に接続した第３のＮＡＮＤ回路と、一方の入力端子を電源線に接続し、他方の入力端子を前記第２のノードに接続した第４のＮＡＮＤ回路と、入力端子を前記第４のＮＡＮＤ回路の出力端子に接続した第１のインバータと、一方の入力端子を前記第１のノードに接続した第５のＮＡＮＤ回路と、一方の入力端子を前記第５のＮＡＮＤ回路の出力端子に接続し、他方の入力端子を前記第１のインバータの出力端子に接続し、出力端子を前記第５のＮＡＮＤ回路の出力端子に接続した第６のＮＡＮＤ回路と、
一方の入力端子を前記第２のＮＡＮＤ回路の出力端子に接続し、他方の入力端子を前記ＮＯＲ回路の出力端子に接続した第７のＮＡＮＤ回路と、一方の入力端子を前記第３のＮＡＮＤ回路の出力端子に接続し、他方の入力端子を前記ＮＯＲ回路の出力端子に接続した第８のＮＡＮＤ回路と、一方の入力端子を前記第５のＮＡＮＤ回路の出力端子に接続し、他方の入力端子を前記ＮＯＲ回路の出力端子に接続した第９のＮＡＮＤ回路と、一方の入力端子を前記第６のＮＡＮＤ回路の出力端子に接続し、他方の入力端子を前記ＮＯＲ回路の出力端子に接続した第１０のＮＡＮＤ回路と、
一方の入力端子を前記第７のＮＡＮＤ回路の出力端子に接続した第１１のＮＡＮＤ回路と、一方の入力端子を前記第８のＮＡＮＤ回路の出力端子に接続し、他方の入力端子を前記第１１のＮＡＮＤ回路の出力端子に接続した第１２のＮＡＮＤ回路と、一方の入力端子を前記第９のＮＡＮＤ回路の出力端子に接続した第１３のＮＡＮＤ回路と、一方の入力端子を前記第１０のＮＡＮＤ回路の出力端子に接続し、他方の入力端子を前記第１３のＮＡＮＤ回路の出力端子に接続した第１４のＮＡＮＤ回路と、
一方の入力端子を前記第１１のＮＡＮＤ回路の出力端子に接続し、他方の入力端子を前記第１４のＮＡＮＤ回路の出力端子に接続し、出力端子に同期検出信号を出力する第１５のＮＡＮＤ回路とを備えていることを特徴とする請求項２に記載の半導体集積回路。 - 前記第１のクロック入力回路は、外部から供給されるクロックイネーブル信号を入力するクロックイネーブル信号入力回路からクロックサスペンド信号を供給され、このクロックサスペンド信号が非活性レベルから活性レベルに変化した時は、前記内部クロックの出力を停止するように構成され、
前記クロックイネーブル信号入力回路は、前記クロックイネーブル信号が非活性レベルから活性レベルへ変化した時は、前記クロックイネーブル信号を前記外部クロックの遷移タイミングでラッチすることなく、前記クロックサスペンド信号を非活性レベルから活性レベルに変化させるように構成されていることを特徴とする請求項１、２又は３に記載の半導体集積回路。 - 前記第１のクロック入力回路は、前記外部クロックが反転入力端子に印加される第１の差動増幅回路と、この第１の差動増幅回路の出力を反転する第２のインバータと、この第２のインバータの出力を反転する第３のインバータと、この第３のインバータの出力を反転してラッチクロックを出力する第４のインバータと、前記クロックサスペンド信号を反転する第５のインバータと、この第５のインバータの出力と前記第２のインバータの出力とをＮＡＮＤ処理する第１６のＮＡＮＤ回路と、この第１６のＮＡＮＤ回路の出力を反転して前記内部クロックを出力する第６のインバータとを備えて構成され、
前記クロックイネーブル信号入力回路は、前記クロックイネーブル信号が反転入力端子に印加される第２の差動増幅回路と、この第２の差動増幅回路の出力を反転する第７のイ ンバータと、この第７のインバータの出力を反転する第８のインバータと、この第８のインバータの出力を反転する第９のインバータと、一端を前記第９のインバータの出力端子に接続し、他端を接地したキャパシタと、前記ラッチクロックを反転する第１０のインバータと、入力端子を前記第９のインバータの出力端子に接続し、前記ラッチクロックによりオン、オフが制御されるｐＭＯＳトランジスタ及び前記第１０のインバータの出力によりオン、オフが制御されるｎＭＯＳトランジスタからなる伝送ゲート回路と、入力端子を前記伝送ゲート回路の出力端子に接続し、出力端子に前記クロックサスペンド信号を得るようにされたラッチ回路とを備えて構成されていることを特徴とする請求項４に記載の半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06880497A JP3840731B2 (ja) | 1997-03-21 | 1997-03-21 | 半導体集積回路 |
| US08/931,669 US5955904A (en) | 1997-03-21 | 1997-09-17 | Semiconductor integrated circuit with appropriate data output timing and reduced power consumption |
| KR1019970048649A KR100291119B1 (ko) | 1997-03-21 | 1997-09-25 | 반도체집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06880497A JP3840731B2 (ja) | 1997-03-21 | 1997-03-21 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10269773A JPH10269773A (ja) | 1998-10-09 |
| JP3840731B2 true JP3840731B2 (ja) | 2006-11-01 |
Family
ID=13384281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06880497A Expired - Fee Related JP3840731B2 (ja) | 1997-03-21 | 1997-03-21 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5955904A (ja) |
| JP (1) | JP3840731B2 (ja) |
| KR (1) | KR100291119B1 (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100214644B1 (ko) * | 1996-12-31 | 1999-08-02 | 구자홍 | 프로세서의 메모리 다중 액세스 회로 |
| JP3000961B2 (ja) * | 1997-06-06 | 2000-01-17 | 日本電気株式会社 | 半導体集積回路 |
| AU9798798A (en) | 1997-10-10 | 1999-05-03 | Rambus Incorporated | Power control system for synchronous memory device |
| KR100265599B1 (ko) * | 1997-12-31 | 2000-10-02 | 김영환 | 데이터 윈도우 제어장치 및 그 방법 |
| JP3789628B2 (ja) * | 1998-01-16 | 2006-06-28 | 富士通株式会社 | 半導体装置 |
| JP3789629B2 (ja) * | 1998-01-27 | 2006-06-28 | 富士通株式会社 | 半導体装置 |
| US6154821A (en) * | 1998-03-10 | 2000-11-28 | Rambus Inc. | Method and apparatus for initializing dynamic random access memory (DRAM) devices by levelizing a read domain |
| JP4286933B2 (ja) * | 1998-09-18 | 2009-07-01 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
| JP3640816B2 (ja) * | 1998-11-20 | 2005-04-20 | 富士通株式会社 | 半導体集積回路装置 |
| JP4117977B2 (ja) * | 1999-06-25 | 2008-07-16 | 富士通株式会社 | 半導体装置 |
| JP2001075671A (ja) | 1999-09-08 | 2001-03-23 | Nec Corp | 位相補償回路 |
| JP2001155487A (ja) * | 1999-11-30 | 2001-06-08 | Mitsubishi Electric Corp | 半導体集積回路および半導体集積回路システム |
| US6417521B2 (en) * | 2000-01-19 | 2002-07-09 | Semiconductor Energy Laboratory Co., Ltd. | Transmission circuit and semiconductor device |
| KR100640568B1 (ko) * | 2000-03-16 | 2006-10-31 | 삼성전자주식회사 | 마스터-슬레이브 구조를 갖는 지연동기루프 회로 |
| JP3739663B2 (ja) * | 2000-06-01 | 2006-01-25 | シャープ株式会社 | 信号転送システム、信号転送装置、表示パネル駆動装置、および表示装置 |
| KR100389914B1 (ko) * | 2000-08-08 | 2003-07-04 | 삼성전자주식회사 | 데이터터미널(ｄｑ)의 데이터셋업시간 및 데이터홀드시간마진을 확보할 수 있는 반도체 메모리 장치 |
| US6323687B1 (en) | 2000-11-03 | 2001-11-27 | Fujitsu Limited | Output drivers for integrated-circuit chips with VCCQ supply compensation |
| US6611160B1 (en) * | 2000-11-21 | 2003-08-26 | Skyworks Solutions, Inc. | Charge pump having reduced switching noise |
| US6798259B2 (en) * | 2001-08-03 | 2004-09-28 | Micron Technology, Inc. | System and method to improve the efficiency of synchronous mirror delays and delay locked loops |
| DE10149512B4 (de) * | 2001-10-08 | 2006-08-03 | Infineon Technologies Ag | Verfahren und Vorrichtung zur Synchronisation der Datenübertragung zwischen zwei Schaltungen |
| KR100507875B1 (ko) * | 2002-06-28 | 2005-08-18 | 주식회사 하이닉스반도체 | 지연고정루프에서의 클럭분주기 및 클럭분주방법 |
| US8934597B2 (en) * | 2003-03-12 | 2015-01-13 | Infineon Technologies Ag | Multiple delay locked loop integration system and method |
| US6865135B2 (en) * | 2003-03-12 | 2005-03-08 | Micron Technology, Inc. | Multi-frequency synchronizing clock signal generator |
| JP3953041B2 (ja) * | 2004-03-31 | 2007-08-01 | 日本電気株式会社 | 出力バッファ回路および半導体集積回路 |
| US7024324B2 (en) * | 2004-05-27 | 2006-04-04 | Intel Corporation | Delay element calibration |
| US7046060B1 (en) * | 2004-10-27 | 2006-05-16 | Infineon Technologies, Ag | Method and apparatus compensating for frequency drift in a delay locked loop |
| US7423919B2 (en) * | 2005-05-26 | 2008-09-09 | Micron Technology, Inc. | Method and system for improved efficiency of synchronous mirror delays and delay locked loops |
| JP2007110762A (ja) * | 2007-01-15 | 2007-04-26 | Ricoh Co Ltd | 半導体装置 |
| WO2008121954A1 (en) * | 2007-03-29 | 2008-10-09 | Lighting Packs Llc | Backpack based system for human electricity generation and use when off the electric grid |
| KR100980413B1 (ko) * | 2008-10-13 | 2010-09-07 | 주식회사 하이닉스반도체 | 클럭 버퍼 및 이를 이용하는 반도체 메모리 장치 |
| US9225322B2 (en) | 2013-12-17 | 2015-12-29 | Micron Technology, Inc. | Apparatuses and methods for providing clock signals |
| US10216523B2 (en) | 2015-07-17 | 2019-02-26 | General Electric Company | Systems and methods for implementing control logic |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960003526B1 (ko) * | 1992-10-02 | 1996-03-14 | 삼성전자주식회사 | 반도체 메모리장치 |
| KR0158762B1 (ko) * | 1994-02-17 | 1998-12-01 | 세키자와 다다시 | 반도체 장치 |
| JPH09320261A (ja) * | 1996-05-30 | 1997-12-12 | Mitsubishi Electric Corp | 半導体記憶装置および制御信号発生回路 |
| JP4070255B2 (ja) * | 1996-08-13 | 2008-04-02 | 富士通株式会社 | 半導体集積回路 |
-
1997
- 1997-03-21 JP JP06880497A patent/JP3840731B2/ja not_active Expired - Fee Related
- 1997-09-17 US US08/931,669 patent/US5955904A/en not_active Expired - Lifetime
- 1997-09-25 KR KR1019970048649A patent/KR100291119B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980079380A (ko) | 1998-11-25 |
| KR100291119B1 (ko) | 2001-06-01 |
| JPH10269773A (ja) | 1998-10-09 |
| US5955904A (en) | 1999-09-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3840731B2 (ja) | 半導体集積回路 | |
| JP3717289B2 (ja) | 集積回路装置 | |
| JP3888603B2 (ja) | クロック生成回路および制御方法並びに半導体記憶装置 | |
| US6812799B2 (en) | Synchronous mirror delay (SMD) circuit and method including a ring oscillator for timing coarse and fine delay intervals | |
| JP3644827B2 (ja) | 外部負荷を考慮したｄｌｌ回路 | |
| JP4190662B2 (ja) | 半導体装置及びタイミング制御回路 | |
| KR100305546B1 (ko) | 반도체장치,반도체시스템및디지탈지연회로 | |
| US6181174B1 (en) | Semiconductor integrated circuit device | |
| US7969802B2 (en) | Apparatus and method of generating output enable signal for semiconductor memory apparatus | |
| US6194916B1 (en) | Phase comparator circuit for high speed signals in delay locked loop circuit | |
| WO1999016078A1 (fr) | Composant de circuit integre synchrone | |
| JP2002124873A (ja) | 半導体装置 | |
| JP4031859B2 (ja) | 半導体装置 | |
| JPH10171774A (ja) | 半導体集積回路 | |
| EP1532737B1 (en) | Synchronous mirror delay (smd) circuit and method including a counter and reduced size bi-directional delay line | |
| US6977848B2 (en) | Data output control circuit | |
| US9559710B2 (en) | Semiconductor device including oscillator | |
| JP2001344972A (ja) | 半導体集積回路 | |
| US20030085748A1 (en) | Clock generator to control a pules width according to input voltage level in semiconductor memory device | |
| US20030133527A1 (en) | Method and circuit for adjusting the timing of output data based on the current and future states of the output data | |
| US6182234B1 (en) | Clock control circuit | |
| JP2000196444A (ja) | Ｐｌｌ回路およびｄｌｌ回路 | |
| JP2004146057A (ja) | 半導体装置、半導体装置システム及びディジタル遅延回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040226 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060425 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060623 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060718 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060731 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090818 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100818 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110818 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120818 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120818 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130818 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |