JPH1051248A - 差動増幅回路 - Google Patents
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- JPH1051248A JPH1051248A JP8202576A JP20257696A JPH1051248A JP H1051248 A JPH1051248 A JP H1051248A JP 8202576 A JP8202576 A JP 8202576A JP 20257696 A JP20257696 A JP 20257696A JP H1051248 A JPH1051248 A JP H1051248A
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Abstract
(57)【要約】 （修正有）
【課題】 低電圧化に対応しつつ、入出力の直線性も確
保できるようにする。 【解決手段】 ＰＮＰトランジスタＱ37のベースには定
電圧源３４の負電位側が接続され、Ｑ37を飽和させるよ
うなバイアス電圧Ｖｂが付与される。Ｑ37のエミッタに
は定電流源３２からの電流の分流が供給される。Ｑ37の
エミッタ電流は第１の入力電圧ＶINAに応じて制御され
ることとなる。ＮＰＮトランジスタＱ31のベースが上昇
するとそのエミッタ電流が抵抗ＲＡに供給され、それに
応じてＱ37のコレクタ電流ＩC37が抵抗ＲＡの両端に電
位差がないときより減少するが、これによりＮＰＮトラ
ンジスタＱ33のベース電位も減少する。Ｑ31のコレクタ
電流ＩC31の変化が非常に小さいため、そのベース・エ
ミッタ間電圧ＶBE31の変化も非常に小さくなり、Ｑ31の
エミッタ電位をリニアに制御することができる。
保できるようにする。 【解決手段】 ＰＮＰトランジスタＱ37のベースには定
電圧源３４の負電位側が接続され、Ｑ37を飽和させるよ
うなバイアス電圧Ｖｂが付与される。Ｑ37のエミッタに
は定電流源３２からの電流の分流が供給される。Ｑ37の
エミッタ電流は第１の入力電圧ＶINAに応じて制御され
ることとなる。ＮＰＮトランジスタＱ31のベースが上昇
するとそのエミッタ電流が抵抗ＲＡに供給され、それに
応じてＱ37のコレクタ電流ＩC37が抵抗ＲＡの両端に電
位差がないときより減少するが、これによりＮＰＮトラ
ンジスタＱ33のベース電位も減少する。Ｑ31のコレクタ
電流ＩC31の変化が非常に小さいため、そのベース・エ
ミッタ間電圧ＶBE31の変化も非常に小さくなり、Ｑ31の
エミッタ電位をリニアに制御することができる。
Description
【０００１】
【発明の属する技術分野】本発明は差動増幅回路に係
り、特に、２入力信号の差に応じた信号を出力する差動
増幅回路に関する。
り、特に、２入力信号の差に応じた信号を出力する差動
増幅回路に関する。
【０００２】
【従来の技術】図２に従来の差動増幅回路の一例の回路
構成図を示す。従来の差動増幅回路１は、第１の入力電
圧と第２の入力電圧との差に応じた出力信号を出力する
回路で、第１及び第２の入力電圧を入力するＮＰＮトラ
ンジスタＱ1 及びＱ2 、ＮＰＮトランジスタＱ1 及びＱ
2 から電流を引き込む電流源２、抵抗Ｒ1 〜Ｒ4 から構
成される。
構成図を示す。従来の差動増幅回路１は、第１の入力電
圧と第２の入力電圧との差に応じた出力信号を出力する
回路で、第１及び第２の入力電圧を入力するＮＰＮトラ
ンジスタＱ1 及びＱ2 、ＮＰＮトランジスタＱ1 及びＱ
2 から電流を引き込む電流源２、抵抗Ｒ1 〜Ｒ4 から構
成される。
【０００３】ＮＰＮトランジスタＱ1 のベースは、第１
の入力電圧が供給される第１の入力端子Ｔin1 に接続さ
れており、ＮＰＮトランジスタＱ1 には、第１の入力端
子Ｔin1 から第１の入力電圧が供給される。ＮＰＮトラ
ンジスタＱ1 のコレクタは抵抗Ｒ1 を介して電源３に接
続され、エミッタは抵抗Ｒ2 を介して電流源２に接続さ
れる。ＮＰＮトランジスタＱ1 は、第１の入力電圧に応
じてコレクタから電流を引き込み、電流源２に供給す
る。ＮＰＮトランジスタＱ1 のコレクタと抵抗Ｒ1 との
間には第１の出力端子Ｔout1が接続され、ＮＰＮトラン
ジスタＱ1 のベースに供給される第１の入力電圧に応じ
た出力信号が出力される。
の入力電圧が供給される第１の入力端子Ｔin1 に接続さ
れており、ＮＰＮトランジスタＱ1 には、第１の入力端
子Ｔin1 から第１の入力電圧が供給される。ＮＰＮトラ
ンジスタＱ1 のコレクタは抵抗Ｒ1 を介して電源３に接
続され、エミッタは抵抗Ｒ2 を介して電流源２に接続さ
れる。ＮＰＮトランジスタＱ1 は、第１の入力電圧に応
じてコレクタから電流を引き込み、電流源２に供給す
る。ＮＰＮトランジスタＱ1 のコレクタと抵抗Ｒ1 との
間には第１の出力端子Ｔout1が接続され、ＮＰＮトラン
ジスタＱ1 のベースに供給される第１の入力電圧に応じ
た出力信号が出力される。
【０００４】また、ＮＰＮトランジスタＱ2 のベース
は、第２の入力端子Ｔin2 に接続されており、第２の入
力端子Ｔin2 には第２の入力電圧が供給される。ＮＰＮ
トランジスタＱ2 には、第２の入力端子Ｔin2 から第２
の入力電圧が供給される。ＮＰＮトランジスタＱ2 のコ
レクタは抵抗Ｒ3 を介して電源３に接続され、エミッタ
は抵抗Ｒ4 を介して電流源２に接続される。ＮＰＮトラ
ンジスタＱ2 は、第２の入力電圧に応じてコレクタから
電流を引き込み、ＮＰＮトランジスタＱ1からも電流を
引き込んでいる電流源２に供給する。ＮＰＮトランジス
タＱ2 のコレクタと抵抗Ｒ3 との接続点には第２の出力
端子Ｔout2が接続され、ＮＰＮトランジスタＱ1 から第
１の入力電圧に応じて電流源２に電流が供給され、ＮＰ
ＮトランジスタＱ2 のエミッタから引き込まれる電流が
制御されることにより、第１の入力電圧と第２の入力電
圧との差に応じた出力電圧が出力される。
は、第２の入力端子Ｔin2 に接続されており、第２の入
力端子Ｔin2 には第２の入力電圧が供給される。ＮＰＮ
トランジスタＱ2 には、第２の入力端子Ｔin2 から第２
の入力電圧が供給される。ＮＰＮトランジスタＱ2 のコ
レクタは抵抗Ｒ3 を介して電源３に接続され、エミッタ
は抵抗Ｒ4 を介して電流源２に接続される。ＮＰＮトラ
ンジスタＱ2 は、第２の入力電圧に応じてコレクタから
電流を引き込み、ＮＰＮトランジスタＱ1からも電流を
引き込んでいる電流源２に供給する。ＮＰＮトランジス
タＱ2 のコレクタと抵抗Ｒ3 との接続点には第２の出力
端子Ｔout2が接続され、ＮＰＮトランジスタＱ1 から第
１の入力電圧に応じて電流源２に電流が供給され、ＮＰ
ＮトランジスタＱ2 のエミッタから引き込まれる電流が
制御されることにより、第１の入力電圧と第２の入力電
圧との差に応じた出力電圧が出力される。
【０００５】図３に従来の低電圧駆動型の差動増幅回路
の一例の回路構成図を示す。同図中、図２と同一構成部
分には同一符号を付し、その説明は省略する。差動増幅
回路１１は、図２の電流源２、抵抗Ｒ2 、Ｒ4 に代え
て、ＮＰＮトランジスタＱ1 のエミッタに電流源４を接
続し、ＮＰＮトランジスタＱ2 のエミッタに電流源５を
接続し、ＮＰＮトランジスタＱ1 のエミッタと電流源４
との接続点と、ＮＰＮトランジスタＱ2 のエミッタと電
流源５との接続点との間に第１の入力電圧と第２の入力
電圧との差電圧を発生する抵抗Ｒ11を接続してなる。
の一例の回路構成図を示す。同図中、図２と同一構成部
分には同一符号を付し、その説明は省略する。差動増幅
回路１１は、図２の電流源２、抵抗Ｒ2 、Ｒ4 に代え
て、ＮＰＮトランジスタＱ1 のエミッタに電流源４を接
続し、ＮＰＮトランジスタＱ2 のエミッタに電流源５を
接続し、ＮＰＮトランジスタＱ1 のエミッタと電流源４
との接続点と、ＮＰＮトランジスタＱ2 のエミッタと電
流源５との接続点との間に第１の入力電圧と第２の入力
電圧との差電圧を発生する抵抗Ｒ11を接続してなる。
【０００６】ＮＰＮトランジスタＱ1 、及び、Ｑ2 のエ
ミッタに抵抗が直列に接続されないため、図２の差動増
幅回路に比べて駆動に必要な電圧を小さくできる。図４
に従来の入出力特性をリニアにした差動増幅回路の一例
の回路構成図を示す。同図中、図３と同一構成部分には
同一符号を付し、その説明は省略する。
ミッタに抵抗が直列に接続されないため、図２の差動増
幅回路に比べて駆動に必要な電圧を小さくできる。図４
に従来の入出力特性をリニアにした差動増幅回路の一例
の回路構成図を示す。同図中、図３と同一構成部分には
同一符号を付し、その説明は省略する。
【０００７】従来の入出力の直線性を補償した差動増幅
回路２１は、図３の回路で、ＮＰＮトランジスタＱ1 の
エミッタと電流源４との間にＮＰＮトランジスタＱ2 の
エミッタ電圧に応じてＮＰＮトランジスタＱ1 のエミッ
タ電流を制御するＮＰＮトランジスタＱ21を設けると共
に、ＮＰＮトランジスタＱ2 のエミッタと電流源５との
間にＮＰＮトランジスタＱ1 のエミッタ電圧に応じてＮ
ＰＮトランジスタＱ2のエミッタ電流を制御するＮＰＮ
トランジスタＱ22を設けてなる。
回路２１は、図３の回路で、ＮＰＮトランジスタＱ1 の
エミッタと電流源４との間にＮＰＮトランジスタＱ2 の
エミッタ電圧に応じてＮＰＮトランジスタＱ1 のエミッ
タ電流を制御するＮＰＮトランジスタＱ21を設けると共
に、ＮＰＮトランジスタＱ2 のエミッタと電流源５との
間にＮＰＮトランジスタＱ1 のエミッタ電圧に応じてＮ
ＰＮトランジスタＱ2のエミッタ電流を制御するＮＰＮ
トランジスタＱ22を設けてなる。
【０００８】ＮＰＮトランジスタＱ21は、コレクタがＮ
ＰＮトランジスタＱ1 のエミッタに接続され、エミッタ
が電流源４と抵抗Ｒ11との接続点に接続され、ベースは
ＮＰＮトランジスタＱ2 のエミッタに接続される。ま
た、ＮＰＮトランジスタＱ22は、コレクタがＮＰＮトラ
ンジスタＱ2 のエミッタに接続され、エミッタが電流源
５と抵抗Ｒ11との接続点に接続され、ベースはＮＰＮト
ランジスタＱ1 のエミッタとＮＰＮトランジスタＱ21の
コレクタとの接続点に接続される。
ＰＮトランジスタＱ1 のエミッタに接続され、エミッタ
が電流源４と抵抗Ｒ11との接続点に接続され、ベースは
ＮＰＮトランジスタＱ2 のエミッタに接続される。ま
た、ＮＰＮトランジスタＱ22は、コレクタがＮＰＮトラ
ンジスタＱ2 のエミッタに接続され、エミッタが電流源
５と抵抗Ｒ11との接続点に接続され、ベースはＮＰＮト
ランジスタＱ1 のエミッタとＮＰＮトランジスタＱ21の
コレクタとの接続点に接続される。
【０００９】上記構成の差動増幅回路２１では、入出力
トランジスタのベース−エミッタ間電圧ＶBEをＮＰＮト
ランジスタＱ21、Ｑ22により補償し、入出力の直線性を
確保できる。
トランジスタのベース−エミッタ間電圧ＶBEをＮＰＮト
ランジスタＱ21、Ｑ22により補償し、入出力の直線性を
確保できる。
【００１０】
【発明が解決しようとする課題】しかるに、図２に示す
従来の差動増幅回路１は、ＮＰＮトランジスタＱ1 には
に直列に定電流源２、抵抗Ｒ1 、Ｒ2 が接続され、ＮＰ
ＮトランジスタＱ2 には直列に定電流源２、抵抗Ｒ3 、
Ｒ4 が接続されるため、低電圧化ができないとともに、
入力電圧に応じてＮＰＮトランジスタＱ1 、Ｑ2 のベー
ス−エミッタ間電圧が変化し、入出力の直線性を確保で
きなかった。
従来の差動増幅回路１は、ＮＰＮトランジスタＱ1 には
に直列に定電流源２、抵抗Ｒ1 、Ｒ2 が接続され、ＮＰ
ＮトランジスタＱ2 には直列に定電流源２、抵抗Ｒ3 、
Ｒ4 が接続されるため、低電圧化ができないとともに、
入力電圧に応じてＮＰＮトランジスタＱ1 、Ｑ2 のベー
ス−エミッタ間電圧が変化し、入出力の直線性を確保で
きなかった。
【００１１】また、図３に示す従来の低電圧駆動型の差
動増幅回路１１は、ＮＰＮトランジスタＱ1 のエミッタ
に電流源４を接続し、ＮＰＮトランジスタＱ2 のエミッ
タに電流源５を接続し、ＮＰＮトランジスタＱ1 のエミ
ッタとＮＰＮトランジスタＱ2 のエミッタとの間に差電
圧発生用抵抗Ｒ11を接続することによりＮＰＮトランジ
スタＱ1 のコレクタ電流とＮＰＮトランジスタＱ2 のコ
レクタ電流とで差を生じさせ差動出力を出力していたた
め、図２でＮＰＮトランジスタＱ1 、Ｑ2 に直列に接続
されていた抵抗Ｒ2 、Ｒ4 をなくすことができるため、
低電圧化は実現できるものの、図２の差動増幅回路1 と
同様に入力電圧に応じてＮＰＮトランジスタＱ1 、Ｑ2
のベース−エミッタ間電圧が変化するため、入出力の直
線性を確保できなかった。
動増幅回路１１は、ＮＰＮトランジスタＱ1 のエミッタ
に電流源４を接続し、ＮＰＮトランジスタＱ2 のエミッ
タに電流源５を接続し、ＮＰＮトランジスタＱ1 のエミ
ッタとＮＰＮトランジスタＱ2 のエミッタとの間に差電
圧発生用抵抗Ｒ11を接続することによりＮＰＮトランジ
スタＱ1 のコレクタ電流とＮＰＮトランジスタＱ2 のコ
レクタ電流とで差を生じさせ差動出力を出力していたた
め、図２でＮＰＮトランジスタＱ1 、Ｑ2 に直列に接続
されていた抵抗Ｒ2 、Ｒ4 をなくすことができるため、
低電圧化は実現できるものの、図２の差動増幅回路1 と
同様に入力電圧に応じてＮＰＮトランジスタＱ1 、Ｑ2
のベース−エミッタ間電圧が変化するため、入出力の直
線性を確保できなかった。
【００１２】さらに、図４に示す従来の入出力特性をリ
ニアにした差動増幅回路２１は、入出力トランジスタの
ベース−エミッタ間電圧ＶBEを補償し、入出力の直線性
は確保しているが、電源にトランジスタが直列に２段接
続されるため、低電圧化に適さなかった。
ニアにした差動増幅回路２１は、入出力トランジスタの
ベース−エミッタ間電圧ＶBEを補償し、入出力の直線性
は確保しているが、電源にトランジスタが直列に２段接
続されるため、低電圧化に適さなかった。
【００１３】本発明は上記の点に鑑みてなされたもの
で、低電圧化に対応しつつ、入出力の直線性を確保でき
る差動増幅回路を提供することを目的とする。
で、低電圧化に対応しつつ、入出力の直線性を確保でき
る差動増幅回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明の請求項１は、第
１の入力信号がベースに供給され、該第１の入力信号に
応じた電流を出力する第１の入力トランジスタと、第２
の入力信号がベースに供給され、該第２の入力信号に応
じた電流を出力する第２の入力トランジスタと、前記第
１の入力トランジスタのエミッタと前記第２の入力トラ
ンジスタのエミッタとの間に設けられ、前記第１の入力
信号と前記第２の入力信号との差電圧を発生する抵抗素
子と、前記第１の入力トランジスタのコレクタに電流を
供給する第１の電流源と、前記第２の入力トランジスタ
のコレクタに電流を供給する第２の電流源と、前記第１
の入力トランジスタのエミッタにコレクタが接続され、
前記第１の入力トランジスタのエミッタ電流に応じてベ
ース電位が制御される第１の制御トランジスタと、前記
第２の入力トランジスタのエミッタにコレクタが接続さ
れ、前記第２の入力トランジスタのエミッタ電流に応じ
てベース電位が制御される第２の制御トランジスタと、
前記第１の制御トランジスタのベースにベースが接続さ
れ、前記第１の制御トランジスタのベース電位に応じて
コレクタ電流を制御する第１の出力トランジスタと、前
記第２の制御トランジスタのベースにベースが接続さ
れ、前記第２の制御トランジスタのベース電位に応じて
コレクタ電流を制御する第２の出力トランジスタとを有
することを特徴とする差動増幅回路。
１の入力信号がベースに供給され、該第１の入力信号に
応じた電流を出力する第１の入力トランジスタと、第２
の入力信号がベースに供給され、該第２の入力信号に応
じた電流を出力する第２の入力トランジスタと、前記第
１の入力トランジスタのエミッタと前記第２の入力トラ
ンジスタのエミッタとの間に設けられ、前記第１の入力
信号と前記第２の入力信号との差電圧を発生する抵抗素
子と、前記第１の入力トランジスタのコレクタに電流を
供給する第１の電流源と、前記第２の入力トランジスタ
のコレクタに電流を供給する第２の電流源と、前記第１
の入力トランジスタのエミッタにコレクタが接続され、
前記第１の入力トランジスタのエミッタ電流に応じてベ
ース電位が制御される第１の制御トランジスタと、前記
第２の入力トランジスタのエミッタにコレクタが接続さ
れ、前記第２の入力トランジスタのエミッタ電流に応じ
てベース電位が制御される第２の制御トランジスタと、
前記第１の制御トランジスタのベースにベースが接続さ
れ、前記第１の制御トランジスタのベース電位に応じて
コレクタ電流を制御する第１の出力トランジスタと、前
記第２の制御トランジスタのベースにベースが接続さ
れ、前記第２の制御トランジスタのベース電位に応じて
コレクタ電流を制御する第２の出力トランジスタとを有
することを特徴とする差動増幅回路。
【００１５】請求項１によれば、第１及び第２の制御ト
ランジスタにより第１及び第２の入力トランジスタのエ
ミッタ電流に応じて第１及び第２の出力トランジスタの
ベース電位が制御され、第１及び第２の入力トランジス
タのベース−エミッタ間電圧の変動に応じた出力電流の
変動を補償できるため、第１及び第２の入力信号に対し
て直線的な出力電流を得ることができる。また、このと
き、動作に必要な電圧は、第１及び第２の電流源への印
加電圧、第１及び第２の制御トランジスタの飽和時の印
加電圧及び第１及び第２の入力トランジスタのベース−
エミッタ間電圧でより決定されるため、一般的に電流源
の印加電圧及びトランジスタの飽和時の印加電圧は０．
１〔Ｖ〕と考えられ、トランジスタの不飽和時のベース
−エミッタ間電圧の０．６〔Ｖ〕と考えられ、したがっ
て、０．８〔Ｖ〕程度の低電圧で駆動できる。
ランジスタにより第１及び第２の入力トランジスタのエ
ミッタ電流に応じて第１及び第２の出力トランジスタの
ベース電位が制御され、第１及び第２の入力トランジス
タのベース−エミッタ間電圧の変動に応じた出力電流の
変動を補償できるため、第１及び第２の入力信号に対し
て直線的な出力電流を得ることができる。また、このと
き、動作に必要な電圧は、第１及び第２の電流源への印
加電圧、第１及び第２の制御トランジスタの飽和時の印
加電圧及び第１及び第２の入力トランジスタのベース−
エミッタ間電圧でより決定されるため、一般的に電流源
の印加電圧及びトランジスタの飽和時の印加電圧は０．
１〔Ｖ〕と考えられ、トランジスタの不飽和時のベース
−エミッタ間電圧の０．６〔Ｖ〕と考えられ、したがっ
て、０．８〔Ｖ〕程度の低電圧で駆動できる。
【００１６】請求項２は、バイアス電圧を発生する電圧
源と、前記電圧源に発生したバイアス電圧がベースに供
給され、エミッタが前記第１の電流源と前記第１の入力
トランジスタのコレクタとの間に接続され、コレクタが
前記第１の制御トランジスタ及び前記第１の出力トラン
ジスタのベースに接続された第１の電流供給トランジス
タとを有することを特徴とする。
源と、前記電圧源に発生したバイアス電圧がベースに供
給され、エミッタが前記第１の電流源と前記第１の入力
トランジスタのコレクタとの間に接続され、コレクタが
前記第１の制御トランジスタ及び前記第１の出力トラン
ジスタのベースに接続された第１の電流供給トランジス
タとを有することを特徴とする。
【００１７】請求項３は、バイアス電圧を発生する電圧
源と、前記電圧源に発生したバイアス電圧がベースに供
給され、エミッタが前記第１の電流源と前記第１の入力
トランジスタのコレクタとの間に接続され、コレクタが
前記第１の制御トランジスタ及び前記第１の出力トラン
ジスタのベースに接続された第１の電流供給トランジス
タとを有することを特徴とする。
源と、前記電圧源に発生したバイアス電圧がベースに供
給され、エミッタが前記第１の電流源と前記第１の入力
トランジスタのコレクタとの間に接続され、コレクタが
前記第１の制御トランジスタ及び前記第１の出力トラン
ジスタのベースに接続された第１の電流供給トランジス
タとを有することを特徴とする。
【００１８】
【発明の実施の形態】図１に本発明の差動増幅回路の一
実施例の回路構成図を示す。本実施例の差動増幅回路３
１は、特許請求の範囲の第１の電流源に相当する電流源
３２、特許請求の範囲の第２の電流源に相当する電流源
３３、特許請求の範囲の第１の入力トランジスタに相当
するＮＰＮトランジスタＱ31、特許請求の範囲の第２の
入力トランジスタに相当するＮＰＮトランジスタＱ32、
特許請求の範囲の第１の制御トランジスタに相当するＮ
ＰＮトランジスタＱ33、特許請求の範囲の第２の制御ト
ランジスタに相当するＮＰＮトランジスタＱ34、特許請
求の範囲の第１の出力トランジスタに相当するＮＰＮト
ランジスタＱ35、特許請求の範囲の第２の出力トランジ
スタに相当するＮＰＮトランジスタＱ36、特許請求の範
囲の第１の電流供給トランジスタに相当するＰＮＰトラ
ンジスタＱ37、特許請求の範囲の第２の電流供給トラン
ジスタに相当するＰＮＰトランジスタＱ38、特許請求の
範囲の抵抗素子に相当する差電圧発生用抵抗ＲA 、出力
電圧を出力するための出力抵抗ＲB 、ＲC 、特許請求の
範囲の第１及び第２の電流供給トランジスタのベースに
バイアスを印加する電圧源に相当する定電圧源３４、回
路を駆動する駆動電源３５から構成される。
実施例の回路構成図を示す。本実施例の差動増幅回路３
１は、特許請求の範囲の第１の電流源に相当する電流源
３２、特許請求の範囲の第２の電流源に相当する電流源
３３、特許請求の範囲の第１の入力トランジスタに相当
するＮＰＮトランジスタＱ31、特許請求の範囲の第２の
入力トランジスタに相当するＮＰＮトランジスタＱ32、
特許請求の範囲の第１の制御トランジスタに相当するＮ
ＰＮトランジスタＱ33、特許請求の範囲の第２の制御ト
ランジスタに相当するＮＰＮトランジスタＱ34、特許請
求の範囲の第１の出力トランジスタに相当するＮＰＮト
ランジスタＱ35、特許請求の範囲の第２の出力トランジ
スタに相当するＮＰＮトランジスタＱ36、特許請求の範
囲の第１の電流供給トランジスタに相当するＰＮＰトラ
ンジスタＱ37、特許請求の範囲の第２の電流供給トラン
ジスタに相当するＰＮＰトランジスタＱ38、特許請求の
範囲の抵抗素子に相当する差電圧発生用抵抗ＲA 、出力
電圧を出力するための出力抵抗ＲB 、ＲC 、特許請求の
範囲の第１及び第２の電流供給トランジスタのベースに
バイアスを印加する電圧源に相当する定電圧源３４、回
路を駆動する駆動電源３５から構成される。
【００１９】ＮＰＮトランジスタＱ31のベースは、第１
の入力端子ＴINA に接続されている。第１の入力端子Ｔ
INA には、特許請求の範囲中の第１の入力信号に相当す
る第１の入力電圧ＶINA が供給され、第１の入力電圧Ｖ
INA によりＮＰＮトランジスタＱ31のベース電圧が制御
される。
の入力端子ＴINA に接続されている。第１の入力端子Ｔ
INA には、特許請求の範囲中の第１の入力信号に相当す
る第１の入力電圧ＶINA が供給され、第１の入力電圧Ｖ
INA によりＮＰＮトランジスタＱ31のベース電圧が制御
される。
【００２０】ＮＰＮトランジスタＱ31のコレクタは電流
源３２の一端に接続される。電流源３２の他端は駆動電
源３５の正電極に接続される。電流源３２は、駆動電源
３５の印加電圧Ｖccから定電流Ｉa を生成し、ＮＰＮト
ランジスタＱ31のコレクタに供給する。
源３２の一端に接続される。電流源３２の他端は駆動電
源３５の正電極に接続される。電流源３２は、駆動電源
３５の印加電圧Ｖccから定電流Ｉa を生成し、ＮＰＮト
ランジスタＱ31のコレクタに供給する。
【００２１】また、ＮＰＮトランジスタＱ31のエミッタ
は、ＮＰＮトランジスタＱ33のコレクタ、及び、差電圧
発生用抵抗ＲA の一端に接続される。ＮＰＮトランジス
タＱ33は、エミッタが駆動電源３５の負側電位に接続さ
れ、ベースがＰＮＰトランジスタＱ37のコレクタに接続
され、ＰＮＰトランジスタＱ37のコレクタ電流に応じて
ＮＰＮトランジスタＱ31のエミッタ電流を制御する。
は、ＮＰＮトランジスタＱ33のコレクタ、及び、差電圧
発生用抵抗ＲA の一端に接続される。ＮＰＮトランジス
タＱ33は、エミッタが駆動電源３５の負側電位に接続さ
れ、ベースがＰＮＰトランジスタＱ37のコレクタに接続
され、ＰＮＰトランジスタＱ37のコレクタ電流に応じて
ＮＰＮトランジスタＱ31のエミッタ電流を制御する。
【００２２】ＰＮＰトランジスタＱ37は、ベースが定電
圧源３４の負電位側の端子に接続される。定電圧源３４
は、抵抗等より構成され、正電位側が駆動電源３５の正
電位側の端子に接続され、負電位側の端子がＰＮＰトラ
ンジスタＱ37のベースに接続され、ＰＮＰトランジスタ
Ｑ37のベースにＰＮＰトランジスタＱ37が飽和するよう
にバイアス電圧Ｖb を付与する。
圧源３４の負電位側の端子に接続される。定電圧源３４
は、抵抗等より構成され、正電位側が駆動電源３５の正
電位側の端子に接続され、負電位側の端子がＰＮＰトラ
ンジスタＱ37のベースに接続され、ＰＮＰトランジスタ
Ｑ37のベースにＰＮＰトランジスタＱ37が飽和するよう
にバイアス電圧Ｖb を付与する。
【００２３】ＰＮＰトランジスタＱ37のエミッタは、電
流源３２とＮＰＮトランジスタＱ31のコレクタとの接続
点に接続され、電流源３２で発生される定電流Ｉa が分
流された電流が供給される。ＰＮＰトランジスタＱ37の
エミッタ電流ＩE37 は、ＮＰＮトランジスタＱ31のコレ
クタ電流をＩC31 とすると、ＩE37 ＝Ｉa −ＩC31 で表
され、ＮＰＮトランジスタＱ31のコレクタ電流をＩC31
、すなわち、第１の入力電圧ＶINA に応じて制御され
ることになる。
流源３２とＮＰＮトランジスタＱ31のコレクタとの接続
点に接続され、電流源３２で発生される定電流Ｉa が分
流された電流が供給される。ＰＮＰトランジスタＱ37の
エミッタ電流ＩE37 は、ＮＰＮトランジスタＱ31のコレ
クタ電流をＩC31 とすると、ＩE37 ＝Ｉa −ＩC31 で表
され、ＮＰＮトランジスタＱ31のコレクタ電流をＩC31
、すなわち、第１の入力電圧ＶINA に応じて制御され
ることになる。
【００２４】このとき、ＮＰＮトランジスタＱ31のベー
スが上昇すると、ＮＰＮトランジスタＱ31のエミッタ電
流ＩE31 が増加する。ＮＰＮトランジスタＱ31のエミッ
タ電流ＩE31 は抵抗ＲA に供給され、ＮＰＮトランジス
タＱ31のコレクタ電流ＩC31は、抵抗ＲA に流れる電流
をＩRAとすると、 ＩC31 ＝Ｉa −ＩRA となる。
スが上昇すると、ＮＰＮトランジスタＱ31のエミッタ電
流ＩE31 が増加する。ＮＰＮトランジスタＱ31のエミッ
タ電流ＩE31 は抵抗ＲA に供給され、ＮＰＮトランジス
タＱ31のコレクタ電流ＩC31は、抵抗ＲA に流れる電流
をＩRAとすると、 ＩC31 ＝Ｉa −ＩRA となる。
【００２５】このとき、ＮＰＮトランジスタＱ33のベー
ス電流、すなわち、ＰＮＰトランジスタＱ37のコレクタ
電流ＩC37 は、
ス電流、すなわち、ＰＮＰトランジスタＱ37のコレクタ
電流ＩC37 は、
【００２６】
【数１】
【００２７】となる。なお、抵抗ＲA の両端に電位差が
ないときには、
ないときには、
【００２８】
【数２】
【００２９】となる。なお、上記ＮＰＮトランジスタＱ
37のコレクタ電流ＩC37 にはＮＰＮトランジスタＱ35の
ベース電流分を含む。上記のようにＮＰＮトランジスタ
Ｑ37のコレクタ電流ＩC37 が抵抗ＲA に流れる電流ＩRA
分だけ減少すると、ＮＰＮトランジスタＱ33のベース電
位ＶB33 は抵抗ＩRAに流れる電流ＩRAに応じたレベルだ
け減少する。
37のコレクタ電流ＩC37 にはＮＰＮトランジスタＱ35の
ベース電流分を含む。上記のようにＮＰＮトランジスタ
Ｑ37のコレクタ電流ＩC37 が抵抗ＲA に流れる電流ＩRA
分だけ減少すると、ＮＰＮトランジスタＱ33のベース電
位ＶB33 は抵抗ＩRAに流れる電流ＩRAに応じたレベルだ
け減少する。
【００３０】なお、このときのＮＰＮトランジスタＱ33
のベース電位ＶB33 の減少分ΔＶB33 は、
のベース電位ＶB33 の減少分ΔＶB33 は、
【００３１】
【数３】
【００３２】で表せる。このように、ＮＰＮトランジス
タＱ31のコレクタ電流ＩC31 の変化は非常に小さいた
め、ＮＰＮトランジスタＱ31のベース−エミッタ間電圧
の変化が非常に小さくなり、ＮＰＮトランジスタＱ31の
エミッタ電位をリニアに制御できる。
タＱ31のコレクタ電流ＩC31 の変化は非常に小さいた
め、ＮＰＮトランジスタＱ31のベース−エミッタ間電圧
の変化が非常に小さくなり、ＮＰＮトランジスタＱ31の
エミッタ電位をリニアに制御できる。
【００３３】また、ＰＮＰトランジスタＱ37のコレクタ
は、ＮＰＮトランジスタＱ35のベースにも接続されてお
り、ＰＮＰトランジスタＱ37のコレクタ電流ＩC37 に応
じてコレクタ電流ＩC35 が制御される。ＮＰＮトランジ
スタＱ35は、エミッタが駆動電源３５の負電位側に接続
され、コレクタが出力抵抗ＲB の一端に接続される。
は、ＮＰＮトランジスタＱ35のベースにも接続されてお
り、ＰＮＰトランジスタＱ37のコレクタ電流ＩC37 に応
じてコレクタ電流ＩC35 が制御される。ＮＰＮトランジ
スタＱ35は、エミッタが駆動電源３５の負電位側に接続
され、コレクタが出力抵抗ＲB の一端に接続される。
【００３４】出力抵抗ＲB の他端は駆動電源３５の正電
位側に接続される。また、出力抵抗ＲB とＮＰＮトラン
ジスタＱ35のコレクタとの接続点に出力端子ＴOUTAが接
続され、出力端子ＴOUTAから第１の出力電圧ＶOAが出力
される。一方、ＮＰＮトランジスタＱ32のベースは、第
２の入力端子ＴINB に接続されている。第２の入力端子
ＴINB には、特許請求の範囲中の第２の入力信号に相当
する第２の入力電圧ＶINB が供給され、第２の入力電圧
ＶINB によりＮＰＮトランジスタＱ32のベース電圧が制
御される。
位側に接続される。また、出力抵抗ＲB とＮＰＮトラン
ジスタＱ35のコレクタとの接続点に出力端子ＴOUTAが接
続され、出力端子ＴOUTAから第１の出力電圧ＶOAが出力
される。一方、ＮＰＮトランジスタＱ32のベースは、第
２の入力端子ＴINB に接続されている。第２の入力端子
ＴINB には、特許請求の範囲中の第２の入力信号に相当
する第２の入力電圧ＶINB が供給され、第２の入力電圧
ＶINB によりＮＰＮトランジスタＱ32のベース電圧が制
御される。
【００３５】ＮＰＮトランジスタＱ32のコレクタは電流
源３３の一端に接続される。電流源３３の他端は駆動電
源３５の正電極に接続される。電流源３３は、駆動電源
３５の印加電圧Ｖccに応じて定電流Ｉb を生成し、ＮＰ
ＮトランジスタＱ32のコレクタに供給する。
源３３の一端に接続される。電流源３３の他端は駆動電
源３５の正電極に接続される。電流源３３は、駆動電源
３５の印加電圧Ｖccに応じて定電流Ｉb を生成し、ＮＰ
ＮトランジスタＱ32のコレクタに供給する。
【００３６】また、ＮＰＮトランジスタＱ32のエミッタ
は、ＮＰＮトランジスタＱ34のコレクタ、及び、差電圧
発生用抵抗ＲA の他端に接続される。ＮＰＮトランジス
タＱ34は、エミッタが駆動電源３５の負電極に接続さ
れ、ベースがＰＮＰトランジスタＱ38のコレクタに接続
されており、ＰＮＰトランジスタＱ38のコレクタ電流に
応じてＮＰＮトランジスタＱ32のエミッタ電流を制御す
る。
は、ＮＰＮトランジスタＱ34のコレクタ、及び、差電圧
発生用抵抗ＲA の他端に接続される。ＮＰＮトランジス
タＱ34は、エミッタが駆動電源３５の負電極に接続さ
れ、ベースがＰＮＰトランジスタＱ38のコレクタに接続
されており、ＰＮＰトランジスタＱ38のコレクタ電流に
応じてＮＰＮトランジスタＱ32のエミッタ電流を制御す
る。
【００３７】ＰＮＰトランジスタＱ38は、ベースが定電
圧源３４の負電位側の端子に接続され、ＰＮＰトランジ
スタＱ37と同様に、ＰＮＰトランジスタＱ38のベースに
ＰＮＰトランジスタＱ38を飽和させるバイアス電圧Ｖb
を付与する。ＰＮＰトランジスタＱ38のエミッタは、電
流源３３とＮＰＮトランジスタＱ32のコレクタとの接続
点に接続され、電流源３３で発生される定電流Ｉb が分
流された電流が供給される。ＰＮＰトランジスタＱ38の
エミッタ電流ＩE38 は、ＮＰＮトランジスタＱ32のコレ
クタ電流をＩC32 とすると、ＩE38 ＝Ｉb −ＩC32 で表
され、ＮＰＮトランジスタＱ32のコレクタ電流をＩC32
、すなわち、第２の入力電圧ＶINB に応じて制御され
ることになる。
圧源３４の負電位側の端子に接続され、ＰＮＰトランジ
スタＱ37と同様に、ＰＮＰトランジスタＱ38のベースに
ＰＮＰトランジスタＱ38を飽和させるバイアス電圧Ｖb
を付与する。ＰＮＰトランジスタＱ38のエミッタは、電
流源３３とＮＰＮトランジスタＱ32のコレクタとの接続
点に接続され、電流源３３で発生される定電流Ｉb が分
流された電流が供給される。ＰＮＰトランジスタＱ38の
エミッタ電流ＩE38 は、ＮＰＮトランジスタＱ32のコレ
クタ電流をＩC32 とすると、ＩE38 ＝Ｉb −ＩC32 で表
され、ＮＰＮトランジスタＱ32のコレクタ電流をＩC32
、すなわち、第２の入力電圧ＶINB に応じて制御され
ることになる。
【００３８】このとき、ＮＰＮトランジスタＱ31と同様
にＮＰＮトランジスタＱ32のベースが上昇すると、ＮＰ
ＮトランジスタＱ32のエミッタ電流ＩE32 が増加する。
ＮＰＮトランジスタＱ32のエミッタ電流ＩE32 は抵抗Ｒ
A に供給され、ＮＰＮトランジスタＱ32のコレクタ電流
ＩC32 は、抵抗ＲA に流れる電流をＩRAとすると、 ＩC32 ＝Ｉb −ＩRA となる。
にＮＰＮトランジスタＱ32のベースが上昇すると、ＮＰ
ＮトランジスタＱ32のエミッタ電流ＩE32 が増加する。
ＮＰＮトランジスタＱ32のエミッタ電流ＩE32 は抵抗Ｒ
A に供給され、ＮＰＮトランジスタＱ32のコレクタ電流
ＩC32 は、抵抗ＲA に流れる電流をＩRAとすると、 ＩC32 ＝Ｉb −ＩRA となる。
【００３９】このとき、ＮＰＮトランジスタＱ34のベー
ス電流、すなわち、ＰＮＰトランジスタＱ38のコレクタ
電流ＩC38 は、
ス電流、すなわち、ＰＮＰトランジスタＱ38のコレクタ
電流ＩC38 は、
【００４０】
【数４】
【００４１】となる。なお、抵抗ＲA の両端に電位差が
ないときには、
ないときには、
【００４２】
【数５】
【００４３】となる。なお、上記ＮＰＮトランジスタＱ
38のコレクタ電流ＩC38 にはＮＰＮトランジスタＱ36の
ベース電流分を含む。上記のようにＮＰＮトランジスタ
Ｑ38のコレクタ電流ＩC38 が抵抗ＲA に流れる電流ＩRA
分だけ減少すると、ＮＰＮトランジスタＱ34のベース電
位ＶB34 は抵抗ＩRAに流れる電流ＩRAに応じたレベルだ
け減少する。
38のコレクタ電流ＩC38 にはＮＰＮトランジスタＱ36の
ベース電流分を含む。上記のようにＮＰＮトランジスタ
Ｑ38のコレクタ電流ＩC38 が抵抗ＲA に流れる電流ＩRA
分だけ減少すると、ＮＰＮトランジスタＱ34のベース電
位ＶB34 は抵抗ＩRAに流れる電流ＩRAに応じたレベルだ
け減少する。
【００４４】なお、このときのＮＰＮトランジスタＱ34
のベース電位ＶB34 の減少分ΔＶB34 は、
のベース電位ＶB34 の減少分ΔＶB34 は、
【００４５】
【数６】
【００４６】で表せる。このように、ＮＰＮトランジス
タＱ32のコレクタ電流ＩC32 の変化は非常に小さいた
め、ＮＰＮトランジスタＱ32のベース−エミッタ間電圧
の変化が非常に小さくなり、ＮＰＮトランジスタＱ32の
エミッタ電位をリニアに制御できる。
タＱ32のコレクタ電流ＩC32 の変化は非常に小さいた
め、ＮＰＮトランジスタＱ32のベース−エミッタ間電圧
の変化が非常に小さくなり、ＮＰＮトランジスタＱ32の
エミッタ電位をリニアに制御できる。
【００４７】また、ＰＮＰトランジスタＱ38のコレクタ
は、ＮＰＮトランジスタＱ36のベースにも接続されてお
り、ＰＮＰトランジスタＱ38のコレクタ電流ＩC38 に応
じてコレクタ電流ＩC36 が制御される。ＮＰＮトランジ
スタＱ36は、エミッタが駆動電源３５の負電位側に接続
され、コレクタが出力抵抗ＲC の一端に接続される。
は、ＮＰＮトランジスタＱ36のベースにも接続されてお
り、ＰＮＰトランジスタＱ38のコレクタ電流ＩC38 に応
じてコレクタ電流ＩC36 が制御される。ＮＰＮトランジ
スタＱ36は、エミッタが駆動電源３５の負電位側に接続
され、コレクタが出力抵抗ＲC の一端に接続される。
【００４８】出力抵抗ＲC の他端は駆動電源３５の正電
位側に接続される。また、出力抵抗ＲC とＮＰＮトラン
ジスタＱ36のコレクタとの接続点には出力端子ＴOUTBが
接続され、出力端子ＴOUTBから第２の出力電圧ＶOBが出
力される。次に、本実施例の差動増幅回路３１の動作を
説明する。
位側に接続される。また、出力抵抗ＲC とＮＰＮトラン
ジスタＱ36のコレクタとの接続点には出力端子ＴOUTBが
接続され、出力端子ＴOUTBから第２の出力電圧ＶOBが出
力される。次に、本実施例の差動増幅回路３１の動作を
説明する。
【００４９】ＮＰＮトランジスタＱ31のエミッタ電流Ｉ
E31 は、電流源３２により発生される定電流をＩa 、Ｎ
ＰＮトランジスタＱ33の電流増幅率をｈFE33、ＮＰＮト
ランジスタＱ35の電流増幅率をｈFE35、ＰＮＰトランジ
スタＱ37の電流増幅率をｈFE37とし、抵抗ＲA に流れる
電流ＩRAをＩRA＝０とすると、
E31 は、電流源３２により発生される定電流をＩa 、Ｎ
ＰＮトランジスタＱ33の電流増幅率をｈFE33、ＮＰＮト
ランジスタＱ35の電流増幅率をｈFE35、ＰＮＰトランジ
スタＱ37の電流増幅率をｈFE37とし、抵抗ＲA に流れる
電流ＩRAをＩRA＝０とすると、
【００５０】
【数７】
【００５１】で表され、このとき、一般に、トランジス
タの電流増幅率はｈFEは、数十〜数百と充分に大きい値
に設定されているため、ＮＰＮトランジスタＱ33の電流
増幅率ｈFE33、ＮＰＮトランジスタＱ35の電流増幅率ｈ
FE35、ＰＮＰトランジスタＱ37の電流増幅率ｈFE37も充
分に大きいとすると、式（７）の電流増幅率ｈFE33、ｈ
FE35、ｈFE37を含む項は、
タの電流増幅率はｈFEは、数十〜数百と充分に大きい値
に設定されているため、ＮＰＮトランジスタＱ33の電流
増幅率ｈFE33、ＮＰＮトランジスタＱ35の電流増幅率ｈ
FE35、ＰＮＰトランジスタＱ37の電流増幅率ｈFE37も充
分に大きいとすると、式（７）の電流増幅率ｈFE33、ｈ
FE35、ｈFE37を含む項は、
【００５２】
【数８】
【００５３】となるので、式（８）を式（７）に適用す
ると、ＮＰＮトランジスタＱ31のエミッタ電流ＩE31
は、 ＩE31 ≒Ｉa ・・・（９） で表せる。
ると、ＮＰＮトランジスタＱ31のエミッタ電流ＩE31
は、 ＩE31 ≒Ｉa ・・・（９） で表せる。
【００５４】また、 ＮＰＮトランジスタＱ32のエミッ
タ電流ＩE32 の同様に、 ＩE32 ≒Ｉb ・・・（１０） で表せる。なお、式（９）、（１０）の関係は、電流増
幅率ｈFE33、ｈFE35に係わる電流は、抵抗ＲA に流れる
電流ＩRAにより変化するが、その変化はきわめて小さい
ため、第１、第２の入力電圧ＶINA 、ＶINB がＶINA ＝
ＶINB のときも、ＶINA ≠ＶINB のときも、ほぼ一定と
なる。
タ電流ＩE32 の同様に、 ＩE32 ≒Ｉb ・・・（１０） で表せる。なお、式（９）、（１０）の関係は、電流増
幅率ｈFE33、ｈFE35に係わる電流は、抵抗ＲA に流れる
電流ＩRAにより変化するが、その変化はきわめて小さい
ため、第１、第２の入力電圧ＶINA 、ＶINB がＶINA ＝
ＶINB のときも、ＶINA ≠ＶINB のときも、ほぼ一定と
なる。
【００５５】今、第１の入力端子ＴINA と第２の入力端
子ＴINB とに、入力電圧ＶIN＝（ＶINA −ＶINB ）が供
給されたとした場合、ＮＰＮトランジスタＱ31は、第１
の入力端子ＴINA に供給される第１の入力電圧ＶINA に
応じてオンし、第１の入力電圧ＶINA に応じたエミッタ
電流ＩE31 が流れる。また、同様に、ＮＰＮトランジス
タＱ32は、第２の入力端子ＴINB に供給される第２の入
力電圧ＶINB に応じてオンし、第２の入力電圧ＶINB に
応じたエミッタ電流ＩE32 が流れる。
子ＴINB とに、入力電圧ＶIN＝（ＶINA −ＶINB ）が供
給されたとした場合、ＮＰＮトランジスタＱ31は、第１
の入力端子ＴINA に供給される第１の入力電圧ＶINA に
応じてオンし、第１の入力電圧ＶINA に応じたエミッタ
電流ＩE31 が流れる。また、同様に、ＮＰＮトランジス
タＱ32は、第２の入力端子ＴINB に供給される第２の入
力電圧ＶINB に応じてオンし、第２の入力電圧ＶINB に
応じたエミッタ電流ＩE32 が流れる。
【００５６】このため、ＮＰＮトランジスタＱ31のエミ
ッタとＮＰＮトランジスタＱ32のエミッタとの間に接続
された差電圧生成用抵抗ＲA には、正確に第１の入力電
圧ＶINA と第２の入力信号ＶINB との差電圧（ＶINA −
ＶINB ）に応じた電圧が発生する。
ッタとＮＰＮトランジスタＱ32のエミッタとの間に接続
された差電圧生成用抵抗ＲA には、正確に第１の入力電
圧ＶINA と第２の入力信号ＶINB との差電圧（ＶINA −
ＶINB ）に応じた電圧が発生する。
【００５７】このとき、ＮＰＮトランジスタＱ33のエミ
ッタ電流ＩE33 は、
ッタ電流ＩE33 は、
【００５８】
【数９】
【００５９】で表され、同様に、ＮＰＮトランジスタＱ
34のエミッタ電流ＩE34 は、
34のエミッタ電流ＩE34 は、
【００６０】
【数１０】
【００６１】で表される。なお、ＮＰＮトランジスタＱ
33とＮＰＮトランジスタＱ35とはカレントミラー回路を
形成しているため、 ＩE33 ＝ＩE35 ＝ＩC35 ・・・（１３） で表せる。
33とＮＰＮトランジスタＱ35とはカレントミラー回路を
形成しているため、 ＩE33 ＝ＩE35 ＝ＩC35 ・・・（１３） で表せる。
【００６２】ここで、第１の出力電圧ＶOAは、 ＶOA＝Ｖcc−ＲB ・ＩC35 ＝Ｖcc−ＲB ・ＩE33 ・・・（１４） で表せるため、式（１４）に式（１１）を代入すると、
【００６３】
【数１１】
【００６４】となる。同様に、ＮＰＮトランジスタＱ34
とＮＰＮトランジスタＱ36とはカレントミラー回路を形
成しているため、 ＩE34 ＝ＩE36 ＝ＩC36 ・・・（１６） で表せる。
とＮＰＮトランジスタＱ36とはカレントミラー回路を形
成しているため、 ＩE34 ＝ＩE36 ＝ＩC36 ・・・（１６） で表せる。
【００６５】ここで、第２の出力信号ＶOBは、 ＶOB＝Ｖcc−ＲC ・ＩC36 ＝Ｖcc−ＲC ・ＩE34 ・・・（１７） で表せるため、式（１７）に式（１２）を代入すると、
【００６６】
【数１２】
【００６７】で表せる。出力電圧ＶOUT を、 ＶOUT ＝ＶOA−ＶOB ・・・（１９） とし、Ｉa ＝Ｉb とし、式（９）、（１０）よりＩE31
＝Ｉa 、ＩE32 ＝Ｉb であるので、式（１９）に式（１
５）及び式（１８）を代入すると、
＝Ｉa 、ＩE32 ＝Ｉb であるので、式（１９）に式（１
５）及び式（１８）を代入すると、
【００６８】
【数１３】
【００６９】で表される。式（２０）に示すように第１
の出力端子ＴOUTAと第２の出力端子ＴOUTBとの間には第
１の入力電圧ＶINA と第２の入力電圧ＶINB との差電圧
Ｖi に応じた出力電圧ＶOUT が出力されることがわか
る。
の出力端子ＴOUTAと第２の出力端子ＴOUTBとの間には第
１の入力電圧ＶINA と第２の入力電圧ＶINB との差電圧
Ｖi に応じた出力電圧ＶOUT が出力されることがわか
る。
【００７０】このように、本実施例では、ＮＰＮトラン
ジスタＱ33、Ｑ34及びＰＮＰトランジスタＱ37、Ｑ38に
より、ＮＰＮトランジスタＱ31のエミッタ電流ＩE31 、
及び、ＮＰＮトランジスタＱ32のエミッタ電流ＩE32 が
電流源３２、３３から供給される定電流Ｉa 、Ｉb と等
しくなるように制御されるため、第１及び第２の入力電
圧ＶINA 、ＶINB によらず、ＮＰＮトランジスタＱ31、
Ｑ32のベース−エミッタ間電圧ＶBE31、ＶBE32を一定に
できるため、式（２０）に示すように第１の入力電圧Ｖ
INA と第２の入力電圧ＶINB との差電圧である入力差電
圧Ｖi に対する第１の出力信号ＶOAと第２の出力電圧Ｖ
OBとの差電圧である出力差電圧ＶOUT をリニアな特性に
できる。
ジスタＱ33、Ｑ34及びＰＮＰトランジスタＱ37、Ｑ38に
より、ＮＰＮトランジスタＱ31のエミッタ電流ＩE31 、
及び、ＮＰＮトランジスタＱ32のエミッタ電流ＩE32 が
電流源３２、３３から供給される定電流Ｉa 、Ｉb と等
しくなるように制御されるため、第１及び第２の入力電
圧ＶINA 、ＶINB によらず、ＮＰＮトランジスタＱ31、
Ｑ32のベース−エミッタ間電圧ＶBE31、ＶBE32を一定に
できるため、式（２０）に示すように第１の入力電圧Ｖ
INA と第２の入力電圧ＶINB との差電圧である入力差電
圧Ｖi に対する第１の出力信号ＶOAと第２の出力電圧Ｖ
OBとの差電圧である出力差電圧ＶOUT をリニアな特性に
できる。
【００７１】また、このとき、駆動電源３５により回路
を駆動するのに必要な最小の駆動電圧Ｖccは、ＮＰＮト
ランジスタＱ31、Ｑ32のコレクタ−エミッタ間電圧をＶ
CE31、ＶCE32、ＮＰＮトランジスタＱ33、Ｑ34のコレク
タ−エミッタ間電圧をＶCE33、ＶCE34、電流源３２、３
３の電圧をＶa 、Ｖb とすると、 Ｖcc＝ＶCE31＋ＶCE33＋Ｖa 又は Ｖcc＝ＶCE32＋ＶCE34＋Ｖb ・・・（２１） となる。
を駆動するのに必要な最小の駆動電圧Ｖccは、ＮＰＮト
ランジスタＱ31、Ｑ32のコレクタ−エミッタ間電圧をＶ
CE31、ＶCE32、ＮＰＮトランジスタＱ33、Ｑ34のコレク
タ−エミッタ間電圧をＶCE33、ＶCE34、電流源３２、３
３の電圧をＶa 、Ｖb とすると、 Ｖcc＝ＶCE31＋ＶCE33＋Ｖa 又は Ｖcc＝ＶCE32＋ＶCE34＋Ｖb ・・・（２１） となる。
【００７２】このとき、ＮＰＮトランジスタＱ33、Ｑ3
4、及び、電流源３２、３３は飽和状態で駆動されるた
め、ＮＰＮトランジスタＱ33、Ｑ34のコレクタ−エミッ
タ間電圧ＶCE33、ＶCE34は、通常、約０．１〔Ｖ〕程度
となり、ＮＰＮトランジスタＱ31、Ｑ32を通常に動作さ
せたとして、ＮＰＮトランジスタＱ31、Ｑ32のコレクタ
−エミッタ間電圧ＶCE31、ＶCE32が約０．６〔Ｖ〕程度
とし、式（２１）に代入すると、駆動電圧Ｖccは、 Ｖcc＝０．６＋０．１＋０．１＝０．８〔Ｖ〕 ・・・（２２） となり、０．８〔Ｖ〕程度の低電圧での駆動が可能とな
る。
4、及び、電流源３２、３３は飽和状態で駆動されるた
め、ＮＰＮトランジスタＱ33、Ｑ34のコレクタ−エミッ
タ間電圧ＶCE33、ＶCE34は、通常、約０．１〔Ｖ〕程度
となり、ＮＰＮトランジスタＱ31、Ｑ32を通常に動作さ
せたとして、ＮＰＮトランジスタＱ31、Ｑ32のコレクタ
−エミッタ間電圧ＶCE31、ＶCE32が約０．６〔Ｖ〕程度
とし、式（２１）に代入すると、駆動電圧Ｖccは、 Ｖcc＝０．６＋０．１＋０．１＝０．８〔Ｖ〕 ・・・（２２） となり、０．８〔Ｖ〕程度の低電圧での駆動が可能とな
る。
【００７３】以上のように、本実施例によれば、入力電
圧に対して出力電圧をリニアに駆動できると共に、０．
８〔Ｖ〕程度での低電圧での駆動が可能となる。なお、
本実施例では、電流源３２、３３で発生される電流Ｉa
、Ｉb をＩa ＝Ｉb 、出力抵抗ＲB 、ＲC をＲB ＝ＲC
としたが、電流Ｉa 、Ｉb をＩa ≠Ｉb、出力抵抗ＲB
、ＲC をＲB ≠ＲC としても同様の作用を得ることが
できる。
圧に対して出力電圧をリニアに駆動できると共に、０．
８〔Ｖ〕程度での低電圧での駆動が可能となる。なお、
本実施例では、電流源３２、３３で発生される電流Ｉa
、Ｉb をＩa ＝Ｉb 、出力抵抗ＲB 、ＲC をＲB ＝ＲC
としたが、電流Ｉa 、Ｉb をＩa ≠Ｉb、出力抵抗ＲB
、ＲC をＲB ≠ＲC としても同様の作用を得ることが
できる。
【００７４】また、本実施例によれば、ＮＰＮトランジ
スタＱ33、Ｑ34、Ｑ35、Ｑ36のエミッタ面積を変更する
だけで、容易にゲインを調整できる。さらに、ＮＰＮト
ランジスタＱ35、Ｑ36の負荷は必ずしも抵抗である必要
はなく、能動負荷で構成することも可能である。
スタＱ33、Ｑ34、Ｑ35、Ｑ36のエミッタ面積を変更する
だけで、容易にゲインを調整できる。さらに、ＮＰＮト
ランジスタＱ35、Ｑ36の負荷は必ずしも抵抗である必要
はなく、能動負荷で構成することも可能である。
【００７５】また、本実施例では、ＮＰＮトランジスタ
Ｑ33、Ｑ34、Ｑ35、Ｑ36のエミッタを直接駆動電源３５
の負側電位に接続し、駆動電源３５の駆動電圧Ｖccの低
下をはかっているが、抵抗を介して接続することにより
アーリー効果を軽減することができる。
Ｑ33、Ｑ34、Ｑ35、Ｑ36のエミッタを直接駆動電源３５
の負側電位に接続し、駆動電源３５の駆動電圧Ｖccの低
下をはかっているが、抵抗を介して接続することにより
アーリー効果を軽減することができる。
【００７６】また、回路にリーク吸収用の抵抗を負荷し
ても同様な作用が得られるのは言うまでもない。さら
に、本実施例では、第１及び第２の入力トランジスタ、
第１及び第２の制御トランジスタ、第１及び第２の出力
トランジスタをＮＰＮトランジスタで構成し、第１及び
第２の電流検出トランジスタをＰＮＰトランジスタで構
成したが、第１及び第２の入力トランジスタ、第１及び
第２の制御トランジスタ、第１及び第２の出力トランジ
スタをＰＮＰトランジスタで構成し、第１及び第２の電
流検出トランジスタをＮＰＮトランジスタで構成し、駆
動電圧の極性を逆にしても同様な作用が得られるのは、
言うまでもない。
ても同様な作用が得られるのは言うまでもない。さら
に、本実施例では、第１及び第２の入力トランジスタ、
第１及び第２の制御トランジスタ、第１及び第２の出力
トランジスタをＮＰＮトランジスタで構成し、第１及び
第２の電流検出トランジスタをＰＮＰトランジスタで構
成したが、第１及び第２の入力トランジスタ、第１及び
第２の制御トランジスタ、第１及び第２の出力トランジ
スタをＰＮＰトランジスタで構成し、第１及び第２の電
流検出トランジスタをＮＰＮトランジスタで構成し、駆
動電圧の極性を逆にしても同様な作用が得られるのは、
言うまでもない。
【００７７】
【発明の効果】上述の如く、本発明の請求項１によれ
ば、第１及び第２の制御トランジスタにより第１及び第
２の入力トランジスタのエミッタ電流に応じて第１及び
第２の出力トランジスタのベース電位が制御され、第１
及び第２の入力トランジスタのベース−エミッタ間電圧
の変動に応じた出力電流の変動を補償できるため、第１
及び第２の入力信号に対して直線的な出力電流を得るこ
とができ、また、このとき、動作に必要な電圧は、第１
及び第２の電流源への印加電圧、第１及び第２の制御ト
ランジスタの飽和時の印加電圧及び第１及び第２の入力
トランジスタのベース−エミッタ間電圧でより決定され
るため、一般的に電流源の印加電圧及びトランジスタの
飽和時の印加電圧は０．１〔Ｖ〕と考えられ、トランジ
スタの不飽和時のベース−エミッタ間電圧の０．６
〔Ｖ〕と考えられ、したがって、０．８〔Ｖ〕程度の低
電圧で駆動できる等の特長を有する。
ば、第１及び第２の制御トランジスタにより第１及び第
２の入力トランジスタのエミッタ電流に応じて第１及び
第２の出力トランジスタのベース電位が制御され、第１
及び第２の入力トランジスタのベース−エミッタ間電圧
の変動に応じた出力電流の変動を補償できるため、第１
及び第２の入力信号に対して直線的な出力電流を得るこ
とができ、また、このとき、動作に必要な電圧は、第１
及び第２の電流源への印加電圧、第１及び第２の制御ト
ランジスタの飽和時の印加電圧及び第１及び第２の入力
トランジスタのベース−エミッタ間電圧でより決定され
るため、一般的に電流源の印加電圧及びトランジスタの
飽和時の印加電圧は０．１〔Ｖ〕と考えられ、トランジ
スタの不飽和時のベース−エミッタ間電圧の０．６
〔Ｖ〕と考えられ、したがって、０．８〔Ｖ〕程度の低
電圧で駆動できる等の特長を有する。
【図１】本発明の差動増幅回路の一実施例の回路構成図
である。
である。
【図２】従来の差動増幅回路の一例の回路構成図であ
る。
る。
【図３】従来の低電圧駆動型の差動増幅回路の一例の回
路構成図である。
路構成図である。
【図４】従来の入出力特性をリニアにした差動増幅回路
の一例の回路構成図である。
の一例の回路構成図である。
３１ 差動増幅回路 ３２、３３ 電流源 ３４ 定電圧源 ３５ 駆動電源 Ｑ31〜Ｑ36 ＮＰＮトランジスタ Ｑ37、Ｑ38 ＰＮＰトランジスタ ＲA 差電圧生成用抵抗 ＲB 、ＲC 出力抵抗 ＴINA 第１の入力端子 ＴINB 第２の入力端子 ＴOUTA 第１の出力端子 ＴOUTB 第２の出力端子 ＶIN 入力電圧 ＶINA 第１の入力電圧 ＶINB 第２の入力電圧 ＶOUT 出力電圧 ＶOA 第１の出力電圧 ＶOB 第２の出力電圧
Claims (3)
- 【請求項１】 第１の入力信号がベースに供給され、該
第１の入力信号に応じた電流を出力する第１の入力トラ
ンジスタと、 第２の入力信号がベースに供給され、該第２の入力信号
に応じた電流を出力する第２の入力トランジスタと、 前記第１の入力トランジスタのエミッタと前記第２の入
力トランジスタのエミッタとの間に設けられ、前記第１
の入力信号と前記第２の入力信号との差電圧を発生する
抵抗素子と、 前記第１の入力トランジスタのコレクタに電流を供給す
る第１の電流源と、 前記第２の入力トランジスタのコレクタに電流を供給す
る第２の電流源と、 前記第１の入力トランジスタのエミッタにコレクタが接
続され、前記第１の入力トランジスタのエミッタ電流に
応じてベース電位が制御される第１の制御トランジスタ
と、 前記第２の入力トランジスタのエミッタにコレクタが接
続され、前記第２の入力トランジスタのエミッタ電流に
応じてベース電位が制御される第２の制御トランジスタ
と、 前記第１の制御トランジスタのベースにベースが接続さ
れ、前記第１の制御トランジスタのベース電位に応じて
コレクタ電流を制御する第１の出力トランジスタと、 前記第２の制御トランジスタのベースにベースが接続さ
れ、前記第２の制御トランジスタのベース電位に応じて
コレクタ電流を制御する第２の出力トランジスタとを有
することを特徴とする差動増幅回路。 - 【請求項２】 バイアス電圧を発生する電圧源と、 前記電圧源に発生したバイアス電圧がベースに供給さ
れ、エミッタが前記第１の電流源と前記第１の入力トラ
ンジスタのコレクタとの間に接続され、コレクタが前記
第１の制御トランジスタ及び前記第１の出力トランジス
タのベースに接続された第１の電流供給トランジスタと
を有することを特徴とする請求項１記載の差動増幅回
路。 - 【請求項３】 バイアス電圧を発生する電圧源と、 前記電圧源に発生したバイアス電圧がベースに供給さ
れ、エミッタが前記第１の電流源と前記第１の入力トラ
ンジスタのコレクタとの間に接続され、コレクタが前記
第１の制御トランジスタ及び前記第１の出力トランジス
タのベースに接続された第１の電流供給トランジスタと
を有することを特徴とする請求項１記載の差動増幅回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8202576A JPH1051248A (ja) | 1996-07-31 | 1996-07-31 | 差動増幅回路 |
| US08/901,151 US5907260A (en) | 1996-07-31 | 1997-07-28 | Differential amplifying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8202576A JPH1051248A (ja) | 1996-07-31 | 1996-07-31 | 差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1051248A true JPH1051248A (ja) | 1998-02-20 |
Family
ID=16459785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8202576A Pending JPH1051248A (ja) | 1996-07-31 | 1996-07-31 | 差動増幅回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5907260A (ja) |
| JP (1) | JPH1051248A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011099113A1 (ja) * | 2010-02-09 | 2011-08-18 | 株式会社島津製作所 | 差動増幅回路 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2298310C (en) * | 2000-02-09 | 2003-07-29 | James A. Cherry | Low-voltage transconductance amplifier/filters |
| US20030098744A1 (en) * | 2001-11-29 | 2003-05-29 | Seiichi Banba | Variable gain differential amplifier and multiplication circuit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3333239B2 (ja) * | 1991-12-05 | 2002-10-15 | 株式会社東芝 | 可変利得回路 |
| JP3088262B2 (ja) * | 1995-02-10 | 2000-09-18 | エイ・ティ・アンド・ティ・コーポレーション | 低歪差動増幅回路 |
| JP3118393B2 (ja) * | 1995-06-21 | 2000-12-18 | シャープ株式会社 | 差動増幅回路 |
| US5736885A (en) * | 1995-06-26 | 1998-04-07 | Wietecha; Stanley Frank | Offset adjustment for fully differential amplifiers |
-
1996
- 1996-07-31 JP JP8202576A patent/JPH1051248A/ja active Pending
-
1997
- 1997-07-28 US US08/901,151 patent/US5907260A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011099113A1 (ja) * | 2010-02-09 | 2011-08-18 | 株式会社島津製作所 | 差動増幅回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5907260A (en) | 1999-05-25 |
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