JP3747591B2 - 半導体回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電源電圧を抵抗素子で分圧して基準電圧を発生して同一電源で使用されるトランジスタの差動回路に供給する半導体回路に関するものである。
【０００２】
【従来の技術】
図４は、基準電圧供給回路とその基準電圧の供給を受けて同一電源で使用されるトランジスタ対からなる差動アンプを備えた従来の半導体回路の構成例を示す回路図である。
図４に示すように、基準電圧供給回路１は、分割抵抗としての抵抗素子Ｒ１１，Ｒ１２、キャパシタＣ１１、およびバッファ１１により構成されている。
抵抗素子Ｒ１１，Ｒ１２は電源電圧ＶCCの供給ラインと接地ＧＮＤとの間に接続され、抵抗素子Ｒ１１とＲ１２の接続点Ｎ１１が端子ＶＣＴを介してキャパシタＣ１１の（＋）側電極に接続されている。また、接続点Ｎ１１がバッファ１１の入力端子に接続され、その出力端子が端子ＶＧＳに接続されている。
【０００３】
また、差動アンプ２は、ｎｐｎ型トランジスタＱ２１，Ｑ２２、抵抗素子Ｒ２１，Ｒ２２、電流源Ｉ２１、およびアンプ２１，２２により構成されている。
トランジスタＱ２１，Ｑ２２のエミッタ同士が接続され、その接続点が電流源Ｉ２１に接続されている。トランジスタＱ２１のベースが入力端子ＴINに接続され、コレクタが抵抗素子Ｒ２１を介して電源電圧ＶCCの供給ラインに接続されている。トランジスタＱ２２のコレクタは抵抗素子Ｒ２２を介して電源電圧ＶCCの供給ラインに接続される。また、コレクタ出力はアンプ２１を介して出力信号ＯＵＴとして出力されるとともに、さらにアンプ２２を介してベースに帰還される。
【０００４】
そして、図４の回路では、端子ＶＧＳと入力端子ＴINとの間に、磁気テープ用再生ヘッドＲＨが接続されている。
【０００５】
ところで、単一電源で使用しているこれらの回路では、図４に示すように、基準電圧供給回路１において、抵抗素子Ｒ１１，Ｒ１２による電源電圧ＶCCを分圧して、たとえばＶCC／２の基準電圧を生成している。
このとき、電源に対するリップル除去比を改善するために、抵抗分割した接続点Ｎ１１にデカップリング用のキャパシタＣ１１を接続している。
リップル除去比は、容量値と抵抗値の大きさに依存するので比較的大きな容量値のキャパシタと大きな抵抗値の抵抗素子Ｒ１１，Ｒ１２を接続している。
キャパシタＣ１１としては容量が数十μＦ、抵抗分割している抵抗素子Ｒ１１，Ｒ１２としては抵抗値が数十ｋΩのものが用いられている。
【０００６】
このような構成において、電源をオフした時に、基準電圧を生成するための抵抗素子Ｒ１１，Ｒ１２の抵抗値と、接続点Ｎ１１に接続しているキャパシタＣ１１の容量値で決まる時定数により、接続点Ｎ１１の電位がＧＮＤに落ちる時間が決まる。
このため、接続点Ｎ１１の電位が落ちる時間は、電源よりも遅くなる。
【０００７】
【発明が解決しようとする課題】
ところが、図４に示すように、信号の入力が、ｎｐｎ型のトランジスタＱ２１，Ｑ２２からなる差動アンプ２で中点電位を基準として入力している場合に、中点Ｎ１１の電位が落ちる時間が電源よりも遅くなると、図５に示すように、電源電圧ＶCCが降下するに従いトランジスタＱ２１にコレクタ電圧ＶC も降下するが、基準電圧供給回路１の接続点Ｎ１１の電位が上述したように電源より遅くなっていることから、ベース電位ＶB はある電位に保たれ、その結果、差動アンプ２のｎｐｎ型トランジスタＱ２１が飽和するという問題がある。
【０００８】
差動アンプ２の電流ＩAMP が流れ続け、入力のｎｐｎ型トランジスタＱ２１が飽和することにより、図６に示すように、ベース電流ＩB が増加したり、極端な場合は内部電圧によりトランジスタＱ２１のベース電圧がクランプされる。
【０００９】
たとえば、図４に示すように、入力に再生ヘッドＲＨが接続されている場合、入力のトランジスタＱ２１が飽和することにより、入力と接続点Ｎ１１の基準電位との間に電位差を生じてしまい、再生ヘッドＲＨがテープに接触しているとノイズが書き込まれるという問題があった。
【００１０】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、電源を落としたときに基準電圧を供給する差動回路を構成するトランジスタが飽和状態となることを防止できる半導体回路を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体回路は、電源と基準電源との間に直列に接続された複数の抵抗素子と、上記複数の抵抗素子の接続点に接続された容量素子とを有し、上記電源と基準電源との電位差を上記複数の抵抗素子で分割して上記接続点に基準電圧を発生する基準電圧供給回路と、エミッタ同士が接続された第１および第２のトランジスタと、当該エミッタ同士の接続点に駆動電流を供給する駆動電流源とを有し、一方のトランジスタのベースに上記基準電圧が供給される、上記基準電圧供給回路と同一電源に接続された差動回路と、電源がオン状態にあるときは、上記第１および第２のトランジスタのうち少なくとも一方のトランジスタのコレクタの電位を上記基準電圧に対して当該トランジスタが飽和状態とならない電位に保持し、上記電源がオフ状態になると上記差動回路の電流源による駆動電流の供給を停止させる飽和防止回路とを有する。
【００１２】
また、本発明では、上記飽和防止回路は、エミッタが上記第１および第２のトランジスタのうち少なくとも一方のトランジスタのコレクタに接続された第３のトランジスタを有し、電源電圧を受けて作動し当該第３のトランジスタのベース電位を所定の電位に保持して、上記第１および第２のトランジスタのうち少なくとも一方のトランジスタのコレクタの電位を上記基準電圧から一定の電圧にクランプするクランプ回路を有する。
【００１３】
また、本発明では、上記飽和防止回路は、エミッタが上記第１および第２のトランジスタのうち少なくとも一方のトランジスタのコレクタに接続された第３のトランジスタと、電源電圧を受けて作動する第１の電流源と、一端が当該第１の電流源に接続された負荷素子と、エミッタが上記負荷素子の他端に接続され、ベースに上記基準電圧が供給される第４のトランジスタと、当該第４のトランジスタのコレクタ電流を上記差動回路の駆動電流源に供給する第２の電流源とを有し、上記第１の電流源と負荷素子との接続点が上記第３のトランジスタのベースに接続されている。
【００１４】
本発明の半導体回路によれば、飽和防止回路により、電源がオン状態にあるときは、差動回路を構成するトランジスタのコレクタの電位が基準電圧（ベース電位）に対して、当該トランジスタが飽和状態とならない電位に保持される。
そして、電源がオフされると、差動回路を構成する第１および第２のトランジスタへの駆動電流が停止される。これにより、第１および第２のトランジスタはオフ状態になる。したがって、第１および第２のトランジスタは飽和しない。
【００１５】
【発明の実施の形態】
図１は、本発明に係る半導体回路の一実施形態を示す回路図であって、従来例を示す図４と同一構成部分は同一符号をもって表している。
図１の半導体回路は、基準電圧供給回路１、差動アンプ２Ａ、および飽和防止回路３により構成されている。
そして、これら基準電圧供給回路１、差動アンプ２Ａ、および飽和防止回路３が同一電源、すなわち電圧ＶCC用電源に接続されている。
【００１６】
基準電圧供給回路１は、分割抵抗としての抵抗素子Ｒ１１，Ｒ１２、キャパシタＣ１１、およびバッファ１１により構成されている。
抵抗素子Ｒ１１，Ｒ１２は電源電圧ＶCCの供給ラインと接地ＧＮＤとの間に接続され、抵抗素子Ｒ１１とＲ１２の接続点Ｎ１１が端子ＶＣＴを介してキャパシタＣ１１の（＋）側電極に接続されている。また、接続点Ｎ１１がバッファ１１の入力端子に接続され、その出力端子が端子ＶＧＳに接続されている。
【００１７】
差動アンプ２Ａは、差動回路を構成するｎｐｎ型トランジスタＱ２１，Ｑ２２、抵抗素子Ｒ２１，Ｒ２２、並びに電流源Ｉ２２より構成されている。
【００１８】
トランジスタＱ２１，Ｑ２２のエミッタ同士が接続され、その接続点が電流源Ｉ２２に接続されている。トランジスタＱ２１のベースが入力端子ＴINに接続され、コレクタが飽和防止回路３のクランプ回路を構成するトランジスタＱ３１のエミッタに接続されている。そして、トランジスタＱ３１のコレクタが抵抗素子Ｒ２１を介して電源電圧ＶCCの供給ラインに接続されている。
トランジスタＱ２２のコレクタが飽和防止回路３のクランプ回路を構成するトランジスタＱ３２のエミッタに接続され、トランジスタＱ３２のコレクタが抵抗素子Ｒ２２を介して電源電圧ＶCCの供給ラインに接続されている。
また、トランジスタＱ３１，Ｑ３２のコレクタ出力はアンプ２１を介して出力信号ＯＵＴとして出力されるとともに、さらにアンプ２２を介してベースに帰還される。
そして、図１の回路では、端子ＶＧＳと入力端子ＴINとの間に、磁気テープ用再生ヘッドＲＨが接続されている。
【００１９】
また、飽和防止回路３は、ｎｐｎトランジスタＱ３１，Ｑ３２、ｐｎｐ型トランジスタＱ３３、ダイオードＤ３１、および電流源Ｉ３１、Ｉ３２により構成されている。
【００２０】
電流源Ｉ３１は電源電圧ＶCCの供給ラインに接続されており、電流出力端がダイオードＤ３１のアノードに接続されている。そして、電流源Ｉ３１とダイオードＤ３１のアノードとの接続点がトランジスタＱ３１，Ｑ３２のベースに共通に接続されている。
また、ダイオードＤ３１のカソードはトランジスタＱ３３のエミッタに接続されている。トランジスタのＱ３３のベースは基準電圧の供給端子ＶＧＳに接続され、コレクタが電流源Ｉ３２に接続されている。
そして、電流源Ｉ３２の電流出力は、差動アンプ２Ａの電流源Ｉ２２に接続されている。すなわち、トランジスタＱ３３、電流源Ｉ３２および電流源Ｉ２２によりカレントミラー回路が構成されている。
【００２１】
このような構成を有する飽和防止回路３は、電源がオン状態にあるときには、差動アンプ２Ａを構成するトランジスタＱ２１，Ｑ２２のコレクタ電位を、トランジスタＱ３１，Ｑ３２のエミッタ電位でクランプする。
【００２２】
以下に、飽和防止回路３のクランプ動作および飽和防止動作について、図２および図３に関連付けてさらに考察する。
なお、図２は本発明回路の電源電圧ＶCCの降下に伴うトランジスタＱ２１のコレクタ電圧とベース電圧との関係を示す図であり、図３はその場合の差動アンプ２Ａの電流およびトランジスタＱ２１のベース電流を示す図である。
【００２３】
トランジスタＱ３１，Ｑ３２のエミッタ電位は、基準電圧供給回路１による基準電圧（中点電位）をＢＶ（＝ＶCC／２）、トランジスタＱ３１，Ｑ３２のベース・エミッタ間電圧をＶbe(Q31) ，Ｖbe(Q32) 、トランジスタＱ３３のベース・エミッタ間電圧をＶbe(Q33) 、ダイオードＤ３１の順方向電圧をＶ(D31) （≒０．７Ｖ）とすると次式のようになる。
【００２４】
【数１】
ＢＶ＋Ｖbe(Q33) ＋Ｖ(D31) −Ｖbe(Q31 or Q32)) ＝ＢＶ＋Ｖ(D31) …（１）
【００２５】
電源がオン状態にある場合、または電源がオフにされた直後で電流源Ｉ３１による電流がまだ流れている場合には、トランジスタＱ３１，Ｑ３２、Ｑ３３、およびダイオードＤ３１がオン状態にあり、差動アンプ２Ａの入力トランジスタＱ２１，Ｑ２２のコレクタ電位は、ＢＶ＋Ｖ(D31) に保持される。
その結果、差動アンプ２Ａの入力トランジスタＱ２１，Ｑ２２におけるベース電位ＶB （＝ＢＶ）とコレクタ電位ＶC との間には、次の関係が成り立つ。
【００２６】
【数２】
ＶB ＜ＶC …（２）
【００２７】
すなわち、図２に示すように、ベース電位ＶB よりコレクタ電位ＶC の方が高く保持されることから、差動アンプ２Ａの入力トランジスタＱ２１，Ｑ２２は飽和しない。
【００２８】
また、電源電圧ＶCCが下がり、電流源Ｉ３１による電流が供給されなくなると、トランジスタＱ３１，Ｑ３２、Ｑ３３、およびダイオードＤ３１がオフ状態となり、差動アンプ２Ａの入力トランジスタＱ２１，Ｑ２２のコレクタ電位は、ＢＶ＋Ｖ(D31) に保持されなくなるが、トランジスタＱ３３がオフになったことに伴い、図３に示すように、カレントミラー回路から入力トランジスタＱ２１，Ｑ２２に動作電流が供給されないことから、入力トランジスタＱ２１，Ｑ２２はオフ状態となり飽和しない。
【００２９】
次に、上記構成による動作を説明する。
電源がオンしているときの安定状態では、端子ＶＣＴの電位は（１／２）ＶCCである。この端子ＶＣＴからの出力電圧は、基準電圧ＢＶとして、端子ＶＧＳを介して差動アンプ２Ａの入力端子ＴINおよび飽和防止回路３のトランジスタＱ３３のベースに供給される。
この場合、飽和防止回路３においては、電流源Ｉ３１が電源電圧ＶCCを受けて作動状態にあり、電流の供給が行われる。
その結果、トランジスタＱ３１，Ｑ３２、Ｑ３３、およびダイオードＤ３１がオン状態にあり、差動アンプ２Ａの入力トランジスタＱ２１，Ｑ２２のコレクタ電位は、入力トランジスタＱ２１のベースに供給される基準電圧ＢＶより高い〔ＢＶ＋Ｖ(D31) 〕に保持される。
また、オン状態にあるトランジスタＱ３３のコレクタ電流がカレントミラー回路を構成する電流源Ｉ３２，Ｉ３１を介し、駆動電流として差動アンプ２Ａの入力トランジスタＱ２１，Ｑ２２のエミッタに供給される。
すなわち、差動アンプ２Ａは、動作可能状態にあり、トランジスタＱ２１，Ｑ２２のベース入力が差動増幅される。
そして、差動出力は、トランジスタＱ３１，Ｑ３２のコレクタからアンプ２１に対して出力される。
【００３０】
ここで、電源がオフされると、基準電圧供給回路１の接続点Ｎ１１の電位はデカップリング用キャパシタＣ１１の働きにより、徐々に降下していく。したがって、飽和防止回路３のトランジスタＱ３３のベース電位も徐々に降下していく。このとき、たとえば電流源Ｉ３１の構成するトランジスタが未だ飽和せず電流が流れている間は、トランジスタＱ３１，Ｑ３２、Ｑ３３、およびダイオードＤ３１がオン状態にあり、差動アンプ２Ａの入力トランジスタＱ２１，Ｑ２２のコレクタ電位は、入力トランジスタＱ２１のベースに供給される基準電圧ＢＶより高い〔ＢＶ＋Ｖ(D31) 〕に保持される。
したがって、差動アンプ２Ａの入力トランジスタＱ２１，Ｑ２２が飽和することが防止される。
【００３１】
そして、電源電圧ＶCCが下がり、電流源Ｉ３１の構成するトランジスタが飽和し電流の供給が停止されると、トランジスタＱ３１，Ｑ３２、Ｑ３３、およびダイオードＤ３１がオフ状態となり、差動アンプ２Ａの入力トランジスタＱ２１，Ｑ２２のコレクタ電位は、ＢＶ＋Ｖ(D31) に保持されなくなるが、カレントミラー回路から入力トランジスタＱ２１，Ｑ２２に動作電流が供給されないことから、入力トランジスタＱ２１，Ｑ２２はオフ状態となり飽和しない。
【００３２】
以上説明したように、本実施形態によれば、電源電圧ＶCCの供給ラインと接地との間に直列に接続された抵抗素子Ｒ１１，Ｒ１２と、抵抗素子Ｒ１１，Ｒ１２の接続点に接続された容量素子Ｃ１１とを有し、電源電圧ＶCCと接地電圧との電位差を抵抗分割して基準電圧ＢＶを発生する基準電圧供給回路１と、エミッタ同士が接続されたトランジスタＱ２１，Ｑ２２と、エミッタ同士の接続点に駆動電流を供給する電流源Ｉ２２とを有し、トランジスタＱ２１のベースが基準電圧の入力端子に接続され、基準電圧供給回路１と同一電源に接続された差動アンプ２Ａと、電源がオン状態にあるときは、トランジスタＱ２１，Ｑ２２のコレクタの電位を基準電圧ＢＶに対して当該トランジスタが飽和状態とならない電位に保持し、電源がオフ状態になると差動アンプ２Ａの駆動電流の供給を停止させる飽和防止回路３とを設けたので、基準電圧が供給される差動アンプ２Ａのｎｐｎ型トランジスタＱ２１が飽和することを防止できる。
【００３３】
【発明の効果】
以上説明したように、本発明によれば、単一電源で使用している回路において、基準電圧が供給される差動回路を構成するトランジスタの飽和を防ぐことができる。
これにより、本来ハイインピーダンスであるべき入力端子から、信号（ノイズ）が出力されることを防ぐことができる。
【図面の簡単な説明】
【図１】本発明に係る半導体回路の一実施形態を示す回路図である。
【図２】本発明回路の電源電圧の降下に伴う差動アンプの入力トランジスタのコレクタ電圧とベース電圧との関係を示す図である。
【図３】本発明回路の電源電圧の降下に伴う差動アンプの電流および入力トランジスタのベース電流との関係を示す図である。
【図４】従来の半導体回路の構成例を示す回路図である。
【図５】図４の回路の電源電圧の降下に伴う差動アンプの入力トランジスタのコレクタ電圧とベース電圧との関係を示す図である。
【図６】図４の回路の電源電圧の降下に伴う差動アンプの電流および入力トランジスタのベース電流との関係を示す図である。
【符号の説明】
１…基準電圧供給回路、分圧用抵抗素子…Ｒ１１，Ｒ１２、Ｃ１１…デカップリング用キャパシタ、１１…バッファ、２Ａ…差動アンプ、Ｑ２１，Ｑ２２…ｎｐｎ型トランジスタ、Ｒ２１，Ｒ２２…抵抗素子、Ｉ２２…電流源、３…飽和防止回路、Ｑ３１，Ｑ３２……ｎｐｎ型トランジスタ、Ｑ３３…ＰＮＰ型トランジスタ、Ｉ３１，Ｉ３２…電流源、Ｄ３１…ダイオード。
【発明の属する技術分野】
本発明は、電源電圧を抵抗素子で分圧して基準電圧を発生して同一電源で使用されるトランジスタの差動回路に供給する半導体回路に関するものである。
【０００２】
【従来の技術】
図４は、基準電圧供給回路とその基準電圧の供給を受けて同一電源で使用されるトランジスタ対からなる差動アンプを備えた従来の半導体回路の構成例を示す回路図である。
図４に示すように、基準電圧供給回路１は、分割抵抗としての抵抗素子Ｒ１１，Ｒ１２、キャパシタＣ１１、およびバッファ１１により構成されている。
抵抗素子Ｒ１１，Ｒ１２は電源電圧ＶCCの供給ラインと接地ＧＮＤとの間に接続され、抵抗素子Ｒ１１とＲ１２の接続点Ｎ１１が端子ＶＣＴを介してキャパシタＣ１１の（＋）側電極に接続されている。また、接続点Ｎ１１がバッファ１１の入力端子に接続され、その出力端子が端子ＶＧＳに接続されている。
【０００３】
また、差動アンプ２は、ｎｐｎ型トランジスタＱ２１，Ｑ２２、抵抗素子Ｒ２１，Ｒ２２、電流源Ｉ２１、およびアンプ２１，２２により構成されている。
トランジスタＱ２１，Ｑ２２のエミッタ同士が接続され、その接続点が電流源Ｉ２１に接続されている。トランジスタＱ２１のベースが入力端子ＴINに接続され、コレクタが抵抗素子Ｒ２１を介して電源電圧ＶCCの供給ラインに接続されている。トランジスタＱ２２のコレクタは抵抗素子Ｒ２２を介して電源電圧ＶCCの供給ラインに接続される。また、コレクタ出力はアンプ２１を介して出力信号ＯＵＴとして出力されるとともに、さらにアンプ２２を介してベースに帰還される。
【０００４】
そして、図４の回路では、端子ＶＧＳと入力端子ＴINとの間に、磁気テープ用再生ヘッドＲＨが接続されている。
【０００５】
ところで、単一電源で使用しているこれらの回路では、図４に示すように、基準電圧供給回路１において、抵抗素子Ｒ１１，Ｒ１２による電源電圧ＶCCを分圧して、たとえばＶCC／２の基準電圧を生成している。
このとき、電源に対するリップル除去比を改善するために、抵抗分割した接続点Ｎ１１にデカップリング用のキャパシタＣ１１を接続している。
リップル除去比は、容量値と抵抗値の大きさに依存するので比較的大きな容量値のキャパシタと大きな抵抗値の抵抗素子Ｒ１１，Ｒ１２を接続している。
キャパシタＣ１１としては容量が数十μＦ、抵抗分割している抵抗素子Ｒ１１，Ｒ１２としては抵抗値が数十ｋΩのものが用いられている。
【０００６】
このような構成において、電源をオフした時に、基準電圧を生成するための抵抗素子Ｒ１１，Ｒ１２の抵抗値と、接続点Ｎ１１に接続しているキャパシタＣ１１の容量値で決まる時定数により、接続点Ｎ１１の電位がＧＮＤに落ちる時間が決まる。
このため、接続点Ｎ１１の電位が落ちる時間は、電源よりも遅くなる。
【０００７】
【発明が解決しようとする課題】
ところが、図４に示すように、信号の入力が、ｎｐｎ型のトランジスタＱ２１，Ｑ２２からなる差動アンプ２で中点電位を基準として入力している場合に、中点Ｎ１１の電位が落ちる時間が電源よりも遅くなると、図５に示すように、電源電圧ＶCCが降下するに従いトランジスタＱ２１にコレクタ電圧ＶC も降下するが、基準電圧供給回路１の接続点Ｎ１１の電位が上述したように電源より遅くなっていることから、ベース電位ＶB はある電位に保たれ、その結果、差動アンプ２のｎｐｎ型トランジスタＱ２１が飽和するという問題がある。
【０００８】
差動アンプ２の電流ＩAMP が流れ続け、入力のｎｐｎ型トランジスタＱ２１が飽和することにより、図６に示すように、ベース電流ＩB が増加したり、極端な場合は内部電圧によりトランジスタＱ２１のベース電圧がクランプされる。
【０００９】
たとえば、図４に示すように、入力に再生ヘッドＲＨが接続されている場合、入力のトランジスタＱ２１が飽和することにより、入力と接続点Ｎ１１の基準電位との間に電位差を生じてしまい、再生ヘッドＲＨがテープに接触しているとノイズが書き込まれるという問題があった。
【００１０】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、電源を落としたときに基準電圧を供給する差動回路を構成するトランジスタが飽和状態となることを防止できる半導体回路を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体回路は、電源と基準電源との間に直列に接続された複数の抵抗素子と、上記複数の抵抗素子の接続点に接続された容量素子とを有し、上記電源と基準電源との電位差を上記複数の抵抗素子で分割して上記接続点に基準電圧を発生する基準電圧供給回路と、エミッタ同士が接続された第１および第２のトランジスタと、当該エミッタ同士の接続点に駆動電流を供給する駆動電流源とを有し、一方のトランジスタのベースに上記基準電圧が供給される、上記基準電圧供給回路と同一電源に接続された差動回路と、電源がオン状態にあるときは、上記第１および第２のトランジスタのうち少なくとも一方のトランジスタのコレクタの電位を上記基準電圧に対して当該トランジスタが飽和状態とならない電位に保持し、上記電源がオフ状態になると上記差動回路の電流源による駆動電流の供給を停止させる飽和防止回路とを有する。
【００１２】
また、本発明では、上記飽和防止回路は、エミッタが上記第１および第２のトランジスタのうち少なくとも一方のトランジスタのコレクタに接続された第３のトランジスタを有し、電源電圧を受けて作動し当該第３のトランジスタのベース電位を所定の電位に保持して、上記第１および第２のトランジスタのうち少なくとも一方のトランジスタのコレクタの電位を上記基準電圧から一定の電圧にクランプするクランプ回路を有する。
【００１３】
また、本発明では、上記飽和防止回路は、エミッタが上記第１および第２のトランジスタのうち少なくとも一方のトランジスタのコレクタに接続された第３のトランジスタと、電源電圧を受けて作動する第１の電流源と、一端が当該第１の電流源に接続された負荷素子と、エミッタが上記負荷素子の他端に接続され、ベースに上記基準電圧が供給される第４のトランジスタと、当該第４のトランジスタのコレクタ電流を上記差動回路の駆動電流源に供給する第２の電流源とを有し、上記第１の電流源と負荷素子との接続点が上記第３のトランジスタのベースに接続されている。
【００１４】
本発明の半導体回路によれば、飽和防止回路により、電源がオン状態にあるときは、差動回路を構成するトランジスタのコレクタの電位が基準電圧（ベース電位）に対して、当該トランジスタが飽和状態とならない電位に保持される。
そして、電源がオフされると、差動回路を構成する第１および第２のトランジスタへの駆動電流が停止される。これにより、第１および第２のトランジスタはオフ状態になる。したがって、第１および第２のトランジスタは飽和しない。
【００１５】
【発明の実施の形態】
図１は、本発明に係る半導体回路の一実施形態を示す回路図であって、従来例を示す図４と同一構成部分は同一符号をもって表している。
図１の半導体回路は、基準電圧供給回路１、差動アンプ２Ａ、および飽和防止回路３により構成されている。
そして、これら基準電圧供給回路１、差動アンプ２Ａ、および飽和防止回路３が同一電源、すなわち電圧ＶCC用電源に接続されている。
【００１６】
基準電圧供給回路１は、分割抵抗としての抵抗素子Ｒ１１，Ｒ１２、キャパシタＣ１１、およびバッファ１１により構成されている。
抵抗素子Ｒ１１，Ｒ１２は電源電圧ＶCCの供給ラインと接地ＧＮＤとの間に接続され、抵抗素子Ｒ１１とＲ１２の接続点Ｎ１１が端子ＶＣＴを介してキャパシタＣ１１の（＋）側電極に接続されている。また、接続点Ｎ１１がバッファ１１の入力端子に接続され、その出力端子が端子ＶＧＳに接続されている。
【００１７】
差動アンプ２Ａは、差動回路を構成するｎｐｎ型トランジスタＱ２１，Ｑ２２、抵抗素子Ｒ２１，Ｒ２２、並びに電流源Ｉ２２より構成されている。
【００１８】
トランジスタＱ２１，Ｑ２２のエミッタ同士が接続され、その接続点が電流源Ｉ２２に接続されている。トランジスタＱ２１のベースが入力端子ＴINに接続され、コレクタが飽和防止回路３のクランプ回路を構成するトランジスタＱ３１のエミッタに接続されている。そして、トランジスタＱ３１のコレクタが抵抗素子Ｒ２１を介して電源電圧ＶCCの供給ラインに接続されている。
トランジスタＱ２２のコレクタが飽和防止回路３のクランプ回路を構成するトランジスタＱ３２のエミッタに接続され、トランジスタＱ３２のコレクタが抵抗素子Ｒ２２を介して電源電圧ＶCCの供給ラインに接続されている。
また、トランジスタＱ３１，Ｑ３２のコレクタ出力はアンプ２１を介して出力信号ＯＵＴとして出力されるとともに、さらにアンプ２２を介してベースに帰還される。
そして、図１の回路では、端子ＶＧＳと入力端子ＴINとの間に、磁気テープ用再生ヘッドＲＨが接続されている。
【００１９】
また、飽和防止回路３は、ｎｐｎトランジスタＱ３１，Ｑ３２、ｐｎｐ型トランジスタＱ３３、ダイオードＤ３１、および電流源Ｉ３１、Ｉ３２により構成されている。
【００２０】
電流源Ｉ３１は電源電圧ＶCCの供給ラインに接続されており、電流出力端がダイオードＤ３１のアノードに接続されている。そして、電流源Ｉ３１とダイオードＤ３１のアノードとの接続点がトランジスタＱ３１，Ｑ３２のベースに共通に接続されている。
また、ダイオードＤ３１のカソードはトランジスタＱ３３のエミッタに接続されている。トランジスタのＱ３３のベースは基準電圧の供給端子ＶＧＳに接続され、コレクタが電流源Ｉ３２に接続されている。
そして、電流源Ｉ３２の電流出力は、差動アンプ２Ａの電流源Ｉ２２に接続されている。すなわち、トランジスタＱ３３、電流源Ｉ３２および電流源Ｉ２２によりカレントミラー回路が構成されている。
【００２１】
このような構成を有する飽和防止回路３は、電源がオン状態にあるときには、差動アンプ２Ａを構成するトランジスタＱ２１，Ｑ２２のコレクタ電位を、トランジスタＱ３１，Ｑ３２のエミッタ電位でクランプする。
【００２２】
以下に、飽和防止回路３のクランプ動作および飽和防止動作について、図２および図３に関連付けてさらに考察する。
なお、図２は本発明回路の電源電圧ＶCCの降下に伴うトランジスタＱ２１のコレクタ電圧とベース電圧との関係を示す図であり、図３はその場合の差動アンプ２Ａの電流およびトランジスタＱ２１のベース電流を示す図である。
【００２３】
トランジスタＱ３１，Ｑ３２のエミッタ電位は、基準電圧供給回路１による基準電圧（中点電位）をＢＶ（＝ＶCC／２）、トランジスタＱ３１，Ｑ３２のベース・エミッタ間電圧をＶbe(Q31) ，Ｖbe(Q32) 、トランジスタＱ３３のベース・エミッタ間電圧をＶbe(Q33) 、ダイオードＤ３１の順方向電圧をＶ(D31) （≒０．７Ｖ）とすると次式のようになる。
【００２４】
【数１】
ＢＶ＋Ｖbe(Q33) ＋Ｖ(D31) −Ｖbe(Q31 or Q32)) ＝ＢＶ＋Ｖ(D31) …（１）
【００２５】
電源がオン状態にある場合、または電源がオフにされた直後で電流源Ｉ３１による電流がまだ流れている場合には、トランジスタＱ３１，Ｑ３２、Ｑ３３、およびダイオードＤ３１がオン状態にあり、差動アンプ２Ａの入力トランジスタＱ２１，Ｑ２２のコレクタ電位は、ＢＶ＋Ｖ(D31) に保持される。
その結果、差動アンプ２Ａの入力トランジスタＱ２１，Ｑ２２におけるベース電位ＶB （＝ＢＶ）とコレクタ電位ＶC との間には、次の関係が成り立つ。
【００２６】
【数２】
ＶB ＜ＶC …（２）
【００２７】
すなわち、図２に示すように、ベース電位ＶB よりコレクタ電位ＶC の方が高く保持されることから、差動アンプ２Ａの入力トランジスタＱ２１，Ｑ２２は飽和しない。
【００２８】
また、電源電圧ＶCCが下がり、電流源Ｉ３１による電流が供給されなくなると、トランジスタＱ３１，Ｑ３２、Ｑ３３、およびダイオードＤ３１がオフ状態となり、差動アンプ２Ａの入力トランジスタＱ２１，Ｑ２２のコレクタ電位は、ＢＶ＋Ｖ(D31) に保持されなくなるが、トランジスタＱ３３がオフになったことに伴い、図３に示すように、カレントミラー回路から入力トランジスタＱ２１，Ｑ２２に動作電流が供給されないことから、入力トランジスタＱ２１，Ｑ２２はオフ状態となり飽和しない。
【００２９】
次に、上記構成による動作を説明する。
電源がオンしているときの安定状態では、端子ＶＣＴの電位は（１／２）ＶCCである。この端子ＶＣＴからの出力電圧は、基準電圧ＢＶとして、端子ＶＧＳを介して差動アンプ２Ａの入力端子ＴINおよび飽和防止回路３のトランジスタＱ３３のベースに供給される。
この場合、飽和防止回路３においては、電流源Ｉ３１が電源電圧ＶCCを受けて作動状態にあり、電流の供給が行われる。
その結果、トランジスタＱ３１，Ｑ３２、Ｑ３３、およびダイオードＤ３１がオン状態にあり、差動アンプ２Ａの入力トランジスタＱ２１，Ｑ２２のコレクタ電位は、入力トランジスタＱ２１のベースに供給される基準電圧ＢＶより高い〔ＢＶ＋Ｖ(D31) 〕に保持される。
また、オン状態にあるトランジスタＱ３３のコレクタ電流がカレントミラー回路を構成する電流源Ｉ３２，Ｉ３１を介し、駆動電流として差動アンプ２Ａの入力トランジスタＱ２１，Ｑ２２のエミッタに供給される。
すなわち、差動アンプ２Ａは、動作可能状態にあり、トランジスタＱ２１，Ｑ２２のベース入力が差動増幅される。
そして、差動出力は、トランジスタＱ３１，Ｑ３２のコレクタからアンプ２１に対して出力される。
【００３０】
ここで、電源がオフされると、基準電圧供給回路１の接続点Ｎ１１の電位はデカップリング用キャパシタＣ１１の働きにより、徐々に降下していく。したがって、飽和防止回路３のトランジスタＱ３３のベース電位も徐々に降下していく。このとき、たとえば電流源Ｉ３１の構成するトランジスタが未だ飽和せず電流が流れている間は、トランジスタＱ３１，Ｑ３２、Ｑ３３、およびダイオードＤ３１がオン状態にあり、差動アンプ２Ａの入力トランジスタＱ２１，Ｑ２２のコレクタ電位は、入力トランジスタＱ２１のベースに供給される基準電圧ＢＶより高い〔ＢＶ＋Ｖ(D31) 〕に保持される。
したがって、差動アンプ２Ａの入力トランジスタＱ２１，Ｑ２２が飽和することが防止される。
【００３１】
そして、電源電圧ＶCCが下がり、電流源Ｉ３１の構成するトランジスタが飽和し電流の供給が停止されると、トランジスタＱ３１，Ｑ３２、Ｑ３３、およびダイオードＤ３１がオフ状態となり、差動アンプ２Ａの入力トランジスタＱ２１，Ｑ２２のコレクタ電位は、ＢＶ＋Ｖ(D31) に保持されなくなるが、カレントミラー回路から入力トランジスタＱ２１，Ｑ２２に動作電流が供給されないことから、入力トランジスタＱ２１，Ｑ２２はオフ状態となり飽和しない。
【００３２】
以上説明したように、本実施形態によれば、電源電圧ＶCCの供給ラインと接地との間に直列に接続された抵抗素子Ｒ１１，Ｒ１２と、抵抗素子Ｒ１１，Ｒ１２の接続点に接続された容量素子Ｃ１１とを有し、電源電圧ＶCCと接地電圧との電位差を抵抗分割して基準電圧ＢＶを発生する基準電圧供給回路１と、エミッタ同士が接続されたトランジスタＱ２１，Ｑ２２と、エミッタ同士の接続点に駆動電流を供給する電流源Ｉ２２とを有し、トランジスタＱ２１のベースが基準電圧の入力端子に接続され、基準電圧供給回路１と同一電源に接続された差動アンプ２Ａと、電源がオン状態にあるときは、トランジスタＱ２１，Ｑ２２のコレクタの電位を基準電圧ＢＶに対して当該トランジスタが飽和状態とならない電位に保持し、電源がオフ状態になると差動アンプ２Ａの駆動電流の供給を停止させる飽和防止回路３とを設けたので、基準電圧が供給される差動アンプ２Ａのｎｐｎ型トランジスタＱ２１が飽和することを防止できる。
【００３３】
【発明の効果】
以上説明したように、本発明によれば、単一電源で使用している回路において、基準電圧が供給される差動回路を構成するトランジスタの飽和を防ぐことができる。
これにより、本来ハイインピーダンスであるべき入力端子から、信号（ノイズ）が出力されることを防ぐことができる。
【図面の簡単な説明】
【図１】本発明に係る半導体回路の一実施形態を示す回路図である。
【図２】本発明回路の電源電圧の降下に伴う差動アンプの入力トランジスタのコレクタ電圧とベース電圧との関係を示す図である。
【図３】本発明回路の電源電圧の降下に伴う差動アンプの電流および入力トランジスタのベース電流との関係を示す図である。
【図４】従来の半導体回路の構成例を示す回路図である。
【図５】図４の回路の電源電圧の降下に伴う差動アンプの入力トランジスタのコレクタ電圧とベース電圧との関係を示す図である。
【図６】図４の回路の電源電圧の降下に伴う差動アンプの電流および入力トランジスタのベース電流との関係を示す図である。
【符号の説明】
１…基準電圧供給回路、分圧用抵抗素子…Ｒ１１，Ｒ１２、Ｃ１１…デカップリング用キャパシタ、１１…バッファ、２Ａ…差動アンプ、Ｑ２１，Ｑ２２…ｎｐｎ型トランジスタ、Ｒ２１，Ｒ２２…抵抗素子、Ｉ２２…電流源、３…飽和防止回路、Ｑ３１，Ｑ３２……ｎｐｎ型トランジスタ、Ｑ３３…ＰＮＰ型トランジスタ、Ｉ３１，Ｉ３２…電流源、Ｄ３１…ダイオード。
Claims (6)
- 電源と基準電源との間に直列に接続された複数の抵抗素子と、上記複数の抵抗素子の接続点に接続された容量素子とを有し、上記電源と基準電源との電位差を上記複数の抵抗素子で分割して上記接続点に基準電圧を発生する基準電圧供給回路と、
エミッタ同士が接続された第１および第２のトランジスタと、当該エミッタ同士の接続点に駆動電流を供給する駆動電流源とを有し、一方のトランジスタのベースに上記基準電圧が供給される、上記基準電圧供給回路と同一電源に接続された差動回路と、
電源がオン状態にあるときは、上記第１および第２のトランジスタのうち少なくとも一方のトランジスタのコレクタの電位を上記基準電圧に対して当該トランジスタが飽和状態とならない電位に保持し、上記電源がオフ状態になると上記差動回路の電流源による駆動電流の供給を停止させる飽和防止回路と、を有し
上記飽和防止回路は、エミッタが上記第１および第２のトランジスタのうち少なくとも一方のトランジスタのコレクタに接続された第３のトランジスタを有し、電源電圧を受けて作動し当該第３のトランジスタのベース電位を所定の電位に保持して、上記第１および第２のトランジスタのうち少なくとも一方のトランジスタのコレクタの電位を上記基準電圧から一定の電圧にクランプするクランプ回路を有する
半導体回路。 - 電源と基準電源との間に直列に接続された複数の抵抗素子と、上記複数の抵抗素子の接続点に接続された容量素子とを有し、上記電源と基準電源との電位差を上記複数の抵抗素子で分割して上記接続点に基準電圧を発生する基準電圧供給回路と、
エミッタ同士が接続された第１および第２のトランジスタと、当該エミッタ同士の接続点に駆動電流を供給する駆動電流源とを有し、一方のトランジスタのベースに上記基準電圧が供給される、上記基準電圧供給回路と同一電源に接続された差動回路と、
電源がオン状態にあるときは、上記第１および第２のトランジスタのうち少なくとも一方のトランジスタのコレクタの電位を上記基準電圧に対して当該トランジスタが飽和状態とならない電位に保持し、上記電源がオフ状態になると上記差動回路の電流源による駆動電流の供給を停止させる飽和防止回路と、を有し
上記飽和防止回路は、エミッタが上記第１および第２のトランジスタのコレクタにそれぞれ接続された第３および第４のトランジスタを有し、電源電圧を受けて作動し当該第３のトランジスタのベース電位を所定の電位に保持して、上記第１および第２のトランジスタのコレクタの電位を上記基準電圧から一定の電圧にクランプするクランプ回路を有する
半導体回路。 - 電源と基準電源との間に直列に接続された複数の抵抗素子と、上記複数の抵抗素子の接続点に接続された容量素子とを有し、上記電源と基準電源との電位差を上記複数の抵抗素子で分割して上記接続点に基準電圧を発生する基準電圧供給回路と、
エミッタ同士が接続された第１および第２のトランジスタと、当該エミッタ同士の接続点に駆動電流を供給する駆動電流源とを有し、一方のトランジスタのベースに上記基準電圧が供給される、上記基準電圧供給回路と同一電源に接続された差動回路と、
電源がオン状態にあるときは、上記第１および第２のトランジスタのうち少なくとも一方のトランジスタのコレクタの電位を上記基準電圧に対して当該トランジスタが飽和状態とならない電位に保持し、上記電源がオフ状態になると上記差動回路の電流源による駆動電流の供給を停止させる飽和防止回路と、を有し
上記飽和防止回路は、エミッタが上記第１および第２のトランジスタのうち少なくとも一方のトランジスタのコレクタに接続された第３のトランジスタと、電源電圧を受けて作動する第１の電流源と、一端が当該第１の電流源に接続された負荷素子と、エミッタが上記負荷素子の他端に接続され、ベースに上記基準電圧が供給される第４のトランジスタと、当該第４のトランジスタのコレクタ電流を上記差動回路の駆動電流源に供給する第２の電流源とを有し、上記第１の電流源と負荷素子との接続点が上記第３のトランジスタのベースに接続されている
半導体回路。 - 電源と基準電源との間に直列に接続された複数の抵抗素子と、上記複数の抵抗素子の接続点に接続された容量素子とを有し、上記電源と基準電源との電位差を上記複数の抵抗素子で分割して上記接続点に基準電圧を発生する基準電圧供給回路と、
エミッタ同士が接続された第１および第２のトランジスタと、当該エミッタ同士の接続点に駆動電流を供給する駆動電流源とを有し、一方のトランジスタのベースに上記基準電圧が供給される、上記基準電圧供給回路と同一電源に接続された差動回路と、
電源がオン状態にあるときは、上記第１および第２のトランジスタのうち少なくとも一方のトランジスタのコレクタの電位を上記基準電圧に対して当該トランジスタが飽和状態とならない電位に保持し、上記電源がオフ状態になると上記差動回路の電流源による駆動電流の供給を停止させる飽和防止回路と、を有し
上記飽和防止回路は、エミッタが上記第１および第２のトランジスタのコレクタにそれぞれ接続された第３および第４のトランジスタと、電源電圧を受けて作動する第１の電流源と、一端が当該第１の電流源に接続された負荷素子と、エミッタが上記負荷素子の他端に接続され、ベースに上記基準電圧が供給される第５のトランジスタと、当該第５のトランジスタのコレクタ電流を上記差動回路の駆動電流源に供給する第２の電流源とを有し、上記第１の電流源と負荷素子との接続点が上記第３および第４のトランジスタのベースに接続されている
半導体回路。 - 上記負荷素子は、第１の電流源から第４のトランジスタのエミッタに向かって順方向となるように接続された整流素子により構成されている
請求項３記載の半導体回路。 - 上記負荷素子は、第１の電流源から第５のトランジスタのエミッタに向かって順方向となるように接続された整流素子により構成されている
請求項４記載の半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27128197A JP3747591B2 (ja) | 1997-10-03 | 1997-10-03 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27128197A JP3747591B2 (ja) | 1997-10-03 | 1997-10-03 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11113173A JPH11113173A (ja) | 1999-04-23 |
| JP3747591B2 true JP3747591B2 (ja) | 2006-02-22 |
Family
ID=17497891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27128197A Expired - Fee Related JP3747591B2 (ja) | 1997-10-03 | 1997-10-03 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3747591B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4622085B2 (ja) * | 2000-11-02 | 2011-02-02 | 株式会社デンソー | 台形波出力回路 |
-
1997
- 1997-10-03 JP JP27128197A patent/JP3747591B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11113173A (ja) | 1999-04-23 |
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Legal Events
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|
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|
| TRDD | Decision of grant or rejection written | ||
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|
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