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JPH10242322A - Semiconductor package - Google Patents

Semiconductor package

Info

Publication number
JPH10242322A
JPH10242322A JP3899897A JP3899897A JPH10242322A JP H10242322 A JPH10242322 A JP H10242322A JP 3899897 A JP3899897 A JP 3899897A JP 3899897 A JP3899897 A JP 3899897A JP H10242322 A JPH10242322 A JP H10242322A
Authority
JP
Japan
Prior art keywords
ceramic substrate
main surface
package
semiconductor element
wiring layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP3899897A
Other languages
Japanese (ja)
Inventor
Yasushi Iyogi
靖 五代儀
Keiichi Yano
圭一 矢野
Jun Monma
旬 門馬
Yasuaki Yasumoto
恭章 安本
Hironori Asai
博紀 浅井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP3899897A priority Critical patent/JPH10242322A/en
Publication of JPH10242322A publication Critical patent/JPH10242322A/en
Withdrawn legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors

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  • Wire Bonding (AREA)

Abstract

PROBLEM TO BE SOLVED: To realize a small-pitched wiring and small size package, improve the connection reliability to a mounting board and reduce the package manufacturing cost, without its superior high radiation property, etc. SOLUTION: A ceramic board 1 having a via-type inner wiring layer 3 and a top face 2a on which semiconductor devices 6 are mounted is used as a package body. On the device mounting face 2a of the board 2 a first resin film 9 having a conductor layer 8 electrically connected to one end of the wiring layer 3 is bonded to electrically connect this layer 8 to the devices 6. On a bottom face 2b of the board 2 a second resin film 13 having through-holes corresponding to the other end of the wiring layer 3 is bonded. External layers composed of conductor balls 17 are firmly connected by connecting conductors 16 charged in the through-holes.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、高放熱性化、高配
線密度化、接続部の高信頼性化等を実現した半導体パッ
ケージに関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package which realizes high heat dissipation, high wiring density, high reliability of a connection portion, and the like.

【0002】[0002]

【従来の技術】LSI、ULSI、VLSI等の半導体
素子が搭載されるセラミックスや樹脂等の絶縁性材料か
らなる各種のパッケージは、半導体素子の高集積化、高
速化、大消費電力化、大型チップ化等により、高密度
化、高速対応化、高放熱性化の傾向にある。また、半導
体素子の用途も、ワークステーション、パーソナルコン
ピュータ、ミニコンピュータ、大型コンピュータ等の産
業用から、携帯用機器、プリンタ、コピー、カメラ、テ
レビ、ビデオ等の電子機器まで多くの範囲に広がり、半
導体素子の性能自体も向上している。
2. Description of the Related Art Various packages made of insulating materials such as ceramics and resins on which semiconductor elements such as LSIs, ULSIs, and VLSIs are mounted are required to achieve high integration, high speed, large power consumption, and large chips of semiconductor elements. The trend toward higher density, higher speed, and higher heat dissipation has been increasing due to the increase in the number of components. Semiconductor devices are also used in a wide range of applications, from industrial applications such as workstations, personal computers, minicomputers, and large computers, to electronic devices such as portable devices, printers, copiers, cameras, televisions, and videos. The performance of the device itself has also been improved.

【0003】上述したような高性能、高集積な半導体素
子を搭載するパッケージには、具体的には半導体素子と
多端子・狭ピッチで接続ができること、配線密度が高い
こと、放熱性がよいこと、高速信号を扱うことができる
こと、パッケージの入出力端子自体を多端子・狭ピッチ
化できること等が求められている。さらに、これらの条
件を満足する高性能なパッケージを高信頼性の下で簡易
な工程で安価に作製する技術が求められている。
A package on which a high-performance and highly-integrated semiconductor element as described above is mounted must be capable of being connected to the semiconductor element at a large number of terminals and a narrow pitch, have a high wiring density, and have good heat radiation. In addition, it is required to be able to handle high-speed signals, to increase the number of input / output terminals of the package and to reduce the pitch. Further, there is a need for a technique for producing a high-performance package satisfying these conditions at low cost with high reliability and simple steps.

【0004】まず、パッケージと半導体素子との多端子
・狭ピッチによる接続方法としては、ワイヤボンディン
グ法、TAB法、フリップチップ法等が使用されてい
る。また、このような接続技術を有効に機能させる上
で、パッケージ側も狭ピッチ・多端子のインナーリード
部分が必要であると共に、プリント基板等の実装ボード
とパッケージとの接続を多端子・狭ピッチ化した上で、
接続部の信頼性を高めることが必要になっている。ま
た、前述したようにLSIの高速化により、パッケージ
の電気特性も十分に考慮する必要が生じている。
First, as a method of connecting a package and a semiconductor element with multiple terminals and a narrow pitch, a wire bonding method, a TAB method, a flip chip method and the like are used. In order for such a connection technology to function effectively, the package side must also have a narrow-pitch, multi-terminal inner lead part, and the connection between the package and a mounting board such as a printed circuit board must be made with a multi-terminal, narrow-pitch. And then
There is a need to increase the reliability of the connections. Further, as described above, due to the increase in the speed of the LSI, it is necessary to sufficiently consider the electrical characteristics of the package.

【0005】このようにパッケージの多端子・狭ピッチ
化や電気特性の向上が求められていることから、パッケ
ージ構造は従来のピン挿入型やQFP(Quad Flat Packa
ge)等の表面実装型からBGA(Ball Grid Array) 構造
に移行しつつある。パッケージの入出力端子として半田
ボール等を用いたBGAパッケージは、接続距離の短縮
が図れ、接続部のインダクタンスによる高速信号の反射
や遅延等が抑制できる等の利点を有する。また、BGA
は半田ボールによる接続距離の短縮に加えて、ボール端
子により狭ピッチ・多端子化が容易であり、さらにこの
狭ピッチ・多端子化はパッケージサイズそのものを縮小
化し、実装ボードへの実装密度の向上、配線の寄生容
量、インダクタンス、抵抗等の低減による電気特性の向
上、パッケージの小型化による高周波特性の改善等が期
待できる。
[0005] As described above, since the package is required to have multiple terminals and a narrow pitch and to improve electrical characteristics, the package structure is a conventional pin insertion type or QFP (Quad Flat Packa).
ge), etc., are shifting to BGA (Ball Grid Array) structures. A BGA package using a solder ball or the like as an input / output terminal of the package has advantages in that a connection distance can be shortened, and reflection and delay of a high-speed signal due to inductance of a connection portion can be suppressed. Also, BGA
In addition to shortening the connection distance using solder balls, it is easy to reduce the pitch and increase the number of terminals using ball terminals, and this narrow pitch and increase the number of terminals reduces the package size itself and increases the mounting density on the mounting board. It can be expected that electrical characteristics can be improved by reducing the parasitic capacitance, inductance, resistance, and the like of the wiring, and high-frequency characteristics can be improved by downsizing the package.

【0006】また、放熱性に関しては、LSIの高速化
等に伴って消費電力が向上し、発熱量は年々増加する傾
向にあることから、パッケージを高放熱性化することが
求められている。パッケージの放熱性を高めるために
は、パッケージ本体としてセラミックス基材を用いるこ
とが有効である。このように、セラミックスパッケー
ジ、特にBGA構造のセラミックスパッケージは、高放
熱性と優れた電気特性を満足し、かつ多端子・狭ピッチ
化が可能なパッケージであり、高速・高集積化された半
導体チップ用のパッケージとして期待されている。
As for the heat radiation, the power consumption is improved with the speeding up of the LSI and the amount of heat generation tends to increase year by year. Therefore, it is required to improve the heat radiation of the package. In order to enhance the heat dissipation of the package, it is effective to use a ceramic base as the package body. As described above, the ceramic package, particularly the ceramic package having the BGA structure, is a package that satisfies high heat dissipation and excellent electrical characteristics, and is capable of reducing the number of terminals and the pitch. It is expected as a package for

【0007】しかしながら、従来のセラミックス製パッ
ケージは、パッケージ本体としてセラミックス多層配線
基板を用いて、このセラミックス多層配線基板内の配線
層により主として信号配線を取り回していることから、
パッケージ内配線の高密度化やパッケージ外形の小形化
に限界があると共に、プラスチックパッケージ等に比べ
て製造コストが高いというような難点を有していた。一
方、プラスチックパッケージは基本的に放熱性が低いこ
とから、パッケージの高放熱性化という点で劣ってい
る。
However, the conventional ceramic package uses a ceramic multilayer wiring board as a package body and mainly carries out signal wiring by wiring layers in the ceramic multilayer wiring board.
There are limitations in increasing the density of wiring in the package and reducing the size of the package outer shape, and the manufacturing cost is higher than that of a plastic package or the like. On the other hand, a plastic package is basically inferior in heat dissipation, and therefore is inferior in terms of increasing the heat dissipation of the package.

【0008】また、特にBGA構造のセラミックスパッ
ケージにおいては、プリント基板等の実装ボートに搭載
した際に、セラミックスパッケージとプリント基板との
間の熱膨張係数の差が大きいことから、接続部となる半
田ボール部分の接続信頼性が低いという問題を有してい
る。この熱膨脹差は、BGAパッケージをプリント基板
に搭載する際のリフロー半田付け工程で熱履歴を受ける
ことにより生じるものと、通常の使用中における環境温
度変化によるものとがあるが、いずれもセラミックスパ
ッケージとプリント基板との熱膨張差が大きいために、
機械的強度が低い半田ボール部分に熱応力が集中して、
半田ボールにクラックが生じたり、さらには半田ボール
が破断する等して、接続部の信頼性を低下させている。
In particular, in the case of a ceramic package having a BGA structure, when the ceramic package is mounted on a mounting boat such as a printed board, the difference in thermal expansion coefficient between the ceramic package and the printed board is large. There is a problem that the connection reliability of the ball portion is low. This difference in thermal expansion can be caused by receiving a thermal history in the reflow soldering process when mounting the BGA package on a printed circuit board, or by a change in environmental temperature during normal use. Because the thermal expansion difference with the printed circuit board is large,
Thermal stress concentrates on the solder ball part with low mechanical strength,
Cracks occur in the solder balls, and further, the solder balls are broken, thereby lowering the reliability of the connection portion.

【0009】[0009]

【発明が解決しようとする課題】上述したように、BG
A構造のセラミックスパッケージは、優れた電気特性と
高放熱性とを有し、かつ外部接続端子の多端子・狭ピッ
チ化が可能であることから、高性能、高集積な半導体素
子を搭載するパッケージとして期待されているものの、
プリント基板等に実装した際に、セラミックスパッケー
ジとプリント基板との間の熱膨張係数の差が大きいこと
から、接続部の信頼性が低いという問題を有している。
また、狭ピッチ配線への対応やパッケージ外形の小形化
等に限界があると共に、基本的にプラスチックパッケー
ジ等に比べて製造コストが高いという難点を有してい
る。
As described above, BG
The A-structure ceramic package has excellent electrical characteristics and high heat dissipation, and has a large number of external connection terminals and a narrow pitch. Although expected as
When mounted on a printed circuit board or the like, there is a problem that the reliability of the connection portion is low because the difference in thermal expansion coefficient between the ceramic package and the printed circuit board is large.
In addition, there is a limit in adapting to narrow-pitch wiring, downsizing of the package outer shape, and the like, and there is a problem that the manufacturing cost is basically higher than that of a plastic package or the like.

【0010】本発明は、このような課題に対処するべく
なされたもので、セラミックスパッケージの優れた電気
特性や高放熱性を損うことなく、より一層の狭ピッチ配
線への対応およびパッケージ外形の小形化を図ると共
に、実装ボードとの接続部信頼性の向上を実現し、加え
て従来のセラミックスパッケージに比べて製造コストの
低減を図った半導体パッケージを提供することを目的と
している。
SUMMARY OF THE INVENTION The present invention has been made to address such a problem, and has been made to cope with narrower pitch wirings and to reduce the outer shape of the package without deteriorating the excellent electrical characteristics and high heat dissipation of the ceramic package. It is an object of the present invention to provide a semiconductor package which achieves miniaturization, improves reliability of a connection portion with a mounting board, and further reduces manufacturing cost as compared with a conventional ceramic package.

【0011】[0011]

【課題を解決するための手段】本発明の半導体パッケー
ジは、請求項1に記載したように、半導体素子が搭載さ
れる第1の主面と、外部接続端子の形成面となる第2の
主面とを有し、かつ内部配線層が設けられたセラミック
ス基板からなるパッケージ本体と、前記セラミックス基
板の第1および第2の主面にそれぞれ接合された第1お
よび第2の樹脂基材と、少なくとも前記セラミックス基
板の第1の主面に接合された前記第1の樹脂基材に設け
られ、前記内部配線層と電気的に接続された導体層と、
前記セラミックス基板の第1の主面側に搭載され、前記
第1の樹脂基材の導体層と電気的に接続された半導体素
子と、前記内部配線層と電気的に接続され、前記第2の
樹脂基材を介して前記セラミックス基板の第2の主面側
に形成された外部接続端子とを具備することを特徴とし
ている。
According to a first aspect of the present invention, a semiconductor package according to the present invention has a first main surface on which a semiconductor element is mounted and a second main surface on which an external connection terminal is formed. A package body made of a ceramics substrate having a surface and an internal wiring layer, first and second resin base materials respectively joined to the first and second main surfaces of the ceramics substrate, A conductor layer provided on at least the first resin base material bonded to a first main surface of the ceramic substrate and electrically connected to the internal wiring layer;
A semiconductor element mounted on the first main surface side of the ceramics substrate and electrically connected to the conductor layer of the first resin base; and electrically connected to the internal wiring layer; An external connection terminal formed on the second main surface side of the ceramic substrate via a resin base material.

【0012】本発明の半導体パッケージは、より具体的
には例えば請求項2に記載したように、半導体素子が搭
載される第1の主面と、外部接続端子の形成面となる第
2の主面とを有し、かつ内部配線層が設けられた平板状
のセラミックス基板からなるパッケージ本体と、前記セ
ラミックス基板の第1の主面に接合され、前記内部配線
層の一方の端部と電気的に接続された導体層が少なくと
も一方の主面に設けられた第1の樹脂基材と、前記セラ
ミックス基板の第1の主面に接合搭載され、前記第1の
樹脂基材の導体層とボンディングワイヤまたはTABリ
ードを介して電気的に接続された半導体素子と、前記セ
ラミックス基板の第2の主面に接合され、前記内部配線
層の他方の端部に対応した位置に設けられたスルーホー
ルを有する第2の樹脂基材と、前記第2の樹脂基材のス
ルーホール内に充填された接続用導体により、前記セラ
ミックス基板の第2の主面側に固定され、かつ前記内部
配線層の他方の端部と電気的に接続された導体ボールか
らなる外部接続端子とを具備することを特徴としてい
る。
More specifically, the semiconductor package of the present invention has a first main surface on which a semiconductor element is mounted and a second main surface on which an external connection terminal is formed. A package body made of a flat ceramic substrate having a surface and an internal wiring layer provided thereon; and a package main body joined to a first main surface of the ceramic substrate and electrically connected to one end of the internal wiring layer. A first resin base material provided on at least one main surface of the first resin base material, and a conductor layer connected to the first main surface of the ceramic substrate, and bonding the first resin base material to the conductor layer of the first resin base material A semiconductor element electrically connected via a wire or a TAB lead; and a through hole joined to the second main surface of the ceramic substrate and provided at a position corresponding to the other end of the internal wiring layer. Having a second A resin base, and a connection conductor filled in a through hole of the second resin base, fixed to the second main surface side of the ceramic substrate, and connected to the other end of the internal wiring layer. And an external connection terminal formed of a conductive ball which is electrically connected.

【0013】あるいは、請求項3に記載したように、半
導体素子が収容されるキャビティが設けられた第1の主
面と、外部接続端子の形成面となる第2の主面とを有
し、かつ内部配線層が設けられたセラミックス基板から
なるパッケージ本体と、前記セラミックス基板の第1の
主面に接合され、前記内部配線層の一方の端部と電気的
に接続された導体層が少なくとも一方の主面に設けられ
た第1の樹脂基材と、前記セラミックス基板のキャビテ
ィ内に収容され、前記第1の樹脂基材の導体層と電気的
に接続された半導体素子と、前記セラミックス基板の第
2の主面に接合され、前記内部配線層の他方の端部の形
成位置に応じた位置にスルーホールを有する第2の樹脂
基材と、前記第2の樹脂基材のスルーホール内に充填さ
れた接続用導体により、前記セラミックス基板の第2の
主面側に固定され、かつ前記内部配線層の他方の端部と
電気的に接続された導体ボールからなる外部接続端子と
を具備することを特徴としている。
Alternatively, the semiconductor device has a first main surface provided with a cavity for accommodating a semiconductor element, and a second main surface serving as a surface on which an external connection terminal is formed, And a package body made of a ceramic substrate provided with an internal wiring layer, and at least one of a conductor layer joined to a first main surface of the ceramic substrate and electrically connected to one end of the internal wiring layer. A first resin substrate provided on a main surface of the first substrate, a semiconductor element housed in a cavity of the ceramic substrate, and electrically connected to a conductor layer of the first resin substrate; A second resin base material joined to the second main surface and having a through hole at a position corresponding to the formation position of the other end of the internal wiring layer; With filled connection conductors , Secured to said second main surface side of the ceramic substrate, and is characterized by comprising an external connection terminal made from the other end electrically connected to a conductor ball of the internal wiring layer.

【0014】上記請求項3記載の半導体パッケージは、
特に請求項4に記載したように、前記半導体素子はフリ
ップチップ構造の半導体素子であり、かつ前記フリップ
チップ構造の半導体素子は、前記第1の樹脂基材に接着
剤層を介して機械的に接合されていると共に、前記第1
の樹脂基材の導体層および前記半導体素子の少なくとも
一方に設けられた接続用突起を介して、前記第1の樹脂
基材の導体層と電気的に接続されていることを特徴とし
ている。
The semiconductor package according to claim 3 is
In particular, as described in claim 4, the semiconductor element is a semiconductor element having a flip-chip structure, and the semiconductor element having the flip-chip structure is mechanically attached to the first resin base material via an adhesive layer. And the first
And electrically connected to the conductor layer of the first resin base via connection protrusions provided on at least one of the conductor layer of the resin base and the semiconductor element.

【0015】本発明の半導体パッケージは、さらに請求
項5に記載したように、前記第2の樹脂基材のスルーホ
ールは、前記導体ボールの直径の 0.5〜 1.5倍の直径を
有することを特徴としている。また、請求項6に記載し
たように、前記第2の樹脂基材は、前記セラミックス基
板の内部配線層と電気的に接続された導体層を有するこ
とを特徴としている。
The semiconductor package according to the present invention is further characterized in that the through hole of the second resin base has a diameter of 0.5 to 1.5 times the diameter of the conductive ball. I have. Further, as described in claim 6, the second resin base material has a conductor layer electrically connected to an internal wiring layer of the ceramic substrate.

【0016】また、本発明の半導体パッケージにおい
て、前記セラミックス基板の内部配線層は、例えば請求
項7に記載したように、バイアホール型の配線層により
構成されていることを特徴としている。
Further, in the semiconductor package according to the present invention, the internal wiring layer of the ceramic substrate is constituted by, for example, a via-hole type wiring layer.

【0017】本発明の半導体パッケージにおいては、セ
ラミックス基板の第1および第2の主面にそれぞれ樹脂
基材を接合し、これらのうち少なくとも第1の主面に接
合された第1の樹脂基材に、例えばパターニングされた
銅箔等からなる導体層を設けている。このような導体層
で信号配線を取り回すことによって、信号配線の配線幅
および配線間距離を大幅に短縮することができる。従っ
て、パッケージ内配線の高密度化およびパッケージ外形
の小形化を図ることができ、特にフリップチップ構造の
半導体素子を搭載する場合に狭ピッチ接続が可能とな
る。
In the semiconductor package of the present invention, a resin substrate is joined to the first and second main surfaces of the ceramic substrate, respectively, and at least the first resin substrate joined to at least the first main surface is bonded. Is provided with a conductor layer made of, for example, a patterned copper foil. By arranging the signal wiring in such a conductor layer, the wiring width and the distance between the wirings of the signal wiring can be significantly reduced. Accordingly, it is possible to increase the density of the wiring in the package and to reduce the size of the package outer shape. In particular, when a semiconductor element having a flip-chip structure is mounted, a narrow pitch connection is possible.

【0018】また、第1および第2の樹脂基材にそれぞ
れ上記したような導体層を設けることによって、より一
層パッケージ内配線を高密度化することができる。加え
て、樹脂基材の導体層で信号配線を主として取り回すこ
とによって、セラミックス基板の内部配線層を基本的に
はバイアホール型配線層のみとすることができる。従っ
て、セラミックス基板ひいては半導体パッケージの製造
コストを低減することが可能となる。
Further, by providing the above-mentioned conductor layers on the first and second resin base materials, the density of the wiring in the package can be further increased. In addition, by mainly arranging the signal wiring in the conductor layer of the resin base material, the internal wiring layer of the ceramic substrate can be basically made only of the via-hole type wiring layer. Therefore, it is possible to reduce the manufacturing cost of the ceramic substrate and thus the semiconductor package.

【0019】さらに、本発明の半導体パッケージは、パ
ッケージ本体としてのセラミックス基板の両主面に樹脂
基材を接合した構造を有しているため、セラミックス基
板単独で用いた場合に比べて、パッケージ本体の実質的
な熱膨張係数を増加させることができる。従って、プリ
ント基板等からなる実装ボードに半導体パッケージを実
装した際に、外部接続端子特に導体ボールからなる外部
接続端子による接続部信頼性を大幅に高めることができ
る。
Further, the semiconductor package of the present invention has a structure in which a resin base material is bonded to both main surfaces of a ceramic substrate as a package body, so that the package body can be compared with a case where the ceramic substrate is used alone. Can be increased substantially. Therefore, when the semiconductor package is mounted on a mounting board made of a printed circuit board or the like, the reliability of the connection part by the external connection terminal, particularly, the external connection terminal made of a conductive ball can be greatly improved.

【0020】本発明の半導体パッケージの放熱性に関し
ては、半導体素子の裏面側からセラミックス基板に直接
熱を放散させることができるため、樹脂パッケージ等に
比べて十分良好な放熱性を確保することができるもの
の、セラミックス基板の両主面に樹脂基材を接合してい
ることから、セラミックス基板単独のパッケージに比べ
て放熱性が低下するおそれがある。この点に対しては、
第2の樹脂基材のスルーホール径を例えば導体ボールの
直径の 0.5〜 1.5倍というように大径化し、このような
スルーホール内に充填された接続用導体例えば半田で導
体ボールを固定することによって、半導体素子で発生し
た熱を導体ボールを介して実装ボード側に良好に放散さ
せることが可能となる。このような構造を採用すること
によって、高放熱性を得ることができる。
With respect to the heat radiation of the semiconductor package of the present invention, since heat can be dissipated directly from the back surface of the semiconductor element to the ceramic substrate, a sufficiently good heat radiation can be secured as compared with a resin package or the like. However, since the resin base material is bonded to both main surfaces of the ceramic substrate, the heat radiation may be reduced as compared with a package using only the ceramic substrate. In this regard,
Increasing the diameter of the through hole of the second resin base material to, for example, 0.5 to 1.5 times the diameter of the conductive ball, and fixing the conductive ball with a connection conductor filled in such a through hole, for example, solder. Thus, heat generated in the semiconductor element can be satisfactorily dissipated to the mounting board via the conductive balls. By employing such a structure, high heat dissipation can be obtained.

【0021】[0021]

【発明の実施の形態】以下、本発明を実施するための形
態について説明する。
Embodiments of the present invention will be described below.

【0022】図1は本発明の半導体パッケージの一実施
形態の概略構造を示す断面図であり、図2はその要部拡
大断面図である。これらの図に示す半導体パッケージ1
は、パッケージ本体としてセラミックス基板2を有して
いる。このセラミックス基板2には窒化アルミニウム
(AlN)焼結体、窒化ケイ素(Si3 4 )焼結体、
アルミナ(Al2 3 )焼結体、低温焼結ガラスセラミ
ックス等、各種のセラミックス材料を使用することがで
きる。
FIG. 1 is a sectional view showing a schematic structure of an embodiment of a semiconductor package according to the present invention, and FIG. 2 is an enlarged sectional view of a main part thereof. The semiconductor package 1 shown in these figures
Has a ceramic substrate 2 as a package body. The ceramic substrate 2 includes an aluminum nitride (AlN) sintered body, a silicon nitride (Si 3 N 4 ) sintered body,
Various ceramic materials such as an alumina (Al 2 O 3 ) sintered body and a low-temperature sintered glass ceramic can be used.

【0023】これらのうち、特にAlN焼結体は熱伝導
率が大きいことから、半導体パッケージ1の高放熱性化
を図る上で好ましい材料である。セラミックス基板2に
使用するAlN焼結体としては、一般的に基板材料とし
て使用されている熱伝導率が80W/m K 以上のものが好ま
しく用いられる。
Of these, AlN sintered bodies are particularly preferable materials for achieving high heat dissipation of the semiconductor package 1 because of their high thermal conductivity. As the AlN sintered body used for the ceramic substrate 2, those having a thermal conductivity of 80 W / m K or more, which are generally used as a substrate material, are preferably used.

【0024】また、Si3 4 焼結体は高強度特性と比
較的良好な熱伝導性とを合せ持つことから、半導体パッ
ケージの高信頼性化と高放熱性化を図る上で好ましい材
料である。セラミックス基板2に使用するSi3 4
結体としては、特に50W/m K以上の熱伝導率を有するも
のが好ましい。Si3 4 焼結体は高強度・高靭性のセ
ラミックス焼結体としてよく知られており、さらに例え
ば焼結体原料となる窒化ケイ素粉末の微粒子化、高純度
化、焼結助剤組成等の組成制御等を行うことによって、
本来の高強度・高靭性という機械的特性を損うことな
く、50W/m K 以上というように比較的熱伝導性に優れた
Si3 4 焼結体が得られる。
Further, since the Si 3 N 4 sintered body has both high strength characteristics and relatively good thermal conductivity, it is a preferable material for achieving high reliability and high heat dissipation of the semiconductor package. is there. As the Si 3 N 4 sintered body used for the ceramic substrate 2, one having a thermal conductivity of 50 W / m K or more is particularly preferable. A Si 3 N 4 sintered body is well known as a high-strength and high-toughness ceramic sintered body. Further, for example, silicon nitride powder used as a raw material of the sintered body is finely divided, highly purified, a sintering aid composition, and the like. By controlling the composition of
A Si 3 N 4 sintered body having relatively high thermal conductivity of 50 W / m K or more can be obtained without impairing the mechanical properties such as the original high strength and high toughness.

【0025】なお、他のセラミックス材料についても、
搭載する半導体素子の種類や用途等に応じて適宜使用し
得るものである。
The other ceramic materials are also
It can be used as appropriate according to the type and use of the semiconductor element to be mounted.

【0026】パッケージ本体を構成するセラミックス基
板2は平板形状を有しており、その内部にはバイアホー
ル型の内部配線層3が設けられている。このバイアホー
ル型内部配線層3の両端には、それぞれランド4、5が
設けられている。ここで、内部配線層としてはバイアホ
ールのみに限らず、印刷配線層等を併用することも可能
であるが、本発明の半導体パッケージにおいては後述す
る樹脂基材に設けた導体層で信号配線を取り回すことが
できるため、セラミックス基板2の内部配線層はバイア
ホール型内部配線層3のみとすることが好ましい。これ
により、パッケージ本体としてのセラミックス基板2の
製造コストや製造工数を大幅に低減することができる。
The ceramic substrate 2 constituting the package body has a flat plate shape, and a via-hole type internal wiring layer 3 is provided therein. Lands 4 and 5 are provided at both ends of the via-hole type internal wiring layer 3, respectively. Here, as the internal wiring layer, not only the via hole but also a printed wiring layer or the like can be used together, but in the semiconductor package of the present invention, the signal wiring is formed by a conductor layer provided on a resin base material described later. It is preferable that the internal wiring layer of the ceramic substrate 2 is only the via hole type internal wiring layer 3 because it can be arranged. Thereby, the manufacturing cost and manufacturing man-hour of the ceramic substrate 2 as the package body can be significantly reduced.

【0027】上記したようなセラミックス基板2は、ま
ずセラミックスグリーンシートにバイアホール型内部配
線層3となるスルーホールを形成し、このスルーホール
内にタングステンペースト等の導体ペーストを充填する
と共に、ランド4、5となる印刷層を形成した後、セラ
ミックス材料に応じた雰囲気中で焼成することによっ
て、バイアホール型内部配線層3およびランド4、5等
を有するセラミックス基板2が得られる。セラミックス
グリーンシートは複数枚使用してもよい。なお電源層や
接地層等の配線層については、セラミックス基板2内に
形成してもよく、この場合にはセラミックス基板2に多
層構造のセラミックス基板を使用する。
In the ceramic substrate 2 as described above, first, a through-hole serving as a via-hole type internal wiring layer 3 is formed in a ceramic green sheet, and the through-hole is filled with a conductive paste such as a tungsten paste and a land 4 is formed. After the formation of the printed layer having a thickness of 5, the ceramic substrate 2 having the via-hole type internal wiring layer 3 and the lands 4, 5 is obtained by firing in an atmosphere corresponding to the ceramic material. A plurality of ceramic green sheets may be used. The wiring layers such as the power supply layer and the ground layer may be formed in the ceramic substrate 2. In this case, a ceramic substrate having a multilayer structure is used as the ceramic substrate 2.

【0028】セラミックス基板2の第1の主面すなわち
上面2a側には、半導体素子6がろう材、半田、ガラス
系接着剤等の接合材層7を介して接合搭載されている。
半導体素子6は例えば図示を省略したポッティング樹脂
等で封止される。このように、この実施形態の半導体パ
ッケージ1はいわゆるキャビティアップ構造を有してお
り、半導体素子6の動作に伴って生じる熱は半導体素子
6の裏面から接合材層7を介してセラミックス基板2に
伝わる構造となっている。
On the first main surface, ie, the upper surface 2a side of the ceramic substrate 2, a semiconductor element 6 is bonded and mounted via a bonding material layer 7 such as brazing material, solder, glass-based adhesive or the like.
The semiconductor element 6 is sealed with, for example, a potting resin or the like (not shown). As described above, the semiconductor package 1 of this embodiment has a so-called cavity-up structure, and heat generated by the operation of the semiconductor element 6 is applied to the ceramic substrate 2 from the back surface of the semiconductor element 6 via the bonding material layer 7. It has a transmitted structure.

【0029】上記したセラミックス基板2の上面すなわ
ち半導体素子搭載面2aには、導体層8を有する第1の
樹脂フィルム9が接着剤層10を介して接合されてい
る。接着剤層10には、熱硬化性樹脂シート、熱硬化性
樹脂ペースト、エポキシ樹脂ペースト、ポリイミド樹脂
ペースト等を使用することができる。第1の樹脂フィル
ム9に設けられた導体層8は、半導体素子3の信号配線
を主として取り回すものであり、セラミックス基板2の
上面側ランド4と半導体素子6とを、さらにボンディン
グワイヤ11を介して電気的に接続するものである。す
なわち、第1の樹脂フィルム9の導体層8(具体的に後
述する上側導体層8a)と半導体素子3の電極パッドと
は、ボンディングワイヤ11を介して電気的に接続され
ている。
A first resin film 9 having a conductor layer 8 is joined to the upper surface of the above-mentioned ceramic substrate 2, that is, the semiconductor element mounting surface 2 a via an adhesive layer 10. For the adhesive layer 10, a thermosetting resin sheet, a thermosetting resin paste, an epoxy resin paste, a polyimide resin paste, or the like can be used. The conductor layer 8 provided on the first resin film 9 is mainly for routing the signal wiring of the semiconductor element 3, and connects the semiconductor element 6 with the land 4 on the upper surface of the ceramic substrate 2 via the bonding wire 11. Are electrically connected. That is, the conductor layer 8 of the first resin film 9 (upper conductor layer 8a specifically described later) and the electrode pad of the semiconductor element 3 are electrically connected via the bonding wire 11.

【0030】この実施形態における導体層8は、具体的
には樹脂フィルム9の上面側に形成された上側導体層8
aと、樹脂フィルム9の下面側に形成された下側導体層
8bと、これらの間を電気的に接続する内部導体層8c
とを有している。上側導体層8aおよび下側導体層8b
は、例えば銅箔のような厚さ50μm 以下程度の金属箔か
らなるものであり、所望の配線形状に応じてパターニン
グされている。この際、信号配線の取り回しは上側導体
層8aと下側導体層8bの双方で行ってもよいし、また
下側導体層8bはランドの形成のみとしてもよい。
Specifically, the conductor layer 8 in this embodiment is formed of the upper conductor layer 8 formed on the upper surface side of the resin film 9.
a, a lower conductor layer 8b formed on the lower surface side of the resin film 9, and an inner conductor layer 8c for electrically connecting them.
And Upper conductor layer 8a and lower conductor layer 8b
Is made of a metal foil such as a copper foil having a thickness of about 50 μm or less, and is patterned according to a desired wiring shape. At this time, the routing of the signal wiring may be performed on both the upper conductor layer 8a and the lower conductor layer 8b, or the lower conductor layer 8b may be formed only with lands.

【0031】下側導体層8b上(ランド上)には、セラ
ミックス基板2の上面側ランド4の位置に対応させて、
例えばAgエポキシ系ペースト、Auエポキシ系ペース
ト、Agポリイミド系ペースト等により、高さ80μm 程
度の接続用突起12が形成されている。接続用突起12
は、Auボール、Pb−Sn系共晶半田ボール、In系
半田ボール等を接合して形成することもできる。なお、
セラミックス基板2の上面側ランド4上に、同様な接続
用突起を形成しておいてもよい。そして、樹脂フィルム
9の導体層8とセラミックス基板2の上面側ランド4と
は、樹脂フィルム9側の接続用突起12を上面側ランド
4に突き当て、これを熱圧着する等によって電気的に接
続されている。樹脂フィルム9とセラミックス基板2と
の機械的な接合は、基本的には接着剤層10が担ってい
る。
On the lower conductor layer 8b (on the land), corresponding to the position of the land 4 on the upper surface of the ceramic substrate 2,
For example, the connection projections 12 having a height of about 80 μm are formed of an Ag epoxy paste, an Au epoxy paste, an Ag polyimide paste, or the like. Connection protrusion 12
Can be formed by bonding Au balls, Pb-Sn-based eutectic solder balls, In-based solder balls, and the like. In addition,
A similar connection protrusion may be formed on the upper surface side land 4 of the ceramic substrate 2. The conductor layer 8 of the resin film 9 and the land 4 on the upper surface of the ceramic substrate 2 are electrically connected by abutting the connection projection 12 on the resin film 9 against the land 4 on the upper surface, and by thermocompression bonding. Have been. The mechanical bonding between the resin film 9 and the ceramic substrate 2 is basically performed by the adhesive layer 10.

【0032】上述した導体層8および接続用突起12を
有する樹脂フィルム9は、例えば以下のようにして作製
することができる。すなわち、まず厚さ50μm 程度の銅
箔を上側導体層8aの形成材料として用意し、その表面
にセラミックス基板2の上面側ランド4の位置に対応さ
せて、銀等により内部導体層8cとなる例えば高さ80μ
m 程度の突起を形成する。この突起を形成した銅箔と、
例えば液晶ポリマーからなる厚さ50μm 程度の樹脂フィ
ルム9と、さらに下側導体層8bとなる同様な厚さの銅
箔とを重ね合わせ、突起の先端が樹脂フィルム9を突き
破って、下側導体層8bとなる銅箔と電気的に接続する
ように熱圧着する。熱圧着は銅箔と液晶ポリマーフィル
ム等との密着強度が保たれるような条件下で実施する。
The above-described resin film 9 having the conductor layer 8 and the connection protrusions 12 can be manufactured, for example, as follows. That is, first, a copper foil having a thickness of about 50 μm is prepared as a material for forming the upper conductor layer 8a, and the inner conductor layer 8c is formed of silver or the like on the surface thereof in correspondence with the position of the land 4 on the upper surface of the ceramic substrate 2. Height 80μ
Form about m projections. A copper foil having the protrusions formed thereon,
For example, a resin film 9 made of a liquid crystal polymer and having a thickness of about 50 μm and a copper foil of a similar thickness serving as the lower conductor layer 8b are superimposed. Thermocompression bonding is performed so as to be electrically connected to the copper foil 8b. The thermocompression bonding is performed under conditions that maintain the adhesion strength between the copper foil and the liquid crystal polymer film or the like.

【0033】そして、両面の銅箔をそれぞれ所望の配線
形状となるようにエッチングし、上側導体層8aには所
望の配線パターンを、また下側導体層8bには少なくと
もランドを形成する。この後、下側導体層8bによるラ
ンド上に、上述したような接続用突起12を形成するこ
とによって、上述した上側導体層8a、下側導体層8b
および内部導体層8cを有する導体層8と接続用突起1
2とが設けられた樹脂フィルム9が得られる。
Then, the copper foil on both sides is etched so as to have a desired wiring shape, and a desired wiring pattern is formed on the upper conductor layer 8a, and at least a land is formed on the lower conductor layer 8b. Thereafter, the connection protrusions 12 as described above are formed on the lands formed by the lower conductor layers 8b, so that the above-described upper conductor layers 8a and lower conductor layers 8b are formed.
Layer 8 having internal conductor layer 8c and connection projection 1
2 is obtained.

【0034】上記したような導体層8および接続用突起
12を有する樹脂フィルム9は、例えばまず樹脂フィル
ム9とセラミックス基板2との間に電気的な接続部分を
打ち抜いた接着剤シートを介在させたり、あるいはセラ
ミックス基板2の上面2aに接着剤を塗布した後、この
状態で接着剤フィルムや接着剤の塗布層が接着する温度
で熱をかけつつ、電気的な接続が実現する程度の圧力
(例えば 30kg/cm2 程度)を加えることによって、樹脂
フィルム9とセラミックス基板2とを電気的に接続しつ
つ機械的に接合することができる。
The resin film 9 having the conductor layer 8 and the connection protrusions 12 as described above may be formed, for example, by firstly interposing an adhesive sheet having an electrically connected portion between the resin film 9 and the ceramic substrate 2. Alternatively, after applying an adhesive to the upper surface 2a of the ceramic substrate 2, in this state, heat is applied at a temperature at which the adhesive film or the applied layer of the adhesive adheres, and a pressure sufficient to realize electrical connection (for example, By adding about 30 kg / cm 2 ), the resin film 9 and the ceramic substrate 2 can be mechanically joined while being electrically connected.

【0035】セラミックス基板2の第2の主面、すなわ
ち外部接続端子の形成面となる下面2bには、第2の樹
脂フィルム13が接着剤層10を介して接合されてい
る。第2の樹脂フィルム13には、セラミックス基板2
の下面側ランド5の位置に対応させてスルーホール14
が設けられている。このスルーホール14の周囲には、
第2の樹脂フィルム13の下面側主面に半田接続用のラ
ンドとして導体層15が形成されている。
A second resin film 13 is bonded to the second main surface of the ceramic substrate 2, that is, the lower surface 2 b on which the external connection terminals are formed, via an adhesive layer 10. The second resin film 13 includes the ceramic substrate 2
Hole 14 corresponding to the position of land 5 on the lower surface side of
Is provided. Around this through hole 14,
A conductor layer 15 is formed on the lower surface side main surface of the second resin film 13 as a land for solder connection.

【0036】そして、第2の樹脂フィルム13のスルー
ホール14内に充填された接続用導体16例えば半田に
よって、例えばPb−Sn系半田ボールやIn系半田ボ
ールのような導体ボール17が接続固定されている。す
なわち、導体ボール17は第2の樹脂フィルム13を介
して、セラミックス基板2の下面2bに接続固定されて
おり、この導体ボール17によりボール端子18が構成
されている。なお、導体ボール17には金属ボールや金
属コーティング樹脂ボール等、少なくとも表面部が導電
性を有する各種の導体ボールを使用することができる。
The connection conductor 16 filled in the through hole 14 of the second resin film 13, for example, a solder is used to connect and fix a conductor ball 17 such as a Pb—Sn solder ball or an In solder ball. ing. That is, the conductive ball 17 is connected and fixed to the lower surface 2 b of the ceramic substrate 2 via the second resin film 13, and the conductive ball 17 forms a ball terminal 18. Note that, as the conductive ball 17, various types of conductive balls having at least a surface portion having conductivity, such as a metal ball and a metal-coated resin ball, can be used.

【0037】上記したスルーホール14の開口径は、導
体ボール17の直径の 0.5〜 1.5倍の範囲とすることが
好ましい。このような大径のスルーホール14内に充填
された接続用導体16を介して導体ボール17を接続固
定することによって、半導体素子6で発生した熱を接続
用導体16および導体ボール17を介して、実装ボード
側に良好に放散させることができる。スルーホール14
の開口径が導体ボール17の直径の 0.5倍未満である
と、上述した放熱効果を十分に得ることができないおそ
れがあり、一方 1.5倍を超えると導体ボール17の実装
密度の低下を招くことになる。
It is preferable that the opening diameter of the through hole 14 is in the range of 0.5 to 1.5 times the diameter of the conductive ball 17. By connecting and fixing the conductive balls 17 via the connecting conductors 16 filled in such large-diameter through holes 14, heat generated in the semiconductor element 6 is transferred through the connecting conductors 16 and the conductive balls 17. , Can be satisfactorily radiated to the mounting board side. Through hole 14
If the opening diameter of the conductive ball 17 is less than 0.5 times the diameter of the conductive ball 17, the above-described heat radiation effect may not be sufficiently obtained, while if it exceeds 1.5 times, the mounting density of the conductive ball 17 may be reduced. Become.

【0038】ここで、ボール端子18は主に外部接続端
子としての機能を有するものであり、この外部接続端子
としてのボール端子18aは、バイアホール型内部配線
層3と電気的に接続された下面側ランド5と接続用導体
16を介して電気的に接続されている。ただし、一部は
バイアホール型内部配線層3の位置に関係なく形成され
ている。この電気的な接続関係を有しないボール端子1
8bは、放熱用のダミーボールいわゆるサーマルボール
であり、半導体パッケージ1を実装する実装ボードとの
接合面積の拡大に寄与する。
Here, the ball terminal 18 mainly has a function as an external connection terminal, and the ball terminal 18a serving as the external connection terminal has a lower surface electrically connected to the via-hole type internal wiring layer 3. It is electrically connected to the side lands 5 via connection conductors 16. However, a part is formed irrespective of the position of the via-hole type internal wiring layer 3. This ball terminal 1 having no electrical connection relationship
Reference numeral 8b denotes a thermal ball for thermal radiation, which is a so-called thermal ball, which contributes to an increase in a bonding area with a mounting board on which the semiconductor package 1 is mounted.

【0039】このように、セラミックス基板2の下面2
b側に、外部接続端子としてのボール端子18aの配置
等に影響を及ぼさない範囲で、サーマルボールとしての
ボール端子18bを形成することによって、セラミック
ス基板2から実装ボードへの放熱面積を増大させること
ができる。これによって、半導体パッケージ1の放熱性
をより向上させることができる。ボール端子18は、例
えば下面側ランド5の表面にNi/Auメッキ等を施し
た後、各スルーホール14内にSn−Pb共晶半田ペー
スト等を印刷、充填し、この半田ペースト上にSn−P
b共晶半田ボール(例えば 95%Pb共晶半田ボール)等
からなる導体ボール17を載せ、半田ペーストを溶融さ
せて接合することにより形成することができる。
As described above, the lower surface 2 of the ceramic substrate 2
By increasing the heat dissipation area from the ceramics substrate 2 to the mounting board by forming the ball terminals 18b as thermal balls on the b side so as not to affect the arrangement and the like of the ball terminals 18a as external connection terminals. Can be. Thereby, the heat dissipation of the semiconductor package 1 can be further improved. The ball terminals 18 are formed, for example, by applying Ni / Au plating or the like to the surface of the lower land 5, and then printing and filling an Sn-Pb eutectic solder paste or the like in each through-hole 14. P
A conductive ball 17 made of a b-eutectic solder ball (for example, a 95% Pb eutectic solder ball) or the like is placed, and a solder paste is melted and joined.

【0040】このように、この実施形態の半導体パッケ
ージ1はBGA構造のパッケージを構成するものであ
る。このような半導体パッケージ1は、例えば多層プリ
ント基板等の実装ボード上に実装される。この際、半導
体パッケージ1の外部接続端子としてのボール端子18
aは、実装ボードの配線層と電気的に接続され、半導体
実装部品が構成される。
As described above, the semiconductor package 1 according to the present embodiment constitutes a package having a BGA structure. Such a semiconductor package 1 is mounted on a mounting board such as a multilayer printed circuit board. At this time, ball terminals 18 as external connection terminals of the semiconductor package 1 are used.
“a” is electrically connected to the wiring layer of the mounting board to form a semiconductor mounting component.

【0041】上述した実施形態の半導体パッケージ1に
おいては、第1の樹脂フィルム9に設けた導体層8で主
に信号配線を取り回している。このような導体層8には
上述したように、銅箔等の厚さが10μm 以下というよう
な金属箔を使用することができるため、これをエッチン
グしてパターニングすることにより、例えば配線幅が30
μm 、配線間距離が20μm というような高密度配線を実
現することができる。従って、入出力数の多い半導体素
子6であっても信号配線を容易に取り回すことができる
だけでなく、パッケージサイズそのものを小形化するこ
とが可能となる。すなわち、パッケージ内配線の高密度
化およびそれに基くパッケージサイズの小形化を達成す
ることができる。また、半導体素子6とパッケージ側の
インナーリード部とを狭ピッチで接続することが可能と
なる。
In the semiconductor package 1 of the above-described embodiment, the signal wiring is mainly routed by the conductor layer 8 provided on the first resin film 9. As described above, a metal foil such as a copper foil having a thickness of 10 μm or less can be used for such a conductor layer 8.
μm and a high-density wiring with a wiring distance of 20 μm can be realized. Therefore, even with the semiconductor element 6 having a large number of inputs and outputs, not only can the signal wiring be easily routed, but also the package itself can be reduced in size. That is, it is possible to achieve a higher density of the wiring in the package and a reduction in the package size based on the higher density. Further, the semiconductor element 6 and the inner lead portion on the package side can be connected at a narrow pitch.

【0042】ここで、図1に示す半導体パッケージ1で
は、第1の樹脂フィルム9に形成した導体層8のみに配
線パターンを形成しているが、例えば図3に示すよう
に、下側の第2の樹脂フィルム13の表面にも同様に、
配線パターンを有する導体層15a(15bはランド用
導体層)を形成することによって、より一層パッケージ
内配線を高密度化することができる。
Here, in the semiconductor package 1 shown in FIG. 1, the wiring pattern is formed only on the conductor layer 8 formed on the first resin film 9, but for example, as shown in FIG. Similarly, on the surface of the resin film 13 of No. 2,
By forming the conductor layer 15a having a wiring pattern (15b is a land conductor layer), the density of the wiring in the package can be further increased.

【0043】また、信号配線は基本的には第1の樹脂フ
ィルム11の導体層10(さらには第2の樹脂フィルム
13の導体層15a)で取り回しているため、セラミッ
クス基板2の内部配線層をバイアホール型内部配線層3
のみとすることができる。これにより、内部に複雑な多
層配線を形成していた従来のセラミックス多層配線基板
に比べて、セラミックス基板2自体の製造コストおよび
製造工数を大幅に低減することができ、ひいては半導体
パッケージ1の製造コストを低減することが可能とな
る。
Since the signal wiring is basically routed by the conductor layer 10 of the first resin film 11 (and furthermore, the conductor layer 15a of the second resin film 13), the internal wiring layer of the ceramic substrate 2 is Via-hole type internal wiring layer 3
It can only be. As a result, the manufacturing cost and manufacturing man-hour of the ceramic substrate 2 itself can be greatly reduced as compared with the conventional ceramic multilayer wiring substrate in which complicated multilayer wiring is formed inside, and the manufacturing cost of the semiconductor package 1 can be reduced. Can be reduced.

【0044】この実施形態の半導体パッケージ1は、パ
ッケージ本体としてのセラミックス基板2の両主面2
a、2bにそれぞれ樹脂フィルム9、13を接合した構
造を有しているため、セラミックス基板単独で用いた場
合、さらにはセラミックス基板の一方の面のみに樹脂基
板等を接合した場合に比べて、パッケージ本体の熱膨張
係数は増加する傾向を示す。
The semiconductor package 1 of this embodiment has two main surfaces 2 of a ceramic substrate 2 as a package body.
a and 2b have a structure in which the resin films 9 and 13 are bonded to each other, so that when compared to a case where the ceramic substrate is used alone or a resin substrate or the like is bonded to only one surface of the ceramic substrate, The thermal expansion coefficient of the package body tends to increase.

【0045】すなわち、樹脂材料とセラミックス材料と
の結合系の実際の伸びは、 λ=(λs s s +λc c c )/(As s +A
c c ) で表される。ここで、添え字sは樹脂、cはセラミック
ス、λは自由膨張伸び量、Aは断面積、Eは縦弾性係数
である。このように、樹脂材料とセラミックス材料との
結合系の伸びはそれぞれの和であることから、セラミッ
クス基板2の両主面2a、2bにそれぞれ樹脂フィルム
9、13を接合した構造を有するこの実施形態の半導体
パッケージ1は、伸び量が半導体パッケージ1を実装す
るプリント基板等に近付く方向に移行する。従って、半
導体パッケージ1とプリント基板等との実質的な熱膨張
係数の差が減少して、ボール端子18による接続部の信
頼性を大幅に高めることができる。
That is, the actual elongation of the bonding system between the resin material and the ceramic material is: λ = (λ s es es + λ c ec ec ) / (A es es + A
c E c ). Here, the subscript s is resin, c is ceramics, λ is the amount of free expansion and elongation, A is the cross-sectional area, and E is the longitudinal elastic modulus. As described above, since the elongation of the bonding system between the resin material and the ceramic material is the sum of the respective components, this embodiment has a structure in which the resin films 9 and 13 are bonded to both the main surfaces 2a and 2b of the ceramic substrate 2 respectively. Of the semiconductor package 1 moves in a direction in which the amount of extension approaches a printed board or the like on which the semiconductor package 1 is mounted. Therefore, the substantial difference in the coefficient of thermal expansion between the semiconductor package 1 and the printed circuit board or the like is reduced, and the reliability of the connection portion by the ball terminals 18 can be greatly increased.

【0046】加えて、第1の樹脂フィルム9とセラミッ
クス基板2との接続は、接着剤層10および接続用突起
12を利用して実施しているため、機械的な接合強度を
確保した上で、電気的な接続信頼性を十分に得ることが
できる。また、第2の樹脂フィルム13については、接
着剤層10により十分な機械的接合強度が得られ、その
上で比較的大径のスルーホール14内に充填された接続
用導体16を介して導体ボール17を接続固定している
ため、第2の樹脂フィルム13による放熱性の低下を極
力抑えることができる。
In addition, since the connection between the first resin film 9 and the ceramic substrate 2 is performed using the adhesive layer 10 and the connection projections 12, the mechanical bonding strength is ensured. , Electrical connection reliability can be sufficiently obtained. Further, with respect to the second resin film 13, a sufficient mechanical bonding strength is obtained by the adhesive layer 10, and the second resin film 13 is connected to the second resin film 13 through the connection conductor 16 filled in the relatively large-diameter through hole 14. Since the balls 17 are connected and fixed, a decrease in heat dissipation due to the second resin film 13 can be suppressed as much as possible.

【0047】半導体パッケージ1の放熱性に関しては、
半導体素子6を接合材層7を介してセラミックス基板2
上に接合搭載しているため、半導体素子6の動作に伴っ
て生じた熱をその裏面からセラミックス基板2に分散さ
せることができる。ここで、半導体素子6で発生した熱
は概して、半導体素子6と接しているパッケージ本体へ
と分散されて放熱される。この際、パッケージ本体の熱
伝導率により放熱性が異なる。例えば、パッケージ本体
が樹脂からなる場合、例えばポリイミド樹脂の熱伝導率
は0.12〜 0.2W/m K であり、半導体素子を構成している
シリコンの熱伝導率よりかなり劣ることもあって、半導
体素子で発生した熱のポリイミド樹脂からの放熱は期待
できず、半導体素子に熱がこもることになる。このた
め、熱により半導体素子が誤動作するおそれが大きい。
Regarding the heat radiation of the semiconductor package 1,
The semiconductor element 6 is connected to the ceramic substrate 2 via the bonding material layer 7.
Since the semiconductor element 6 is mounted on the upper surface, heat generated by the operation of the semiconductor element 6 can be dispersed to the ceramic substrate 2 from the back surface. Here, the heat generated in the semiconductor element 6 is generally dispersed and radiated to the package body in contact with the semiconductor element 6. At this time, the heat radiation differs depending on the thermal conductivity of the package body. For example, when the package body is made of a resin, for example, the thermal conductivity of a polyimide resin is 0.12 to 0.2 W / mK, which is considerably lower than the thermal conductivity of silicon constituting a semiconductor element. Heat generated from the polyimide resin cannot be dissipated from the polyimide resin, and heat is stored in the semiconductor element. Therefore, there is a high possibility that the semiconductor element malfunctions due to heat.

【0048】一方、この実施形態の半導体パッケージ1
では、上記したように半導体素子6を接合材層7を介し
てセラミックス基板2上に接合搭載しているおり、この
セラミックス基板2の構成材料の一つとして挙げられる
AlN焼結体の場合、例えば170W/m Kと樹脂の1000倍以
上の熱伝導率が実現できることから、半導体素子6で発
生した熱をパッケージ本体としてのセラミックス基板2
に良好に分散させることができる。また、セラミックス
基板2からは表面放熱、さらには上述したように接続用
導体16および導体ボール17を介して実装ボードへの
放熱が期待できる。従って、半導体素子6で発生した熱
をセラミックス基板2を介して良好に放熱することがで
き、半導体素子6の誤動作等を防止することが可能とな
る。
On the other hand, the semiconductor package 1 of this embodiment
As described above, the semiconductor element 6 is bonded and mounted on the ceramic substrate 2 via the bonding material layer 7 as described above. In the case of an AlN sintered body that is mentioned as one of the constituent materials of the ceramic substrate 2, for example, Since the thermal conductivity of 170 W / mK and 1000 times or more of that of the resin can be realized, the heat generated in the semiconductor element 6 is transferred to the ceramic substrate 2 as a package body.
Can be dispersed well. Further, surface heat radiation from the ceramic substrate 2 and heat radiation to the mounting board via the connection conductors 16 and the conductive balls 17 can be expected as described above. Therefore, heat generated in the semiconductor element 6 can be satisfactorily dissipated through the ceramic substrate 2, and malfunction of the semiconductor element 6 can be prevented.

【0049】このように、この実施形態のBGA構造の
半導体パッケージ1は、セラミックス基板2による高放
熱性化を損うことなく、高配線密度化、接続部の高信頼
性化、低コスト化等を実現したものである。また実際に
作製したBGA構造の半導体パッケージ1をガラスエポ
キシ基板からなる実装ボードに共晶半田ペーストを用い
て実装したところ、電気的にも問題がなく、放熱特性に
ついても7Wの消費電力において7.5K/Wと良好な熱特性が
得られた。実装信頼性についても、温度変化100Kにおい
て1000サイクルをクリアするものであった。
As described above, the semiconductor package 1 having the BGA structure according to this embodiment has a high wiring density, a high reliability of the connection portion, a low cost, etc., without deteriorating the high heat radiation by the ceramic substrate 2. Is realized. In addition, when the semiconductor package 1 having the actually manufactured BGA structure was mounted on a mounting board made of a glass epoxy substrate using a eutectic solder paste, there was no problem in terms of electrical characteristics, and the heat radiation characteristics were 7.5K at a power consumption of 7W. / W and good thermal properties were obtained. With regard to mounting reliability, 1000 cycles were cleared at a temperature change of 100K.

【0050】なお、図1では第1の樹脂フィルム9の両
面に導体層8a、8bを設け、下側導体層8bに接続用
突起12を形成した場合について説明したが、例えば内
部導体層8cが樹脂フィルムを突き破って、その先端を
樹脂フィルムの反対面側に突出させることによって、内
部導体層と接続用突起とを兼用することができる。ま
た、樹脂基材としては前述した樹脂フィルムに限らず、
銅張り樹脂基板等を使用することも可能であるが、配線
密度の高密度化という点においては樹脂フィルムに例え
ば厚さ30μm 以下というような金属箔を熱圧着等で張り
付けたものを使用することが好ましい。
In FIG. 1, the case where the conductor layers 8a and 8b are provided on both surfaces of the first resin film 9 and the connection projections 12 are formed on the lower conductor layer 8b has been described. By piercing the resin film and projecting its tip to the opposite side of the resin film, the internal conductor layer and the connection projection can be used together. In addition, the resin substrate is not limited to the resin film described above,
Although it is possible to use a copper-clad resin substrate, etc., in order to increase the wiring density, use a resin film with a metal foil with a thickness of, for example, 30 μm or less bonded by thermocompression bonding or the like. Is preferred.

【0051】次に、本発明の半導体パッケージの他の実
施形態について、図4を参照して説明する。
Next, another embodiment of the semiconductor package of the present invention will be described with reference to FIG.

【0052】図4に示す半導体パッケージ19は、半導
体素子にいわゆるTABチップ20を使用したものであ
り、第1の樹脂フィルム9の導体層8(具体的に上側導
体層8a)とTABチップ20とは、このTABチップ
20に予め形成されているTABリード21を介して電
気的に接続されている。それ以外の構造については前述
した半導体パッケージ1と同様である。
The semiconductor package 19 shown in FIG. 4 uses a so-called TAB chip 20 as a semiconductor element, and includes a conductor layer 8 (specifically, an upper conductor layer 8a) of the first resin film 9 and the TAB chip 20. Are electrically connected via a TAB lead 21 formed in advance on the TAB chip 20. Other structures are the same as those of the semiconductor package 1 described above.

【0053】このように、本発明の半導体パッケージは
TABチップ20にも有効に適用することができ、前述
した実施形態の半導体パッケージ1と同様な効果を得る
ことができる。なお、TABチップ20を搭載するセラ
ミックス基板2には、後述する実施形態で示すキャビテ
ィ付きセラミックス基板を使用してもよい。
As described above, the semiconductor package of the present invention can be effectively applied to the TAB chip 20, and the same effects as those of the semiconductor package 1 of the above-described embodiment can be obtained. In addition, as the ceramic substrate 2 on which the TAB chip 20 is mounted, a ceramic substrate with a cavity described in an embodiment to be described later may be used.

【0054】次に、本発明の半導体パッケージのさらに
他の実施形態について、図5を参照して説明する。
Next, still another embodiment of the semiconductor package of the present invention will be described with reference to FIG.

【0055】図5に示す半導体パッケージ22は、フリ
ップチップ構造の半導体素子23を搭載対象としたパッ
ケージであり、前述した実施形態と同様な材料からなる
セラミックス基板24の第1の主面すなわち上面24a
側には、半導体素子23を収容するキャビティ25が形
成されている。そして、このキャビティ25内にはフリ
ップチップ構造の半導体素子23が、その裏面がキャビ
ティ25の底面すなわちセラミックス基板24と直接接
するように収容されている。
A semiconductor package 22 shown in FIG. 5 is a package on which a semiconductor element 23 having a flip-chip structure is mounted, and has a first main surface, that is, an upper surface 24a of a ceramic substrate 24 made of a material similar to that of the above-described embodiment.
On the side, a cavity 25 for housing the semiconductor element 23 is formed. The semiconductor element 23 having a flip chip structure is accommodated in the cavity 25 so that the back surface thereof is in direct contact with the bottom surface of the cavity 25, that is, the ceramic substrate 24.

【0056】このように、この実施形態の半導体パッケ
ージ22はいわゆるキャビティアップ構造を有してお
り、半導体素子23の動作に伴って生じる熱はその裏面
からセラミックス基板24に直接伝わる構造となってい
る。半導体素子23の電極パッド上には、ワイヤボンデ
ィング等により例えばAuボールがバンプ端子23aと
して接合形成されており、これによりフリップチップ実
装が可能とされている。半導体素子23はキャビティ2
5内の底面に、ろう材、半田、ガラス系接着剤等の接合
材を用いて接合してもよいが、単にセラミックス基板2
4と接触しているだけであっても、半導体素子23から
セラミックス基板24への放熱性を十分に確保すること
ができる。この実施形態では、半導体素子23はキャビ
ティ25内に収容されているだけである。
As described above, the semiconductor package 22 of this embodiment has a so-called cavity-up structure, in which heat generated by the operation of the semiconductor element 23 is directly transmitted to the ceramic substrate 24 from the back surface. . For example, an Au ball is formed as a bump terminal 23a on the electrode pad of the semiconductor element 23 by wire bonding or the like, thereby enabling flip-chip mounting. The semiconductor element 23 has the cavity 2
5 may be joined to the bottom surface of the ceramic substrate 2 using a joining material such as brazing material, solder, or a glass-based adhesive.
Even if it is only in contact with 4, the heat dissipation from the semiconductor element 23 to the ceramic substrate 24 can be sufficiently ensured. In this embodiment, the semiconductor element 23 is only housed in the cavity 25.

【0057】上述したセラミックス基板24のキャビテ
ィ形成面24a、すなわち半導体素子23の搭載面に
は、前述した実施形態と同様に、導体層8を有する第1
の樹脂フィルム9が接着剤層10を介して接合固定され
ている。そして、第1の樹脂フィルム9とセラミックス
基板24とは、前述した実施形態と同様にして、電気的
および機械的に接続されており、また半導体素子23と
第1の樹脂フィルム9についても同様に電気的および機
械的に接続されている。
On the cavity forming surface 24 a of the ceramic substrate 24, that is, on the mounting surface of the semiconductor element 23, similarly to the above-described embodiment, a first layer having the conductor layer 8 is provided.
Resin film 9 is bonded and fixed via an adhesive layer 10. The first resin film 9 and the ceramic substrate 24 are electrically and mechanically connected in the same manner as in the above-described embodiment, and the semiconductor element 23 and the first resin film 9 are similarly connected. Electrically and mechanically connected.

【0058】なおこの実施形態における第1の樹脂フィ
ルム9は、一方の主面すなわち下面のみに導体層8が形
成されている。この導体層8にはセラミックス基板24
の上面側ランド4および半導体素子23のバンプ端子2
3aの各位置に対応させて、接続用突起12がそれぞれ
形成されている。また、第1の樹脂フィルム9と半導体
素子23との接続には、異方性導電シートや異方性導電
ペースト等を使用することも可能である。
The first resin film 9 in this embodiment has the conductor layer 8 formed only on one main surface, that is, only on the lower surface. The conductor layer 8 includes a ceramic substrate 24
Upper surface side land 4 and bump terminal 2 of semiconductor element 23
The connection projections 12 are respectively formed corresponding to the respective positions of 3a. Further, an anisotropic conductive sheet, an anisotropic conductive paste, or the like can be used to connect the first resin film 9 and the semiconductor element 23.

【0059】セラミックス基板24の第2の主面、すな
わち外部接続端子の形成面となる下面24bには、前述
した実施形態と同様に、第2の樹脂フィルム13が接着
剤層10を介して接合固定されており、さらには同様に
スルーホール14に充填された接続用導体16を介して
導体ボール17が接続固定されており、ボール端子18
(外部接続端子としてのボール端子18a)を構成して
いる。
The second resin film 13 is bonded to the second main surface of the ceramic substrate 24, that is, the lower surface 24b serving as the surface on which the external connection terminals are formed, via the adhesive layer 10, as in the above-described embodiment. A conductive ball 17 is connected and fixed via a connecting conductor 16 similarly filled in the through hole 14, and a ball terminal 18 is fixed.
(A ball terminal 18a as an external connection terminal).

【0060】この実施形態の半導体パッケージ22にお
いては、まず半導体素子23をキャビティ25内に収容
することによって、フリップチップ構造の半導体素子2
3の電極パッドへの電気的な接続を容易にした上で、半
導体素子23とセラミックス基板24とが直接接触した
状態を実現している。これにより、半導体素子23の動
作に伴って生じた熱を、半導体素子23の裏面からセラ
ミックス基板2に直接分散させることができる。
In the semiconductor package 22 of this embodiment, first, the semiconductor element 23 is housed in the cavity 25 so that the semiconductor element 2 having the flip-chip structure
In this state, the semiconductor element 23 and the ceramic substrate 24 are in direct contact with each other after the electrical connection to the third electrode pad is facilitated. Thereby, the heat generated by the operation of the semiconductor element 23 can be directly dispersed from the back surface of the semiconductor element 23 to the ceramic substrate 2.

【0061】また、セラミックス基板24からは表面放
熱、さらには接続用導体16および導体ボール18を介
して実装ボードへの放熱が期待できる。従って、半導体
素子23で発生した熱をセラミックス基板24を介して
良好に放熱することができ、半導体素子23の誤動作等
を防止することが可能となる。すなわち、フリップチッ
プ対応の半導体パッケージ22の高放熱性化を達成する
ことができる。
Further, heat radiation from the ceramic substrate 24 to the mounting board via the connecting conductors 16 and the conductive balls 18 can be expected from the ceramic substrate 24. Therefore, the heat generated in the semiconductor element 23 can be satisfactorily radiated through the ceramic substrate 24, and the malfunction of the semiconductor element 23 can be prevented. That is, it is possible to achieve high heat dissipation of the semiconductor package 22 corresponding to the flip chip.

【0062】フリップチップ構造の半導体素子23とパ
ッケージ本体との電気的な接続は、半導体素子23をセ
ラミックス基板24のキャビティ25内に収容した上
で、同一面に接合した第1の樹脂フィルム9に設けた導
体層8により行っているため、半導体素子23からの高
放熱性を満足させた上で、フリップチップ構造の半導体
素子23との電気的な接続を良好に実施することができ
る。
The electrical connection between the semiconductor element 23 having the flip-chip structure and the package body is made by mounting the semiconductor element 23 in the cavity 25 of the ceramic substrate 24 and bonding the same to the first resin film 9. Since the connection is performed by the provided conductor layer 8, high heat dissipation from the semiconductor element 23 can be satisfied, and electrical connection with the semiconductor element 23 having a flip-chip structure can be favorably performed.

【0063】この実施形態の半導体パッケージ22にお
いて、他の効果例えば高配線密度化、接続部の高信頼性
化、低コスト化等については、前述した実施形態と同様
に得ることができるものである。
In the semiconductor package 22 of this embodiment, other effects such as higher wiring density, higher reliability of the connection portion, lower cost, and the like can be obtained in the same manner as in the above-described embodiment. .

【0064】なお、各図に示した半導体パッケージの部
分構造は、それぞれ自由に組合せて使用し得るものであ
る。また、上記した実施形態では本発明をBGAパッケ
ージに適用した例について説明したが、本発明はLGA
パッケージやPGAパッケージ等への適用を必ずしも除
くものではない。
The partial structures of the semiconductor package shown in each figure can be freely combined and used. In the above-described embodiment, an example in which the present invention is applied to a BGA package has been described.
It does not necessarily exclude application to a package or a PGA package.

【0065】[0065]

【発明の効果】以上説明したように、本発明の半導体パ
ッケージによれば、セラミックス基板を用いた際の高放
熱性特性等を損うことなく、より一層の狭ピッチ配線へ
の対応およびパッケージ外形の小形化、さらには実装ボ
ード等との接続部信頼性の向上や製造コストの低減を実
現することが可能となる。このような半導体パッケージ
の工業的価値は極めて大である。
As described above, according to the semiconductor package of the present invention, it is possible to cope with narrower-pitch wiring and reduce the outer shape of the package without deteriorating the high heat radiation characteristics when a ceramic substrate is used. It is possible to reduce the size of the device, to improve the reliability of the connection portion with the mounting board and the like, and to reduce the manufacturing cost. The industrial value of such a semiconductor package is extremely large.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 本発明の半導体パッケージの一実施形態の概
略構造を示す断面図である。
FIG. 1 is a sectional view showing a schematic structure of an embodiment of a semiconductor package of the present invention.

【図2】 図1に示す半導体パッケージの要部拡大断面
図である。
FIG. 2 is an enlarged sectional view of a main part of the semiconductor package shown in FIG.

【図3】 図1に示す半導体パッケージの変形例の概略
構造を示す断面図である。
FIG. 3 is a sectional view showing a schematic structure of a modification of the semiconductor package shown in FIG. 1;

【図4】 本発明の半導体パッケージの他の実施形態の
概略構造を示す断面図である。
FIG. 4 is a cross-sectional view showing a schematic structure of another embodiment of the semiconductor package of the present invention.

【図5】 本発明の半導体パッケージのさらに他の実施
形態の概略構造を示す断面図である。
FIG. 5 is a sectional view showing a schematic structure of still another embodiment of the semiconductor package of the present invention.

【符号の説明】[Explanation of symbols]

1、19、22……BGA構造の半導体パッケージ 2、24……セラミックス基板 3………バイアホール型内部配線層 6………半導体素子 8、15……導体層 9………第1の樹脂フィルム 11……ボンディングワイヤ 12……接続用突起 13……第2の樹脂フィルム 14……スルーホール 16……接続用導体 17……導体ボール 20……TABチップ 21……TABリード 23……フリップチップ構造の半導体素子 25………キャビティ 1, 19, 22 BGA structure semiconductor package 2, 24 Ceramic substrate 3 Via-hole type internal wiring layer 6 Semiconductor element 8, 15 Conductor layer 9 First resin Film 11 Bonding wire 12 Connection protrusion 13 Second resin film 14 Through hole 16 Connection conductor 17 Conductive ball 20 TAB chip 21 TAB lead 23 Flip Semiconductor device with chip structure 25 Cavity

───────────────────────────────────────────────────── フロントページの続き (72)発明者 安本 恭章 神奈川県横浜市鶴見区末広町2丁目4番地 株式会社東芝京浜事業所内 (72)発明者 浅井 博紀 神奈川県横浜市鶴見区末広町2丁目4番地 株式会社東芝京浜事業所内 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Yasumoto Yasumoto 2-4-4 Suehirocho, Tsurumi-ku, Yokohama-shi, Kanagawa Prefecture Toshiba Keihin Works Co., Ltd. (72) Inventor Hiroki Asai 2-chome, Suehirocho, Tsurumi-ku, Yokohama-shi, Kanagawa 4 Toshiba Keihin Works Co., Ltd.

Claims (7)

【特許請求の範囲】[Claims] 【請求項1】 半導体素子が搭載される第1の主面と、
外部接続端子の形成面となる第2の主面とを有し、かつ
内部配線層が設けられたセラミックス基板からなるパッ
ケージ本体と、 前記セラミックス基板の第1および第2の主面にそれぞ
れ接合された第1および第2の樹脂基材と、 少なくとも前記セラミックス基板の第1の主面に接合さ
れた前記第1の樹脂基材に設けられ、前記内部配線層と
電気的に接続された導体層と、 前記セラミックス基板の第1の主面側に搭載され、前記
第1の樹脂基材の導体層と電気的に接続された半導体素
子と、 前記内部配線層と電気的に接続され、前記第2の樹脂基
材を介して前記セラミックス基板の第2の主面側に形成
された外部接続端子とを具備することを特徴とする半導
体パッケージ。
A first main surface on which a semiconductor element is mounted;
A package body made of a ceramic substrate having a second main surface on which an external connection terminal is formed and provided with an internal wiring layer; and a package body joined to the first and second main surfaces of the ceramic substrate, respectively. First and second resin substrates, and a conductor layer provided on at least the first resin substrate joined to the first main surface of the ceramic substrate and electrically connected to the internal wiring layer A semiconductor element mounted on the first main surface side of the ceramic substrate and electrically connected to a conductor layer of the first resin base; electrically connected to the internal wiring layer; 2. A semiconductor package comprising: an external connection terminal formed on a second main surface side of the ceramic substrate via a second resin substrate.
【請求項2】 半導体素子が搭載される第1の主面と、
外部接続端子の形成面となる第2の主面とを有し、かつ
内部配線層が設けられた平板状のセラミックス基板から
なるパッケージ本体と、 前記セラミックス基板の第1の主面に接合され、前記内
部配線層の一方の端部と電気的に接続された導体層が少
なくとも一方の主面に設けられた第1の樹脂基材と、 前記セラミックス基板の第1の主面に接合搭載され、前
記第1の樹脂基材の導体層とボンディングワイヤまたは
TABリードを介して電気的に接続された半導体素子
と、 前記セラミックス基板の第2の主面に接合され、前記内
部配線層の他方の端部に対応した位置に設けられたスル
ーホールを有する第2の樹脂基材と、 前記第2の樹脂基材のスルーホール内に充填された接続
用導体により、前記セラミックス基板の第2の主面側に
固定され、かつ前記内部配線層の他方の端部と電気的に
接続された導体ボールからなる外部接続端子とを具備す
ることを特徴とする半導体パッケージ。
2. A first main surface on which a semiconductor element is mounted;
A package body made of a flat ceramic substrate provided with an internal wiring layer and a second main surface serving as a surface on which an external connection terminal is formed; and a package main body joined to the first main surface of the ceramic substrate, A first resin base provided on at least one main surface with a conductor layer electrically connected to one end of the internal wiring layer; and a first main surface of the ceramic substrate bonded and mounted, A semiconductor element electrically connected to the conductor layer of the first resin base via a bonding wire or a TAB lead; and a second end of the internal wiring layer joined to the second main surface of the ceramic substrate. A second resin substrate having a through hole provided at a position corresponding to the portion, and a connection conductor filled in the through hole of the second resin substrate, the second main surface of the ceramic substrate Fixed on the side And an external connection terminal comprising a conductive ball electrically connected to the other end of the internal wiring layer.
【請求項3】 半導体素子が収容されるキャビティが設
けられた第1の主面と、外部接続端子の形成面となる第
2の主面とを有し、かつ内部配線層が設けられたセラミ
ックス基板からなるパッケージ本体と、 前記セラミックス基板の第1の主面に接合され、前記内
部配線層の一方の端部と電気的に接続された導体層が少
なくとも一方の主面に設けられた第1の樹脂基材と、 前記セラミックス基板のキャビティ内に収容され、前記
第1の樹脂基材の導体層と電気的に接続された半導体素
子と、 前記セラミックス基板の第2の主面に接合され、前記内
部配線層の他方の端部の形成位置に応じた位置にスルー
ホールを有する第2の樹脂基材と、 前記第2の樹脂基材のスルーホール内に充填された接続
用導体により、前記セラミックス基板の第2の主面側に
固定され、かつ前記内部配線層の他方の端部と電気的に
接続された導体ボールからなる外部接続端子とを具備す
ることを特徴とする半導体パッケージ。
3. A ceramic having a first main surface provided with a cavity for accommodating a semiconductor element and a second main surface serving as a surface on which external connection terminals are formed, and provided with an internal wiring layer. A first package body formed of a substrate; and a first conductive layer bonded to a first main surface of the ceramic substrate and electrically connected to one end of the internal wiring layer provided on at least one main surface. A semiconductor element housed in a cavity of the ceramic substrate, electrically connected to a conductor layer of the first resin substrate, and joined to a second main surface of the ceramic substrate; A second resin base having a through hole at a position corresponding to a formation position of the other end of the internal wiring layer, and a connection conductor filled in the through hole of the second resin base, The second of the ceramic substrate It is fixed to the side, and a semiconductor package characterized by comprising an external connection terminal made from the other end electrically connected to a conductor ball of the internal wiring layer.
【請求項4】 請求項3記載の半導体パッケージにおい
て、 前記半導体素子はフリップチップ構造の半導体素子であ
り、かつ前記フリップチップ構造の半導体素子は、前記
第1の樹脂基材に接着剤層を介して機械的に接合されて
いると共に、前記第1の樹脂基材の導体層および前記半
導体素子の少なくとも一方に設けられた接続用突起を介
して、前記第1の樹脂基材の導体層と電気的に接続され
ていることを特徴とする半導体パッケージ。
4. The semiconductor package according to claim 3, wherein said semiconductor element is a semiconductor element having a flip-chip structure, and said semiconductor element having said flip-chip structure is provided on said first resin base material via an adhesive layer. Electrically connected to the conductor layer of the first resin base via a connection protrusion provided on at least one of the conductor layer of the first resin base and the semiconductor element. A semiconductor package characterized in that it is electrically connected.
【請求項5】 請求項2または請求項3記載の半導体パ
ッケージにおいて、 前記第2の樹脂基材のスルーホールは、前記導体ボール
の直径の 0.5〜 1.5倍の直径を有することを特徴とする
半導体パッケージ。
5. The semiconductor package according to claim 2, wherein the through-hole of the second resin base has a diameter of 0.5 to 1.5 times the diameter of the conductive ball. package.
【請求項6】 請求項2または請求項3記載の半導体パ
ッケージにおいて、 前記第2の樹脂基材は、前記セラミックス基板の内部配
線層と電気的に接続された導体層を有することを特徴と
する半導体パッケージ。
6. The semiconductor package according to claim 2, wherein the second resin base has a conductor layer electrically connected to an internal wiring layer of the ceramic substrate. Semiconductor package.
【請求項7】 請求項1、請求項2または請求項3記載
の半導体パッケージにおいて、 前記セラミックス基板の内部配線層は、バイアホール型
の配線層により構成されていることを特徴とする半導体
パッケージ。
7. The semiconductor package according to claim 1, wherein the internal wiring layer of the ceramic substrate is formed of a via-hole type wiring layer.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007149910A (en) * 2005-11-28 2007-06-14 Tdk Corp Electronic component
JP2007324429A (en) * 2006-06-02 2007-12-13 Murata Mfg Co Ltd Module component and manufacturing method therefor
WO2025047975A1 (en) * 2023-08-31 2025-03-06 京セラ株式会社 Electronic element mounting structure

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