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JPH10200013A - ボールグリッドアレイ半導体パッケージ及びその製造方法 - Google Patents

ボールグリッドアレイ半導体パッケージ及びその製造方法

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JPH10200013A
JPH10200013A JP34239397A JP34239397A JPH10200013A JP H10200013 A JPH10200013 A JP H10200013A JP 34239397 A JP34239397 A JP 34239397A JP 34239397 A JP34239397 A JP 34239397A JP H10200013 A JPH10200013 A JP H10200013A
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leads
paddle
semiconductor package
lead
grid array
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JP34239397A
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Lee Ju-Fua
リー ジュ−ファ
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SK Hynix Inc
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LG Semicon Co Ltd
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Publication date
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Abstract

(57)【要約】 【課題】基板による界面分離及び剥離現象を防止し得る
ボールグリッドアレイ（ＢＧＡ）半導体パッケージを提
供する。 【解決手段】従来の基板に代えて、パドル(11)と第１リ
ード(13)及び第２リード(21)とを用いる。第１リード(1
3)は、パドル(11)の周囲に所定間隔を置いて配列され、
一側が下方向に屈曲した後、延長している。第２リード
(21)は第１リード(13)の下面に接合される。パドル(11)
と第１リード(13)との間には空間が形成されているた
め、成形部(60)は半導体チップ(40)の上下四方を覆うこ
とができ、界面分離や剥離を生じることがない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はボールグリッドアレ
イ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ；以下、ＢＧＡと
称する）半導体パッケージに係るもので、詳しくは、基
板の代りにリードフレームを用いて構成するＢＧＡ半導
体パッケージに関するものである。
【０００２】
【従来の技術】最近、多ピン構造の半導体パッケージの
一種として多用されているクォードフラットパッケージ
（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ；以下、ＱＦＰ
と称する）は、ピン数の増加に伴って、アウトリードの
幅が段々細くなると共にリード間のピッチが微細化され
るため、リードの撓みが頻繁に発生するという問題を生
じていた。さらには、印刷回路基板（Ｐｒｉｎｔｅｄ
Ｃｉｒｃｕｉｔ Ｂｏａｒｄ；以下、ＰＣＢと称する）
の表面に実装する際、該ＰＣＢとパッケージ間の整列の
微調整が困難であったり、あるいは、それらの接続時に
ソルダの量を調節することが難しくなるという不都合な
点があった。
【０００３】このため、多ピン化の傾向に伴い、上記Ｑ
ＦＰの欠点を解決したＢＧＡ半導体パッケージが開発さ
れ、該ＢＧＡ半導体パッケージはアウトリードの代りに
ソルダボールを用いてアウトリードの役割をさせ、上記
ＱＦＰの欠点を解決している。そして、従来のＢＧＡ半
導体パッケージの構成においては、図９に示したよう
に、複数の内部リード（図示されず）が微細な配線間隔
で埋設された基板１が形成され、該基板１の上部に半導
体チップ２が接着剤３により接着され、上記半導体チッ
プ２と上記基板１内の各内部リードの一端とが夫々導電
性ワイヤ４により電気的に連結され、上記半導体チップ
２と複数のワイヤ４とを包む上記基板１上の所定部位を
エポキシ成形化合物で密封した成形部５が形成され、上
記基板１の下面には該基板１内の各内部リードの他端に
夫々ソルダボール６が付着され、それら内部リードによ
り、基板の上部と下部が電気的に接続され電気的通路を
形成するように構成されていた。
【０００４】
【発明が解決しようとする課題】このように構成された
従来のＢＧＡ半導体パッケージにおいては、複数の内部
リードが埋設された基板を使用するが、該基板１は、既
知のように、導電層と絶縁層との積層及び食刻により製
造されるため、吸湿率が極めて高いという特性を有す
る。従って、該基板１内部の蒸気圧により界面分離（Ｄ
ｅｌａｍｉｎａｔｉｏｎ）及びクラック（Ｃｒａｃｋ）
等が発生しても、それらは抑制されずに、発達し続ける
ため、パッケージの信頼性を向上させるには限界があっ
た。 また、上記基板１の上面のみにエポキシ成形部５
が形成されるため、該基板１と成形部５との境界面で界
面分離現象が生じ易いという不都合な点があった。
【０００５】これらの従来のＢＧＡ半導体パッケージに
おける問題点は何れも基板１を使用することに起因して
いる。即ち、界面分離やクラックは基板１内部の蒸気圧
に起因するものであり、また、エポキシ成形部５の界面
分離現象は基板１との境界面において発生する。本発明
はこのような従来のＢＧＡ半導体パッケージにおける問
題点に鑑みてなされたものであり、従来の基板を用いる
ことなく、ＢＧＡ半導体パッケージを構成し、従来の基
板による界面分離及び剥離現象を防止し得るＢＧＡ半導
体パッケージを提供することを目的とする。
【０００６】
【課題を解決するための手段】この目的を達成するた
め、本発明のうち、請求項１は、ボールグリッドアレイ
（ＢＧＡ）半導体パッケージであって、平板状のパドル
（１１）と、該パドル（１１）の上面及び下面のいずれ
か一方に絶縁状態で固着された半導体チップ（４０）
と、上記パドル（１１）の周囲に所定間隔を置いて列状
に配列される複数の第１リード（１３，９２）と、その
外方側端部（２５）が前記各第１リード（１３，９２）
の外方側端部（１９）下面に接合され、その内方側端部
が第１リード（１３，９２）の内方側端部と離間状態に
ある複数の第２リード（２１，９３）と、上記半導体チ
ップ（４０）と上記各第１リード（１３，９２）間を電
気的に連結する複数の導電性ワイヤ（５０）と、上記各
第２リード（２１，９３）の下面のみが外部に露出され
るように上記パドル（１１）、半導体チップ（４０）、
第１リード（１３，９２）、第２リード（２１，９３）
及び導電性ワイヤ（５０）を内部に密封した成形部（６
０）と、上記各第２リード（２１，９３）の露出した下
面に夫々付着される複数のソルダボール（７０）とを備
えて構成した。
【０００７】上記のボールグリッドアレイ半導体パッケ
ージにおいては、従来の基板に代えて、平板状のパドル
とそれぞれ複数の第１リードと第２リードが用いられ
る。これらの第１リードと第２リードは、互いの外方側
端部で接合し互いの内方側端部が離間状態をなし、パド
ルの周囲に間隔を置いて配列され、半導体チップはパド
ルの上面又は下面に固着された状態で、成形部により密
封される。このため、従来のボールグリッドアレイ半導
体パッケージのように、半導体チップの周囲が基板で囲
まれることはなく、成形部は半導体チップの周囲を上下
四方を覆うようにして形成される。そして、第１リード
及び第２リードとの成形部の接触面積は少なく、従来の
ボールグリッドアレイ半導体パッケージのように、基板
との境界面において成形部の界面分離現象が生じること
を防止できる。また、従来の基板のような平面状の部材
を用いないことから、基板内部の蒸気圧を抑制すること
ができ、蒸気圧に起因する界面分離やクラックを防止す
ることができる。
【０００８】第１リードと第２リードは、具体的には、
請求項２のように、第１リード（１３）が、前記パドル
（１１）から外方に水平方向に延長した後、下方に屈曲
して再び水平方向外方に夫々延長形成され、第２リード
（２１）が、パドル（１１）に向かって略水平に延長形
成される構成としてもよく、また、請求項３のように、
第１リード（９２）が、パドル（１１）から略水平に延
長形成され、前記複数の第２リード（９３）が、前記パ
ドル（１１）に向かって水平方向に延長した後、下方に
屈曲して再び水平方向内方に夫々延長形成される構成と
してもよい。
【０００９】請求項４は、請求項１〜３のいずれか１つ
に記載したボールグリッドアレイ半導体パッケージにお
いて、上記半導体チップ（４０）は、上記パドル（１
１，９１）の下面に固着され、該半導体チップ（４０）
と前記各第１リード（１３，９２）とは導電性ワイヤ
（５０）により前記パドル（１１，９１）の下方で電気
的に連結される構成とした。
【００１０】請求項４のように、半導体チップをパドル
の下面に取り付ける場合には、請求項５に記載されてい
るように、パドル（１１，９１）の上面は、外部に露出
されるように成形部（６０）を形成することができる。
即ち、パドルの上面が露出する程度に成形部の高さを低
くすることによって、ボールグリッドアレイ半導体パッ
ケージ全体の高さを低くすることができ、パッケージの
小型化に資することができる。
【００１１】請求項６は、請求項１〜５のいずれか１つ
に記載したボールグリッドアレイ半導体パッケージにお
いて、各第２リード（２１，９３）の内方側端部は、円
形に形成される構成とした。第２リードの先端部を円形
にすることにより、この第２リードの先端にソルダボー
ルを取り付ける際に、より容易に取り付けることができ
るようになる。
【００１２】従って、請求項７に記載されているよう
に、第２リードの先端部を円形に形成した場合には、そ
の円形先端部にソルダボール（７０）を付着させること
が好ましい。請求項８は、請求項１〜７のいずれか１つ
に記載のボールグリッドアレイ半導体パッケージにおい
て、各第２リード（２１，９３）は、相対的に短い第２
リード（２１ａ，９３ａ）と長い第２リード（２１ｂ，
９３ｂ）とが交互に配列される構成とした。
【００１３】長さの異なる第２リードを交互に配列する
ことにより、第２リードの先端部相互間における干渉を
防止することができる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて説明する。図１〜図３は本発明に係るボールグ
リッドアレイ半導体パッケージの第１実施形態を示す。
先ず、本実施形態に係る第１リードフレームにおいて
は、図１（Ａ）及び（Ｂ）に示したように、半導体チッ
プ（図示されず）を接着させるための四角形状のパドル
１１が形成され、該パドル１１の四辺の周囲には複数の
第１リード１３が所定間隔を有して配列されている。各
第１リード１３は、パドル１１から外方に水平方向に延
長する第１部分１３ａと、第１部分１３ａから下方に斜
めに屈曲している第２部分１３ｂと、再び水平方向外方
に延長する第３部分１３ｃとからなる形状を有してい
る。それら第１リード１３の第３部分１３ｃはリード支
持バー１５に夫々連結されて支持されている。
【００１５】上記パドル１１はタイバー（Ｔｉｅ ｂａ
ｒ）１７によりリード支持バー１５に連結されて支持さ
れている。なお、図１（Ｂ）に示すように、パドル１１
は第１リードの第１部分１３ａよりも低い位置にあるよ
うに支持されている。図１中、１９は、後述する半導体
パッケージを構成するとき、後述の第２リードフレーム
２０の接合部２５が接合される第１リードフレーム１０
の接合部を示したものである。
【００１６】又、本実施形態に係る第２リードフレーム
２０においては、図２に示したように、上記第１リード
フレーム１０の各第１リード１３に対応する複数の第２
リード２１が形成されている。それら第２リード２１の
内方端（先端）は円形に形成され、外方端（基端）は矩
形状に形成されて、該外方端が支持バー２３に夫々連結
されている。
【００１７】各第２リード２１の円形に形成された内方
端が相互に重なり合うことを防止するため、それら第２
リード２１の長さを調節し、短い第２リード２１ａと長
い第２リード２１ｂとを交互に形成して配列している。
そして、前述のように接合部２５が、第１リードフレー
ム１０の接合部１９に接合される。このように構成され
た第１及び第２リードフレーム１０、２０を用いて本実
施形態に係るＢＧＡ半導体パッケージを構成するとき
は、図３に示したように、前記第１リードフレーム１０
のパドル１１の上面に絶縁性接着剤３０により半導体チ
ップ４０を接着し、複数の導電性金属ワイヤ５０を用い
て上記半導体チップ４０と各第１リード１３間を夫々電
気的に接続する。
【００１８】次いで、上記第１リードフレーム１０の下
面に形成された接合部１９に第２リードフレーム２０の
上面に形成された接合部２５とを上下に当接させた後、
熱圧着を施してそれら第１リードフレーム１０及び第２
リードフレーム２０を夫々接合させる。この時、防錆と
接合強度向上のため、第１リード１３が形成された第１
リードフレーム１０の接合部１９には例えば錫（Ｓｎ）
メッキを施し、第２リードフレーム２０の接合部２５に
は例えば金（Ａｕ）メッキを施す。メッキの種類として
は、錫や金でなくとも防錆と接合強度向上に有効なもの
であればどのようなものでもよい。
【００１９】尚、先に、第１リードフレーム１０と第２
リードフレーム２０とを接合させ、その後に、半導体チ
ップ４０をパドル１１の上面に接着させ、導電性金属ワ
イヤ５０を用いて半導体チップ４０と各第１リード１３
間を接続してもよい。次いで、半導体チップ４０、各ワ
イヤ５０、各第１リード１３、及び各第２リード２１を
含む所定部位を封入する成形部６０を形成する。この成
形部６０はエポキシ成形化合物を用いて形成される。こ
の際、上記各第２リード２１の下面が上記成形部６０の
下面に露出されるように成形する。
【００２０】次いで、露出した各第２リード２１の先端
部に形成されている円形部の下面にソルダボール７０を
付着する。さらに、該ソルダボール７０の広がりを防止
するため、該ソルダボール７０の付着された部位の周辺
面部にメッキ（又はコーティング）８０を行う。最後
に、上記成形部６０の外側に突出している第１及び第２
リードフレーム１０、２０の各リード支持バー１５、２
３を夫々切断（Ｔｒｉｍ）して除去し、本実施形態に係
るＢＧＡ半導体パッケージを構成する。
【００２１】上記の第１実施形態に係るボールグリッド
アレイ半導体パッケージにおいては、従来の基板に代え
て、平板状のパドル１１と複数の第１リード１３及び第
２リード２１を備える第１リードフレーム１０及び第２
リードフレーム２０とが用いられる。これらの第１リー
ドフレーム１０及び第２リードフレーム２０は、従来の
基板のように内実の板ではなく、上下方向に貫通する空
間を形成しているため、従来の基板のように基板内部に
おいて蒸気圧が発生することを抑制することができる。
従って、基板内の蒸気圧に起因する界面分離やクラック
を防止することができる。
【００２２】また、成形部６０は、基板の上面において
のみ形成されている従来のパッケージとは異なり、図３
に示すように、第１リード１３の上方のみならず、下方
にも形成することができる。このため、半導体チップ４
０と成形部６０との接着強度を向上させることができる
ので、従来のパッケージに見られたような基板との境界
面における成形部の界面分離現象が生じることを防止で
きる。
【００２３】図４は第２実施形態に係るボールグリッド
アレイ半導体パッケージを示す。本実施形態において
は、半導体チップ４０はパドル１１の下面に絶縁性接着
剤３０により接着されている。さらに、パドル１１は第
１リード１３の第１部分１３ａよりも高い位置において
支持されている。その他の構造は前記第１実施形態と同
様に構成されている。
【００２４】本第２実施形態によれば、半導体パッケー
ジの高さを第１実施形態よりも低く構成することができ
る。図５は第３実施形態に係るボールグリッドアレイ半
導体パッケージを示す。本実施形態においては、パドル
１１の上面が外部に露出されるように成形部６０が形成
されている。その他の構造は前記第２実施形態と同様で
ある。
【００２５】本第３実施形態によれば、パドル１１が大
気に露出されているため、半導体チップ４０から発生す
る熱をパドル１１を通して迅速に外部に放出することが
できる。図６は第４実施形態に係るボールグリッドアレ
イ半導体パッケージを示す。本実施形態においては、前
述の各実施形態と第１フレーム１０′と第２フレーム２
０′の形状が異なる。第１リードフレーム１０′の複数
の第１リード９２を屈曲させずに同一水平面上に夫々形
成し、第１リード９２の下面に夫々接合される第２リー
ドフレーム２０′の各第２リード９３を、第１実施形態
における第１リードフレーム１０の第１リード１３と同
様の形状に形成している。第２リード９３の内方端及び
外方端は前述の第２リードフレーム２０の第２リード２
１の形態と同様にそれぞれ円形及び矩形状に形成されて
いる。この場合、成形部６０は、図６に示すように、ソ
ルダボールを付着する第２リード９３の先端部下面のみ
が露出しその他の第２リードフレーム２０′部分を封入
するよう形成する。その他の構造は前記第１実施形態と
同様である。尚、図中、９１は第１リードフレーム１
０′のパドルを示す。
【００２６】本実施形態によっても、前述の第１実施形
態と同様の効果を得ることができる。図７は第５実施形
態に係るボールグリッドアレイ半導体パッケージを示
す。本実施形態においては、半導体チップ４０はパドル
９１の下面に絶縁性接着剤３０により接着されている。
さらに、パドル９１は第１リード９２よりも高い位置に
おいて支持されている。その他の構造は前記第４実施形
態と同様に構成されている。
【００２７】本第５実施形態によれば、半導体パッケー
ジの高さを第４実施形態よりも低く構成することができ
る。図８は第６実施形態に係るボールグリッドアレイ半
導体パッケージを示す。本実施形態においては、パドル
９１の上面が外部に露出されるように成形部６０が形成
されている。その他の構造は前記第５実施形態と同様で
ある。
【００２８】本第６実施形態によれば、パドル９１が大
気に露出されているため、半導体チップ４０から発生す
る熱をパドル９１を通して迅速に外部に放出することが
できる。尚、上記の各実施形態においては、絶縁性接着
剤３０を用いて、半導体チップ４０をパドル１１，９１
に接着しているが、半導体チップとパドルとの間の絶縁
状態を維持できるものであれば、接着剤以外の手段を用
いることも可能である。
【００２９】
【発明の効果】以上説明したように、本発明に係るボー
ルグリッドアレイ半導体パッケージによれば、微細配線
が埋設された従来の基板の代りに、最小面積のリードフ
レームを使用して構成されるため、基板による界面分離
及び剥離現象の発生を防止し得るという効果がある。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る第１リードフレー
ムを示した図面で、（Ａ）は平面図、（Ｂ）は縦端面図
である。
【図２】本発明の第１実施形態に係る第２リードフレー
ムを示した平面図である。
【図３】本発明に係るボールグリッドアレイ半導体パッ
ケージの第１実施形態を示した縦断面図である。
【図４】本発明に係るボールグリッドアレイ半導体パッ
ケージの第２実施形態を示した縦断面図である。
【図５】本発明に係るボールグリッドアレイ半導体パッ
ケージの第３実施形態を示した縦断面図である。
【図６】本発明に係るボールグリッドアレイ半導体パッ
ケージの第４実施形態を示した縦断面図である。
【図７】本発明に係るボールグリッドアレイ半導体パッ
ケージの第５実施形態を示した縦断面図である。
【図８】本発明に係るボールグリッドアレイ半導体パッ
ケージの第６実施形態を示した縦断面図である。
【図９】従来のボールグリッドアレイ半導体パッケージ
を示した縦断面図である。
【符号の説明】
１０，１０′；第１リードフレーム ２０，２
０′；第２リードフレーム １１、９１；パドル １３、９２；
第１リード １５、２３；リード支持バー １７；タイバ
ー １９、２５；接合部 ２１、９３；
第２リード ２１ａ；短い第２リード ２１ｂ；長い
第２リード ３０；絶縁性接着剤 ４０；半導体
チップ ５０；導電性ワイヤ ６０；成形部 ７０；ソルダボール

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】ボールグリッドアレイ（ＢＧＡ）半導体パ
    ッケージであって、 平板状のパドル（１１）と、 該パドル（１１）の上面及び下面のいずれか一方に絶縁
    状態で固着された半導体チップ（４０）と、 上記パドル（１１）の周囲に所定間隔を置いて列状に配
    列される複数の第１リード（１３，９２）と、 その外方側端部（２５）が前記各第１リード（１３，９
    ２）の外方側端部（１９）下面に接合され、その内方側
    端部が第１リード（１３，９２）の内方側端部と離間状
    態にある複数の第２リード（２１，９３）と、 上記半導体チップ（４０）と上記各第１リード（１３，
    ９２）間を電気的に連結する複数の導電性ワイヤ（５
    ０）と、 上記各第２リード（２１，９３）の下面のみが外部に露
    出されるように上記パドル（１１）、半導体チップ（４
    ０）、第１リード（１３，９２）、第２リード（２１，
    ９３）及び導電性ワイヤ（５０）を内部に密封した成形
    部（６０）と、 上記各第２リード（２１，９３）の露出した下面に夫々
    付着される複数のソルダボール（７０）と、を備えて構
    成されたボールグリッドアレイ半導体パッケージ。
  2. 【請求項２】前記複数の第１リード（１３）が、前記パ
    ドル（１１）から外方に水平方向に延長した後、下方に
    屈曲して再び水平方向外方に夫々延長形成され、前記複
    数の第２リード（２１）が、パドル（１１）に向かって
    略水平に延長形成される請求項１に記載のボールグリッ
    ドアレイ半導体パッケージ。
  3. 【請求項３】前記複数の第１リード（９２）が、パドル
    （１１）から略水平に延長形成され、前記複数の第２リ
    ード（９３）が、前記パドル（１１）に向かって水平方
    向に延長した後、下方に屈曲して再び水平方向内方に夫
    々延長形成される請求項１に記載のボールグリッドアレ
    イ半導体パッケージ。
  4. 【請求項４】上記半導体チップ（４０）は、上記パドル
    （１１，９１）の下面に固着され、該半導体チップ（４
    ０）と前記各第１リード（１３，９２）とは導電性ワイ
    ヤ（５０）により前記パドル（１１，９１）の下方で電
    気的に連結されることを特徴とする請求項１〜３のいず
    れか１つに記載のボールグリッドアレイ半導体パッケー
    ジ。
  5. 【請求項５】上記パドル（１１，９１）の上面は、外部
    に露出されるように成形部（６０）が形成されることを
    特徴とする請求項４記載のボールグリッドアレイ半導体
    パッケージ。
  6. 【請求項６】上記各第２リード（２１，９３）の内方側
    端部は、円形に形成されることを特徴とする請求項１〜
    ５のいずれか1 つに記載のボールグリッドアレイ半導体
    パッケージ。
  7. 【請求項７】上記各第２リード（２１，９３）の円形の
    端部には、ソルダボール（７０）が付着されることを特
    徴とする請求項６記載のボールグリッドアレイ半導体パ
    ッケージ。
  8. 【請求項８】上記各第２リード（２１，９３）は、相対
    的に短い第２リード（２１ａ，９３ａ）と長い第２リー
    ド（２１ｂ，９３ｂ）とが交互に配列されてなるもので
    あることを特徴とする請求項１〜７のいずれか１つに記
    載のボールグリッドアレイ半導体パッケージ。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3685947B2 (ja) * 1999-03-15 2005-08-24 新光電気工業株式会社 半導体装置及びその製造方法
JP3062192B1 (ja) * 1999-09-01 2000-07-10 松下電子工業株式会社 リ―ドフレ―ムとそれを用いた樹脂封止型半導体装置の製造方法
US6483180B1 (en) * 1999-12-23 2002-11-19 National Semiconductor Corporation Lead frame design for burr-free singulation of molded array packages
JP2002118222A (ja) * 2000-10-10 2002-04-19 Rohm Co Ltd 半導体装置
US6677667B1 (en) 2000-11-28 2004-01-13 National Semiconductor Corporation Leadless leadframe package design that provides a greater structural integrity
US6933174B1 (en) 2000-11-28 2005-08-23 National Semiconductor Corporation Leadless leadframe package design that provides a greater structural integrity
US20030178719A1 (en) * 2002-03-22 2003-09-25 Combs Edward G. Enhanced thermal dissipation integrated circuit package and method of manufacturing enhanced thermal dissipation integrated circuit package
SG105544A1 (en) * 2002-04-19 2004-08-27 Micron Technology Inc Ultrathin leadframe bga circuit package
KR20040017625A (ko) * 2002-08-22 2004-02-27 주식회사 칩팩코리아 플립 칩 패키지
US8859339B2 (en) 2008-07-09 2014-10-14 Freescale Semiconductor, Inc. Mold chase
CN102130085B (zh) * 2010-01-18 2013-03-13 矽品精密工业股份有限公司 具电性连接结构的半导体封装件及其制法
US20130249071A1 (en) * 2010-09-07 2013-09-26 Jinzhong Yao Semiconductor device and method of assembling same
JP6357371B2 (ja) * 2014-07-09 2018-07-11 新光電気工業株式会社 リードフレーム、半導体装置及びリードフレームの製造方法
CN105719975B (zh) 2014-08-15 2019-01-08 恩智浦美国有限公司 半导体封装的浮动模制工具
CN118398589B (zh) * 2024-06-28 2024-09-17 苏州元脑智能科技有限公司 一种bga芯片封装结构和测试方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4801765A (en) * 1986-01-06 1989-01-31 American Telephone And Telegraph Company, At&T Bell Laboratories Electronic component package using multi-level lead frames
US5157480A (en) * 1991-02-06 1992-10-20 Motorola, Inc. Semiconductor device having dual electrical contact sites
KR930006868A (ko) * 1991-09-11 1993-04-22 문정환 반도체 패키지
TW272311B (ja) * 1994-01-12 1996-03-11 At & T Corp
US5578871A (en) * 1994-10-18 1996-11-26 Fierkens; Richard H. J. Integrated circuit package and method of making the same
US5581122A (en) * 1994-10-25 1996-12-03 Industrial Technology Research Institute Packaging assembly with consolidated common voltage connections for integrated circuits
US5541450A (en) * 1994-11-02 1996-07-30 Motorola, Inc. Low-profile ball-grid array semiconductor package
US5594234A (en) * 1994-11-14 1997-01-14 Texas Instruments Incorporated Downset exposed die mount pad leadframe and package
JP3332308B2 (ja) * 1995-11-07 2002-10-07 新光電気工業株式会社 半導体装置及びその製造方法
KR0179803B1 (ko) * 1995-12-29 1999-03-20 문정환 리드노출형 반도체 패키지
KR0179925B1 (ko) * 1996-06-14 1999-03-20 문정환 리드프레임 및 그를 이용한 버텀 리드 반도체 패키지
KR100187715B1 (ko) * 1996-08-19 1999-06-01 윤종용 리드 프레임을 이용한 칩 스케일 패키지 제조 방법
US5825628A (en) * 1996-10-03 1998-10-20 International Business Machines Corporation Electronic package with enhanced pad design

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