JP3648957B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置、特に、半田ボールにより基板実装を行なうＢＧＡ（ボールグリッドアレイ）構造の半導体装置に関するものである。
【０００２】
【従来の技術】
近年、半導体チップが高集積化してきており、その多ピン化、高速化に伴い、半導体装置の実装も高密度化が要求されてきている。そこで、多ピンパッケージの主流であったＱＦＰ（Quad Flat Package ）型の半導体装置に替わり、パッケージ裏面に格子状にボールバンプを配置したＢＧＡ（Ball Grid Array ）型の半導体装置の実用化が盛んに進められている。
【０００３】
図５は従来技術によるＢＧＡ型の半導体装置の断面を示したものである。スティフナー（金属板）２１の平面部分に、ＴＡＢ（Tape Automated Bonding）テープ２３が接着剤２４で配設されると共に、そのデバイスホールにおいてスティフナー２１にＡｇペースト２６を介して半導体チップ２５が配設される。そして、ＴＡＢテープ２３の裏面には実装基板との電気的接合をなすための半田ボール２８が設けられ、そのＴＡＢテープ２３のランドと半導体チップ２５とはリード又はＡＵワイヤ２９で電気的に接続される。
【０００４】
この半田ボール２８を使用して基板へ表面実装を行なうＢＧＡ構造の半導体装置の利点は、パッケージの平面全面で基板との電気的接続が可能となるため、ＱＦＰ等パッケージの各辺で接続するものと比較して、端子（リード）間ピッチを狭くすることなく、多ピン化（多端子化）を図ることができる点である。また、この利点を生かしパッケージの小型化が可能となることである。
【０００５】
【発明が解決しようとする課題】
上記のように、ＢＧＡ型半導体装置における特徴は、パッケージの平面全体に半田ボールを付けて電気的接続端子とした構造にあり、その長所は比較的広いピッチのまま多ピン化が可能となることにある。しかしながら、次のような課題がある。
【０００６】
（１）ＢＧＡ型の利点を生かすために、従来技術では、ＩＣチップの電極と半田ボールを接続するためのガラスエポキシ樹脂又はポリイミド樹脂等を基材とした多層配線板を用いなければならない。
【０００７】
多層配線板を用いない例としては、フレキシブル基板をチップの三つの面の周りに沿って折り曲げ、片面側のチップパッドを中間面にあるＩ／Ｏバンプと電気的に接続した構造が知られている（特開平６−１２０２８５号）。これは垂直チップ実装をなす形態のものであるが、スティフナーを具備しないため剛性の点で不十分となり易く、またパッケージのマルチチップ化に適さない。
【０００８】
（２）次に、パッケージの剛性及び放熱性を確保するために、上記図５のように頂面にスティフナー（金属板）を貼るのが普通であるが、スティフナーをパッケージに貼合わせると、パッケージのマルチチップ化を考えた場合、基板（半田ボール）側にしかチップを搭載出来なくなるため、高密度実装を達成する上で問題がある。
【０００９】
この点に関しては、長方形のＴＡＢテープ下に、金属板をその各辺がＴＡＢテープ四隅に対向するように配置し、金属板を包むようにＴＡＢテープの四隅を折り曲げ且つ金属板の裏面を四方から包み、その裏面側部分のＴＡＢテープに半田ボールを配置した構造が知られている（特開平９−９７８５７号）。しかし、この構造も金属板の裏面側が完全にＴＡＢテープで覆われるため、パッケージのマルチチップ化には適さない。
【００１０】
（３）また、ＢＧＡ型のパッケージは、平面方向の実装となるため、実装基板上の占有面積でも広くならざるを得ない。
【００１１】
（４）更に、放熱の点でも、ＩＣチップは片面からしか放熱ができないため、自然風では限界があり、ＩＣチップの発熱量によっては送風ファンもしくはヒートシンクが必要とならざるをえない。
【００１２】
本発明の目的は、前記した従来技術の欠点を解消し、パッケージ及び実装基板の両方で高い実装密度を実現することが可能で、かつ高い放熱性を呈する半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、本発明は、半田ボールを使用して基板へ実装を行なうＢＧＡ構造の半導体装置において、スティフナーの厚さ方向の両側の面に配線パターンを設け、各々に半導体チップを実装し、当該配線パターンの半田ボール面をスティフナーの厚み面に設け、前記半田ボール面を実装面として基板に対して垂直に実装すると共に、前記半田ボール面の設けられた厚み面を通らないように、前記スティフナーの肉厚内に少なくとも１本以上の貫通穴を設けたものである（請求項１）。
【００１４】
この半導体装置は、スティフナーを備えているため所望の剛性を有すると共に、配線パターンに単層配線板を用いることができ、またスティフナーの両面にそれぞれ１以上の半導体チップを配置し、複数の半導体チップを高密度に搭載することができるため、パッケージのマルチチップ化に適する。また半田ボール面を実装面として基板に対して垂直に実装されるため、両面から放熱することができる。従って、実装密度と放熱性の向上を図ることができる。さらに、前記半田ボール面の設けられた厚み面を通らないように前記スティフナーの肉厚内に少なくとも１本以上の貫通穴を設けると、スティフナー内部の熱が効率よく汲み出され、放熱作用を向上させることができる。
【００１５】
上記請求項１記載の半導体装置において、半導体チップは、スティフナーの厚さ方向両側の面に設けた半導体チップ搭載用の凹部内に、その頂部を前記スティフナーに接着して設けると（請求項２）、高密度実装ができ且つ放熱性が良くなるので、有利である。
【００１６】
また請求項１又は２記載の半導体装置において、前記配線パターンは半導体チップの搭載されたＴＡＢテープから成り、前記スティフナーの厚み面の１つに設けられた前記半田ボール面に向けて入出力配線が一方向に配線され、前記半田ボール面においては、スティフナーの一方の平坦面からのＴＡＢテープ部分と他方の平坦面からのＴＡＢテープ部分とがほぼ中央で対峙している構成とすると（請求項３）、製造が容易となる。
【００１７】
請求項１、２又は３記載の半導体装置において、前記半導体チップは前記スティフナーの厚さ方向の両側の面に各々少なくとも１個以上搭載すると（請求項４）、高密度実装ができる。
【００１９】
【発明の実施の形態】
以下、本発明を図示の実施形態に基づいて説明する。
【００２０】
本発明の第１の実施形態に係る半導体装置の垂直実装形態を図１〜図３に示す。図１は本半導体装置の装置側面（図２の左右方向の側面）に沿った縦断面図、図２はその装置を右側より見た正面図、そして図３は下側より見た底面図である。但し、ここで使用されている半導体装置又はスティフナーに関する上下、左右の区別は、半導体装置を実装する基板（図示せず）が水平に置かれている場合を想定したものであり、絶対的なものではない。
【００２１】
図において、１は補強板及び放熱板を兼ねる長方形の金属板から成るスティフナーであり、そのスティフナー１の厚さ方向（図１の左右方向）両側の面である平坦面Ａ、Ａには、それぞれの中央部に、半導体チップ搭載用の凹部１ａが半導体チップ５を収容できる深さで長方形に設けられている。また、このスティフナー１の厚さ方向の中間部（この例では中央部）には、スティフナー１の幅方向（図２の左右方向）である一方の側面Ｃから他方の側面Ｄにかけて、すなわちスティフナー１の幅方向又は長手方向に、放熱用の複数の貫通穴２が形成されている。この貫通穴２は、スティフナー１の表面積を増加させ、放熱性能を向上させることを目的とするものである。同じ目的で、スティフナー１の材質には放熱性を考慮して銅が用いられている。
【００２２】
上記した各放熱用の貫通穴２は、この例では、スティフナー１の肉厚内の中心をスティフナー１の下面Ｅ及び上面Ｆと平行に計９本走っており、また各貫通穴２は、スティフナー１の側面Ｃ、Ｄの中心において、スティフナー１の高さ方向すなわち図１の上下方向に一列に配列され、且つ、それぞれ側面Ｃ、Ｄにおいて開口されている。
【００２３】
しかし、この貫通穴２は、後述する半田ボール面の設けられた厚み面であるスティフナー１の下面Ｅを通らないように、スティフナー１の肉厚内に少なくとも１本以上を設けることができ、１本のみ設けた形態でも、放熱効果を格段に向上させることができる。これらの貫通穴２の配列の仕方は自由であり、例えばスティフナー１の側面Ｃ、Ｄの面積内において、スティフナー１の下面Ｅ側及び上面Ｆ側で数を増加させたＩ字状配列や複数列或いは千鳥状配列とすることができる。また貫通穴２の断面形状も自由であって、この実施形態例で採用している長方形断面の他、円形断面などとして形成することができる。
【００２４】
スティフナー１の厚さ方向の両側の平坦面Ａ、Ｂには、半導体チップ（ＩＣチップ）５が実装された配線パターンとしてのＴＡＢテープ３が設けられている。
【００２５】
詳述するに、このＴＡＢテープ３は単層の配線板から成り、上記スティフナー１の厚さ方向両側の平坦面Ａ、Ｂに設けた凹部１ａに対応する開口３ａを有すると共に、この開口３ａから引き出され当該開口を迂回してＴＡＢテープ３の一端側（底面Ｅ側）に向けて引き回された入出力配線３ｂを有する。このＴＡＢテープ３の開口３ａの入出力配線３ｂの部分、すなわちインナーリード部分は、半導体チップ５のボンディングパッドとギャングボンディング法により電気的に接合され、これにより半導体チップ５がＴＡＢテープ３に実装されている。
【００２６】
そして、このＴＡＢテープ３は、スティフナー１の厚さ方向の両側の平坦面Ａ、Ｂのほぼ全面を被うと共に、その下側のＴＡＢテープ部分３ｃはスティフナー１の厚み面の１つである底面Ｅの側に折り曲げられ、底面Ｅの約半分をそれぞれ被っている。すなわちＴＡＢテープ３は、平坦面Ａ、Ｂと底面Ｅの二つの面の周りに沿って配置され、且つテープ端部まで接着剤４により貼合わせられている。
【００２７】
このＴＡＢテープ３の貼合わせと同時に、半導体チップ５の頂部がＡｇペースト６によってスティフナー１の凹部１ａの底面に接着される。さらに、半導体チップ５の機能面（ボンディング面）は、半導体チップ５上の配線を保護する目的で、封止樹脂７により充填コートされる。
【００２８】
一方、上記スティフナー１の底面Ｅを被っているＴＡＢテープ部分３ｃにおいて、ＴＡＢテープ３の各入出力配線３ｂの配線部分に、各々１つの半田ボール８から成るバンプが接合され、全体として半田ボール８が散点状に配置された半田ボール面９を形成している。この半田ボール面９における各半田ボール８の散点状の配置は、互いに位置が重ならず底面Ｅを有効に利用できるように千鳥状に、正確には厚み方向に位置をずらせた３つ又は２つの半田ボール８を１つの群としてそれらを幅方向に配列した形態となっている。
【００２９】
なお、この実施形態の場合、スティフナー１の厚み面の１つに設けられた半田ボール面９に向けて入出力配線３ｂが一方向に配線され、半田ボール面９においては、スティフナー１の一方の平坦面ＡからのＴＡＢテープ部分３ｃと他方の平坦面ＢからのＴＡＢテープ部分３ｃとが、ほぼ半田ボール面９の中央で、分離隙間１０を残して互いに対峙している。そして、半田ボール８の配列の仕方も左右のＴＡＢテープ部分３ｃ、３ｃにおいて同じになっており、分離隙間１０を中心として左右対称形に配置されている。これは左右のＴＡＢテープ３を共通にして製造コストの低減を図るものである。
【００３０】
上記構成の半導体装置は、スティフナーを備えているため所望の剛性を有すると共に、ＴＡＢテープ３に単層配線板を用いることができ、またスティフナーの両面にそれぞれ１以上の半導体チップを配置し、複数の半導体チップを高密度に搭載することができるため、パッケージのマルチチップ化に適する。
【００３１】
また半田ボール面９を実装面として、図示してない基板に対して垂直に実装されるため、両面から放熱することができ、また、スティフナー内部を貫通する放熱用の貫通孔の存在によって効率良く熱が汲み出される。従って、実装密度と放熱性の向上を図ることができる。
【００３２】
つまり、スティフナーを使用したＢＧＡ型の半導体装置において、スティフナーの厚さ方向の両側に半導体チップを搭載し、半田ボール面（基板実装面）をスティフナーの厚み面に設け、垂直に実装するようにしたことにより、先の従来技術で問題となっていた実装時の低い放熱性を改善し、さらに高い実装密度を確保することが可能となる。
【００３３】
これに対し、従来のＢＧＡ型の半導体装置（図５）の場合、ＩＣチップ５の動作時に発生した熱は、スティフナー１の非半田ボール面側だけから即ち片面側からのみ放散されるにすぎない。このため、発熱量の大きなＩＣチップに対してはシステムに送風ファンなどの取り付けが必須となり、小型化の妨げとなる可能性がある。
【００３４】
図４は本発明の他の実施形態に係る半導体装置の構造を示したもので、図１と同様の断面図である。
【００３５】
この実施形態は、半導体チップ５とＴＡＢテープ３の電気的接合にＡｕワイヤ１１を用いたものであり、その他の構成は、上記図１〜図３の実施形態の場合と同じである。このＡｕワイヤ１１を用いた構成例においても、スティフナー１を立てて基板実装しているため、半導体装置の放熱性が格段に向上し、また両側の平坦面Ａ、Ｂに１個以上の半導体チップ５を配置して複数個実装したことにより、シスチム全体としての実装面積の縮小が可能となっている。
【００３６】
【発明の効果】
以上説明したように本発明によれば、次のような優れた効果が得られる。
【００３７】
（１）請求項１に記載の発明は、半田ボールを使用して基板へ実装を行なうＢＧＡ構造の半導体装置において、スティフナーの厚さ方向の両側の面に配線パターンを設け、各々に半導体チップを実装し、当該配線パターンの半田ボール面をスティフナーの厚み面に設け、前記半田ボール面を実装面として基板に対して垂直に実装できるようにしたものである（請求項１）。
【００３８】
この半導体装置は、スティフナーを備えているため所望の剛性を有すると共に、配線パターンに単層配線板を用いることができ、またスティフナーの両面にそれぞれ１以上の半導体チップを配置し、複数の半導体チップを高密度に搭載することができるため、パッケージのマルチチップ化に適する。また半田ボール面を実装面として基板に対して垂直に実装されるため、両面から放熱することができ。従って、実装密度と放熱性の向上を図ることができる。
【００３９】
（２）請求項２に記載の発明は、上記半導体装置において、スティフナーの厚さ方向両側の面に設けた半導体チップ搭載用の凹部内に、半導体チップを、その頂部を前記スティフナーに接着して設けるものであり、半導体チップの占有空間をなくして高密度実装ができ且つ放熱性を良くすることができる。
【００４０】
（３）請求項３に記載の発明は、前記配線パターンが半導体チップの搭載されたＴＡＢテープから成り、前記スティフナーの厚み面の１つに設けられた前記半田ボール面に向けて入出力配線が一方向に配線され、前記半田ボール面においては、スティフナーの一方の平坦面からのＴＡＢテープ部分と他方の平坦面からのＴＡＢテープ部分とがほぼ中央で対峙している構成とするものであり、ＴＡＢテープを用いているため製造が容易であり、また左右のＴＡＢテープを同じに構成した場合は、製造コストの削減を図ることができる。
【００４１】
（４）請求項４に記載の発明は、前記半導体チップを前記スティフナーの厚さ方向の両側の面に各々少なくとも１個以上搭載するものであり、パッケージのマルチチップ化を実現し、高密度実装を図ることができる。
【００４２】
（５）請求項５に記載の発明は、前記半田ボール面の設けられた厚み面を通らないように、前記スティフナーの肉厚内に少なくとも１本以上の貫通穴を設けるものであり、スティフナー内部の熱を効率良く汲み出し、放熱作用を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の構造を示した縦断面図である。
【図２】本発明の一実施形態に係る半導体装置の正面図である。
【図３】本発明の一実施形態に係る半導体装置の下面図である。
【図４】本発明の他の実施形態に係る半導体装置の構造を示した縦断面図である。
【図５】従来技術によるＢＧＡ型の半導体装置の断面を示した図である。
【符号の説明】
１ スティフナー
１ａ 半導体チップ搭載用の凹部
２ 貫通孔
３ ＴＡＢテープ
３ａ 開口
３ｂ 入出力配線
３ｃ ＴＡＢテープ部分
４ 接着剤
５ 半導体チップ
６ Ａｇペースト
７ 封止樹脂
８ 半田ボール
９ 半田ボール面
１０ 分離隙間
１１ Ａｕワイヤ
Ａ、Ｂ 平坦面（スティフナーの厚さ方向両側の面）
Ｃ、Ｄ 側面（スティフナーの幅方向の側面）
Ｅ 下面
Ｆ 上面
【発明の属する技術分野】
本発明は半導体装置、特に、半田ボールにより基板実装を行なうＢＧＡ（ボールグリッドアレイ）構造の半導体装置に関するものである。
【０００２】
【従来の技術】
近年、半導体チップが高集積化してきており、その多ピン化、高速化に伴い、半導体装置の実装も高密度化が要求されてきている。そこで、多ピンパッケージの主流であったＱＦＰ（Quad Flat Package ）型の半導体装置に替わり、パッケージ裏面に格子状にボールバンプを配置したＢＧＡ（Ball Grid Array ）型の半導体装置の実用化が盛んに進められている。
【０００３】
図５は従来技術によるＢＧＡ型の半導体装置の断面を示したものである。スティフナー（金属板）２１の平面部分に、ＴＡＢ（Tape Automated Bonding）テープ２３が接着剤２４で配設されると共に、そのデバイスホールにおいてスティフナー２１にＡｇペースト２６を介して半導体チップ２５が配設される。そして、ＴＡＢテープ２３の裏面には実装基板との電気的接合をなすための半田ボール２８が設けられ、そのＴＡＢテープ２３のランドと半導体チップ２５とはリード又はＡＵワイヤ２９で電気的に接続される。
【０００４】
この半田ボール２８を使用して基板へ表面実装を行なうＢＧＡ構造の半導体装置の利点は、パッケージの平面全面で基板との電気的接続が可能となるため、ＱＦＰ等パッケージの各辺で接続するものと比較して、端子（リード）間ピッチを狭くすることなく、多ピン化（多端子化）を図ることができる点である。また、この利点を生かしパッケージの小型化が可能となることである。
【０００５】
【発明が解決しようとする課題】
上記のように、ＢＧＡ型半導体装置における特徴は、パッケージの平面全体に半田ボールを付けて電気的接続端子とした構造にあり、その長所は比較的広いピッチのまま多ピン化が可能となることにある。しかしながら、次のような課題がある。
【０００６】
（１）ＢＧＡ型の利点を生かすために、従来技術では、ＩＣチップの電極と半田ボールを接続するためのガラスエポキシ樹脂又はポリイミド樹脂等を基材とした多層配線板を用いなければならない。
【０００７】
多層配線板を用いない例としては、フレキシブル基板をチップの三つの面の周りに沿って折り曲げ、片面側のチップパッドを中間面にあるＩ／Ｏバンプと電気的に接続した構造が知られている（特開平６−１２０２８５号）。これは垂直チップ実装をなす形態のものであるが、スティフナーを具備しないため剛性の点で不十分となり易く、またパッケージのマルチチップ化に適さない。
【０００８】
（２）次に、パッケージの剛性及び放熱性を確保するために、上記図５のように頂面にスティフナー（金属板）を貼るのが普通であるが、スティフナーをパッケージに貼合わせると、パッケージのマルチチップ化を考えた場合、基板（半田ボール）側にしかチップを搭載出来なくなるため、高密度実装を達成する上で問題がある。
【０００９】
この点に関しては、長方形のＴＡＢテープ下に、金属板をその各辺がＴＡＢテープ四隅に対向するように配置し、金属板を包むようにＴＡＢテープの四隅を折り曲げ且つ金属板の裏面を四方から包み、その裏面側部分のＴＡＢテープに半田ボールを配置した構造が知られている（特開平９−９７８５７号）。しかし、この構造も金属板の裏面側が完全にＴＡＢテープで覆われるため、パッケージのマルチチップ化には適さない。
【００１０】
（３）また、ＢＧＡ型のパッケージは、平面方向の実装となるため、実装基板上の占有面積でも広くならざるを得ない。
【００１１】
（４）更に、放熱の点でも、ＩＣチップは片面からしか放熱ができないため、自然風では限界があり、ＩＣチップの発熱量によっては送風ファンもしくはヒートシンクが必要とならざるをえない。
【００１２】
本発明の目的は、前記した従来技術の欠点を解消し、パッケージ及び実装基板の両方で高い実装密度を実現することが可能で、かつ高い放熱性を呈する半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、本発明は、半田ボールを使用して基板へ実装を行なうＢＧＡ構造の半導体装置において、スティフナーの厚さ方向の両側の面に配線パターンを設け、各々に半導体チップを実装し、当該配線パターンの半田ボール面をスティフナーの厚み面に設け、前記半田ボール面を実装面として基板に対して垂直に実装すると共に、前記半田ボール面の設けられた厚み面を通らないように、前記スティフナーの肉厚内に少なくとも１本以上の貫通穴を設けたものである（請求項１）。
【００１４】
この半導体装置は、スティフナーを備えているため所望の剛性を有すると共に、配線パターンに単層配線板を用いることができ、またスティフナーの両面にそれぞれ１以上の半導体チップを配置し、複数の半導体チップを高密度に搭載することができるため、パッケージのマルチチップ化に適する。また半田ボール面を実装面として基板に対して垂直に実装されるため、両面から放熱することができる。従って、実装密度と放熱性の向上を図ることができる。さらに、前記半田ボール面の設けられた厚み面を通らないように前記スティフナーの肉厚内に少なくとも１本以上の貫通穴を設けると、スティフナー内部の熱が効率よく汲み出され、放熱作用を向上させることができる。
【００１５】
上記請求項１記載の半導体装置において、半導体チップは、スティフナーの厚さ方向両側の面に設けた半導体チップ搭載用の凹部内に、その頂部を前記スティフナーに接着して設けると（請求項２）、高密度実装ができ且つ放熱性が良くなるので、有利である。
【００１６】
また請求項１又は２記載の半導体装置において、前記配線パターンは半導体チップの搭載されたＴＡＢテープから成り、前記スティフナーの厚み面の１つに設けられた前記半田ボール面に向けて入出力配線が一方向に配線され、前記半田ボール面においては、スティフナーの一方の平坦面からのＴＡＢテープ部分と他方の平坦面からのＴＡＢテープ部分とがほぼ中央で対峙している構成とすると（請求項３）、製造が容易となる。
【００１７】
請求項１、２又は３記載の半導体装置において、前記半導体チップは前記スティフナーの厚さ方向の両側の面に各々少なくとも１個以上搭載すると（請求項４）、高密度実装ができる。
【００１９】
【発明の実施の形態】
以下、本発明を図示の実施形態に基づいて説明する。
【００２０】
本発明の第１の実施形態に係る半導体装置の垂直実装形態を図１〜図３に示す。図１は本半導体装置の装置側面（図２の左右方向の側面）に沿った縦断面図、図２はその装置を右側より見た正面図、そして図３は下側より見た底面図である。但し、ここで使用されている半導体装置又はスティフナーに関する上下、左右の区別は、半導体装置を実装する基板（図示せず）が水平に置かれている場合を想定したものであり、絶対的なものではない。
【００２１】
図において、１は補強板及び放熱板を兼ねる長方形の金属板から成るスティフナーであり、そのスティフナー１の厚さ方向（図１の左右方向）両側の面である平坦面Ａ、Ａには、それぞれの中央部に、半導体チップ搭載用の凹部１ａが半導体チップ５を収容できる深さで長方形に設けられている。また、このスティフナー１の厚さ方向の中間部（この例では中央部）には、スティフナー１の幅方向（図２の左右方向）である一方の側面Ｃから他方の側面Ｄにかけて、すなわちスティフナー１の幅方向又は長手方向に、放熱用の複数の貫通穴２が形成されている。この貫通穴２は、スティフナー１の表面積を増加させ、放熱性能を向上させることを目的とするものである。同じ目的で、スティフナー１の材質には放熱性を考慮して銅が用いられている。
【００２２】
上記した各放熱用の貫通穴２は、この例では、スティフナー１の肉厚内の中心をスティフナー１の下面Ｅ及び上面Ｆと平行に計９本走っており、また各貫通穴２は、スティフナー１の側面Ｃ、Ｄの中心において、スティフナー１の高さ方向すなわち図１の上下方向に一列に配列され、且つ、それぞれ側面Ｃ、Ｄにおいて開口されている。
【００２３】
しかし、この貫通穴２は、後述する半田ボール面の設けられた厚み面であるスティフナー１の下面Ｅを通らないように、スティフナー１の肉厚内に少なくとも１本以上を設けることができ、１本のみ設けた形態でも、放熱効果を格段に向上させることができる。これらの貫通穴２の配列の仕方は自由であり、例えばスティフナー１の側面Ｃ、Ｄの面積内において、スティフナー１の下面Ｅ側及び上面Ｆ側で数を増加させたＩ字状配列や複数列或いは千鳥状配列とすることができる。また貫通穴２の断面形状も自由であって、この実施形態例で採用している長方形断面の他、円形断面などとして形成することができる。
【００２４】
スティフナー１の厚さ方向の両側の平坦面Ａ、Ｂには、半導体チップ（ＩＣチップ）５が実装された配線パターンとしてのＴＡＢテープ３が設けられている。
【００２５】
詳述するに、このＴＡＢテープ３は単層の配線板から成り、上記スティフナー１の厚さ方向両側の平坦面Ａ、Ｂに設けた凹部１ａに対応する開口３ａを有すると共に、この開口３ａから引き出され当該開口を迂回してＴＡＢテープ３の一端側（底面Ｅ側）に向けて引き回された入出力配線３ｂを有する。このＴＡＢテープ３の開口３ａの入出力配線３ｂの部分、すなわちインナーリード部分は、半導体チップ５のボンディングパッドとギャングボンディング法により電気的に接合され、これにより半導体チップ５がＴＡＢテープ３に実装されている。
【００２６】
そして、このＴＡＢテープ３は、スティフナー１の厚さ方向の両側の平坦面Ａ、Ｂのほぼ全面を被うと共に、その下側のＴＡＢテープ部分３ｃはスティフナー１の厚み面の１つである底面Ｅの側に折り曲げられ、底面Ｅの約半分をそれぞれ被っている。すなわちＴＡＢテープ３は、平坦面Ａ、Ｂと底面Ｅの二つの面の周りに沿って配置され、且つテープ端部まで接着剤４により貼合わせられている。
【００２７】
このＴＡＢテープ３の貼合わせと同時に、半導体チップ５の頂部がＡｇペースト６によってスティフナー１の凹部１ａの底面に接着される。さらに、半導体チップ５の機能面（ボンディング面）は、半導体チップ５上の配線を保護する目的で、封止樹脂７により充填コートされる。
【００２８】
一方、上記スティフナー１の底面Ｅを被っているＴＡＢテープ部分３ｃにおいて、ＴＡＢテープ３の各入出力配線３ｂの配線部分に、各々１つの半田ボール８から成るバンプが接合され、全体として半田ボール８が散点状に配置された半田ボール面９を形成している。この半田ボール面９における各半田ボール８の散点状の配置は、互いに位置が重ならず底面Ｅを有効に利用できるように千鳥状に、正確には厚み方向に位置をずらせた３つ又は２つの半田ボール８を１つの群としてそれらを幅方向に配列した形態となっている。
【００２９】
なお、この実施形態の場合、スティフナー１の厚み面の１つに設けられた半田ボール面９に向けて入出力配線３ｂが一方向に配線され、半田ボール面９においては、スティフナー１の一方の平坦面ＡからのＴＡＢテープ部分３ｃと他方の平坦面ＢからのＴＡＢテープ部分３ｃとが、ほぼ半田ボール面９の中央で、分離隙間１０を残して互いに対峙している。そして、半田ボール８の配列の仕方も左右のＴＡＢテープ部分３ｃ、３ｃにおいて同じになっており、分離隙間１０を中心として左右対称形に配置されている。これは左右のＴＡＢテープ３を共通にして製造コストの低減を図るものである。
【００３０】
上記構成の半導体装置は、スティフナーを備えているため所望の剛性を有すると共に、ＴＡＢテープ３に単層配線板を用いることができ、またスティフナーの両面にそれぞれ１以上の半導体チップを配置し、複数の半導体チップを高密度に搭載することができるため、パッケージのマルチチップ化に適する。
【００３１】
また半田ボール面９を実装面として、図示してない基板に対して垂直に実装されるため、両面から放熱することができ、また、スティフナー内部を貫通する放熱用の貫通孔の存在によって効率良く熱が汲み出される。従って、実装密度と放熱性の向上を図ることができる。
【００３２】
つまり、スティフナーを使用したＢＧＡ型の半導体装置において、スティフナーの厚さ方向の両側に半導体チップを搭載し、半田ボール面（基板実装面）をスティフナーの厚み面に設け、垂直に実装するようにしたことにより、先の従来技術で問題となっていた実装時の低い放熱性を改善し、さらに高い実装密度を確保することが可能となる。
【００３３】
これに対し、従来のＢＧＡ型の半導体装置（図５）の場合、ＩＣチップ５の動作時に発生した熱は、スティフナー１の非半田ボール面側だけから即ち片面側からのみ放散されるにすぎない。このため、発熱量の大きなＩＣチップに対してはシステムに送風ファンなどの取り付けが必須となり、小型化の妨げとなる可能性がある。
【００３４】
図４は本発明の他の実施形態に係る半導体装置の構造を示したもので、図１と同様の断面図である。
【００３５】
この実施形態は、半導体チップ５とＴＡＢテープ３の電気的接合にＡｕワイヤ１１を用いたものであり、その他の構成は、上記図１〜図３の実施形態の場合と同じである。このＡｕワイヤ１１を用いた構成例においても、スティフナー１を立てて基板実装しているため、半導体装置の放熱性が格段に向上し、また両側の平坦面Ａ、Ｂに１個以上の半導体チップ５を配置して複数個実装したことにより、シスチム全体としての実装面積の縮小が可能となっている。
【００３６】
【発明の効果】
以上説明したように本発明によれば、次のような優れた効果が得られる。
【００３７】
（１）請求項１に記載の発明は、半田ボールを使用して基板へ実装を行なうＢＧＡ構造の半導体装置において、スティフナーの厚さ方向の両側の面に配線パターンを設け、各々に半導体チップを実装し、当該配線パターンの半田ボール面をスティフナーの厚み面に設け、前記半田ボール面を実装面として基板に対して垂直に実装できるようにしたものである（請求項１）。
【００３８】
この半導体装置は、スティフナーを備えているため所望の剛性を有すると共に、配線パターンに単層配線板を用いることができ、またスティフナーの両面にそれぞれ１以上の半導体チップを配置し、複数の半導体チップを高密度に搭載することができるため、パッケージのマルチチップ化に適する。また半田ボール面を実装面として基板に対して垂直に実装されるため、両面から放熱することができ。従って、実装密度と放熱性の向上を図ることができる。
【００３９】
（２）請求項２に記載の発明は、上記半導体装置において、スティフナーの厚さ方向両側の面に設けた半導体チップ搭載用の凹部内に、半導体チップを、その頂部を前記スティフナーに接着して設けるものであり、半導体チップの占有空間をなくして高密度実装ができ且つ放熱性を良くすることができる。
【００４０】
（３）請求項３に記載の発明は、前記配線パターンが半導体チップの搭載されたＴＡＢテープから成り、前記スティフナーの厚み面の１つに設けられた前記半田ボール面に向けて入出力配線が一方向に配線され、前記半田ボール面においては、スティフナーの一方の平坦面からのＴＡＢテープ部分と他方の平坦面からのＴＡＢテープ部分とがほぼ中央で対峙している構成とするものであり、ＴＡＢテープを用いているため製造が容易であり、また左右のＴＡＢテープを同じに構成した場合は、製造コストの削減を図ることができる。
【００４１】
（４）請求項４に記載の発明は、前記半導体チップを前記スティフナーの厚さ方向の両側の面に各々少なくとも１個以上搭載するものであり、パッケージのマルチチップ化を実現し、高密度実装を図ることができる。
【００４２】
（５）請求項５に記載の発明は、前記半田ボール面の設けられた厚み面を通らないように、前記スティフナーの肉厚内に少なくとも１本以上の貫通穴を設けるものであり、スティフナー内部の熱を効率良く汲み出し、放熱作用を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の構造を示した縦断面図である。
【図２】本発明の一実施形態に係る半導体装置の正面図である。
【図３】本発明の一実施形態に係る半導体装置の下面図である。
【図４】本発明の他の実施形態に係る半導体装置の構造を示した縦断面図である。
【図５】従来技術によるＢＧＡ型の半導体装置の断面を示した図である。
【符号の説明】
１ スティフナー
１ａ 半導体チップ搭載用の凹部
２ 貫通孔
３ ＴＡＢテープ
３ａ 開口
３ｂ 入出力配線
３ｃ ＴＡＢテープ部分
４ 接着剤
５ 半導体チップ
６ Ａｇペースト
７ 封止樹脂
８ 半田ボール
９ 半田ボール面
１０ 分離隙間
１１ Ａｕワイヤ
Ａ、Ｂ 平坦面（スティフナーの厚さ方向両側の面）
Ｃ、Ｄ 側面（スティフナーの幅方向の側面）
Ｅ 下面
Ｆ 上面
Claims (4)
- 半田ボールを使用して基板へ実装を行なうＢＧＡ構造の半導体装置において、スティフナーの厚さ方向の両側の面に配線パターンを設け、各々に半導体チップを実装し、当該配線パターンの半田ボール面をスティフナーの厚み面に設け、前記半田ボール面を実装面として基板に対して垂直に実装すると共に、前記半田ボール面の設けられた厚み面を通らないように、前記スティフナーの肉厚内に少なくとも１本以上の貫通穴を設けたことを特徴とする半導体装置。
- 請求項１記載の半導体装置において、前記半導体チップは、スティフナーの厚さ方向両側の面に設けた半導体チップ搭載用の凹部内に、その頂部が前記スティフナーに接着して設けられていることを特徴とする半導体装置。
- 請求項１又は２記載の半導体装置において、前記配線パターンは半導体チップの搭載されたＴＡＢテープから成り、前記スティフナーの厚み面の１つに設けられた前記半田ボール面に向けて入出力配線が一方向に配線され、前記半田ボール面においては、スティフナーの一方の平坦面からのＴＡＢテープ部分と他方の平坦面からのＴＡＢテープとがほぼ中央で対峙していることを特徴とする半導体装置。
- 請求項１、２、又は３記載の半導体装置において、前記半導体チップは、前記スティフナーの厚さ方向の両側の面に各々少なくとも１個以上が搭載されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33987997A JP3648957B2 (ja) | 1997-12-10 | 1997-12-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP33987997A JP3648957B2 (ja) | 1997-12-10 | 1997-12-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11177019A JPH11177019A (ja) | 1999-07-02 |
| JP3648957B2 true JP3648957B2 (ja) | 2005-05-18 |
Family
ID=18331690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33987997A Expired - Fee Related JP3648957B2 (ja) | 1997-12-10 | 1997-12-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3648957B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5065202B2 (ja) * | 2008-08-28 | 2012-10-31 | トヨタ自動車株式会社 | 半導体装置 |
-
1997
- 1997-12-10 JP JP33987997A patent/JP3648957B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11177019A (ja) | 1999-07-02 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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