JPH09508775A - 集積可能クロック再生回路 - Google Patents

Abstract

(57)【要約】 クロック信号をデータ流から再生するための方法および完全に集積可能な回路装置が提案される。位相制御器の２つの群には、ローカルに存在する基準クロック信号、有利には相互に相補的な基準クロック信号の一方が供給される。動作領域内の状態を取っているそれぞれ１つの位相制御器を再生されたクロック信号の生成のために選択し、ちょうど選択されなかった位相制御器を、ちょうど選択された位相制御器の状態とは正反対の動作領域内の状態の準備保持する。ちょうど選択された位相制御器の動作領域の限界に達したときに、これまで準備保持していた位相制御器に切り換える。

Description

【発明の詳細な説明】 集積可能クロック再生回路 本発明は、クロック信号の再生方法および回路装置に関する。 デジタルデータ伝送装置では、ビットクロックを受信側でクロック再生回路に よって受信デジタルデータ信号から再生する。デジタルデータ流からクロック再 生するための位相ループ制御回路（ＰＬＬ）では、純粋な位相比較器（位相を検 知する位相検知器）だけが問題である。なぜなら、各ビットクロックによって位 相補正エッジを使用されるのではなく、所期の符号化に依存して、平均で３つご とにビットクロックが使用されるだけだからである。この純粋な位相比較器は公 知のように次の欠点を有する。すなわち、形成された回路が高調波周波数にもロ ックしたり、他の周波数にもロックしようとしたり（できないが）するのである 。この欠点を回避するために、これまで電圧制御発振器が使用されており、この 発振器はそれぞれ正確に定義された中心周波数と非常に小さな周波数偏移を有す る。ここでこの中心周波数はビットクロックの公称値に相当する。このような電 圧制御発振器を実現するためには周波数検出素子が必要である（Deutschen Bund espost,34/1981、Nr.2、８１ページ参照）。 例えばＳＤＨ（Synchron Digital Hierarchy）伝送システムのようなデジタル データ伝送網では、送信クロック形成のためにＰＬＬ（Phase Locked Loop）回 路が使用される。位相制御回路はバッファメモリのスタッフィング状態を目標値 と比較し、送信周波数を相応に補正する。公称送信周波数は、位相制御回路の中 心周波数によって定められている。実際の送信周波数は、位相制御回路の引き込 みによって位相制御回路の制御電圧を介し、到来するデータ量に基づいて定めら れる。バッファメモリのスタッフィング状態が目標値から異なることを表す信号 は、送信周波数と比較して低いレートの状態変化による離散的信号によって表さ れる。それ自体公知の集積電圧制御発振器ＶＣＯ（Voltage Controlled Oscilla tor）は、補正が面倒なことからここでは使用することができない。というのは 、電圧制御発振器の短時間安定性が同期データ網に対する精度要求の観点からは 甚だ不十分だからである。 このような適用の場合でも通常は、電圧制御−水晶安定発振器ＶＣＸＯ（Volt age Controlled Xral(crystal)Oscillator）を制御する位相制御回路が使用され る。この電圧制御−水晶安定発振器は安定化のために正確な周波数検出素子を必 要とする。 前記の周波数検出素子は狭帯域フィルタまたは発振回路とすることができ、例 えば表面波フィルタ、水晶フィルタまたはセラミックフィルタにより実現するこ とができる。この周波数検出素子は他の回路と共に構成素子に簡単に集積化する ことはできない。そのため周波数検出素子を構成素子の外側に配置しなけれなな らず、そのためには付加的な端子を構成素子に設けなければならず、付加的なス ペースが構成素子に必要であり、また構成群を実装するためのコストが高くなる 。 相互に位相ロックされていない多数のデータ信号を同時に受信または送信する デジタル伝送装置では、各データ信号に対してそれぞれ正確な周波数検出素子を 有する別個の位相制御回路を設けなけれならないことがコスト的にとくに問題で ある。 本発明の課題は、正確な外部または調整すべき周波数検出素子を回避して、ク ロック信号の再生方法および再生装置を提供することである。 この課題を解決するための手段は、それぞれ１つの制御される遅延線路（ＶＣ Ｄ０，ＶＣＤ１）と、１つの位相比較器（ＰＶ０，ＰＶ１）と、１つのループフ ィルタ（ＬＦ０，ＬＦ１）とを備えた複数の位相制御器（ＰＲ０，ＰＲ１）が設 けられており、 前記位相制御器の制御電圧（ＶＣ０，ＶＣ１）は上側限界（ＵＨ）と下側限界 （ＵＬ）との間の制御領域内で制御可能であり、 位相制御器の遅延線路の入力側に基準クロック信号（ＣＲＥＦ Ｈ，ＣＲＥＦ Ｌ）が供給され、 出力側に送出される信号がクロック信号として供給される位相制御器が選択さ れ、 選択された位相制御器の遅延時間が制御信号の大きさに応じて制御され、 ちょうど選択された位相制御器の制御領域が上側限界または下側限界に制御さ れる際に、それぞれ他方の位相制御器が選択され、該他方の位相制御器の制御電 圧は前記限界には制御されない、ことを特徴とする。 本願の対象は、集積された構成素子での完全な移植性である。本願は、集積化 が困難な精密周波数検出素子を回避する。これにより、周波数検出素子自体に対 するコスト、その他の付加的に設けるべき集積構成素子の端子に対するコスト、 構成群での周波数検出素子の組み込みスペースに対するコスト、周波数検出素子 を有する構成群の実装に必要なコストが節約される。本願は従来のクロック再生 装置より基本的に優れている。本願の回路はいずれにしろローカルに存在する送 信クロック信号を基準クロック信号として使用する。なぜなら送信クロックは通 常、周波数の維持の点で電圧制御発振器（ＶＣＯ）により出力されるクロック信 号よりも格段に安定しているからである。したがって本発明のクロック再生装置 から出力されるクロック信号CLKOUTは全体として比較的に周波数が安定している 。 同じビット符号を有し、長いシーケンスのデータ流 から従来のクロック再生装置によりクロック再生を行う適用例では、電圧制御発 振器の周波数偏差が任意の位相差に積分される。本発明のクロック再生装置では この場合、ループフィルタとして構成されたコンデンサの漏れ電流に起因する制 御電圧の変化が、基準信号を基準にして最大で１８０°の位相差に制限される。 本発明を以下、図面に基づいて実施例として説明する。 図１は、データ信号からクロック再生するための、本発明のクロック再生回路 のブロック回路図、 図２ａ，２ｂは、図１のクロック再生回路の詳細図、 図３と図４は、基準信号と、データ流に含まれるクロック信号との比が１より 大きいか、または小さい場合に対するクロック再生回路での典型的な信号経過を 示す線図、 図５は、データ信号の送信のためのクロック再生に対する、本発明の回路装置 のブロック回路図、 図６は、図５のブロック回路図の基本回路図、 図７ａ，ｂは、図６の回路の詳細図である。 図１のブロック回路は、２つの位相制御器ＰＲ０，ＰＲ１と、コントロールユ ニットＣＬ（制御ロジック）を有する。位相制御器とコントロールユニットには 接続端子DATAINを介してシリアルデータ流が入力信号として供給される。データ 流は所定の公称シーケンス レートを有する２進符号とすることができる。別の入力信号として位相制御器に は基準クロック信号ＣＲＥＦが供給される。この基準クロック信号は近似的に、 データ流に所属するクロック周波数を有する。基準クロック信号はローカルにい ずれにしろ備わっているクロック信号とすることができる。このクロック信号は データ流を送信するために必要である。有利な実施例では、位相制御器にそれぞ れ相互に相補的な基準クロック信号CREF H、CREF Lが供給される。位相制御器で は当該の基準クロック信号が電圧制御遅延線路VCD0,VCD1に供給される。遅延線 路では基準クロック信号が制御電圧VC0,VC1の大きさに応じて遅延される。遅延 線路から送出された基準クロック信号とデータ流は位相比較器PV0,PV1に入力信 号として供給される。位相比較器は供給された入力信号の一致程度に応じて出力 信号を送出する。この出力信号はループフィルタLF0,LF1に供給される。ループ フィルタでこの出力信号は、それ自体位相制御回路（ＰＬＬ）で公知の積分処理 が行われる。ループフィルタから出力された出力信号は一方では遅延線路に制御 電圧として、他方でコントロールユニットの端子VC0,VC1に供給される。端子VC0 ,VC1への出力信号の他に、コントロールユニットの各位相制御器には、端子CLK0 ,CLK1には所属の遅延線路によって遅延された基準信号が、並びに端子LI0,LI1に は位相比較器から送出された情報信号が供給される 。この情報信号は、位相比較器に供給される信号間の位相偏差の程度に応じて形 成される。コントロールユニットは入力側に供給された信号を評価して、端子DA TAOUTにデータ流を、端子CLKOUTにこのデータ流に相関するクロック信号を出力 する。端子CLKOUTに出力されたクロック信号はまた基準クロック信号に対して持 続的にやや高い、またはやや低い周波数を有する。基準クロック信号とクロック 信号CLKOUTとの間の周波数差を補償するために、基準クロック信号は遅延線路で 増大的に位相シフトされる。 各位相制御器は、端子DATAINに供給されるデータ流にロックし、基準クロック 信号とデータ流との間の位相差を遅延線路の遅延時間の適切な追従制御によって 、遅延線路がその制御領域の限界に達するまで補償することができる。コントロ ールユニットは、制御領域内で動作する位相制御器を常に選択する役目を有する 。さらに同時に、選択されなかった位相制御器の制御領域を次のように調整する 役目も有する。すなわちこの位相制御器に、前記選択された位相制御器がその制 御限界に達したときに移行することができるよう調整するのである。位相制御器 を選択するためと、選択されなかった位相制御器の制御領域を適切な状態に調整 するために、コントロールユニットは遅延線路に対する制御電圧VC0,VC1を評価 し、そのために場合によっては補充的に位相比較器から出力された情報信号を評 価する。コントロールユニットはクロックマルチプレクサを有する。このクロッ クマルチプレクサは、コントロールユニットから端子CLK0,CLK1に供給されたク ロック信号を端子CLKOUTに導通する。使用される位相比較器の形式に応じてコン トロールユニットは、再生されたクロック信号によるデータ信号の走査のために 走査フリップフロップを有する。刊行物T.H.LEE，J.F.Bulzacchelli，“A 155-M Hz Clock Recovery Delay and Phase-Locked Loop”，IEEE J．of Solid-State- Circuits,Vol 27,No.12,Dec 1992,pp.1736 1745から公知のHoggeによる位相比較 器を使用する場合には、コントロールユニットはデータマルチプレクサを有する 。 図２は、ＣＭＯＳ技術で構成部材面に実現された回路構成の簡単な実施例を示 す。遅延線路はそれぞれ１６の遅延素子DE001...DE016、ないしDE101...DE116（ Delay Element）により形成されている。各遅延素子はインバータにより形成さ れており、このインバータは出力側で可変抵抗を介して負荷キャパシタンスによ り負荷されている。可変抵抗の負荷区間の両端子は第１のＮチャネル電界効果ト ランジスタの２つの主電極によって定められており、電解効果トランジスタの制 御電極には制御電圧が印加される。負荷キャパシタンスは第２のＮチャネル電界 効果トランジスタの制御電極と負荷区間との間にあるキャパシタンスによって形 成される。ここで第２の電界効果トランジスタの制御電極は第１の電界効果トラ ンジスタのソース電極と接続されており、また第２の電界効果トランジスタの２ つの主電極は詳細に図示しない駆動電圧源ＶＤＤ−ＤＧの低電位に導かされる端 子ＤＧと接続されている。遅延素子の出力は、制御される負荷キャパシタンスに より負荷されたインバータの出力によって定められる。遅延素子の出力側はそれ ぞれ次の遅延素子の入力側と接続されている。遅延線路の最後の遅延素子の出力 側はインバータINVR0,INVR1と接続されており、このインバータはパルス形状を 再生するためのものである。このインバータINVR0,INVR1の出力側はＤフリップ フロップDFF0,DFF1のＤ入力側と接続されている。このＤフリップフロップは位 相比較器PV0,PV1を形成する。Ｄフリップフロップの入力側CLKにはデータ流が供 給される。データ流の各上昇エッジによって遅延された基準クロック信号の瞬時 状態がＤフリップフロップの出力側に転送される。この実施例では、ループフィ ルタがコンデンサＣ０，Ｃ１によって形成されており、このコンデンサは一方で は位相比較器の出力側と、他方では駆動電圧源ＶＤＤ−ＤＧの低電位に導かれた 端子ＤＧと接続されている。コンデンサＣ０，Ｃ１は、所属の位相比較器から送 出された出力電流を積分する。コンデンサＣ０，Ｃ１を介する電圧は、所属の遅 延線路の遅延素子全体に供給される。データ流の状 態変化が観察時間を基準にして少数であるような適用例では、コンデンサＣ０， Ｃ１の代わりに他の例えばR.Best“Theorie und Anwendung des Phase-locked L oops”,AT Verlag aarau-Stuttgart ISBN 3-85502-123-6から公知のループフィ ルタを使用することができる。遅延線路、位相比較器およびループフィルタは制 御回路を形成する。ここで位相比較器は、データ流の上昇エッジが遅延された基 準クロック信号の上昇エッジと一致するように制御する。 各位相制御毎に制御電圧は、これが高電圧ＵＨ、中電圧ＵＭおよび低電圧ＵＬ より上の値または下の値を有するか否かについて監視される。４つの抵抗Ｒ１， Ｒ２，Ｒ３およびＲ４により形成される分圧器が駆動電圧源ＶＤＤ−ＤＧの両端 子に接続されている。分圧器は高電圧ＵＨ、中電圧ＵＭおよび低電圧ＵＬを準備 する。各位相制御器には３つの差動増幅器ＯＰ０１，ＯＰ０２，ＯＰ０３ないし ＯＰ１１，ＯＰ１２，ＯＰ１３が配属されている。差動増幅器ＯＰ０１とＯＰ１ １の非反転入力側（＋）には高電圧ＵＨが、その反転入力側（−）には所属の制 御電圧ＶＣ０，ＶＣ１が印加される。差動増幅器ＯＰ０２とＯＰ１２の反転入力 側（−）には中電圧ＵＭが、その非反転入力側（＋）には所属の制御電圧ＶＣ０ ，ＶＣ１が印加される。差動増幅器ＯＰ０３とＯＰ１３の反転入力側（−）には 低電圧ＵＬが、その非反転入力側（＋）には所属の制 御電圧ＶＣ０，ＶＣ１が印加される。差動増幅器ＯＰ０１とＯＰ０３、ないしＯ Ｐ１１とＯＰ１３から出力される出力信号Ｈ０，Ｌ０ないしＨ１，Ｌ１は論理Ｎ ＡＮＤ機能を実現するＮＡＮＤゲートＮＡＮＤ０なんしＮＡＮＤ１に供給される 。差動増幅器ＯＰ０１とＯＰ０３、ないしＯＰ１１とＯＰ１３は、ＮＡＮＤゲー トＮＡＮＤ０ないしＮＡＮＤ１と共にウィンドコンパレータを形成する。ここで ＮＡＮＤゲートＮＡＮＤ０ないしＮＡＮＤ１は、制御電圧が高電圧よりも低く、 低電圧ＵＬよりも高いときに出力側に低レベル（ＬＯＷ）信号ＩＮ０，ＩＮ１を 出力する。したがって低レベル（ＬＯＷ）の信号ＩＮ０，ＩＮ１は、所属の位相 制御器が制御領域内の状態を有していることを意味し、これに対して高レベル（ ＨＩＧＨ）の信号ＩＮ０，ＩＮ１は所属の位相制御器が制御領域外の状態である ことを意味する。したがって電圧ＵＨと電圧ＵＬは所定の制御領域の限界を形成 する。 ウィンドコンパレータから出力された信号ＩＮ０とＩＮ１は選択装置ＡＵＳに 供給される。選択装置は、ちょうど選択した位相制御器が制御領域から外れたこ とを所属の高レベル（ＨＩＧＨ）信号ＩＮ０，ＩＮ１によって指示された場合に 、制御領域内の状態を有する別の位相制御器を選択する。実施例の選択装置は、 論理ＮＯＲ機能を実現する２つのＮＯＲゲートによって形成されている。このＮ ＯＲゲートは公知のように ＲＳフリップフロップとして接続されている。したがって選択装置はその出力側 ＳＥＬ０，ＳＥＬ１（ＳＥＬＥＣＴ）にＲＳフリップフロップの状態を取ること ができる。 クロックマルチプレクサＴＭＵＸは選択装置の出力側ＳＥＬ０の信号状態に応 じて制御される。クロックマルチプレクサは論理ＡＮＤ機能を実現する２つのＡ ＮＤゲートによって形成されている。これらＡＮＤゲートの出力側は論理ＮＯＲ 機能を実現するＮＯＲゲートを介して結合されている。ＡＮＤゲートにはそれぞ れ、遅延線路により遅延された基準クロック信号ＣＬＫ０，ＣＬＫ１と、選択装 置の出力側ＳＥＬ０の信号状態およびインバータＩＮＶＴＭを介して反転された この信号の状態が供給される。したがってクロックマルチプレクサは、選択装置 の出力側ＳＥＬ０の信号状態がＨＩＧＨのときに、遅延線路ＶＣＤ０によって遅 延された基準クロック信号ＣＬＫ０を反転形でコントロールユニットの端子ＣＬ ＫＯＵＴに導通する。これに対し、選択装置の出力側ＳＥＬ０の信号状態がＬＯ Ｗのときには遅延線路ＶＣＤ１により遅延された基準クロック信号ＣＬＫ１が反 転形で端子ＣＬＫＯＵＴに導通される。クロックマルチプレクサの反転によって 、端子ＣＬＫＯＵＴにはちょうど選択された位相比較器の入力側のクロック信号 に対して半クロック周期だけシフトされたクロック信号が発生する。データマル チプレクサＤＭＵＸはＤフリップフロップによって形成されている。ここでＤ入 力側にはデータ流ＤＡＴＡＩＮが、ＣＬＫ入力側には端子ＣＬＫＯＵＴのクロッ ク信号が供給される。端子ＣＬＫＯＵＴにおけるクロック信号の各上昇エッジに よって、データ流は次に続くビット伝送時間の中央でクロック制御される。 各位相制御器毎に、３つの順次直列に接続されたＰチャネル電界効果トランジ スタＴＰ０１，ＴＰ０２，ＴＰ０３ないしＴＰ１１，ＴＰ１２，ＴＰ１３と、３ つの順次直接に接続されたＮチャネル電界効果トランジスタＴＮ０１，ＴＮ０２ ，ＴＮ０３ないしＴＮ１１，ＴＮ１２，ＴＮ１３による直列回路が形成されてい る。外側にあるＰチャネル電界効果トランジスタＴＰ０１ないしＴＰ１１のソー ス電極は高電位に導かれた端子ＶＤＤと接続されており、外側にあるＮチャネル 電界効果トランジスタＴＮ０３ないしＴＮ１３のソース電極は低電位に導かれた 駆動電圧源の端子ＤＧと接続されている。直列回路の中間タップは所属の制御電 圧と接続されている。 差動増幅器ＯＰ０２ないしＯＰ１２は、所属の子絵魚電圧が中電圧ＵＭより高 いときに出力側に高レベル（ＨＩＧＨ）の信号を出力する。差動増幅器ＯＰ０２ ないしＯＰ１２の出力側は、それぞれ他方の位相制御器に所属する直列回路の電 界効果トランジスタＴＰ１１とＴＮ１３、ないしＴＰ０１とＴＮ０３の制御入力 側に接続されている。選択装置の出力側ＳＥＬ０は電界効果トランジスタＴＰ０ ２とＴＮ１２の制御電極と接続されている。位相制御器ＰＲ０が、選択装置出力 側ＳＥＬ０の高レベル信号によってちょうど選択されたとすると、電界効果トラ ンジスタＴＰ０２とＴＮ０２は阻止され、電界効果トランジスタＴＰ１２とＴＮ １２が導通に切り換えられる。したがって選択された位相制御器の直列回路は阻 止される。これによりこの直列回路は所属の制御電圧に何の影響も及ぼさない。 選択されなかった位相制御器の直列回路は次のように導通切り換えされる。すな わち、この位相制御器の制御電圧のレベルが、中電圧ＵＭを基準にしてそれぞれ 制御領域の他方の側の方向へ制御されるように導通切り換えされる。この制御領 域の側とは、選択された位相制御器の制御電圧の瞬時のレベルがある方の制御領 域の側である。この制御は、制御電圧が中電圧を上回り、選択されなかった位相 制御器の差動増幅器ＯＰ０２ないしＯＰ１２の出力側における状態変化によって 、所属の直列回路が制御電圧の更なる制御に対して阻止されるまで行われる。ち ょうど選択されなかった位相制御器の制御電圧が次のようなレベルにあれば、ち ょうど選択されたなかった位相制御器は阻止され、これにより所属の制御電圧は 影響を受けない。前記レベルとは、中電圧ＵＭを基準にしてそれぞれ制御領域の 他方の側にすでに入るレベルであり、この側とはちょ うど選択された位相制御器の制御電圧の瞬時レベルがある制御領域の側である。 すべての位相制御器の制御電圧が制御領域外の状態を取る場合に対しては、選 択装置に供給される信号ＩＮ０，ＩＮ１全部が高レベル（ＨＩＧＨ）を有する。 これによって、選択装置はその出力側ＳＥＬ０，ＳＥＬ１で低レベル（ＬＯＷ） となる。このことは、論理ＮＯＲ機能を実現するＮＯＲゲートによって評価され 、端子ＡＬＡＲＭに高レベル（ＨＩＧＨ）の信号によって指示される。 図３と図４には、一連の回路シミュレーションで得られた制御電圧ＶＣ０，Ｖ Ｃ１と、選択装置の出力側に印加される信号ＳＥＬ０，ＳＥＬ１の経過が示され ている。データ流のビットシーケンスレートと基準クロック信号のクロックレー トとの偏差は両方の場合とも１パーミルである。 図３では、データ流のビットシーケンスレートが基準クロック信号のクロック レートよりも高い。このためちょうど選択された位相制御器は基準クロック信号 の遅延を連続的に減少し、選択されなかった位相制御器は比較的に長い遅延を伴 う瞬時の状態に維持される。 図４では、データ流のビットシーケンスレートが基準クロック信号のクロック レートよりも低い。このためちょうど選択された異相制御器は基準クロック信号 の遅延を連続的に増大し、選択されなかった位相制御器は比較的に短い遅延を伴 う瞬時の状態に維持される。 図３と図４では、２ＭＨｚの変調周波数の位相変調データ流が基礎とされてい る。位相変調は、制御電圧の経過にノイズを引き起こし、このノイズは制御電圧 の波状の経過として示されている。 図５は、データ信号をデジタル伝送装置へ送信するための回路装置を示す。デ ータ信号はバッファメモリＰＳの入力側ＤＩＮに供給される。２つの位相制御器 ＰＲ０，ＰＲ１の入力側にはそれぞれ相互に相補的な基準クロック信号ＣＲＥＦ Ｈ，ＣＲＥＦ Ｌが供給される。コントロールユニットＣＬは次のような位相 制御器を選択する。すなわち、その出力側に出力されるクロック信号ＣＬＫ０， ＣＬＫ１がバッファメモリの出力側ＤＯＵＴでデータ信号を線路に出力するため のクロック信号ＣＬＫＯＵＴとして用いられる位相制御器を選択する。選択され た位相制御器から出力されるクロック信号の周波数は、バッファメモリから出力 されるスタッフィング状態信号ＶＦＣＯＮＴの大きさに応じて制御される。 図６のブロック回路図は、２つの位相制御器ＰＲ０，ＰＲ１と１つのコントロ ールユニットＣＬ（Control-Logic）を有する。位相制御器には入力信号として 、所定のかなり安定した周波数の基準クロック信号Ｃ ＲＥＦが供給される。基準クロック信号はローカルにいずれにしろ備わっている クロック信号とすることができる。位相制御器にはそれぞれ相互に相補的な基準 クロック信号ＣＲＥＦ Ｈ，ＣＲＥＦＬ Ｌが供給される。位相制御器では、該 当する基準クロック信号が電圧制御遅延線路ＶＣＤ０，ＶＣＤ１に供給される。 遅延線路では、基準クロック信号が供給される制御電圧ＶＣ０，ＶＣ１に大きさ に応じて遅延される。遅延線路から出力されるクロック信号と、他方の位相制御 器の遅延線路から出力されるクロック信号とは位相比較器ＰＶ０，ＰＶ１に入力 信号として供給される。位相比較器は、供給される入力信号の一致程度に応じて 電流を出力信号として送出する。位相比較器から送出される電流は制御スイッチ ＳＷ０，ＳＷ１の第１の入力側に供給される。制御スイッチ全部の第２の入力側 には、電圧/電流変換器ＯＴＡ（Oprational Transconductance Amplifier）から 送出される電流ＩＦＣＯＮＴが供給される。電圧/電流変換器の非反転入力側は 詳細に図示しない駆動電圧源の中央電位ＵＤＤ／２に接続されている。変換器は その両端子で電位ＵＤＤとＤＧを使用することができる。電圧/電流変換器の反 転入力側には電圧信号ＶＦＣＯＮＴが供給される。電圧/電流変換器は電圧信号 ＶＦＣＯＮＴを相応のレベルの正または負電流に変換する。電圧信号ＶＦＣＯＮ Ｔは、目標値からのバッファメモリのスタッフィング 状態偏差を表す離散的信号とすることができる。電圧信号ＶＦＣＯＮＴの状態変 化レートは基準クロック信号の周波数と比較して低くすることができる。制御ス イッチの出力側に送出される信号はループフィルタＬＦ０，ＬＦ１に供給される 。ループフィルタでは供給される信号に、位相制御回路（ＰＬＬ）に対してそれ 自体公知の積分処理が行われる。この実施例ではループフィルタで、位相比較器 または電圧/電流変換器から送出される一定レベルの電流が線形に上昇する電圧 信号に変換される。ループフィルタから出力される電圧信号は一方では遅延線路 に制御電圧ＶＣ０，ＶＣ１として、他方ではコントロールユニットに同じ符号で 示された端子を介して供給される。コントロールユニットは、入力側に供給され た信号を評価して端子ＣＬＫＯＵＴにクロック信号を出力する。このクロック信 号は基準クロック信号ＣＲＥＦより高くても、低くても、または同じ周波数でも よい。端子ＣＬＫＯＵＴに出力されるクロック信号はまた、基準クロック信号に 対して持続的にやや高い、またはやや低い周波数を有することもできる。基準ク ロック信号とクロック信号ＣＬＫＯＵＴとの間の周波数差を補償するために、基 準クロック信号は遅延線路で増大的に移相される。端子ＣＬＫＯＵＴに出力され るクロック信号はバッファメモリに供給され、このバッァアメモリの内容はクロ ック信号の周波数により読み出される。 コントロールユニットによって常時、位相制御器が選択され、そのクロック信 号は端子ＣＬＫＯＵＴに導通される。図６と図７では、位相制御器ＰＲ１が選択 された位相制御器として示されている。選択された位相制御器では電圧/電流変 換器の出力信号が制御スイッチＳＷを介して所属のループフィルタに供給される 。したがって選択された位相制御器から出力されるクロック信号の周波数は、電 圧/電流変換器に供給される電圧信号ＶＦＣＯＮＴの大きさに応じて制御される 。図６と図７では、位相制御器Ｒ２が瞬時に選択されなかった位相制御器として 図示されている。選択されなかった位相制御器では、位相制御回路が制御スイッ チを介して閉じられる。この場合、位相制御回路は瞬時に選択された位相制御器 の周波数にロックされる。選択されなかった位相制御器が選択された位相制御器 の周波数にロックすることによって、位相跳躍なしでの切り換えが可能になる。 両方の位相制御器は入力側に相互に相補的な基準クロック信号が供給されるから 、選択された位相制御器と選択されなかった位相制御器とは一般的に相互に異な る制御電圧ＶＣ０，ＶＣ１を有する。 その他、図６のコントロールユニットに対しては、図１のコントロールユニッ トに対する説明が相応に当てはまるが以下の点を補充する。コントロールユニッ トは信号ＳＥＬＯＵＴを出力する。この信号はコント ロールユニットの選択状態によってその状態を変化し、制御スイッチの切り換え を行う。 図７ａ，ｂに対しては図２ａ，ｂに対する説明が当てはまるが次の点で相違す る。Ｄフリップフロップ（ＤＦＦ０，ＤＦＦ１）の入力側ＣＬＫには、それぞれ 他方の位相制御器の遅延線路から出力されたクロック信号が供給される。それぞ れ他方の位相制御器から出力されたクロック信号の各上昇エッジによって、所属 のクロック信号の瞬時状態がＤフリップフロップの出力側に引き渡される。位相 比較器の出力は制御スイッチの一方の入力側に供給される。この制御スイッチは それ自体公知のようにトランジスタスイッチとして実現することができる。瞬時 に選択された位相制御器の位相比較器の出力側の信号は使用されない。瞬時に選 択されなかった位相制御器の位相比較器の出力電流が所属の制御スイッチを介し て、コンデンサＣ０，Ｃ１により形成されたループフィルタに供給され、そこで 積分される。コンデンサＣ０，Ｃ１を介する電圧は所属の遅延線路の遅延素子全 体に供給される。瞬時に選択されなかった位相制御器では、遅延線路、位相比較 器およびループフィルタが制御スイッチを介して閉じた制御回路を形成する。こ こで位相比較器はその入力側において、クロック信号ＣＬＫＯの上昇エッジとク ロック信号ＣＬＫ１の上昇エッジとが同時になるように制御する。 選択装置の出力側ＳＥＬ０に出力される信号は切換信号ＳＥＬＯＵＴとして制 御スイッチＳＷ０，ＳＷ１に供給される。 コントロールユニットは、瞬時に選択されなかった位相制御器の制御電圧が中 央電圧を基準にして、ちょうど選択された位相制御器の動作領域とは正反対の動 作領域内に準備保持されるようにする。これによって瞬時に選択されなかった位 相制御器はこの状態にのみロックするようになる。 駆動電圧源の端子におけるノイズの影響は、遅延線路での遅延時間が短ければ 短いほど小さい。有利な実施例では、位相制御器は２つの群に分けられる。これ らの群にはそれぞれ相互に相補的な基準クロック信号が供給される。この手段は 、駆動電圧源の端子におけるノイズによって引き起こされる障害の影響を減少す るほかに、比較的短い、従って低コストの遅延線路の使用を可能にする。この場 合、遅延線路はクロック信号の半周期だけを補償できればよい。

Claims (1)

1. 【特許請求の範囲】 １． それぞれ１つの遅延線路（ＶＣＤ０，ＶＣＤ１）と、１つの位相比較器 （ＰＶ０，ＰＶ１）と、１つのループフィルタ（ＬＦ０，ＬＦ１）とを備えた複 数の位相制御器（ＰＲ０，ＰＲ１）を有する回路装置にて、クロック信号（ＣＬ ＫＯＵＴ）を再生する方法であって、 前記位相制御器の制御電圧（ＶＣ０，ＶＣ１）は上側限界（ＵＨ）と下側限界 （ＵＬ）との間の制御領域内で制御可能である方法において、 位相制御器の遅延線路の入力側に基準クロック信号（ＣＲＥＦ Ｈ，ＣＲＥＦ Ｌ）を供給し、 出力側に送出される信号がクロック信号として供給される位相制御器を選択し 、 選択された位相制御器の遅延時間を制御信号の大きさに応じて制御し、 ちょうど選択された位相制御器の制御領域が上側限界または下側限界に制御さ れる際に、それぞれ他方の位相制御器を選択し、該他方の位相制御器の制御電圧 は前記限界には制御されない、ことを特徴とするクロック信号再生方法。 ２． データ信号（ＤＡＴＡＩＮ）を制御信号として、選択された位相制御器 の位相比較器に供給し、 該位相制御器の出力側から出力された信号がデータ 信号に所属するクロック信号を形成する、請求項１記載の方法。 ３． バッファメモリのスタッフィング状態信号を選択された位相制御器のル ープフィルタに制御信号として供給し、 当該位相制御器の出力側から出力された信号がバッファメモリを読み出すため のクロック信号を形成する、請求項１記載の方法。 ４． ちょうど選択されなかった位相制御器を実質的に、ちょうど選択されて いる位相制御器がロックされているように、それぞれ他方の限界に準備保持する 、請求項１から３までのいずれか１項記載の方法。 ５． 位相制御器を２つの群に分け、当該群には相互に相補的な基準クロック 信号（ＣＲＥＦ Ｈ，ＣＲＥＦ Ｌ）の一方を供給する、請求項１から４までの いずれか１項記載の方法。 ６． それぞれ１つの制御される遅延線路（ＶＣＤ０，ＶＣＤ１）と、１つの 位相比較器（ＰＶ０，ＰＶ１）と、１つのループフィルタ（ＬＦ０，ＬＦ１）と を備えた複数の位相制御器（ＰＲ０，ＰＲ１）が設けられており、 前記位相制御器の制御電圧（ＶＣ０，ＶＣ１）は上側限界（ＵＨ）と下側限界 （ＵＬ）との間の制御領域内で制御可能であり、 位相制御器の遅延線路の入力側に基準クロック信号 （ＣＲＥＦ Ｈ，ＣＲＥＦ Ｌ）が供給され、 出力側に送出される信号がクロック信号として供給される位相制御器が選択さ れ、 選択された位相制御器の遅延時間が制御信号の大きさに応じて制御され、 ちょうど選択された位相制御器の制御領域が上側限界または下側限界に制御さ れる際に、それぞれ他方の位相制御器が選択され、該他方の位相制御器の制御電 圧は前記限界には制御されない、ことを特徴とするクロック信号（ＣＬＫＯＵＴ ）の再生用回路装置。 ７． データ信号（ＤＡＴＡＩＮ）が制御信号として、選択された位相制御器 の位相比較器の入力側に供給され、 該位相制御器の遅延線路の出力側に出力された信号がデータ信号に所属するク ロック信号を形成する、請求項６記載の回路装置。 ８． 選択された位相制御器のループフィルタの入力側に、バッファメモリの スタッフィング状態信号が制御信号として供給され、 当該位相制御器の出力側に出力される信号がバッファメモリを読み出すための クロック信号を形成する、請求項６記載の回路装置。 ９． ちょうど選択されなかった位相制御器を、制御領域の中央を基準にして それぞれ他方の側での制御ロック状態に、ちょうど選択された位相制御器のよう に準備保持する、請求項６から８までのいずれか１項記載の回路装置。 １０． 位相制御器が２つの群に分けられており、 位相制御器の各群の遅延線路には、相互に相補的な基準クロック信号（ＣＲＥ Ｆ Ｈ，ＣＲＥＦ Ｌ）の一方が供給される、請求項６から９までのいずれか１ 項記載の回路装置。 １１． 回路装置にはローカルに存在するデータ流を読み出すためのクロック 信号が基準クロック信号として供給される、請求項６から９までのいずれか１項 記載の回路装置。