JPH09330992A - 半導体装置実装体とその製造方法 - Google Patents
半導体装置実装体とその製造方法Info
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- JPH09330992A JPH09330992A JP8171750A JP17175096A JPH09330992A JP H09330992 A JPH09330992 A JP H09330992A JP 8171750 A JP8171750 A JP 8171750A JP 17175096 A JP17175096 A JP 17175096A JP H09330992 A JPH09330992 A JP H09330992A
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- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】 パッケージの薄型化及び小型化を図る。
【解決手段】 半導体素子が形成されたＩＣチップ２が
その裏面側で銀ペ−スト接着剤４により支持板のガラス
板６に接着されている。ＩＣチップ２の表面側の電極部
２ａには金ボ−ル８が接合されている。ＩＣチップ２及
び金ボ−ル８の周囲は封止用樹脂１０により封止されて
おり、金ボ−ル８の表面の一部が樹脂１０の表面から露
出している。金ボ−ル８の露出した表面がこのパッケー
ジを実装する基板の電極と半田付け接合される実装電極
部の端子面となる。
その裏面側で銀ペ−スト接着剤４により支持板のガラス
板６に接着されている。ＩＣチップ２の表面側の電極部
２ａには金ボ−ル８が接合されている。ＩＣチップ２及
び金ボ−ル８の周囲は封止用樹脂１０により封止されて
おり、金ボ−ル８の表面の一部が樹脂１０の表面から露
出している。金ボ−ル８の露出した表面がこのパッケー
ジを実装する基板の電極と半田付け接合される実装電極
部の端子面となる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置チップの
パッケージング技術に関するものである。
パッケージング技術に関するものである。
【０００２】
【従来の技術】半導体装置（以下、ＩＣという）のパッ
ケージング技術の１つに樹脂封止法があるが、樹脂封止
法ではＩＣチップをリ−ドフレ−ムにダイボンディング
し、チップの電極とリ−ドフレ−ムとの間をワイヤ−に
よるボンディング接続を行なった後、チップとワイヤ−
を樹脂により封止している。そのため、チップが小型化
したり、ワイヤ−の本数が多くなってくると、ワイヤ−
どおしが接触するワイヤ−干渉の問題や、ワイヤ−ル−
プ分だけパッケージの厚みが厚くなって薄型化が困難に
なるという問題が生じる。
ケージング技術の１つに樹脂封止法があるが、樹脂封止
法ではＩＣチップをリ−ドフレ−ムにダイボンディング
し、チップの電極とリ−ドフレ−ムとの間をワイヤ−に
よるボンディング接続を行なった後、チップとワイヤ−
を樹脂により封止している。そのため、チップが小型化
したり、ワイヤ−の本数が多くなってくると、ワイヤ−
どおしが接触するワイヤ−干渉の問題や、ワイヤ−ル−
プ分だけパッケージの厚みが厚くなって薄型化が困難に
なるという問題が生じる。
【０００３】
【発明が解決しようとする課題】本発明はワイヤ−ル−
プを存在させないことによってパッケージの薄型化及び
小型化を図ることを目的とするものである。
プを存在させないことによってパッケージの薄型化及び
小型化を図ることを目的とするものである。
【０００４】
【課題を解決するための手段】本発明の半導体装置実装
体では、ＩＣチップの電極部に金ボ−ルが接合してお
り、そのＩＣチップ及び金ボ−ルの周囲が樹脂封止さ
れ、金ボ−ルの表面の一部が封止樹脂表面に露出してい
る。金ボ−ルは一重のものでもよいが、チップ側に小さ
いボ−ルが形成され、その上に重ねて大きいボ−ルが形
成された二重構造になっているものの場合には、実装電
極部の端子面を広くすることができて好都合である。
体では、ＩＣチップの電極部に金ボ−ルが接合してお
り、そのＩＣチップ及び金ボ−ルの周囲が樹脂封止さ
れ、金ボ−ルの表面の一部が封止樹脂表面に露出してい
る。金ボ−ルは一重のものでもよいが、チップ側に小さ
いボ−ルが形成され、その上に重ねて大きいボ−ルが形
成された二重構造になっているものの場合には、実装電
極部の端子面を広くすることができて好都合である。
【０００５】本発明の製造方法は、以下の工程（Ａ）か
ら（Ｅ）を含んでいる。 （Ａ）半導体素子が形成されたウエハの裏面側を支持板
に接着する工程、（Ｂ）支持板に接着されたウエハをチ
ップごとに分離し、かつ支持板の厚みの一部の深さまで
切り込みを入れるダイシング工程、（Ｃ）ダイシング工
程の前又は後で、ウエハの電極部にワイヤ−ボンディン
グ法により金ボ−ルを形成する工程、（Ｄ）工程（Ｂ）
及び（Ｃ）に後、トランスファモールド法により、金ボ
−ルの表面の一部が露出するように、チップ及び金ボ−
ルの周囲を封止する樹脂封止工程、（Ｅ）その後、支持
板をチップごとに切り離す工程。
ら（Ｅ）を含んでいる。 （Ａ）半導体素子が形成されたウエハの裏面側を支持板
に接着する工程、（Ｂ）支持板に接着されたウエハをチ
ップごとに分離し、かつ支持板の厚みの一部の深さまで
切り込みを入れるダイシング工程、（Ｃ）ダイシング工
程の前又は後で、ウエハの電極部にワイヤ−ボンディン
グ法により金ボ−ルを形成する工程、（Ｄ）工程（Ｂ）
及び（Ｃ）に後、トランスファモールド法により、金ボ
−ルの表面の一部が露出するように、チップ及び金ボ−
ルの周囲を封止する樹脂封止工程、（Ｅ）その後、支持
板をチップごとに切り離す工程。
【０００６】支持板をチップごとに切り離した後、金ボ
−ルが形成されている側の表面を研磨する工程をさらに
含んでいてもよい。この場合も実装電極部の端子面を広
くすることができて好都合である。
−ルが形成されている側の表面を研磨する工程をさらに
含んでいてもよい。この場合も実装電極部の端子面を広
くすることができて好都合である。
【０００７】ウエハに金ボ−ルを形成する方法として
は、通常用いられているワイヤ−ボンダーやボ−ルボン
ダーに条件を設定することによりボ−ルを形成すること
ができる。また、ワイヤ−ボンダ−により金ボ−ルを形
成した後、キャピラリ−を動作させて金ボ−ルとワイヤ
−との境界部分に応力集中等を生じさせて切り離すこと
によっても金ボ−ルを形成することができる（特開昭６
２−２１１９３７号公報参照）。
は、通常用いられているワイヤ−ボンダーやボ−ルボン
ダーに条件を設定することによりボ−ルを形成すること
ができる。また、ワイヤ−ボンダ−により金ボ−ルを形
成した後、キャピラリ−を動作させて金ボ−ルとワイヤ
−との境界部分に応力集中等を生じさせて切り離すこと
によっても金ボ−ルを形成することができる（特開昭６
２−２１１９３７号公報参照）。
【０００８】
【実施例】図１は一実施例のパッケージを表わす。半導
体素子が形成されたＩＣチップ２がその裏面側で銀ペ−
スト接着剤４により支持板のガラス板６に接着されてい
る。ＩＣチップ２の表面側の電極部２ａには金ボ−ル８
が接合されている。ＩＣチップ２及び金ボ−ル８の周囲
は封止用樹脂１０により封止されており、金ボ−ル８の
表面の一部が樹脂１０の表面から露出している。金ボ−
ル８の露出した表面がこのパッケージを実装する基板の
電極と半田付け接合される実装電極部の端子面となる。
体素子が形成されたＩＣチップ２がその裏面側で銀ペ−
スト接着剤４により支持板のガラス板６に接着されてい
る。ＩＣチップ２の表面側の電極部２ａには金ボ−ル８
が接合されている。ＩＣチップ２及び金ボ−ル８の周囲
は封止用樹脂１０により封止されており、金ボ−ル８の
表面の一部が樹脂１０の表面から露出している。金ボ−
ル８の露出した表面がこのパッケージを実装する基板の
電極と半田付け接合される実装電極部の端子面となる。
【０００９】次に、この実施例を製造する方法について
図２を参照して説明する。 （Ａ）半導体素子が形成されたシリコンウエハ２０をそ
の裏面側で銀ペ−スト接着剤により絶縁性のシ−ト又は
ガラス板などの支持板２２に貼り付け、支持板２２を介
してウエハリング２４に固定する。この状態でワイヤ−
ボンディング法によりウエハ２０の電極部に金ボ−ルを
形成する。金ボ−ルの形成方法として、従来のボ−ルボ
ンダーを用い、その一次側及び二次側を同一とし、ワイ
ヤ−ル−プ高さを０設定とし、パワ−及びタイムを一次
側のみ設定し、二次側を０にするか又は一次側より小さ
くしてボンディングすることにより、ル−プのない金ボ
−ルを形成することができる。用いるワイヤ−は、細線
用ワイヤ−ボンダ−の場合は直径が２０〜４０μｍ、太
線用ボ−ルボンダ−の場合は直径４０〜１２７μｍであ
る。
図２を参照して説明する。 （Ａ）半導体素子が形成されたシリコンウエハ２０をそ
の裏面側で銀ペ−スト接着剤により絶縁性のシ−ト又は
ガラス板などの支持板２２に貼り付け、支持板２２を介
してウエハリング２４に固定する。この状態でワイヤ−
ボンディング法によりウエハ２０の電極部に金ボ−ルを
形成する。金ボ−ルの形成方法として、従来のボ−ルボ
ンダーを用い、その一次側及び二次側を同一とし、ワイ
ヤ−ル−プ高さを０設定とし、パワ−及びタイムを一次
側のみ設定し、二次側を０にするか又は一次側より小さ
くしてボンディングすることにより、ル−プのない金ボ
−ルを形成することができる。用いるワイヤ−は、細線
用ワイヤ−ボンダ−の場合は直径が２０〜４０μｍ、太
線用ボ−ルボンダ−の場合は直径４０〜１２７μｍであ
る。
【００１０】（Ｂ）金ボ−ル８を形成した後、ウエハ２
０をＩＣチップに分離するダイシングを行なう。ダイシ
ングではウエハ２０をチップごとに完全に切り離し、支
持板２２はその厚みの一部まで切り込む。 （Ｃ）ウエハ２０をトランスファ−モ−ルド法の型２６
に入れ、樹脂１０を注入することにより封止する。
０をＩＣチップに分離するダイシングを行なう。ダイシ
ングではウエハ２０をチップごとに完全に切り離し、支
持板２２はその厚みの一部まで切り込む。 （Ｃ）ウエハ２０をトランスファ−モ−ルド法の型２６
に入れ、樹脂１０を注入することにより封止する。
【００１１】（Ｄ）支持板２２を切断し、ＩＣチップご
とに分離する。その後、切断面を研磨し、さらに金ボ−
ル８が形成されている樹脂面も研磨して金ボ−ル８の一
部も研磨する。それにより、金ボ−ル８の露出面が大き
くなる。樹脂封止された状態で金ボ−ル８が樹脂１０の
表面に露出するようにしてもよく、十分に露出していな
くても、研磨することにより金ボ−ル８の表面を十分に
露出させることができる。図２の製造工程において、金
ボ−ルを形成する工程とダイシング工程とを逆にしても
よい。
とに分離する。その後、切断面を研磨し、さらに金ボ−
ル８が形成されている樹脂面も研磨して金ボ−ル８の一
部も研磨する。それにより、金ボ−ル８の露出面が大き
くなる。樹脂封止された状態で金ボ−ル８が樹脂１０の
表面に露出するようにしてもよく、十分に露出していな
くても、研磨することにより金ボ−ル８の表面を十分に
露出させることができる。図２の製造工程において、金
ボ−ルを形成する工程とダイシング工程とを逆にしても
よい。
【００１２】金ボ−ル８の大きさは用いるワイヤ−の直
径によって異なる。金ボ−ル８が接合されるウエハ２０
の電極部の圧着面積は、一般には金ワイヤ−の場合はワ
イヤ−の直径の３倍の圧着面積が必要である。例えば直
径μｍの金ワイヤ−であればＩＣチップ側の電極パッド
として９０μｍ×９０μｍ程度の大きさが必要となる。
そこで、ＩＣチップの電極パッドを大きくしないで、パ
ッケージングされた後の金ボ−ルの露出面（実装電極
面）を大きくするために、図３に示されるように、初め
に細い金ワイヤ−を用いて下層の金ボ−ル８ａを形成
し、その上に太い金ワイヤ−を用いて上層の金ボ−ル８
ｂを形成してボ−ルを二重にすることにより、実装電極
部の端子面を広くすることができる。支持板としてはガ
ラス板を例示しているが、その他の絶縁性基板であって
もよく、ポリイミドシ−トなどの絶縁性シ−トであって
もよい。
径によって異なる。金ボ−ル８が接合されるウエハ２０
の電極部の圧着面積は、一般には金ワイヤ−の場合はワ
イヤ−の直径の３倍の圧着面積が必要である。例えば直
径μｍの金ワイヤ−であればＩＣチップ側の電極パッド
として９０μｍ×９０μｍ程度の大きさが必要となる。
そこで、ＩＣチップの電極パッドを大きくしないで、パ
ッケージングされた後の金ボ−ルの露出面（実装電極
面）を大きくするために、図３に示されるように、初め
に細い金ワイヤ−を用いて下層の金ボ−ル８ａを形成
し、その上に太い金ワイヤ−を用いて上層の金ボ−ル８
ｂを形成してボ−ルを二重にすることにより、実装電極
部の端子面を広くすることができる。支持板としてはガ
ラス板を例示しているが、その他の絶縁性基板であって
もよく、ポリイミドシ−トなどの絶縁性シ−トであって
もよい。
【００１３】
【発明の効果】本発明のパッケージでは、ＩＣチップの
電極部に金ボ−ルを接合させ、そのＩＣチップ及び金ボ
−ルの周囲を樹脂封止し、金ボ−ルの表面の一部を封止
樹脂表面に露出させているので、パッケージの厚さがチ
ップの厚さとボ−ルの高さにより決まり、ワイヤ−ボン
ディング法のようなワイヤ−ル−プの高さが不要になる
ので、薄型化パッケ−ジが可能になる。また、リ−ドフ
レ−ムを用いないため、電気抵抗も小さくなリ、小型に
もなる。金ボ−ルの側部及びＩＣチップを樹脂封止して
いるので、信頼性が高い。このパッケージを基板に実装
するときは、基板の電極パタ−ンとＩＣチップの電極パ
タ−ンを同じサイズにすることができるため、基板のパ
タ−ンピッチを小さくすることが可能になり、高密度実
装ができるようになる。金ボ−ルは一重のものでもよい
が、チップ側に小さいボ−ルを形成し、その上に重ねて
大きいボ−ルを形成した二重構造とすれば、実装電極部
の端子面を広くすることができて好都合である。
電極部に金ボ−ルを接合させ、そのＩＣチップ及び金ボ
−ルの周囲を樹脂封止し、金ボ−ルの表面の一部を封止
樹脂表面に露出させているので、パッケージの厚さがチ
ップの厚さとボ−ルの高さにより決まり、ワイヤ−ボン
ディング法のようなワイヤ−ル−プの高さが不要になる
ので、薄型化パッケ−ジが可能になる。また、リ−ドフ
レ−ムを用いないため、電気抵抗も小さくなリ、小型に
もなる。金ボ−ルの側部及びＩＣチップを樹脂封止して
いるので、信頼性が高い。このパッケージを基板に実装
するときは、基板の電極パタ−ンとＩＣチップの電極パ
タ−ンを同じサイズにすることができるため、基板のパ
タ−ンピッチを小さくすることが可能になり、高密度実
装ができるようになる。金ボ−ルは一重のものでもよい
が、チップ側に小さいボ−ルを形成し、その上に重ねて
大きいボ−ルを形成した二重構造とすれば、実装電極部
の端子面を広くすることができて好都合である。
【図１】一実施例を示す断面図である。
【図２】製造方法の一例を示す平面図及び断面図であ
る。
る。
【図３】他の実施例における金ボ−ルを概略的に示す側
面図である。
面図である。
２ ＩＣチップ ２ａ，２ｂ ＩＣチップの電極部 ４ 銀ペ−スト接着剤 ６ 支持板 ８，８ａ，８ｂ 金ボ−ル １０ 封止用樹脂
Claims (4)
- 【請求項１】 半導体装置チップの電極部に金ボ−ルが
接合しており、その半導体装置チップ及び金ボ−ルの周
囲が樹脂封止され、金ボ−ルの表面の一部が封止樹脂表
面に露出していることを特徴とする半導体装置実装体。 - 【請求項２】 金ボ−ルは、チップ側に小さいボ−ルが
形成され、その上に重ねて大きいボ−ルが形成された二
重構造になっている請求項１に記載の半導体装置実装
体。 - 【請求項３】 以下の工程（Ａ）から（Ｅ）を含む半導
体装置実装体の製造方法。 （Ａ）半導体素子が形成されたウエハの裏面側を支持板
に接着する工程、 （Ｂ）支持板に接着されたウエハをチップごとに分離
し、かつ支持板の厚みの一部の深さまで切り込みを入れ
るダイシング工程、 （Ｃ）ダイシング工程の前又は後で、ウエハの電極部に
ワイヤ−ボンディング法により金ボ−ルを形成する工
程、 （Ｄ）工程（Ｂ）及び（Ｃ）に後、トランスファモール
ド法により、金ボ−ルの表面の一部が露出するように、
チップ及び金ボ−ルの周囲を封止する樹脂封止工程、 （Ｅ）その後、支持板をチップごとに切り離す工程。 - 【請求項４】 支持板をチップごとに切り離した後、金
ボ−ルが形成されている側の表面を研磨する工程をさら
に含んでいる請求項３に記載の半導体装置実装体の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8171750A JPH09330992A (ja) | 1996-06-10 | 1996-06-10 | 半導体装置実装体とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8171750A JPH09330992A (ja) | 1996-06-10 | 1996-06-10 | 半導体装置実装体とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09330992A true JPH09330992A (ja) | 1997-12-22 |
Family
ID=15929007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8171750A Pending JPH09330992A (ja) | 1996-06-10 | 1996-06-10 | 半導体装置実装体とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09330992A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000101162A (ja) * | 1998-09-25 | 2000-04-07 | Asahi Kasei Denshi Kk | 小型磁電変換素子とその製造方法 |
| JP2004512684A (ja) * | 2000-10-17 | 2004-04-22 | スリーエム イノベイティブ プロパティズ カンパニー | フリップチップボンディング用に事前にアンダーフィルを施したはんだバンプウエハの溶剤バニッシング |
| CN100378977C (zh) * | 2000-11-14 | 2008-04-02 | 联测科技股份有限公司 | 无晶片承载件的半导体装置及其制法 |
| JP2009100005A (ja) * | 2003-08-06 | 2009-05-07 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US7723839B2 (en) | 2005-06-10 | 2010-05-25 | Sharp Kabushiki Kaisha | Semiconductor device, stacked semiconductor device, and manufacturing method for semiconductor device |
-
1996
- 1996-06-10 JP JP8171750A patent/JPH09330992A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000101162A (ja) * | 1998-09-25 | 2000-04-07 | Asahi Kasei Denshi Kk | 小型磁電変換素子とその製造方法 |
| JP2004512684A (ja) * | 2000-10-17 | 2004-04-22 | スリーエム イノベイティブ プロパティズ カンパニー | フリップチップボンディング用に事前にアンダーフィルを施したはんだバンプウエハの溶剤バニッシング |
| CN100378977C (zh) * | 2000-11-14 | 2008-04-02 | 联测科技股份有限公司 | 无晶片承载件的半导体装置及其制法 |
| JP2009100005A (ja) * | 2003-08-06 | 2009-05-07 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US7723839B2 (en) | 2005-06-10 | 2010-05-25 | Sharp Kabushiki Kaisha | Semiconductor device, stacked semiconductor device, and manufacturing method for semiconductor device |
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