JPH0924846A - 電動パワ−ステアリング装置の制御装置 - Google Patents
電動パワ−ステアリング装置の制御装置Info
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Abstract
含まれるオフセツト値の相対誤差値、或いはオフセツト
値を補正する電流検出器を提供する。 【構成】イグニツシヨンキ−11がOFFからONにさ
れたモ−タ電流が零の時点(初期状態)で、電流補正演
算器48によりFETモ−タ駆動回路30の2つのア−
ムの下流に挿入された抵抗R1 、R2 の両端に発生する
電圧の差をオペアンプOP1 、OP2 で検出してモ−タ
電流検出値のオフセツト値とし、その相対誤差をメモリ
49に記憶させる。次に、ステアリング装置が動作状態
になつた後、所定時間毎のサンプリングによるモ−タ電
流値からメモリ49に記憶されているモ−タ電流値のオ
フセツト値の相対誤差を減算補正し、モ−タ電流値iを
演算する。
Description
ング装置の制御装置に関する。
は、操向ハンドルの操作によりステアリングシヤフトに
発生する操舵トルクその他を検出し、その検出信号に基
づいてモ−タの制御目標値である電流指令値を演算し、
電流フイ−ドバツク制御回路において、前記した制御目
標値である電流指令値と実際にモ−タに流れる電流との
差を電流制御値として求め、電流制御値によりモ−タを
駆動して操向ハンドルの操舵力を補助するものがある。
では、図7に示すように、4個の電界効果型トランジス
タFET1 〜FET4 をブリツジに接続して第1及び第
2の2つのア−ムを備えたHブリツジ回路を構成し、そ
の入力端子間に電源Vb を、出力端子間に前記モ−タM
を接続したモ−タ制御回路が使用されている。
ブリツジ回路の互いに対向する2つのア−ムを構成する
2個1組のFETのうち、第1のア−ムのFET1 (或
いは第2のア−ムのFET2 )を電流制御値に基づいて
決定されるデユ−テイ比DのPWM信号(パルス幅変調
信号)で駆動することにより、モ−タ電流の大きさが制
御される。
ア−ムのFET3 をON、第2のア−ムのFET4 をO
FF(或いは第2のア−ムのFET3 をOFF、第2の
ア−ムのFET4 をON)に制御することでモ−タMの
回転方向が制御される。
FET1 、モ−タM、FET3 を経て流れ、モ−タMに
正方向の電流が流れる。また第2のア−ムのFET4 が
導通状態にあるときは、電流はFET2 、モ−タM、F
ET4 を経て流れ、モ−タMに負方向の電流が流れる。
れるモ−タ電流の検出は、図7に示すように、Hブリツ
ジ回路の互いに対向する2つのア−ムのそれぞれに、直
列に抵抗RR 、RL を挿入し、その抵抗両端の電圧降下
を検出して電流を検出している。電流検出用抵抗RR 、
RL の抵抗値はモ−タ端子間抵抗に比べて十分に低く設
定されているため、電流検出用抵抗RR 、RL による電
圧降下は非常に小さい。このため、抵抗RR 、RL の両
端に増幅率の大きいオペアンプOPR 、OPLを接続
し、抵抗両端に発生する電圧の差を十分に増幅した上
で、その電圧の差から電流を検出するように構成されて
いる。
の互いに対向する2つのア−ムの下流側、或いは上流側
に共通の1個の抵抗Rを挿入し、その抵抗両端の電圧降
下を検出して電流を検出する回路によることもでき、こ
の場合も抵抗Rの両端に増幅率の大きいオペアンプOP
を接続し、抵抗両端に発生する電圧の差を十分に増幅し
た上で、その電圧の差から電流を検出するように構成さ
れている。
電動式パワ−ステアリング装置の制御装置に使用される
電流検出用のオペアンプは、入力信号に対して僅かにオ
フセツトされた信号を出力するので、増幅率が大きい場
合はオフセツト値も増幅され、検出された電流値に対し
て無視できない誤差が発生する。即ち、図8に示すよう
に、実際にはモ−タ電流が流れていないにも拘わらず、
オフセツト値のため、あたかも電流が流れているように
検出されてしまい、電流を流す方向にフイ−ドバツク制
御が行われてしまう。
Hブリツジ回路の互いに対向する2つのア−ムのそれぞ
れの検出電流値iR とiL の和、即ちi=iR +iL で
定義し、オペアンプのオフセツト値を補償している。こ
の場合、2つのオペアンプの特性が揃つていれば、それ
ぞれが検出した検出電流値iR とiL の和をとること
で、2つのオペアンプの有するオフセツト値を補償する
ことができ、格別の問題は生じない。
ツキがあるため、検出電流値iR とiL の和をとつたと
しても、それぞれのオペアンプが持つオフセツト値のバ
ラツキによりオフセツト値を完全には補償することがで
きない。即ち、それぞれのオペアンプが持つオフセツト
値のバラツキがオフセツト値の相対誤差として現れ、補
償することができない。
対誤差を含む検出電流値により電流フイ−ドバツク制御
を行うと、例えば、高速走行時のように直進方向から左
右に僅かなハンドル操作が行なわれるような場合など、
微妙な制御が要求される中立位置付近の制御において、
円滑な操舵補助を行うことができず、操舵フイ−リング
が悪化する。
はモ−タ電流が流れていないにもかかわらず、FET駆
動回路では検出されたオフセツト値の相対誤差を含む電
流値に対応してデユ−テイ比の値を演算しようとし、結
果として振動電流を発生させることになり、操舵フイ−
リングを悪化させる原因となつていた。
路の互いに対向する2つのア−ムの下流側に共通の1個
の抵抗を挿入し、その抵抗両端の電圧降下を検出して電
流を検出する回路による場合は、検出電流値にオペアン
プのオフセツト値が含まれるから、この場合も、先に説
明したと同様に微妙な制御が要求される中立位置付近の
制御において円滑な操舵補助を行うことができず、操舵
フイ−リングを悪化させる結果となる。この発明は上記
課題を解決することを目的とする。
決するもので、請求項1の発明は、少なくともステアリ
ングシヤフトに発生する操舵トルク信号に基づいて演算
された電流指令値と検出されたモ−タ電流値から演算し
た電流制御値に基づいてステアリング機構に操舵補助力
を与えるモ−タの出力を制御するフイ−ドバツク制御手
段を備えた電動パワ−ステアリング装置の制御装置にお
いて、半導体素子4個をHブリツジに接続して構成した
ブリツジ回路の入力端子間に電源を、出力端子間に前記
モ−タを接続したモ−タ駆動回路と、前記モ−タ駆動回
路を構成するHブリツジ回路の互いに対向する2つのア
−ムのそれぞれに流れる電流を検出する2つの電流検出
手段と、制御手段を備え、前記制御手段は、モ−タ駆動
回路の初期状態において検出された2つのア−ムの電流
検出値に含まれるそれぞれの電流検出手段のオフセツト
値の相対誤差値を識別し、モ−タ駆動回路の2つの電流
検出手段により検出された電流検出値に基づいてモ−タ
電流値を演算すると共に、演算されたモ−タ電流値を前
記識別されたオフセツト値の相対誤差値で補正すること
を特徴とするものである。
アリングシヤフトに発生する操舵トルク信号に基づいて
演算された電流指令値と検出されたモ−タ電流値から演
算した電流制御値に基づいてステアリング機構に操舵補
助力を与えるモ−タの出力を制御するフイ−ドバツク制
御手段を備えた電動パワ−ステアリング装置の制御装置
において、半導体素子4個をHブリツジに接続して構成
したブリツジ回路の入力端子間に電源を、出力端子間に
前記モ−タを接続したモ−タ駆動回路と、前記モ−タ駆
動回路を構成するHブリツジ回路に流れる電流を検出す
る電流検出手段と、制御手段を備え、前記制御手段は、
モ−タ駆動回路の初期状態において検出された電流検出
値に含まれる電流検出手段のオフセツト値を識別し、モ
−タ駆動回路の電流検出手段により検出された電流検出
値に基づいてモ−タ電流値を演算すると共に、演算され
たモ−タ電流値を前記識別されたオフセツト値で補正す
ることを特徴とするものである。
態において検出された2つのア−ムの電流検出値に含ま
れるそれぞれの電流検出手段のオフセツト値の相対誤差
値を識別し、検出された電流検出値に基づいて演算され
たモ−タ電流値を識別されたオフセツト値の相対誤差値
で補正する。
期状態において検出された電流検出値に含まれる電流検
出手段のオフセツト値を識別し、検出された電流検出値
に基づいて演算されたモ−タ電流値を識別されたオフセ
ツト値で補正する。
る。まず、図1乃至図3により、この発明を実施するに
適した電動パワ−ステアリング装置の概略を説明する。
図1は電動パワ−ステアリング装置の構成の概略を説明
する図で、操向ハンドル1の軸2は減速ギア4、ユニバ
−サルジョイント5a、5b、ピニオンラツク機構7を
経て操向車輪のタイロツド8に結合されている。軸2に
は操向ハンドル1の操舵トルクを検出するトルクセンサ
3が設けられており、また、操舵力を補助するモ−タ1
0がクラツチ9、減速ギア4を介して軸2に結合してい
る。
御回路13は、バツテリ14からイグニツシヨンキ−1
1を経て電力が供給される。電子制御回路13は、トル
クセンサ3で検出された操舵トルクと車速センサ12で
検出された車速に基づいて電流指令値の演算を行い、演
算された電流指令値に基づいてモ−タ10に供給する電
流を制御する。
される。クラツチ9は通常の動作状態では結合してお
り、電子制御回路13によりパワ−ステアリング装置の
故障と判断された時、及び電源がOFFとなつている時
に切離される。
ある。この実施例では電子制御回路13は主としてCP
Uから構成されるが、ここではそのCPU内部において
プログラムで実行される機能を示してある。例えば、位
相補償器21は独立したハ−ドウエアとしての位相補償
器21を示すものではなく、CPUで実行される位相補
償機能を示す。
明する。トルクセンサ3から入力された操舵トルク信号
は、位相補償器21で操舵系の安定を高めるために位相
補償され、電流指令値演算器22に入力される。また、
車速センサ12で検出された車速も電流指令値演算器2
2に入力される。
償された操舵トルク信号及び車速信号に基づいて所定の
演算式によりモ−タ10に供給する電流の制御目標値で
ある電流指令値Iを演算する。
25、積分演算器26、加算器27から構成される回路
は、実際のモ−タ電流値iが電流指令値Iに一致するよ
うにフイ−ドバツク制御を行う回路である。
演算された制御目標値である電流指令値Iと後述するモ
−タ電流検出回路42で検出された実際のモ−タ電流値
iとが比較され、その差の信号が出力される。
のモ−タ電流値iとの差に比例した比例値が出力され
る。さらに比較器23の出力信号はフイ−ドバツク系の
特性を改善するため積分演算器26において積分され、
積分値が出力される。
る実際にモ−タに流れるモ−タ電流値iの応答速度を高
めるため、電流指令値Iの微分値が出力される。
Iの微分値、比例演算器25から出力された電流指令値
Iと実際のモ−タ電流値iとの差に比例した比例値、積
分演算器26から出力された積分値は加算器27におい
て加算演算され、演算結果である電流制御値Eがモ−タ
制御回路41に出力され、モ−タ駆動回路30を介して
モ−タ10が駆動される。モ−タ電流は後述するモ−タ
電流検出回路45により検出されて補正演算され、補正
演算されたモ−タ電流値iが比較器23にフイ−ドバツ
クされる。
路30、及びモ−タ電流検出回路45の構成の一例を示
す。モ−タ制御回路41は加算器27から入力された電
流制御値Eに基づいて決定されるデユ−テイ比DのPW
M信号を発生させると共に、電流制御値Eの符号に基づ
いてモ−タの回転方向を決定する回転方向信号を出力す
るPWM回路42、Hブリツジ回路のFET1 〜FET
4 のゲ−トを駆動するゲ−ト駆動回路43から構成され
る。
トランジスタFET1 〜FET4 をブリツジに接続して
第1及び第2の2つのア−ムを備えたHブリツジ回路で
あり、その入力端子にはバツテリ14からイグニツシヨ
ンキ−11、リレ−31を経て電圧Vb の電力が供給さ
れ、出力端子間にはモ−タ10が接続される。
Eに基づいて決定されるデユ−テイ比DのPWM信号に
基づいてゲ−トがON/OFFされ、モ−タに流れる電
流iの大きさが制御される。また、FET3 とFET4
は電流制御値Eの符号に基づいて決定される回転方向信
号によりゲ−トがON/OFFされる。
FET1 、モ−タ10、FET3 、抵抗R1 を経て流
れ、モ−タ10に正方向の電流が流れる。また、FET
4 が導通状態にあるときは、電流はFET2 、モ−タ1
0、FET4 、抵抗R2 を経て流れ、モ−タ10に負方
向の電流が流れる。
その両端に接続されたオペアンプOP1 、オペアンプO
P1 の出力側に接続されたA/D変換器46から構成さ
れる第1検出回路、抵抗R2 と、その両端に接続された
オペアンプOP2 、オペアンプOP2 の出力側に接続さ
れたA/D変換器47から構成される第2検出回路、電
流補正演算器48、オフセツト値とその相対誤差を記憶
するメモリ49から構成される。
抗R1 にモ−タ電流が流れるから、抵抗R1 の両端に発
生する電圧の差がオペアンプOP1 により検出され、A
/D変換器46でA/D変換された後、電流補正演算器
48に入力される。また、モ−タ10が負(先と逆)方
向に回転するときは、抵抗R2 にモ−タ電流が流れるか
ら、抵抗R2 の両端に発生する電圧の差がオペアンプO
P2 により検出され、A/D変換器47でA/D変換さ
れた後、電流補正演算器48に入力される。
1 又はR2 の両端に発生する電圧の差からモ−タ電流値
を演算すると共に、オペアンプOP1 、OP2 のオフセ
ツト値の相対誤差を補正演算するものであつて、補正さ
れたモ−タ電流値iが比較器23にフイ−ドバツクされ
る。
る。まず、モ−タ電流値の演算であるが、抵抗R1 又は
R2 の両端に発生する電圧の差が、オペアンプOP1 又
はOP2 で検出されると、入力された電圧の差を抵抗R
1 又はR2 の値で割ることでモ−タ電流値を求める。
の相対誤差を補正演算は、以下のようにして行われる。
まず、イグニツシヨンキ−11がOFFからONにされ
た時点、この時点ではHブリツジを構成するFETは全
てOFFの状態にあるから、実際にはモ−タ電流が流れ
ていない。そこで、この時点でモ−タ電流が検出された
ときは、実際の電流値である零からのオフセツト値であ
ると認識することができるので、この検出されたモ−タ
電流値をオフセツト値としてメモリ49に記憶させる。
このとき、オペアンプOP1 とOP2 の両方の出力を入
力とし、その相対誤差をオフセツト値としてメモリ49
に記憶させる。
た後は、所定時間毎にサンプリングして検出されたモ−
タ電流値からメモリ49に記憶されているモ−タ電流値
のオフセツト値を減算補正し、モ−タ電流値iを演算す
る。
する部分を示した電動パワ−ステアリング装置の制御装
置の動作の概略を示すフロ−チヤ−トである。まず、イ
グニツシヨンキ−をONとし(ステツプP1)、モ−タ
電流の検出値をオフセツト値として読み込み、その相対
誤差をメモリに記憶させる(ステツプP2)。次に制御
装置の各ユニツトの検査(初期チエツク)を行い(ステ
ツプP3)、制御装置が正常か否かを判定する(ステツ
プP4)。
い(ステツプP5)、イグニツシヨンキ−のOFFを判
定し(ステツプP6)、OFFでなければステツプP4
に戻り、制御動作を継続し、イグニツシヨンキ−がOF
Fであれば制御動作を停止する。また、ステツプP4の
判定で制御装置が異常であれば、異常時の処理を行い
(ステツプP7)、制御動作を停止する。
て、ステツプP5として示した正常時の処理の詳細を示
すフロ−チヤ−トである。まず、所定時間毎のサンプリ
ング処理により、操舵トルクと車速を読み込み(ステツ
プP11、P12)、モ−タ10に供給する電流の制御
目標値である電流指令値Iを演算する(ステツプP1
3)。
P14)、検出されたモ−タ電流値からメモリ49に記
憶されているオフセツト値の相対誤差を減算し、モ−タ
電流値iを補正演算する(ステツプP15)。電流指令
値Iとモ−タ電流値iに基づくフイ−ドバツク制御が行
われてモ−タに供給する電流制御値Eが演算される(ス
テツプP16)。
ジ回路を構成するFETを所定のデユ−テイ比で駆動す
るPWM信号、及びモ−タの回転方向を決定する回転方
向信号が生成され(ステツプP17)、ゲ−ト駆動回路
に出力される(ステツプP18)。
する。第2実施例は、モ−タ電流の検出を、Hブリツジ
回路のFET3 及びFET4 の下流側に1個のモ−タ電
流検出用抵抗RとオペアンプOPを挿入したものであ
る。
1、モ−タ駆動回路30、及びモ−タ電流検出回路55
の構成を示すものである。モ−タ制御回路41とモ−タ
駆動回路30は第1実施例のものと同じであるのでここ
では説明を省略し、モ−タ電流検出回路55についての
み説明する。
路のFET3 及びFET4 の下流側に挿入された1個の
モ−タ電流検出用抵抗RとオペアンプOP、オペアンプ
OPの出力側に接続されたA/D変換器56、電流補正
演算器58、オフセツト値を記憶するメモリ59から構
成される。
ときは抵抗Rにモ−タ電流が流れ、抵抗Rの両端に発生
する電圧の差がオペアンプOPにより検出され、A/D
変換器56でA/D変換された後、電流補正演算器58
に入力される。
の両端に発生する電圧の差からモ−タ電流値を演算する
と共に、オペアンプOPのオフセツト値を補正演算する
ものであつて、補正されたモ−タ電流値iが比較器23
にフイ−ドバツクされる。
ト値は、実際にはモ−タ電流が流れていないときの電流
値(零)とオペアンプOPから出力されたモ−タ電流値
検出値との差である。
して行われる。まず、イグニツシヨンキ−11がOFF
からONにされた時点、この時点ではHブリツジを構成
するFETは全てOFFの状態にあるから、実際にはモ
−タ電流が流れていない。そこで、この時点でモ−タ電
流が検出されたときは、実際の電流値である零からのオ
フセツト値であると認識することができるので、この検
出されたモ−タ電流値をオフセツト値としてメモリ59
に記憶させる。次に、ステアリング装置が動作状態にな
つた後は、所定時間毎のサンプリング処理により検出さ
れたモ−タ電流値からメモリ59に記憶されているモ−
タ電流値のオフセツト値を減算補正し、モ−タ電流値i
を演算する。
イグニツシヨンキ−11がOFFからONにされた時
点、即ち制御装置の初期状態で、モ−タ電流を検出する
ためのオペアンプのオフセツト値を検出している。しか
し、オフセツト値の検出は、このようなイグニツシヨン
キ−11がOFFからONにされた初期状態でなくとも
よい。例えば、以下のような状態でもオフセツト値の検
出が可能である。
ても、クラツチ9がOFF(遮断)であり、Hブリツジ
へ電力を供給する回路に挿入されているリレ−31がO
FFの場合。
ツジ回路を構成するFET1 〜FET4 が全てOFFの
場合。
ツジ回路を構成するFETのうち、モ−タの回転方向を
決定する回転方向信号によりゲ−トが制御される2つの
FETが共にOFFのとき。
側に共通の1個の抵抗Rで電流を検出する構成の場合、
リレ−31がONの場合、Hブリツジ回路の上段側のF
ETの全て、或いは下段側のFETの全てがOFFのと
き。
が介在しない構成においては、イグニツシヨンキ−11
がONでリレ−31がOFFの場合には、オフセツト値
の検出が可能である。
ワ−ステアリング装置の制御装置は、請求項1の発明で
は、モ−タ駆動回路の初期状態において検出された2つ
のア−ムの電流検出値に含まれるそれぞれの電流検出手
段のオフセツト値の相対誤差値を識別し、電流検出値に
基づいて演算されたモ−タ電流値を識別されたオフセツ
ト値の相対誤差値で補正するものであり、請求項2の発
明では、モ−タ駆動回路の初期状態において検出された
電流検出値に含まれる電流検出手段のオフセツト値を識
別し、電流検出値に基づいて演算されたモ−タ電流値を
識別されたオフセツト値で補正するものである。
流検出値に含まれるオフセツト値の相対誤差値、或いは
オフセツト値を補正することができ、高速走行時によう
に直進方向から左右に僅かなハンドル操作が行なわれる
ような場合など、微妙な制御が要求される中立位置付近
の制御においても、円滑な操舵補助を行うことができ、
操舵フイ−リングを悪化させることがない。
説明する図。
のブロツク図。
電流検出回路のブロツク図。
ト。
時の処理の詳細を示すフロ−チヤ−ト。
路、及びモ−タ電流検出回路のブロツク図。
なるモ−タ駆動回路図。
流と検出電流との関係を説明する図。
Claims (2)
- 【請求項1】 少なくともステアリングシヤフトに発生
する操舵トルク信号に基づいて演算された電流指令値と
検出されたモ−タ電流値から演算した電流制御値に基づ
いてステアリング機構に操舵補助力を与えるモ−タの出
力を制御するフイ−ドバツク制御手段を備えた電動パワ
−ステアリング装置の制御装置において、 半導体素子4個をHブリツジに接続して構成したブリツ
ジ回路の入力端子間に電源を、出力端子間に前記モ−タ
を接続したモ−タ駆動回路と、 前記モ−タ駆動回路を構成するHブリツジ回路の互いに
対向する2つのア−ムのそれぞれに流れる電流を検出す
る2つの電流検出手段と、 制御手段を備え、 前記制御手段は、モ−タ駆動回路の初期状態において検
出された2つのア−ムの電流検出値に含まれるそれぞれ
の電流検出手段のオフセツト値の相対誤差値を識別し、
モ−タ駆動回路の2つの電流検出手段により検出された
電流検出値に基づいてモ−タ電流値を演算すると共に、
演算されたモ−タ電流値を前記識別されたオフセツト値
の相対誤差値で補正することを特徴とする電動パワ−ス
テアリング装置の制御装置。 - 【請求項2】 少なくともステアリングシヤフトに発生
する操舵トルク信号に基づいて演算された電流指令値と
検出されたモ−タ電流値から演算した電流制御値に基づ
いてステアリング機構に操舵補助力を与えるモ−タの出
力を制御するフイ−ドバツク制御手段を備えた電動パワ
−ステアリング装置の制御装置において、 半導体素子4個をHブリツジに接続して構成したブリツ
ジ回路の入力端子間に電源を、出力端子間に前記モ−タ
を接続したモ−タ駆動回路と、 前記モ−タ駆動回路を構成するHブリツジ回路に流れる
電流を検出する電流検出手段と、 制御手段を備え、 前記制御手段は、モ−タ駆動回路の初期状態において検
出された電流検出値に含まれる電流検出手段のオフセツ
ト値を識別し、モ−タ駆動回路の電流検出手段により検
出された電流検出値に基づいてモ−タ電流値を演算する
と共に、演算されたモ−タ電流値を前記識別されたオフ
セツト値で補正することを特徴とする電動パワ−ステア
リング装置の制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19717595A JP3555263B2 (ja) | 1995-07-11 | 1995-07-11 | 電動パワ−ステアリング装置の制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19717595A JP3555263B2 (ja) | 1995-07-11 | 1995-07-11 | 電動パワ−ステアリング装置の制御装置 |
Publications (2)
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JPH0924846A true JPH0924846A (ja) | 1997-01-28 |
JP3555263B2 JP3555263B2 (ja) | 2004-08-18 |
Family
ID=16370055
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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