JPH09186247A - 静電放電及びラッチアップ防止回路 - Google Patents
静電放電及びラッチアップ防止回路Info
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Abstract
(57)【要約】
【課題】 静電放電防止回路により一定レベルに制限さ
れた静電気のみが集積回路に印加されるようにする静電
放電及びラッチアップ防止回路を提供することである。 【解決手段】 集積回路チップの内部又は外部に位置
し、（＋）電源電圧と（−）電源電圧間に直列に連結さ
れ、陽極性静電気放電及び陰極性静電気放電を防止する
静電気放電防止手段であるＰＭＯＳトランジスター及び
ＮＭＯＳトランジスターと、前記静電気放電防止手段と
集積回路チップの内部回路間に連結され、スイッチング
作用をするスイッチング手段であるＰＭＯＳトランジス
ターと、前記スイッチング手段のスイッチングを制御す
るための制御信号を出力する制御手段である制御部とを
含んで構成される。
れた静電気のみが集積回路に印加されるようにする静電
放電及びラッチアップ防止回路を提供することである。 【解決手段】 集積回路チップの内部又は外部に位置
し、（＋）電源電圧と（−）電源電圧間に直列に連結さ
れ、陽極性静電気放電及び陰極性静電気放電を防止する
静電気放電防止手段であるＰＭＯＳトランジスター及び
ＮＭＯＳトランジスターと、前記静電気放電防止手段と
集積回路チップの内部回路間に連結され、スイッチング
作用をするスイッチング手段であるＰＭＯＳトランジス
ターと、前記スイッチング手段のスイッチングを制御す
るための制御信号を出力する制御手段である制御部とを
含んで構成される。
Description
【０００１】
【発明の属する技術分野】本発明は集積回路を静電放電
（ＥＳＤ：Electro-static Discharge）及びラッチアッ
プ（Latch-up）から保護するための回路に関するもの
で、特に一定範囲のレベルに制限された静電気のみが集
積回路に印加されるようにして、静電気放電による回路
の破壊を防止し、バイアス条件が安定された後、前記集
積回路に信号の入、出力が遂行されるようにして、ラッ
チアップを防止する静電放電及びラッチアップ防止回路
に関するものである。
（ＥＳＤ：Electro-static Discharge）及びラッチアッ
プ（Latch-up）から保護するための回路に関するもの
で、特に一定範囲のレベルに制限された静電気のみが集
積回路に印加されるようにして、静電気放電による回路
の破壊を防止し、バイアス条件が安定された後、前記集
積回路に信号の入、出力が遂行されるようにして、ラッ
チアップを防止する静電放電及びラッチアップ防止回路
に関するものである。
【０００２】
【従来の技術】図６は従来技術による静電防止回路を示
す図面で、（＋）電源電圧（Ｖｄｄ）と（−）電源電圧
（又は接地）（Ｖｓｓ）間にＰＭＯＳトランジスター１
とＮＭＯＳトランジスター２が順次連結され、前記ＰＭ
ＯＳトランジスター１とＮＭＯＳトランジスター２のゲ
ート電極はそれぞれ自体のソース電極に共通に接続され
る。図７は図６の等価回路を示すもので、図６のＰＭＯ
Ｓトランジスター１は陽（＋）極性静電放電防止ダイオ
ード（Ｄ１）の役割をし、ＮＭＯＳトランジスター２は
陰（−）極性静電放電防止ダイオード（Ｄ２）の役割を
する。このような静電放電防止回路は集積回路チップの
内部又は外部のどちらにも接地できる。図６及び図７は
前記静電放電防止回路が集積回路チップの内部に設置さ
れた場合を示すもので、前記静電放電防止回路がパッド
と集積回路チップの内部回路間に位置している。一方、
図８は前記静電放電防止回路が集積回路の外部に設置さ
れた場合を示すもので、前記静電放電防止回路は集積回
路に連結されているピンと外部回路間に位置している。
す図面で、（＋）電源電圧（Ｖｄｄ）と（−）電源電圧
（又は接地）（Ｖｓｓ）間にＰＭＯＳトランジスター１
とＮＭＯＳトランジスター２が順次連結され、前記ＰＭ
ＯＳトランジスター１とＮＭＯＳトランジスター２のゲ
ート電極はそれぞれ自体のソース電極に共通に接続され
る。図７は図６の等価回路を示すもので、図６のＰＭＯ
Ｓトランジスター１は陽（＋）極性静電放電防止ダイオ
ード（Ｄ１）の役割をし、ＮＭＯＳトランジスター２は
陰（−）極性静電放電防止ダイオード（Ｄ２）の役割を
する。このような静電放電防止回路は集積回路チップの
内部又は外部のどちらにも接地できる。図６及び図７は
前記静電放電防止回路が集積回路チップの内部に設置さ
れた場合を示すもので、前記静電放電防止回路がパッド
と集積回路チップの内部回路間に位置している。一方、
図８は前記静電放電防止回路が集積回路の外部に設置さ
れた場合を示すもので、前記静電放電防止回路は集積回
路に連結されているピンと外部回路間に位置している。
【０００３】このように構成された従来技術による静電
放電防止回路の動作を詳細に説明すると次のようであ
る。
放電防止回路の動作を詳細に説明すると次のようであ
る。
【０００４】（＋）電源電圧（Ｖｄｄ）と（−）電源電
圧（Ｖｓｓ）が前記ＰＭＯＳトランジスター１とＮＭＯ
Ｓトランジスター２のソース電極にそれぞれ印加されて
いる場合、パッドに前記（＋）電源電圧（Ｖｄｄ）より
高い電圧の陽（＋）極性静電気が印加されると、ダイオ
ード（Ｄ１）がターンオンされる反面、ダイオード（Ｄ
２）はターンオフされる。従って、この場合にノード
（Ｎ１）で現れる最大電圧は（＋）電源電圧（Ｖｄｄ）
と前記ダイオード（Ｄ１）のスレショルド電圧（Ｖon,D
1 ）を合わせた値（Ｖｄｄ＋Ｖon,D1 ）に制限される。
このように最大値が制限されたノード（Ｎ１）の電位は
集積回路チップの内部回路に伝達される。
圧（Ｖｓｓ）が前記ＰＭＯＳトランジスター１とＮＭＯ
Ｓトランジスター２のソース電極にそれぞれ印加されて
いる場合、パッドに前記（＋）電源電圧（Ｖｄｄ）より
高い電圧の陽（＋）極性静電気が印加されると、ダイオ
ード（Ｄ１）がターンオンされる反面、ダイオード（Ｄ
２）はターンオフされる。従って、この場合にノード
（Ｎ１）で現れる最大電圧は（＋）電源電圧（Ｖｄｄ）
と前記ダイオード（Ｄ１）のスレショルド電圧（Ｖon,D
1 ）を合わせた値（Ｖｄｄ＋Ｖon,D1 ）に制限される。
このように最大値が制限されたノード（Ｎ１）の電位は
集積回路チップの内部回路に伝達される。
【０００５】一方、パッドに（−）電源電圧（Ｖｓｓ）
より低い電圧の陰（−）極性静電気が印加されると、ダ
イオード（Ｄ２）がターンオンされる反面、ダイオード
（Ｄ１）がターンオフされる。従って、この場合にノー
ド（Ｎ１）で現れる最小電圧は（−）電源電圧（Ｖｓ
ｓ）から前記ダイオード（Ｄ２）のスレショルド電圧
（Ｖon,D2 ）を引いた値（Ｖｄｄ−Ｖon,D2 ）に制限さ
れる。このように最小値が制限されたノード（Ｎ１）の
電位は集積回路チップの内部回路に伝達される。
より低い電圧の陰（−）極性静電気が印加されると、ダ
イオード（Ｄ２）がターンオンされる反面、ダイオード
（Ｄ１）がターンオフされる。従って、この場合にノー
ド（Ｎ１）で現れる最小電圧は（−）電源電圧（Ｖｓ
ｓ）から前記ダイオード（Ｄ２）のスレショルド電圧
（Ｖon,D2 ）を引いた値（Ｖｄｄ−Ｖon,D2 ）に制限さ
れる。このように最小値が制限されたノード（Ｎ１）の
電位は集積回路チップの内部回路に伝達される。
【０００６】従って、パッドから大変大きい陽（＋）極
性又は大変小さい陰（−）極性の静電気が印加されて
も、静電放電防止ダイオード（Ｄ１）、（Ｄ２）により
一定レベル以下又は一定レベル以上に制限された電位の
電圧のみが集積回路チップの内部回路に伝達されること
により、静電放電による集積回路の破壊が防止される。
性又は大変小さい陰（−）極性の静電気が印加されて
も、静電放電防止ダイオード（Ｄ１）、（Ｄ２）により
一定レベル以下又は一定レベル以上に制限された電位の
電圧のみが集積回路チップの内部回路に伝達されること
により、静電放電による集積回路の破壊が防止される。
【０００７】
【発明が解決しようとする課題】しかしながら、前記回
路に（＋）電源電圧（Ｖｄｄ）と（−）電源電圧（Ｖｓ
ｓ）が印加されていない場合に大変高い電圧の陽（＋）
極性静電気又は大変低い電圧の陰（−）極性静電気がパ
ッドに印加されると、前記ダイオード（Ｄ１）、（Ｄ
２）がターンオンできないので、数百乃至数千ボルトの
大変高い電圧が何の制限なしに集積回路チップの内部回
路に伝達されて、集積回路チップの内部回路が破壊され
る。従って、この場合、前記静電放電防止回路は何の役
割もし得なくなる問題点があった。
路に（＋）電源電圧（Ｖｄｄ）と（−）電源電圧（Ｖｓ
ｓ）が印加されていない場合に大変高い電圧の陽（＋）
極性静電気又は大変低い電圧の陰（−）極性静電気がパ
ッドに印加されると、前記ダイオード（Ｄ１）、（Ｄ
２）がターンオンできないので、数百乃至数千ボルトの
大変高い電圧が何の制限なしに集積回路チップの内部回
路に伝達されて、集積回路チップの内部回路が破壊され
る。従って、この場合、前記静電放電防止回路は何の役
割もし得なくなる問題点があった。
【０００８】従って、本発明の目的は静電放電防止回路
により一定レベルに制限された静電気のみが集積回路に
印加されるようにする静電放電及びラッチアップ防止回
路を提供することにある。
により一定レベルに制限された静電気のみが集積回路に
印加されるようにする静電放電及びラッチアップ防止回
路を提供することにある。
【０００９】
【課題を解決するための手段】このような目的を達成す
るため、本発明は集積回路チップの内部又は外部に位置
し、（＋）電源電圧と（−）電源電圧間に直列に連結さ
れ、陽極性静電気放電及び陰極性静電気放電を防止する
静電気放電防止手段であるＰＭＯＳトランジスター及び
ＮＭＯＳトランジスターと、前記静電気放電防止手段と
集積回路チップ内部回路間に連結され、スイッチング作
用をするスイッチング手段であるＰＭＯＳトランジスタ
ーと、前記スイッチング手段のスイッチングを制御する
ための制御信号を出力する制御手段である制御部とを含
んで構成される。
るため、本発明は集積回路チップの内部又は外部に位置
し、（＋）電源電圧と（−）電源電圧間に直列に連結さ
れ、陽極性静電気放電及び陰極性静電気放電を防止する
静電気放電防止手段であるＰＭＯＳトランジスター及び
ＮＭＯＳトランジスターと、前記静電気放電防止手段と
集積回路チップ内部回路間に連結され、スイッチング作
用をするスイッチング手段であるＰＭＯＳトランジスタ
ーと、前記スイッチング手段のスイッチングを制御する
ための制御信号を出力する制御手段である制御部とを含
んで構成される。
【００１０】このように構成された本発明は、制御手段
の制御によって前記スイッチング手段が、静電気放電防
止手段により一定範囲のレベルに制限された静電気のみ
が集積回路チップの内部回路に印加されるようにし、一
定範囲のレベルに制限されない静電気は遮断することに
より、静電気放電による回路の破壊及びラッチアップを
防止することになる。
の制御によって前記スイッチング手段が、静電気放電防
止手段により一定範囲のレベルに制限された静電気のみ
が集積回路チップの内部回路に印加されるようにし、一
定範囲のレベルに制限されない静電気は遮断することに
より、静電気放電による回路の破壊及びラッチアップを
防止することになる。
【００１１】
【発明の実施の形態】以下、本発明を添付図面に基づい
て詳細に説明する。
て詳細に説明する。
【００１２】図１は本発明による静電放電及びラッチア
ップ防止回路を示すもので、図６と同様に構成されたＰ
ＭＯＳトランジスター１及びＮＭＯＳトランジスター２
に加えて、ゲート電極に制御信号（ＣＴＬ）が印加され
ることによりスイッチング作用をするＰＭＯＳトランジ
スター３がノード（Ｎ１）と集積回路チップの内部回路
回路間に備えられている。図１は本発明による静電放電
及びラッチアップ防止回路が集積回路チップの内部に設
置される場合を示すもので、これの等価回路は図２に示
すようである。
ップ防止回路を示すもので、図６と同様に構成されたＰ
ＭＯＳトランジスター１及びＮＭＯＳトランジスター２
に加えて、ゲート電極に制御信号（ＣＴＬ）が印加され
ることによりスイッチング作用をするＰＭＯＳトランジ
スター３がノード（Ｎ１）と集積回路チップの内部回路
回路間に備えられている。図１は本発明による静電放電
及びラッチアップ防止回路が集積回路チップの内部に設
置される場合を示すもので、これの等価回路は図２に示
すようである。
【００１３】このように構成された本発明による静電放
電及びラッチアップ防止回路の作用と効果を添付図面を
参照して詳細に説明すると次のようである。
電及びラッチアップ防止回路の作用と効果を添付図面を
参照して詳細に説明すると次のようである。
【００１４】先ず、（＋）電源電圧（Ｖｄｄ）と（−）
電源電圧（Ｖｓｓ）が前記ＰＭＯＳトランジスター１と
ＮＭＯＳトランジスター２のソース電極にそれぞれ印加
されている場合、パッドに前記（＋）電源電圧（Ｖｄ
ｄ）より高い電圧の陽（＋）極性静電気が印加される
と、ダイオード（Ｄ１）がターンオンされる反面、ダイ
オード（Ｄ２）はターンオフされる。従って、この場合
にノード（Ｎ１）で現れる最大電圧は（＋）電源電圧
（Ｖｄｄ）と前記ダイオード（Ｄ１）のスレショルド電
圧（Ｖon,D1 ）を合わせた値（Ｖｄｄ＋Ｖon,D1 ）に制
限される。このように最大値が制限されたノード（Ｎ
１）の電位は集積回路チップの内部回路に伝達される。
電源電圧（Ｖｓｓ）が前記ＰＭＯＳトランジスター１と
ＮＭＯＳトランジスター２のソース電極にそれぞれ印加
されている場合、パッドに前記（＋）電源電圧（Ｖｄ
ｄ）より高い電圧の陽（＋）極性静電気が印加される
と、ダイオード（Ｄ１）がターンオンされる反面、ダイ
オード（Ｄ２）はターンオフされる。従って、この場合
にノード（Ｎ１）で現れる最大電圧は（＋）電源電圧
（Ｖｄｄ）と前記ダイオード（Ｄ１）のスレショルド電
圧（Ｖon,D1 ）を合わせた値（Ｖｄｄ＋Ｖon,D1 ）に制
限される。このように最大値が制限されたノード（Ｎ
１）の電位は集積回路チップの内部回路に伝達される。
【００１５】一方、パッドに（−）電源電圧（Ｖｓｓ）
より低い電圧の陰（−）極性静電気が印加されると、ダ
イオード（Ｄ２）がターンオンされる反面、ダイオード
（Ｄ１）がターンオフされる。従って、この場合にノー
ド（Ｎ１）で現れる最小電圧は（−）電源電圧（Ｖｓ
ｓ）から前記ダイオード（Ｄ２）のスレショルド電圧
（Ｖon,D2 ）を引いた値（Ｖｄｄ−Ｖon,D2 ）に制限さ
れる。このように最小値が制限されたノード（Ｎ１）の
電位は集積回路チップの内部回路に伝達される。
より低い電圧の陰（−）極性静電気が印加されると、ダ
イオード（Ｄ２）がターンオンされる反面、ダイオード
（Ｄ１）がターンオフされる。従って、この場合にノー
ド（Ｎ１）で現れる最小電圧は（−）電源電圧（Ｖｓ
ｓ）から前記ダイオード（Ｄ２）のスレショルド電圧
（Ｖon,D2 ）を引いた値（Ｖｄｄ−Ｖon,D2 ）に制限さ
れる。このように最小値が制限されたノード（Ｎ１）の
電位は集積回路チップの内部回路に伝達される。
【００１６】従って、パッドから大変大きい陽（＋）極
性の静電気又は大変小さい陰（−）極性の静電気が印加
されても、静電放電防止ダイオード（Ｄ１）、（Ｄ２）
により一定レベル以下又は一定レベル以上に制限された
電位の電圧のみが集積回路チップの内部回路に伝達され
ることにより、静電放電による集積回路の破壊が防止さ
れる。
性の静電気又は大変小さい陰（−）極性の静電気が印加
されても、静電放電防止ダイオード（Ｄ１）、（Ｄ２）
により一定レベル以下又は一定レベル以上に制限された
電位の電圧のみが集積回路チップの内部回路に伝達され
ることにより、静電放電による集積回路の破壊が防止さ
れる。
【００１７】ところで、（＋）電源電圧（Ｖｄｄ）と
（−）電源電圧（Ｖｓｓ）が前記ＰＭＯＳトランジスタ
ー１とＮＭＯＳトランジスター２のソース電極のどちら
にも印加されていないか、又は前記二つのソース電極の
一つだけに印加される場合、前記ＰＭＯＳトランジスタ
ー３のゲート電極にハイ状態の制御信号が印加される。
従って、前記ＰＭＯＳトランジスター３はターンオフさ
れ、集積回路チップの内部回路は電気的に前記ノード
（Ｎ１）から分離される。このような状態では、パッド
に大変大きい陽（＋）極性又は大変小さい陰（−）極性
の静電気が印加されてもターンオフされたスイッチ
（Ｓ）により前記静電気が集積回路チップの内部回路に
伝達されないので、静電気放電による回路の破壊が防止
される。
（−）電源電圧（Ｖｓｓ）が前記ＰＭＯＳトランジスタ
ー１とＮＭＯＳトランジスター２のソース電極のどちら
にも印加されていないか、又は前記二つのソース電極の
一つだけに印加される場合、前記ＰＭＯＳトランジスタ
ー３のゲート電極にハイ状態の制御信号が印加される。
従って、前記ＰＭＯＳトランジスター３はターンオフさ
れ、集積回路チップの内部回路は電気的に前記ノード
（Ｎ１）から分離される。このような状態では、パッド
に大変大きい陽（＋）極性又は大変小さい陰（−）極性
の静電気が印加されてもターンオフされたスイッチ
（Ｓ）により前記静電気が集積回路チップの内部回路に
伝達されないので、静電気放電による回路の破壊が防止
される。
【００１８】図３及び図４は本発明による静電放電及び
ラッチアップ防止回路が集積回路チップの外部に、つま
り集積回路チップのピンと外部回路間に設置されている
場合を示すものである。図３はスイッチ（Ｓ）であるＰ
ＭＯＳトランジスター３が集積回路チップのピンとノー
ド（Ｎ１）間に位置する場合を示し、図４はＰＭＯＳト
ランジスター３がノード（Ｎ１）と外部回路間に位置す
る場合を示すものである。図３及び図４に示した回路は
図１及び図２のものとは設置位置のみが異なるだけ、そ
の動作は同一である。
ラッチアップ防止回路が集積回路チップの外部に、つま
り集積回路チップのピンと外部回路間に設置されている
場合を示すものである。図３はスイッチ（Ｓ）であるＰ
ＭＯＳトランジスター３が集積回路チップのピンとノー
ド（Ｎ１）間に位置する場合を示し、図４はＰＭＯＳト
ランジスター３がノード（Ｎ１）と外部回路間に位置す
る場合を示すものである。図３及び図４に示した回路は
図１及び図２のものとは設置位置のみが異なるだけ、そ
の動作は同一である。
【００１９】図５は図１〜図４のＰＭＯＳトランジスタ
ー３のゲート電極に印加される制御信号を発生する制御
部４の回路構成と前記制御部４の入出力信号間の真理表
を示すもので、（−）電源電圧（Ｖｓｓ）を反転するイ
ンバータ５と、前記インバータ５の出力信号と（＋）電
源電圧（Ｖｄｄ）をＮＡＮＤ演算するＮＡＮＤゲート６
とから構成される。前記制御部４の真理表から分かるよ
うに、制御部４は（＋）電源電圧（Ｖｄｄ）がハイ状態
であり（−）電源電圧（Ｖｓｓ）がローである場合だ
け、ロー状態の制御信号（ＣＴＬ）を出力することにな
る。こうして前記ロー状態の制御信号がゲート電極に印
加されたＰＭＯＳトランジスター３がターンオンされ
て、ノード（Ｎ１）の電位を集積回路チップの内部回路
に伝達する。しかし、（＋）電源電圧（Ｖｄｄ）及び
（−）電源電圧（Ｖｓｓ）がそれぞれハイ及びローであ
る場合でなければ、前記制御部４はハイ状態の制御信号
を出力ししてＰＭＯＳトランジスター３をターンオフさ
せる。従って、前記ＰＭＯＳトランジスター３は集積回
路を外部回路から電気的に分離させる。
ー３のゲート電極に印加される制御信号を発生する制御
部４の回路構成と前記制御部４の入出力信号間の真理表
を示すもので、（−）電源電圧（Ｖｓｓ）を反転するイ
ンバータ５と、前記インバータ５の出力信号と（＋）電
源電圧（Ｖｄｄ）をＮＡＮＤ演算するＮＡＮＤゲート６
とから構成される。前記制御部４の真理表から分かるよ
うに、制御部４は（＋）電源電圧（Ｖｄｄ）がハイ状態
であり（−）電源電圧（Ｖｓｓ）がローである場合だ
け、ロー状態の制御信号（ＣＴＬ）を出力することにな
る。こうして前記ロー状態の制御信号がゲート電極に印
加されたＰＭＯＳトランジスター３がターンオンされ
て、ノード（Ｎ１）の電位を集積回路チップの内部回路
に伝達する。しかし、（＋）電源電圧（Ｖｄｄ）及び
（−）電源電圧（Ｖｓｓ）がそれぞれハイ及びローであ
る場合でなければ、前記制御部４はハイ状態の制御信号
を出力ししてＰＭＯＳトランジスター３をターンオフさ
せる。従って、前記ＰＭＯＳトランジスター３は集積回
路を外部回路から電気的に分離させる。
【００２０】ところで、前記ＰＭＯＳトランジスター３
がターンオンされるようにする場合、即ち、（＋）電源
電圧（Ｖｄｄ）及び（−）電源電圧（Ｖｓｓ）がそれぞ
れハイ及びローである場合は、（＋）電源電圧（Ｖｄ
ｄ）と（−）電源電圧（Ｖｓｓ）がＰＭＯＳトランジス
ター１とＮＭＯＳトランジスター２のソース電極にそれ
ぞれ印加された時である。この時は、前記ＰＭＯＳトラ
ンジスター１とＮＭＯＳ２により陽（＋）極性及び陰
（−）極性の静電気が一定レベルの範囲に制限されるの
で、ノード（Ｎ１）の電位が集積回路チップの内部回路
に伝達されても静電気放電による回路の破壊は発生され
ない。しかし、前記ＰＭＯＳトランジスター３がターン
オフされる場合、即ち、ＰＭＯＳトランジスター１とＮ
ＭＯＳトランジスター２のソース電極に（＋）電源電圧
（Ｖｄｄ）と（−）電源電圧（Ｖｓｓ）が何にも印加さ
れないか一つのみに印加される場合は、印加される陽
（＋）極性又は陰（−）極性の静電気は一定レベルに制
限されなくなる。この時は、ＰＭＯＳトランジスター３
が集積回路チップの内部回路をノード（Ｎ１）から分離
するので、静電気放電による回路の破壊は発生されな
い。
がターンオンされるようにする場合、即ち、（＋）電源
電圧（Ｖｄｄ）及び（−）電源電圧（Ｖｓｓ）がそれぞ
れハイ及びローである場合は、（＋）電源電圧（Ｖｄ
ｄ）と（−）電源電圧（Ｖｓｓ）がＰＭＯＳトランジス
ター１とＮＭＯＳトランジスター２のソース電極にそれ
ぞれ印加された時である。この時は、前記ＰＭＯＳトラ
ンジスター１とＮＭＯＳ２により陽（＋）極性及び陰
（−）極性の静電気が一定レベルの範囲に制限されるの
で、ノード（Ｎ１）の電位が集積回路チップの内部回路
に伝達されても静電気放電による回路の破壊は発生され
ない。しかし、前記ＰＭＯＳトランジスター３がターン
オフされる場合、即ち、ＰＭＯＳトランジスター１とＮ
ＭＯＳトランジスター２のソース電極に（＋）電源電圧
（Ｖｄｄ）と（−）電源電圧（Ｖｓｓ）が何にも印加さ
れないか一つのみに印加される場合は、印加される陽
（＋）極性又は陰（−）極性の静電気は一定レベルに制
限されなくなる。この時は、ＰＭＯＳトランジスター３
が集積回路チップの内部回路をノード（Ｎ１）から分離
するので、静電気放電による回路の破壊は発生されな
い。
【００２１】又、本発明による静電放電及びラッチアッ
プ防止回路では、電源電圧（Ｖｄｄ、Ｖｓｓ）が全て印
加された後にパッド又はピンが集積回路に連結される。
即ちし、集積回路チップの内部回路が電源電圧（Ｖｄ
ｄ、Ｖｓｓ）により安定なバイアス条件となった後に入
／出力ピンから信号の入出力が遂行されることによりラ
ッチアップが防止される。
プ防止回路では、電源電圧（Ｖｄｄ、Ｖｓｓ）が全て印
加された後にパッド又はピンが集積回路に連結される。
即ちし、集積回路チップの内部回路が電源電圧（Ｖｄ
ｄ、Ｖｓｓ）により安定なバイアス条件となった後に入
／出力ピンから信号の入出力が遂行されることによりラ
ッチアップが防止される。
【００２２】
【発明の効果】以上詳細に説明したように、本発明によ
る静電放電及びラッチアップ防止回路は、一定レベルの
範囲に制限した静電気のみを集積回路チップの内部回路
に印加することにより、集積回路が静電気放電により破
壊されることが防止できるだけでなく、バイアス条件が
安定された後、前記集積回路に信号の入出力が遂行され
ることにより、ラッチアップが防止できる効果がある。
る静電放電及びラッチアップ防止回路は、一定レベルの
範囲に制限した静電気のみを集積回路チップの内部回路
に印加することにより、集積回路が静電気放電により破
壊されることが防止できるだけでなく、バイアス条件が
安定された後、前記集積回路に信号の入出力が遂行され
ることにより、ラッチアップが防止できる効果がある。
【図１】本発明による静電放電及びラッチアップ防止回
路が集積回路の内部に設置されたものを示す図面であ
る。
路が集積回路の内部に設置されたものを示す図面であ
る。
【図２】図１の等価回路を示す図面である。
【図３】本発明による静電放電及びラッチアップ防止回
路が集積回路チップの外部に設置されたものを示す図面
である。
路が集積回路チップの外部に設置されたものを示す図面
である。
【図４】本発明による静電放電及びラッチアップ防止回
路が集積回路チップの外部に設置されたものを示す図面
である。
路が集積回路チップの外部に設置されたものを示す図面
である。
【図５】図１〜図４の制御部の回路構成及び制御部の入
出力信号間の真理表を示す図面である。
出力信号間の真理表を示す図面である。
【図６】従来技術による静電放電防止回路の構成を示す
もので、前記静電放電防止回路が集積回路チップの内部
に設置されたものを示す図面である。
もので、前記静電放電防止回路が集積回路チップの内部
に設置されたものを示す図面である。
【図７】図６の等価回路を示す図面である。
【図８】従来技術による静電放電防止回路の構成を示す
もので、前記静電放電防止回路が集積回路チップの外部
に設置されたものを示す図面である。
もので、前記静電放電防止回路が集積回路チップの外部
に設置されたものを示す図面である。
１、３ ＰＭＯＳトランジスター ２ ＮＯＳトランジスター ４ 制御部 ５ インバータ ６ ＮＡＮＤゲート
Claims (9)
- 【請求項１】 集積回路チップの内部又は外部に位置
し、（＋）電源電圧と（−）電源電圧間に直列に連結さ
れ、陽極性静電気放電及び陰極性静電気放電を防止する
静電気放電防止手段と、前記静電気放電防止手段と集積
回路チップの内部回路間に連結され、スイッチング作用
をするスイッチング手段と、前記スイッチング手段のス
イッチングを制御するための制御信号を出力する制御手
段とを含むことを特徴とする静電放電及びラッチアップ
防止回路。 - 【請求項２】 前記静電気放電防止手段はＰ−ＮＰ接合
ダイオードであることを特徴とする請求項１記載の静電
放電及びラッチアップ防止回路。 - 【請求項３】 前記静電気放電防止手段はバイポーラト
ランジスターであることを特徴とする請求項１記載の静
電放電及びラッチアップ防止回路。 - 【請求項４】 前記静電気放電防止手段はＭＯＳトラン
ジスターであることを特徴とする請求項１記載の静電放
電及びラッチアップ防止回路。 - 【請求項５】 前記ＭＯＳトランジスターは、（＋）電
源電圧と（−）電源電圧間にＰＭＯＳトランジスターと
ＮＭＯＳトランジスターが直列連結され、前記ＰＭＯＳ
トランジスターとＮＭＯＳトランジスターのゲート電極
はそれぞれ自体のソース電極に共通に連結され、ドレー
ン電極は相互接続されることを特徴とする請求項４記載
の静電放電及びラッチアップ防止回路。 - 【請求項６】 前記制御手段は（＋）電源電圧と（−）
電源電圧の電位がそれぞれ所定の状態である場合だけ、
前記スイッチング手段が動作するようにする制御信号を
出力することを特徴とする請求項１記載の静電放電及び
ラッチアップ防止回路。 - 【請求項７】 前記（＋）電源電圧と（−）電源電圧の
電位はそれぞれハイ及びロー状態であることを特徴とす
る請求項６記載の静電放電及びラッチアップ防止回路。 - 【請求項８】 前記スイッチング手段はＭＯＳトランジ
スターであることを特徴とする請求項６記載の静電放電
及びラッチアップ防止回路。 - 【請求項９】 前記制御手段は（−）電源電圧のレベル
を反転させるインバータと、前記インバータの出力信号
と（＋）電源電圧のレベルをＮＡＮＤ演算するＮＡＮＤ
ゲートとを含むことを特徴とする請求項６記載の静電放
電及びラッチアップ防止回路。
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| KR95P44214 | 1995-11-28 | ||
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| JP2968200B2 JP2968200B2 (ja) | 1999-10-25 |
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- 1995-11-28 KR KR1019950044214A patent/KR100206870B1/ko not_active IP Right Cessation
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1996
- 1996-01-26 JP JP8011778A patent/JP2968200B2/ja not_active Expired - Fee Related
- 1996-02-15 DE DE19605628A patent/DE19605628C1/de not_active Expired - Lifetime
- 1996-03-28 US US08/623,032 patent/US5771140A/en not_active Expired - Lifetime
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