JP3489512B2 - ラッチアップ防止回路 - Google Patents
ラッチアップ防止回路Info
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- 230000002265 prevention Effects 0.000 title claims description 23
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- TVMXDCGIABBOFY-UHFFFAOYSA-N octane Chemical compound CCCCCCCC TVMXDCGIABBOFY-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、ラッチアップ防
止回路に関し、特に、異電源接続におけるラッチアップ
防止回路に関する。
止回路に関し、特に、異電源接続におけるラッチアップ
防止回路に関する。
【０００２】
【従来の技術】図２は、従来の異電源接続におけるラッ
チアップ防止回路の概略構成を示す説明図である。図２
に示すように、従来のラッチアップ防止回路１では、送
端デバイス用電源２と受端デバイス用電源３の異なった
２つの電源が接続されている。
チアップ防止回路の概略構成を示す説明図である。図２
に示すように、従来のラッチアップ防止回路１では、送
端デバイス用電源２と受端デバイス用電源３の異なった
２つの電源が接続されている。
【０００３】送端デバイス用電源２は、ｐＭＯＳ（ｐ−
ｃｈａｎｎｅｌ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ）トランジスタ４のソース部に接続さ
れ、ｐＭＯＳトランジスタ４のドレイン部は、ｎＭＯＳ
（ｎ−ｃｈａｎｎｅｌ ＭＯＳ）トランジスタ５のドレ
イン部と共に波形出力部６に接続されている。ｎＭＯＳ
トランジスタ５のソース部はＧＮＤに接続されている。
ｃｈａｎｎｅｌ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ）トランジスタ４のソース部に接続さ
れ、ｐＭＯＳトランジスタ４のドレイン部は、ｎＭＯＳ
（ｎ−ｃｈａｎｎｅｌ ＭＯＳ）トランジスタ５のドレ
イン部と共に波形出力部６に接続されている。ｎＭＯＳ
トランジスタ５のソース部はＧＮＤに接続されている。
【０００４】波形出力部６は、ダイオード７を介して受
端デバイス用電源３に接続された波形入力部８に接続さ
れている。波形入力部８は、ダイオード７のアノード部
に接続され、ダイオード７のカソード部は、受端デバイ
ス用電源３に接続されている。
端デバイス用電源３に接続された波形入力部８に接続さ
れている。波形入力部８は、ダイオード７のアノード部
に接続され、ダイオード７のカソード部は、受端デバイ
ス用電源３に接続されている。
【０００５】ここで、送端デバイス用電源２がオン（Ｏ
Ｎ）され、受端デバイス用電源３がオフ（ＯＦＦ）され
ている初期状況を考える。この初期状態においては、ｐ
ＭＯＳトランジスタ４とｎＭＯＳトランジスタ５が準安
定（ｍｅｔａｓｔａｂｌｅ）状態になっているため、ｐ
ＭＯＳトランジスタ４がＯＮされｎＭＯＳトランジスタ
５がＯＦＦされる状況が現出することがある。
Ｎ）され、受端デバイス用電源３がオフ（ＯＦＦ）され
ている初期状況を考える。この初期状態においては、ｐ
ＭＯＳトランジスタ４とｎＭＯＳトランジスタ５が準安
定（ｍｅｔａｓｔａｂｌｅ）状態になっているため、ｐ
ＭＯＳトランジスタ４がＯＮされｎＭＯＳトランジスタ
５がＯＦＦされる状況が現出することがある。
【０００６】このとき、送端デバイス用電源２からの電
位が、ｐＭＯＳトランジスタ４を通じて波形出力部６に
出力され、更に、ダイオード７を通じて、ＯＦＦ状態の
受端デバイス用電源３に流れ込むことになる。この結
果、ダイオード７には過電流が流れることになり、ラッ
チアップが発生する。
位が、ｐＭＯＳトランジスタ４を通じて波形出力部６に
出力され、更に、ダイオード７を通じて、ＯＦＦ状態の
受端デバイス用電源３に流れ込むことになる。この結
果、ダイオード７には過電流が流れることになり、ラッ
チアップが発生する。
【０００７】このように、異電源のデバイスが接続され
るとき、電源が投入される順序（電源シ−ケンス）によ
ってはラッチアップを起こすことがあるため、受端デバ
イスの入力部と受端デバイス用電源３との間に、ダイオ
−ド７を挿入しないという対策を講じていた。
るとき、電源が投入される順序（電源シ−ケンス）によ
ってはラッチアップを起こすことがあるため、受端デバ
イスの入力部と受端デバイス用電源３との間に、ダイオ
−ド７を挿入しないという対策を講じていた。
【０００８】
【発明が解決しようとする課題】しかしながら、ラッチ
アップ発生の対策として、受端デバイスの入力部と受端
デバイス用電源３との間にダイオ−ド７を挿入しない場
合、静電ノイズに弱くなってしまうのが避けられなかっ
た。
アップ発生の対策として、受端デバイスの入力部と受端
デバイス用電源３との間にダイオ−ド７を挿入しない場
合、静電ノイズに弱くなってしまうのが避けられなかっ
た。
【０００９】この発明の目的は、受端デバイスの入力部
と受端デバイス用電源との間にダイオ−ドを挿入しても
ラッチアップを起こすことがないラッチアップ防止回路
を提供することである。
と受端デバイス用電源との間にダイオ−ドを挿入しても
ラッチアップを起こすことがないラッチアップ防止回路
を提供することである。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、この発明に係るラッチアップ防止回路は、受端デバ
イスと送端デバイスの異なった電源供給部を接続する異
電源接続におけるラッチアップ防止回路において、前記
受端デバイスの電源供給部と前記送端デバイスの出力制
御用トランジスタのゲート部との間に、駆動電源が前記
受端デバイスの電源供給部から供給されるバッファ回路
を有し、前記出力制御用トランジスタが前記バッファ回
路から所定の出力を受け取らない限り、前記送端デバイ
スから前記受端デバイスへの信号出力を抑止することを
特徴としている。
め、この発明に係るラッチアップ防止回路は、受端デバ
イスと送端デバイスの異なった電源供給部を接続する異
電源接続におけるラッチアップ防止回路において、前記
受端デバイスの電源供給部と前記送端デバイスの出力制
御用トランジスタのゲート部との間に、駆動電源が前記
受端デバイスの電源供給部から供給されるバッファ回路
を有し、前記出力制御用トランジスタが前記バッファ回
路から所定の出力を受け取らない限り、前記送端デバイ
スから前記受端デバイスへの信号出力を抑止することを
特徴としている。
【００１１】 上記構成を有することにより、受端デバ
イスの電源供給部と送端デバイスの出力制御用トランジ
スタのゲート部との間には、駆動電源が受端デバイスの
電源供給部から供給されるバッファ回路が挿入され、出
力制御用トランジスタがバッファ回路から所定の出力を
受け取らない限り、送端デバイスから受端デバイスへの
信号出力が抑止される。これにより、受端デバイスの入
力部と受端デバイス用電源との間にダイオ−ドを挿入し
てもラッチアップを起こすことがない。
イスの電源供給部と送端デバイスの出力制御用トランジ
スタのゲート部との間には、駆動電源が受端デバイスの
電源供給部から供給されるバッファ回路が挿入され、出
力制御用トランジスタがバッファ回路から所定の出力を
受け取らない限り、送端デバイスから受端デバイスへの
信号出力が抑止される。これにより、受端デバイスの入
力部と受端デバイス用電源との間にダイオ−ドを挿入し
てもラッチアップを起こすことがない。
【００１２】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１３】図１は、この発明の実施の形態に係る異電
源接続におけるラッチアップ防止回路の概略構成を示す
説明図である。図１に示すように、ラッチアップ防止回
路１０では、送端デバイスの電源供給部である送端デバ
イス用電源１１と、受端デバイスの電源供給部である受
端デバイス用電源１２の異なった２つの電源が接続され
ている。
源接続におけるラッチアップ防止回路の概略構成を示す
説明図である。図１に示すように、ラッチアップ防止回
路１０では、送端デバイスの電源供給部である送端デバ
イス用電源１１と、受端デバイスの電源供給部である受
端デバイス用電源１２の異なった２つの電源が接続され
ている。
【００１４】 送端デバイス用電源１１は、第１のｎＭ
ＯＳトランジスタ１３のソース部に接続され、第１のｎ
ＭＯＳトランジスタ１３のドレイン部は、第２のｐＭＯ
Ｓトランジスタ１４のソース部に接続されている。第２
のｐＭＯＳトランジスタ１４のドレイン部は、ｎＭＯＳ
トランジスタ（第３のトランジスタ）１５のドレイン部
と共に波形出力部１６に接続されており、ｎＭＯＳトラ
ンジスタ１５のソース部は、ＧＮＤに接続されている。
ＯＳトランジスタ１３のソース部に接続され、第１のｎ
ＭＯＳトランジスタ１３のドレイン部は、第２のｐＭＯ
Ｓトランジスタ１４のソース部に接続されている。第２
のｐＭＯＳトランジスタ１４のドレイン部は、ｎＭＯＳ
トランジスタ（第３のトランジスタ）１５のドレイン部
と共に波形出力部１６に接続されており、ｎＭＯＳトラ
ンジスタ１５のソース部は、ＧＮＤに接続されている。
【００１５】波形出力部１６は、ダイオード１７を介し
て受端デバイス用電源１２に接続された波形入力部１８
に接続されている。波形入力部１８は、ダイオード１７
のアノード部に接続され、ダイオード１７のカソード部
は、受端デバイス用電源１２に接続されている。
て受端デバイス用電源１２に接続された波形入力部１８
に接続されている。波形入力部１８は、ダイオード１７
のアノード部に接続され、ダイオード１７のカソード部
は、受端デバイス用電源１２に接続されている。
【００１６】 このラッチアップ防止回路１０は、受端
デバイスの電源供給部と送端デバイスの出力制御用ＭＯ
Ｓトランジスタとの間に接続された、バッファ回路１９
を有している。バッファ回路１９は、送端デバイス用電
源１１に接続されると共に、入力部を受端デバイス用電
源１２に、出力部を第１のｎＭＯＳトランジスタ１３の
ゲート部に、それぞれ接続されている。
デバイスの電源供給部と送端デバイスの出力制御用ＭＯ
Ｓトランジスタとの間に接続された、バッファ回路１９
を有している。バッファ回路１９は、送端デバイス用電
源１１に接続されると共に、入力部を受端デバイス用電
源１２に、出力部を第１のｎＭＯＳトランジスタ１３の
ゲート部に、それぞれ接続されている。
【００１７】 上記構成を有するラッチアップ防止回路
１０において、送端デバイス用電源１１がＯＮされ受端
デバイス用電源１２がＯＦＦされている初期状況を考え
る。この初期状態においては、第１のｎＭＯＳトランジ
スタ１３と第２のｐＭＯＳトランジスタ１４とｎＭＯＳ
トランジスタ１５とが準安定（ｍｅｔａｓｔａｂｌｅ）
状態になっているが、第１のｎＭＯＳトランジスタ１３
は、ゲート部に入力する電圧が動作電位になって初めて
ＯＮすることができる。
１０において、送端デバイス用電源１１がＯＮされ受端
デバイス用電源１２がＯＦＦされている初期状況を考え
る。この初期状態においては、第１のｎＭＯＳトランジ
スタ１３と第２のｐＭＯＳトランジスタ１４とｎＭＯＳ
トランジスタ１５とが準安定（ｍｅｔａｓｔａｂｌｅ）
状態になっているが、第１のｎＭＯＳトランジスタ１３
は、ゲート部に入力する電圧が動作電位になって初めて
ＯＮすることができる。
【００１８】 従って、受端デバイス用電源１２がＯＮ
され、その電位がバッファ回路１９の入力部に入力され
て、バッファ回路１９の出力部からのＨＩＧＨ電位が第
１のｎＭＯＳトランジスタ１３のゲート部に入力される
まで、送端デバイス用電源１１からの電位は、第２のｐ
ＭＯＳトランジスタ１４を通じて波形出力部１６に出力
されることはない。
され、その電位がバッファ回路１９の入力部に入力され
て、バッファ回路１９の出力部からのＨＩＧＨ電位が第
１のｎＭＯＳトランジスタ１３のゲート部に入力される
まで、送端デバイス用電源１１からの電位は、第２のｐ
ＭＯＳトランジスタ１４を通じて波形出力部１６に出力
されることはない。
【００１９】このように、この発明によれば、異なった
２つの電源が接続された異電源接続におけるラッチアッ
プ防止回路において、受端デバイスの電源供給部と、送
端デバイスの出力制御用ＭＯＳトランジスタのゲート部
との間に、バッファ回路１９を有することにより、受端
デバイスの入力部と受端デバイス用電源１２との間にダ
イオ−ド１７を挿入してもラッチアップを起こすことが
ない。
２つの電源が接続された異電源接続におけるラッチアッ
プ防止回路において、受端デバイスの電源供給部と、送
端デバイスの出力制御用ＭＯＳトランジスタのゲート部
との間に、バッファ回路１９を有することにより、受端
デバイスの入力部と受端デバイス用電源１２との間にダ
イオ−ド１７を挿入してもラッチアップを起こすことが
ない。
【００２０】なお、上記実施の形態において、バッファ
回路１９は、送端デバイス用電源１１ではなく受端デバ
イス用電源１２に接続してもよく、また、バッファ回路
１９を１段ではなく多段に接続してもよい。
回路１９は、送端デバイス用電源１１ではなく受端デバ
イス用電源１２に接続してもよく、また、バッファ回路
１９を１段ではなく多段に接続してもよい。
【００２１】
【発明の効果】以上説明したように、この発明によれ
ば、受端デバイスと送端デバイスの異なった電源供給部
を接続する異電源接続におけるラッチアップ防止回路に
おいて、受端デバイスの電源供給部と送端デバイスの出
力制御用トランジスタのゲート部との間には、駆動電源
が受端デバイスの電源供給部から供給されるバッファ回
路が挿入され、出力制御用トランジスタがバッファ回路
から所定の出力を受け取らない限り、送端デバイスから
受端デバイスへの信号出力が抑止されるので、受端デバ
イスの入力部と受端デバイス用電源との間にダイオ−ド
を挿入してもラッチアップを起こすことがない。
ば、受端デバイスと送端デバイスの異なった電源供給部
を接続する異電源接続におけるラッチアップ防止回路に
おいて、受端デバイスの電源供給部と送端デバイスの出
力制御用トランジスタのゲート部との間には、駆動電源
が受端デバイスの電源供給部から供給されるバッファ回
路が挿入され、出力制御用トランジスタがバッファ回路
から所定の出力を受け取らない限り、送端デバイスから
受端デバイスへの信号出力が抑止されるので、受端デバ
イスの入力部と受端デバイス用電源との間にダイオ−ド
を挿入してもラッチアップを起こすことがない。
【図１】この発明の実施の形態に係る異電源接続におけ
るラッチアップ防止回路の概略構成を示す説明図であ
る。
るラッチアップ防止回路の概略構成を示す説明図であ
る。
【図２】従来の異電源接続におけるラッチアップ防止回
路の概略構成を示す説明図である。
路の概略構成を示す説明図である。
１０ ラッチアップ防止回路
１１ 送端デバイス用電源
１２ 受端デバイス用電源
１３ 第１のｎＭＯＳトランジスタ
１４ 第２のｐＭＯＳトランジスタ
１５ ｎＭＯＳトランジスタ
１６ 波形出力部
１７ ダイオード
１８ 波形入力部
１９ バッファ回路
Claims (5)
- 【請求項１】受端デバイスと送端デバイスの異なった電
源供給部を接続する異電源接続におけるラッチアップ防
止回路において、 前記受端デバイスの電源供給部と前記送端デバイスの出
力制御用トランジスタのゲート部との間に、駆動電源が
前記受端デバイスの電源供給部から供給されるバッファ
回路を有し、 前記出力制御用トランジスタが前記バッファ回路から所
定の出力を受け取らない限り、前記送端デバイスから前
記受端デバイスへの信号出力を抑止 することを特徴とす
るラッチアップ防止回路。 - 【請求項２】前記受端デバイスの電源供給部と波形入力
部との間には、ダイオードが接続されることを特徴とす
る請求項１に記載のラッチアップ防止回路。 - 【請求項３】前記送端デバイスの電源供給部は、前記出
力制御用トランジスタのソース部に接続され、前記出力
制御用トランジスタのドレイン部は、第２のトランジス
タのソース部に接続され、前記第２のトランジスタのド
レイン部は、第３のトランジスタのドレイン部と共に波
形出力部に接続されることを特徴とする請求項２に記載
のラッチアップ防止回路。 - 【請求項４】前記出力制御用トランジスタは、ｎＭＯＳ
トランジスタであり、前記第２のトランジスタは、ｐＭ
ＯＳトランジスタであり、前記第３のトランジスタは、
ｎＭＯＳトランジスタであることを特徴とする請求項３
に記載のラッチアップ防止回路。 - 【請求項５】前記バッファ回路は、多段に構成されてい
ることを特徴とする請求項１〜４のいずれかに記載のラ
ッチアップ防止回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33238499A JP3489512B2 (ja) | 1999-11-24 | 1999-11-24 | ラッチアップ防止回路 |
| AU66572/00A AU770527B2 (en) | 1999-11-24 | 2000-10-17 | Anti-latch-up circuit |
| US09/714,209 US6522512B1 (en) | 1999-11-24 | 2000-11-17 | Anti-latch-up circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33238499A JP3489512B2 (ja) | 1999-11-24 | 1999-11-24 | ラッチアップ防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001156616A JP2001156616A (ja) | 2001-06-08 |
| JP3489512B2 true JP3489512B2 (ja) | 2004-01-19 |
Family
ID=18254373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33238499A Expired - Fee Related JP3489512B2 (ja) | 1999-11-24 | 1999-11-24 | ラッチアップ防止回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6522512B1 (ja) |
| JP (1) | JP3489512B2 (ja) |
| AU (1) | AU770527B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2510893C2 (ru) * | 2012-05-22 | 2014-04-10 | Илья Гаврилович Фильцер | Устройство для защиты интегральных микросхем от тиристорного эффекта |
| US10466732B2 (en) * | 2018-03-28 | 2019-11-05 | Richtek Technology Corporation | Switching regulator and control circuit and control method thereof |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0120565B1 (ko) * | 1994-04-18 | 1997-10-30 | 김주용 | 래치-업을 방지한 씨모스형 데이타 출력버퍼 |
| KR100206870B1 (ko) * | 1995-11-28 | 1999-07-01 | 구본준 | 정전 방전 및 래치 업 방지회로 |
| SE509849C2 (sv) * | 1996-03-08 | 1999-03-15 | Ericsson Telefon Ab L M | Skyddskrets |
| US5905621A (en) * | 1998-01-09 | 1999-05-18 | Ati Technologies | Voltage scaling circuit for protecting an input node to a protected circuit |
| US6060906A (en) * | 1998-04-29 | 2000-05-09 | Industrial Technology Research Institute | Bidirectional buffer with active pull-up/latch circuit for mixed-voltage applications |
-
1999
- 1999-11-24 JP JP33238499A patent/JP3489512B2/ja not_active Expired - Fee Related
-
2000
- 2000-10-17 AU AU66572/00A patent/AU770527B2/en not_active Ceased
- 2000-11-17 US US09/714,209 patent/US6522512B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| AU6657200A (en) | 2001-05-31 |
| JP2001156616A (ja) | 2001-06-08 |
| AU770527B2 (en) | 2004-02-26 |
| US6522512B1 (en) | 2003-02-18 |
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Legal Events
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