JPH09106963A - マイクロエレクトロニックシステムを垂直方向で集積する方法 - Google Patents
マイクロエレクトロニックシステムを垂直方向で集積する方法Info
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Abstract
(57)【要約】
【課題】 マイクロエレクトロニックシステムを垂直方
向で集積する方法に関するものである。この方法は、CM
OS適合性標準半導体技術で実施可能であり、公知の方法
に比べて製作時の処理時間の低減と歩留りの向上とを可
能とする。 【解決手段】 異なる基板中の個々の素子層が相互に独
自に処理され、その後に組立てられる。処理済みトップ
基板１の前面にまずバイアホール７が開通され、これら
のバイアホールは既存のすべての素子層を貫通する。引
き続き、処理済みボトム基板８の前面がトップ基板１の
前面と接合される。その後、いまや存在する基板スタッ
ク１４のトップ基板が裏面の方からバイアホールに至る
まで薄膜化される。開通されたバイアホールは次に、残
存する膜内をボトム基板のメタライジング平面に至るま
で延長され、トップ基板とボトム基板との間に電気コン
タクトが実現される。
向で集積する方法に関するものである。この方法は、CM
OS適合性標準半導体技術で実施可能であり、公知の方法
に比べて製作時の処理時間の低減と歩留りの向上とを可
能とする。 【解決手段】 異なる基板中の個々の素子層が相互に独
自に処理され、その後に組立てられる。処理済みトップ
基板１の前面にまずバイアホール７が開通され、これら
のバイアホールは既存のすべての素子層を貫通する。引
き続き、処理済みボトム基板８の前面がトップ基板１の
前面と接合される。その後、いまや存在する基板スタッ
ク１４のトップ基板が裏面の方からバイアホールに至る
まで薄膜化される。開通されたバイアホールは次に、残
存する膜内をボトム基板のメタライジング平面に至るま
で延長され、トップ基板とボトム基板との間に電気コン
タクトが実現される。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロエレクト
ロニックシステムを垂直方向で集積する方法に関するも
のである。垂直方向で接合すると、３次元集積回路の製
造が可能となる。３次元集積マイクロエレクトロニック
システムの利点は、特に、同じ設計規則において達成可
能な実装密度及びスイッチング速度が２次元システム
（プレーナ技術）に比べて高いことにある。このこと
は、一方で個々の素子間又は回路間の伝導路が短いこと
から、他方で並列情報処理の可能性から生じる。場所を
自由に選択可能な高集積可能な垂直方向コンタクトで接
合技術を実現するときシステムの性能向上は最適とな
る。
ロニックシステムを垂直方向で集積する方法に関するも
のである。垂直方向で接合すると、３次元集積回路の製
造が可能となる。３次元集積マイクロエレクトロニック
システムの利点は、特に、同じ設計規則において達成可
能な実装密度及びスイッチング速度が２次元システム
（プレーナ技術）に比べて高いことにある。このこと
は、一方で個々の素子間又は回路間の伝導路が短いこと
から、他方で並列情報処理の可能性から生じる。場所を
自由に選択可能な高集積可能な垂直方向コンタクトで接
合技術を実現するときシステムの性能向上は最適とな
る。
【０００２】
【従来の技術】自由に選択可能な垂直コンタクトを有す
る３次元回路配置を製造するために以下の方法が公知で
ある。
る３次元回路配置を製造するために以下の方法が公知で
ある。
【０００３】Ｙ.Akasaka、Proc.IEEE 74(1986)1703は、
再結晶化膜中に他の素子を製作することができるよう
に、処理済み素子膜上に多結晶シリコンを析出させて再
結晶させるように提案している。この方法では、欠点と
して、再結晶操作時の高い熱負荷によって下側平面の素
子が劣化して歩留りを低下させ、又システム全体の順次
的処理が必要である。順次的処理が必要であることか
ら、一方で製作時の処理時間がそれ相応に長くなり、他
方でプロセスに起因した故障が加わることで歩留り低下
が帰結する。両方の点とも、異なる基板中で個々の平面
を相互に独自に処理するものに比べて製造費をかなり高
めることになる。
再結晶化膜中に他の素子を製作することができるよう
に、処理済み素子膜上に多結晶シリコンを析出させて再
結晶させるように提案している。この方法では、欠点と
して、再結晶操作時の高い熱負荷によって下側平面の素
子が劣化して歩留りを低下させ、又システム全体の順次
的処理が必要である。順次的処理が必要であることか
ら、一方で製作時の処理時間がそれ相応に長くなり、他
方でプロセスに起因した故障が加わることで歩留り低下
が帰結する。両方の点とも、異なる基板中で個々の平面
を相互に独自に処理するものに比べて製造費をかなり高
めることになる。
【０００４】Ｙ.Hayashi et al., Proc. 8th Int. Work
shop on Future Electron Devices,1990,p.85により、
異なる基板中にまず個々の素子平面を相互に独自に製造
することが公知である。引き続き基板は数マイクロメー
トルに薄膜化され、前面コンタクト及び裏面コンタクト
が備えられ、ボンディング法によって垂直方向で接合さ
れる。しかし前面コンタクト及び裏面コンタクトを設け
るには、標準半導体(CMOS)製作時には予定されていない
特殊処理が、つまりMOS不適合性材料（例えば金）の加
工と基板裏面の構造化が必要となる。
shop on Future Electron Devices,1990,p.85により、
異なる基板中にまず個々の素子平面を相互に独自に製造
することが公知である。引き続き基板は数マイクロメー
トルに薄膜化され、前面コンタクト及び裏面コンタクト
が備えられ、ボンディング法によって垂直方向で接合さ
れる。しかし前面コンタクト及び裏面コンタクトを設け
るには、標準半導体(CMOS)製作時には予定されていない
特殊処理が、つまりMOS不適合性材料（例えば金）の加
工と基板裏面の構造化が必要となる。
【０００５】２つの処理済み素子基板を接合するとき、
組立てる前にアライメントマークを介して両基板の精確
なアライメントが必要となる。裏面の構造化を避けるべ
き場合、アライメントマークは従来基板の前面範囲に設
けられ、アライメントは（例えばいわゆるフリップチッ
プボンディングの方から公知の）赤外光透過法で行われ
る。組立て時点に上側基板に膜系列が存在するので、素
子平面を相互に可視スペクトル域で光学式に光透過アラ
イメントを行うことはできない。
組立てる前にアライメントマークを介して両基板の精確
なアライメントが必要となる。裏面の構造化を避けるべ
き場合、アライメントマークは従来基板の前面範囲に設
けられ、アライメントは（例えばいわゆるフリップチッ
プボンディングの方から公知の）赤外光透過法で行われ
る。組立て時点に上側基板に膜系列が存在するので、素
子平面を相互に可視スペクトル域で光学式に光透過アラ
イメントを行うことはできない。
【０００６】しかし赤外光透過法を適用すると、半導体
製作において一般的ではない特殊装備、特に、赤外光透
過アライメントを一体化したボンディング装置が不可欠
となる。しかも、アライメントすべき基板は専ら研磨表
面を有していなければならない（ハンドリング基板と下
側素子基板）。というのも、さもないと赤外光が界面で
拡散され、こうしてアライメントマークを結像すること
ができなくなるからである。研磨表面を使用する場合で
も、可視スペクトル域の可視光でアライメントする場合
に比べてアライメント精度は赤外光の大きな波長に基づ
いて因数約１乃至２低く、垂直方向接合の実装密度は可
視光で達成可能な値のほぼ２５％にすぎない。更に、多
数の界面及びそれに伴う反射を有する集積回路の複雑な
膜構造は光透過法のアライメント精度を更に低下させる
ことになる。更にこの方法は、アライメントマークの範
囲で十分な放射透過が必要であるので、設計の自由度及
び基板選択を狭める。
製作において一般的ではない特殊装備、特に、赤外光透
過アライメントを一体化したボンディング装置が不可欠
となる。しかも、アライメントすべき基板は専ら研磨表
面を有していなければならない（ハンドリング基板と下
側素子基板）。というのも、さもないと赤外光が界面で
拡散され、こうしてアライメントマークを結像すること
ができなくなるからである。研磨表面を使用する場合で
も、可視スペクトル域の可視光でアライメントする場合
に比べてアライメント精度は赤外光の大きな波長に基づ
いて因数約１乃至２低く、垂直方向接合の実装密度は可
視光で達成可能な値のほぼ２５％にすぎない。更に、多
数の界面及びそれに伴う反射を有する集積回路の複雑な
膜構造は光透過法のアライメント精度を更に低下させる
ことになる。更にこの方法は、アライメントマークの範
囲で十分な放射透過が必要であるので、設計の自由度及
び基板選択を狭める。
【０００７】最後に、異なる基板（トップ基板とボトム
基板）中の２つの素子平面の処理を行ってマイクロエレ
クトロニックシステムを垂直方向で集積する方法がJP63
-213943により公知である。この方法では、トップ基板
にまずバイアホールが設けられ、このバイアホールはこ
の基板の回路構造を有するすべての層を貫通する。トッ
プ基板は次に前面が補助基板と接合され、裏面が薄膜化
され、ボトム基板の前面に被着される。補助基板が取り
除かれ、既存のバイアホールはボトム基板のメタライジ
ングに至るまで開通される。バイアホールが充填され、
トップ基板のメタライジング平面との接合はコンタクト
ホールを介して実現される。しかし、ボトム基板と組立
てる前のトップ基板の薄膜化はトップ基板用に特殊なハ
ンドリング技術を必要とする。このハンドリング技術と
は補助基板（ハンドリング基板）の取付けと後の除去で
ある。この付加的製作工程が製造費を高める。しかも、
トップ基板の薄膜化後に補助基板を再び除去すると、そ
の際に素子膜が破損することがあるので、素子の歩留り
が低下する。
基板）中の２つの素子平面の処理を行ってマイクロエレ
クトロニックシステムを垂直方向で集積する方法がJP63
-213943により公知である。この方法では、トップ基板
にまずバイアホールが設けられ、このバイアホールはこ
の基板の回路構造を有するすべての層を貫通する。トッ
プ基板は次に前面が補助基板と接合され、裏面が薄膜化
され、ボトム基板の前面に被着される。補助基板が取り
除かれ、既存のバイアホールはボトム基板のメタライジ
ングに至るまで開通される。バイアホールが充填され、
トップ基板のメタライジング平面との接合はコンタクト
ホールを介して実現される。しかし、ボトム基板と組立
てる前のトップ基板の薄膜化はトップ基板用に特殊なハ
ンドリング技術を必要とする。このハンドリング技術と
は補助基板（ハンドリング基板）の取付けと後の除去で
ある。この付加的製作工程が製造費を高める。しかも、
トップ基板の薄膜化後に補助基板を再び除去すると、そ
の際に素子膜が破損することがあるので、素子の歩留り
が低下する。
【０００８】この方法の他の特徴として、基板を組立て
て素子スタックとしたのち、金属材料の析出によって上
側素子平面の表面に生成した接合メタライジングを構造
化する必要がある。そのために必要となるリソグラフィ
工程は特に以下の欠点を伴っている。基板材料（薄膜化
して接着された基板のスタック）が規格に合致していな
いのでレジスト・露光技術に対する要求条件が厳しく、
レジスト膜厚の不均一さの結果、及びレジストに亀裂が
生じるまでのレジスト湿潤問題の結果、バイア技術の実
施後に強いトポグラフィが存在するので、金属構造化の
ためのリソグラフィのとき歩留りが低下する。
て素子スタックとしたのち、金属材料の析出によって上
側素子平面の表面に生成した接合メタライジングを構造
化する必要がある。そのために必要となるリソグラフィ
工程は特に以下の欠点を伴っている。基板材料（薄膜化
して接着された基板のスタック）が規格に合致していな
いのでレジスト・露光技術に対する要求条件が厳しく、
レジスト膜厚の不均一さの結果、及びレジストに亀裂が
生じるまでのレジスト湿潤問題の結果、バイア技術の実
施後に強いトポグラフィが存在するので、金属構造化の
ためのリソグラフィのとき歩留りが低下する。
【０００９】
【発明が解決しようとする課題】従って前記方法の欠点
は、特に、製作時に基板の処理時間が長く、製作費が高
く、歩留りが低下し、又は標準半導体製作に適合しない
特殊プロセスを適用する必要があることにある。
は、特に、製作時に基板の処理時間が長く、製作費が高
く、歩留りが低下し、又は標準半導体製作に適合しない
特殊プロセスを適用する必要があることにある。
【００１０】そこで本発明の課題は、CMOS適合性標準半
導体技術で実施することができ、歩留りの高い、自由に
選択可能な垂直方向コンタクトで垂直方向で集積する方
法を明示することである。
導体技術で実施することができ、歩留りの高い、自由に
選択可能な垂直方向コンタクトで垂直方向で集積する方
法を明示することである。
【００１１】
【課題を解決するための手段】この課題が、本発明によ
れば、請求項１に記載された方法で解決される。この方
法の特殊な構成は従属請求項の対象である。
れば、請求項１に記載された方法で解決される。この方
法の特殊な構成は従属請求項の対象である。
【００１２】本発明による方法では、異なる基板中の個
々の素子層が相互に独自に処理され、その後に組立てら
れる。単数又は複数の素子層とメタライジング平面とを
有する処理済み基板（第１基板；以下、トップ基板と称
する）の前面にまずバイアホールが備えられる。この基
板の素子層は仕上げられた集積回路構造のなかで他の基
板（第２基板；以下、ボトム基板と称する）の素子層よ
り上にくる。
々の素子層が相互に独自に処理され、その後に組立てら
れる。単数又は複数の素子層とメタライジング平面とを
有する処理済み基板（第１基板；以下、トップ基板と称
する）の前面にまずバイアホールが備えられる。この基
板の素子層は仕上げられた集積回路構造のなかで他の基
板（第２基板；以下、ボトム基板と称する）の素子層よ
り上にくる。
【００１３】バイアホールを設けるために好ましくはマ
スキング膜を使用することができ、この膜は好ましくは
平坦化の働きを引き受け又は平坦化される。バイアホー
ルは、トップ基板のメタライジング層とボトム基板のメ
タライジング層との間に後に垂直方向コンタクトが生成
されることになる箇所で（例えばエッチングによって）
開通され、トップ基板中に存在するすべての素子層及び
メタライジング平面を貫通する。好ましくは請求項２に
明示するように被接触メタライジング膜に開通されるバ
イアホールは、好ましくはトップ基板の素子層の下数マ
イクロメートルで成端し、SOI基板を使用する場合には
好ましくは埋込み酸化膜で成端する（請求項５）。
スキング膜を使用することができ、この膜は好ましくは
平坦化の働きを引き受け又は平坦化される。バイアホー
ルは、トップ基板のメタライジング層とボトム基板のメ
タライジング層との間に後に垂直方向コンタクトが生成
されることになる箇所で（例えばエッチングによって）
開通され、トップ基板中に存在するすべての素子層及び
メタライジング平面を貫通する。好ましくは請求項２に
明示するように被接触メタライジング膜に開通されるバ
イアホールは、好ましくはトップ基板の素子層の下数マ
イクロメートルで成端し、SOI基板を使用する場合には
好ましくは埋込み酸化膜で成端する（請求項５）。
【００１４】引き続き、単数又は複数の素子層及びメタ
ライジング平面を有する他の処理済み基板、ボトム基板
が、トップ基板と接合される。このために好ましくは請
求項８に明示するようにボトム基板の前面に、即ちボト
ム基板の上側素子層の表面に、透明付着膜が備えられ
る。この付着膜は同時に不活性化及び／又は平坦化の働
きを引き受けることができる（請求項９）。選択的に、
請求項１０に明示するように付着膜を省くことができ、
好ましくは請求項１１に明示するように平坦化する膜又
は平坦化された膜を生成することができ、適宜な表面活
性化後にトップ基板の上側素子層表面との直接的結合を
実現することができる（ダイレクトボンディング法）。
次にトップ基板とボトム基板が上下でアライメントさ
れ、トップ基板の前面がボトム基板の前面と接合され
る。アライメントはアライメントマークに基づいてスプ
リット光学系によって可視スペクトル域内で行うことが
できる（請求項３）。その際、アライメントマークはト
ップ基板、ボトム基板のそれぞれ一番上のメタライジン
グ平面に含まれることができ、又はトップ基板中にバイ
アホールと同様に、即ち好ましくはトップ基板前面のア
ライメント構造をエッチングすることによって、製造し
ておくことができる。
ライジング平面を有する他の処理済み基板、ボトム基板
が、トップ基板と接合される。このために好ましくは請
求項８に明示するようにボトム基板の前面に、即ちボト
ム基板の上側素子層の表面に、透明付着膜が備えられ
る。この付着膜は同時に不活性化及び／又は平坦化の働
きを引き受けることができる（請求項９）。選択的に、
請求項１０に明示するように付着膜を省くことができ、
好ましくは請求項１１に明示するように平坦化する膜又
は平坦化された膜を生成することができ、適宜な表面活
性化後にトップ基板の上側素子層表面との直接的結合を
実現することができる（ダイレクトボンディング法）。
次にトップ基板とボトム基板が上下でアライメントさ
れ、トップ基板の前面がボトム基板の前面と接合され
る。アライメントはアライメントマークに基づいてスプ
リット光学系によって可視スペクトル域内で行うことが
できる（請求項３）。その際、アライメントマークはト
ップ基板、ボトム基板のそれぞれ一番上のメタライジン
グ平面に含まれることができ、又はトップ基板中にバイ
アホールと同様に、即ち好ましくはトップ基板前面のア
ライメント構造をエッチングすることによって、製造し
ておくことができる。
【００１５】引き続き、ボトム基板に接合されたトップ
基板が裏面の方からバイアホールに至るまで薄膜化され
る。この薄膜化は例えばウエットエッチング又はドライ
エッチング及び／又は機械研磨及び／又はメカノケミカ
ル研磨によって行うことができる（請求項６）。SOI基
板をトップ基板として使用する場合、SOIシリコンをエ
ッチングストップとして利用することができる（請求項
７）。
基板が裏面の方からバイアホールに至るまで薄膜化され
る。この薄膜化は例えばウエットエッチング又はドライ
エッチング及び／又は機械研磨及び／又はメカノケミカ
ル研磨によって行うことができる（請求項６）。SOI基
板をトップ基板として使用する場合、SOIシリコンをエ
ッチングストップとして利用することができる（請求項
７）。
【００１６】いまや開通したバイアホールは残存膜（例
えばボトム基板の付着膜とパッシベーション膜）を通し
てボトム基板のメタライジング平面のメタライジング膜
に至るまで（例えばエッチングによって）深化される。
この場合、バイアホールで構造化されるトップ基板がマ
スキングとして役立つので（いわゆるハードマスク；請
求項１２）、リソグラフィ工程は必要でない。
えばボトム基板の付着膜とパッシベーション膜）を通し
てボトム基板のメタライジング平面のメタライジング膜
に至るまで（例えばエッチングによって）深化される。
この場合、バイアホールで構造化されるトップ基板がマ
スキングとして役立つので（いわゆるハードマスク；請
求項１２）、リソグラフィ工程は必要でない。
【００１７】このバイアホールを介して、最後に、トッ
プ基板メタライジング平面のメタライジングとボトム基
板メタライジング平面のメタライジングとの間に電気コ
ンタクトが実現される。
プ基板メタライジング平面のメタライジングとボトム基
板メタライジング平面のメタライジングとの間に電気コ
ンタクトが実現される。
【００１８】このために好ましくは、請求項１３に明示
するように、金属材料が基板スタック上に析出されて、
トップ基板のメタライジング（請求項２）を通してボト
ム基板のメタライジングに至るまでバイアホールを覆
い、引き続き異方性エッチング操作又はメカノケミカル
研磨操作によって基板表面から金属材料が除去され、金
属材料はバイアホール内に残るだけとなる（いわゆるプ
ラグ技術）。この金属プラグによってトップ基板、ボト
ム基板の素子層の垂直方向集積が実現されている。最後
に、誘電体膜を被着することによって素子スタックの前
面は不活性化することができる。
するように、金属材料が基板スタック上に析出されて、
トップ基板のメタライジング（請求項２）を通してボト
ム基板のメタライジングに至るまでバイアホールを覆
い、引き続き異方性エッチング操作又はメカノケミカル
研磨操作によって基板表面から金属材料が除去され、金
属材料はバイアホール内に残るだけとなる（いわゆるプ
ラグ技術）。この金属プラグによってトップ基板、ボト
ム基板の素子層の垂直方向集積が実現されている。最後
に、誘電体膜を被着することによって素子スタックの前
面は不活性化することができる。
【００１９】他の素子平面の１つと垂直方向で集積する
ことは、上記方法により、ボトムメタライジングとして
金属プラグを有するボトム基板と同様に既存の基板スタ
ックを処理することによって実現することができる。２
つ以上の素子平面間の垂直方向接合は当該メタライジン
グ平面の設計によって固定される。
ことは、上記方法により、ボトムメタライジングとして
金属プラグを有するボトム基板と同様に既存の基板スタ
ックを処理することによって実現することができる。２
つ以上の素子平面間の垂直方向接合は当該メタライジン
グ平面の設計によって固定される。
【００２０】本発明方法では、異なる基板中で個々の素
子層が相互に独自に処理（並列処理）されることに基づ
いて、垂直方向回路構造の製作時に処理時間が著しく減
少し、従って製作費が低下する。
子層が相互に独自に処理（並列処理）されることに基づ
いて、垂直方向回路構造の製作時に処理時間が著しく減
少し、従って製作費が低下する。
【００２１】本発明方法では、特に基板裏面の構造化を
省くことができるので、有利にはCMOS適合性技術のみが
利用される。
省くことができるので、有利にはCMOS適合性技術のみが
利用される。
【００２２】個々の基板に（即ちウェーハ平面に）なお
バイアホールが製作されるので、この工程を個々の基板
の処理に含めることが可能となる（並列処理）。補助基
板が省かれ、組立てた素子スタックに対するリソグラフ
ィ工程が何ら必要でないので、有利なことに処理時間が
減少し又歩留りが高まる。
バイアホールが製作されるので、この工程を個々の基板
の処理に含めることが可能となる（並列処理）。補助基
板が省かれ、組立てた素子スタックに対するリソグラフ
ィ工程が何ら必要でないので、有利なことに処理時間が
減少し又歩留りが高まる。
【００２３】この方法の他の利点として、個々の素子層
を上下でアライメントするために可視スペクトル域のス
プリット光学系を利用することができる。それ故に、光
透過法とは異なり、トップ基板中のアライメントマーク
より下の膜系列もボトム基板中のアライメントマークよ
り下の膜系列も透明である必要はない。こうして赤外光
透過法に比べて高いアライメント精度が、従って高い実
装密度が、達成可能である。その際、アライメントマー
クの被着は既に個々の基板を処理するときに各基板のそ
れぞれ一番上の素子層内で行うことができ、付加的技術
を必要とはしない。
を上下でアライメントするために可視スペクトル域のス
プリット光学系を利用することができる。それ故に、光
透過法とは異なり、トップ基板中のアライメントマーク
より下の膜系列もボトム基板中のアライメントマークよ
り下の膜系列も透明である必要はない。こうして赤外光
透過法に比べて高いアライメント精度が、従って高い実
装密度が、達成可能である。その際、アライメントマー
クの被着は既に個々の基板を処理するときに各基板のそ
れぞれ一番上の素子層内で行うことができ、付加的技術
を必要とはしない。
【００２４】
【発明の実施の形態】以下、１実施例を図面に基づいて
本発明を詳細に説明する。
本発明を詳細に説明する。
【００２５】各々図は、さまざまな工程後のトップ基板
及びボトム基板の構造を基に本発明方法の操作経過を例
示する図である。
及びボトム基板の構造を基に本発明方法の操作経過を例
示する図である。
【００２６】図１は、素子平面と３層メタライジングと
不活性化表面とを有するトップ基板を示す。
不活性化表面とを有するトップ基板を示す。
【００２７】図２は、−プラズマ酸化物の堆積、 −レジストマスクの被着、 −バイアホールのための写真技術、 −バイアホールの異方性エッチング 後のトップ基板を示す。
【００２８】図３は、−レジスト除去、 −シリコン内に至るまでのバイアホールのトレンチエッ
チング 後のトップ基板を示す。
チング 後のトップ基板を示す。
【００２９】図４は、−ボトム基板表面の不活性化、 −ボトム基板への接着膜の被着 後の組立てられたトップ基板及びボトム基板を示す。
【００３０】図５は、−アライメントして組立て（接着
し）、 −バイアホールに至るまでトップ基板の側で薄膜化 後のトップ基板及びボトム基板（基板スタック）を示
す。
し）、 −バイアホールに至るまでトップ基板の側で薄膜化 後のトップ基板及びボトム基板（基板スタック）を示
す。
【００３１】図６は、ボトム基板のメタライジングに至
るまでバイアホールを深化したのちの基板スタックを示
す。
るまでバイアホールを深化したのちの基板スタックを示
す。
【００３２】図７は、−障壁・付着膜の析出、 −後続の金属材料の析出 後の基板スタックを示す。
【００３３】図８は、−スタック表面の研磨、 −保護膜の被着 後の基板スタックを示す。
【００３４】トップ基板１はこの実施例ではバルクシリ
コンウェーハ（２：シリコン）であり、チップ平面３に
処理済みMOS回路と３層メタライジングとを有し、図１
に示すように酸化物／窒化物保護膜４で不活性化されて
いる。一番上のメタライジング平面のメタライジング５
は例えばアルミニウム合金である。メタライジング平面
の下にノンドープ酸化膜とドープド酸化膜がある。後に
行うドライエッチングのためのマスキングとして、ま
ず、ハードマスクとして役立つ例えばプラズマ酸化物６
等の膜が析出され、バイアホール７のための写真技術が
行われる。レジストマスク１８によってプラズマ酸化物
６、酸化物／窒化物保護膜４、メタライジング５、そし
てその下にあるチップ平面３の酸化膜が異方性エッチン
グされる。結果が図２に図示されている。レジスト除去
後、いわゆるトレンチエッチング法でシリコン２内にま
で深さ約１０μｍがエッチングされる（図３参照）。SO
I材料をトップ基板１として使用する場合、埋込み酸化
物の表面に至るまでエッチングされる（SiO2がエッチン
グストップ）。
コンウェーハ（２：シリコン）であり、チップ平面３に
処理済みMOS回路と３層メタライジングとを有し、図１
に示すように酸化物／窒化物保護膜４で不活性化されて
いる。一番上のメタライジング平面のメタライジング５
は例えばアルミニウム合金である。メタライジング平面
の下にノンドープ酸化膜とドープド酸化膜がある。後に
行うドライエッチングのためのマスキングとして、ま
ず、ハードマスクとして役立つ例えばプラズマ酸化物６
等の膜が析出され、バイアホール７のための写真技術が
行われる。レジストマスク１８によってプラズマ酸化物
６、酸化物／窒化物保護膜４、メタライジング５、そし
てその下にあるチップ平面３の酸化膜が異方性エッチン
グされる。結果が図２に図示されている。レジスト除去
後、いわゆるトレンチエッチング法でシリコン２内にま
で深さ約１０μｍがエッチングされる（図３参照）。SO
I材料をトップ基板１として使用する場合、埋込み酸化
物の表面に至るまでエッチングされる（SiO2がエッチン
グストップ）。
【００３５】ボトムウェーハ８（９：シリコン）はボト
ムチップ平面１０中の処理済みMOS回路と３層メタライ
ジング（メタライジング１１）とパッシベーション１２
とを有し、このボトムウェーハ上にポリイミド膜１３が
インターチップ接着剤としてスピン塗布され、表面トポ
グラフィが平らにされる。次に、フリップチップボンデ
ィングにおいて標準的に使用されるスプリット光学アラ
イメント式ウェーハボンディング装置においてトップ基
板１とボトム基板８との（ポリイミド膜１３のプラズマ
酸化物６への）接着が行われる（図４参照）。
ムチップ平面１０中の処理済みMOS回路と３層メタライ
ジング（メタライジング１１）とパッシベーション１２
とを有し、このボトムウェーハ上にポリイミド膜１３が
インターチップ接着剤としてスピン塗布され、表面トポ
グラフィが平らにされる。次に、フリップチップボンデ
ィングにおいて標準的に使用されるスプリット光学アラ
イメント式ウェーハボンディング装置においてトップ基
板１とボトム基板８との（ポリイミド膜１３のプラズマ
酸化物６への）接着が行われる（図４参照）。
【００３６】光学的にアライメントしてトップ基板１と
ボトム基板８を接着したのち、存在する基板スタック１
４はバイアホール７が開通するまで機械的、湿化学的及
び化学機械的に薄膜化される（図５参照）。バルクシリ
コン２の代わりにSOI材料を使用する場合、まず埋込み
酸化物の表面に至るまでエッチングされ（エッチングス
トップ：SiO2）、次に酸化膜が除去される（エッチング
ストップ：シリコン）。薄膜化後、基板スタック１４は
標準ウェーハと同様に処理することができる。ボトムメ
タライジングの金属１１上にあるポリイミド膜１３と保
護膜１２は、シリコン２をハードマスクとしてバイアホ
ール内でエッチングされる。エッチングストップとして
役立つのはこの場合メタライジング１１である。結果が
図６に図示されている。
ボトム基板８を接着したのち、存在する基板スタック１
４はバイアホール７が開通するまで機械的、湿化学的及
び化学機械的に薄膜化される（図５参照）。バルクシリ
コン２の代わりにSOI材料を使用する場合、まず埋込み
酸化物の表面に至るまでエッチングされ（エッチングス
トップ：SiO2）、次に酸化膜が除去される（エッチング
ストップ：シリコン）。薄膜化後、基板スタック１４は
標準ウェーハと同様に処理することができる。ボトムメ
タライジングの金属１１上にあるポリイミド膜１３と保
護膜１２は、シリコン２をハードマスクとしてバイアホ
ール内でエッチングされる。エッチングストップとして
役立つのはこの場合メタライジング１１である。結果が
図６に図示されている。
【００３７】トップメタライジング５とボトムメタライ
ジング１１とを電気的に接続するためにまず窒化チタン
膜１５が後続のタングステンメタライジング１６（Ｗ堆
積）のための付着兼障壁膜として析出される。
ジング１１とを電気的に接続するためにまず窒化チタン
膜１５が後続のタングステンメタライジング１６（Ｗ堆
積）のための付着兼障壁膜として析出される。
【００３８】CMP装置を使ったメカノケミカル研磨によ
ってタングステン／窒化チタン膜１５、１６がシリコン
２の表面から除去され、残存する分離されたタングステ
ン／窒化チタン“栓”（いわゆるプラグ）がトップ素子
とボトム素子との間の垂直方向接合を実現する。最後
に、素子スタックを不活性化するために酸化物／窒化物
保護膜１７が析出される（図８）。
ってタングステン／窒化チタン膜１５、１６がシリコン
２の表面から除去され、残存する分離されたタングステ
ン／窒化チタン“栓”（いわゆるプラグ）がトップ素子
とボトム素子との間の垂直方向接合を実現する。最後
に、素子スタックを不活性化するために酸化物／窒化物
保護膜１７が析出される（図８）。
【００３９】
【発明の効果】以上詳述したように本実施態様によれ
ば、リソグラフィ工程を行うことなく、組立てた基板ス
タックで本発明方法を実行することができる。これによ
りこの方法が簡素となり、その歩留りが付加的に高ま
る。
ば、リソグラフィ工程を行うことなく、組立てた基板ス
タックで本発明方法を実行することができる。これによ
りこの方法が簡素となり、その歩留りが付加的に高ま
る。
【図１】本発明における１実施例のトップ基板を示す図
である。
である。
【図２】本発明における１実施例のトップ基板を示す図
である。
である。
【図３】本発明における１実施例のトップ基板を示す図
である。
である。
【図４】本発明における１実施例のトップ基板及びボト
ム基板を示す図である。
ム基板を示す図である。
【図５】本発明における１実施例のトップ基板及びボト
ム基板（基板スタック）を示す図である。
ム基板（基板スタック）を示す図である。
【図６】本発明における１実施例の基板スタックを示す
図である。
図である。
【図７】本発明における１実施例の基板スタックを示す
図である。
図である。
【図８】本発明における１実施例の基板スタックを示す
図である。
図である。
【符号の説明】 １ 第１基板（トップ基板） ３ 第１層 ５，１１ メタライジング ７ バイアホール ８ 第２基板（ボトム基板） １４ 基板スタック
Claims (13)
- 【請求項１】 マイクロエレクトロニックシステムを垂
直方向で集積する方法であって、 −回路構造を備えた単数又は複数の第１層（３）とメタ
ライジング（５）を備えた少なくとも１つの第１メタラ
イジング平面とを第１主面の範囲に含む第１基板（１）
を用意する工程； −第１工程において第１基板の第１主面範囲でバイアホ
ール（７）を開通させ、回路構造を備えた第１層全体に
バイアホールを貫通させる工程； −回路構造を備えた少なくとも１つの第２層（１０）と
メタライジング（１１）を備えた少なくとも１つの第２
メタライジング平面とを第２主面の範囲に含む第２基板
（８）を用意する工程； −第１基板（１）を第２基板（８）と接合し、第１基板
の第１主面の側面と第２基板の第２主面の側面とをアラ
イメントして組立てて基板スタック（１４）を生成する
工程； −第１基板（１）の側でバイアホール（７）が開通する
まで、この側で基板スタック（１４）を薄膜化する工
程； −既存のバイアホール（７）を第２工程において第２基
板（８）の第２メタライジング平面のメタライジング
（１１）に至るまで深化する工程； −第１メタライジング平面のメタライジング（５）と第
２メタライジング平面のメタライジング（１１）との間
にバイアホール（７）を介して電気伝導性接合を実現す
る工程； 以上の工程からなる方法。 - 【請求項２】 バイアホール（７）がメタライジング
（５）を貫通するように、第１工程においてバイアホー
ルの開通を行うことを特徴とする、請求項１に記載の方
法。 - 【請求項３】 第１基板（１）が第１主面の範囲に、又
第２基板（８）が第２主面の範囲にアライメントマーク
を含み、これらのアライメントマークに基づいて可視ス
ペクトル域でスプリット光学系によって第１基板と第２
基板とのアライメント組立てが行われることを特徴とす
る、請求項１又は２に記載の方法。 - 【請求項４】 バイアホールの開通がエッチングによっ
て行われることを特徴とする、請求項１から３のいずれ
か１項に記載の方法。 - 【請求項５】 バイアホールが第１工程においてまず異
方性エッチング法によって回路構造を備えたすべての第
１層に開通され、次にトレンチエッチング法によって第
１層の下約１０μｍの深さにまで開通され、その際埋込
み酸化膜をエッチングストップとして利用することがで
きることを特徴とする、請求項４に記載の方法。 - 【請求項６】 基板スタック（１４）の薄膜化がエッチ
ング及び／又は研磨によって行われることを特徴とす
る、請求項１から５のいずれか１項に記載の方法。 - 【請求項７】 SOI基板を第１基板（１）として使用す
る場合、エッチングストップ膜としてのSOI基板の埋込
み酸化膜に至るまでエッチングによって薄膜化が行わ
れ、次に、エッチングストップ膜として基板材料を有す
るこの酸化膜の除去が行われることを特徴とする、請求
項６に記載の方法。 - 【請求項８】 第２基板の第２主面に被着される透明付
着膜を利用して基板の接合が行われることを特徴とす
る、請求項１から７のいずれか１項に記載の方法。 - 【請求項９】 不活性化及び／又は平坦化を行う付着膜
が使用されることを特徴とする、請求項８に記載の方
法。 - 【請求項１０】 基板の接合が直接的結合（ダイレクト
ボンディング法）によって行われることを特徴とする、
請求項１から７のいずれか１項に記載の方法。 - 【請求項１１】 平坦化を行う膜及び／又は平坦化され
た膜が接合前に生成されることを特徴とする、請求項１
０に記載の方法。 - 【請求項１２】 第２工程において既存のバイアホール
（７）の深化が異方性エッチングによって行われ、その
際、第１基板（１）の基板材料がハードマスクとして役
立つことを特徴とする、請求項１から１１のいずれか１
項に記載の方法。 - 【請求項１３】 第１メタライジング平面と第２メタラ
イジング平面との間に電気伝導性接合を実現する工程
が、 −バイアホール（７）内に付着兼障壁膜を析出する工
程； −バイアホール内に金属材料を析出する工程； −基板スタック（１４）の表面から付着兼障壁膜及び金
属材料を化学機械的に研磨除去する工程； 以上の工程を含むことを特徴とする、請求項２から１２
のいずれか１項に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19516487.3 | 1995-05-05 | ||
| DE19516487A DE19516487C1 (de) | 1995-05-05 | 1995-05-05 | Verfahren zur vertikalen Integration mikroelektronischer Systeme |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09106963A true JPH09106963A (ja) | 1997-04-22 |
| JP3999828B2 JP3999828B2 (ja) | 2007-10-31 |
Family
ID=7761140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11277296A Expired - Lifetime JP3999828B2 (ja) | 1995-05-05 | 1996-05-07 | マイクロエレクトロニックシステムを垂直方向で集積する方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5851894A (ja) |
| JP (1) | JP3999828B2 (ja) |
| KR (1) | KR960043162A (ja) |
| DE (1) | DE19516487C1 (ja) |
| FR (1) | FR2734664B1 (ja) |
| GB (1) | GB2300518B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002508590A (ja) * | 1998-03-26 | 2002-03-19 | フラウンホッファー−ゲゼルシャフト ツァ フェルダールング デァ アンゲヴァンテン フォアシュンク エー．ファオ． | 垂直集積した回路構造を作製するための配線方法および垂直集積した回路構造 |
| JP2013080813A (ja) * | 2011-10-04 | 2013-05-02 | Sony Corp | 半導体装置および半導体装置の製造方法 |
Families Citing this family (47)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6809421B1 (en) | 1996-12-02 | 2004-10-26 | Kabushiki Kaisha Toshiba | Multichip semiconductor device, chip therefor and method of formation thereof |
| US6551857B2 (en) | 1997-04-04 | 2003-04-22 | Elm Technology Corporation | Three dimensional structure integrated circuits |
| JPH11191575A (ja) * | 1997-12-25 | 1999-07-13 | Shinkawa Ltd | フリップチップボンディング用部品、フリップチップボンディング確認用部品及びフリップチップボンディング方法 |
| US6365488B1 (en) * | 1998-03-05 | 2002-04-02 | Industrial Technology Research Institute | Method of manufacturing SOI wafer with buried layer |
| US5986344A (en) | 1998-04-14 | 1999-11-16 | Advanced Micro Devices, Inc. | Anti-reflective coating layer for semiconductor device |
| DE19818968C2 (de) * | 1998-04-28 | 2000-11-30 | Fraunhofer Ges Forschung | Verfahren zur Herstellung eines Transponders, Verfahren zur Herstellung einer Chipkarte, die einen Transponder aufweist, sowie nach dem erfindungsgemäßen Verfahren hergestellter Transponder und nach dem erfindungsgemäßen Verfahren hergestellte Chipkarte |
| DE19853703A1 (de) | 1998-11-20 | 2000-05-25 | Giesecke & Devrient Gmbh | Verfahren zur Herstellung eines beidseitig prozessierten integrierten Schaltkreises |
| DE19856573C1 (de) * | 1998-12-08 | 2000-05-18 | Fraunhofer Ges Forschung | Verfahren zur vertikalen Integration von aktiven Schaltungsebenen und unter Verwendung desselben erzeugte vertikale integrierte Schaltung |
| DE19946715C1 (de) * | 1999-09-29 | 2001-05-03 | Infineon Technologies Ag | Verfahren zur dreidimensionalen Integration mikroelektronischer Systeme |
| US6984571B1 (en) * | 1999-10-01 | 2006-01-10 | Ziptronix, Inc. | Three dimensional device integration method and integrated device |
| US6500694B1 (en) * | 2000-03-22 | 2002-12-31 | Ziptronix, Inc. | Three dimensional device integration method and integrated device |
| US6902987B1 (en) | 2000-02-16 | 2005-06-07 | Ziptronix, Inc. | Method for low temperature bonding and bonded structure |
| US6935023B2 (en) | 2000-03-08 | 2005-08-30 | Hewlett-Packard Development Company, L.P. | Method of forming electrical connection for fluid ejection device |
| US6563133B1 (en) | 2000-08-09 | 2003-05-13 | Ziptronix, Inc. | Method of epitaxial-like wafer bonding at low temperature and bonded structure |
| DE60035994T2 (de) | 2000-10-04 | 2008-06-05 | Qimonda Ag | Verfahren zur Herstellung eines dünnen selbsttragenden Halbleitervorrichtungsfilms und einer dreidimensionalen Halbleitervorrichtung |
| US6902872B2 (en) | 2002-07-29 | 2005-06-07 | Hewlett-Packard Development Company, L.P. | Method of forming a through-substrate interconnect |
| US6716737B2 (en) | 2002-07-29 | 2004-04-06 | Hewlett-Packard Development Company, L.P. | Method of forming a through-substrate interconnect |
| US7109092B2 (en) | 2003-05-19 | 2006-09-19 | Ziptronix, Inc. | Method of room temperature covalent bonding |
| US6867073B1 (en) * | 2003-10-21 | 2005-03-15 | Ziptronix, Inc. | Single mask via method and device |
| JP2005150686A (ja) | 2003-10-22 | 2005-06-09 | Sharp Corp | 半導体装置およびその製造方法 |
| US7453150B1 (en) * | 2004-04-01 | 2008-11-18 | Rensselaer Polytechnic Institute | Three-dimensional face-to-face integration assembly |
| US7390740B2 (en) * | 2004-09-02 | 2008-06-24 | Micron Technology, Inc. | Sloped vias in a substrate, spring-like contacts, and methods of making |
| US10374120B2 (en) * | 2005-02-18 | 2019-08-06 | Koninklijke Philips N.V. | High efficiency solar cells utilizing wafer bonding and layer transfer to integrate non-lattice matched materials |
| WO2006116030A2 (en) * | 2005-04-21 | 2006-11-02 | Aonex Technologies, Inc. | Bonded intermediate substrate and method of making same |
| DE102005022017B3 (de) | 2005-05-12 | 2006-10-26 | Infineon Technologies Ag | Verfahren zur Herstellung von Chip-Stapeln sowie zugehörige Chip-Stapel |
| US7977227B2 (en) * | 2005-08-15 | 2011-07-12 | Macronix International Co., Ltd. | Method of manufacturing a non-volatile memory device |
| TWI427646B (zh) * | 2006-04-14 | 2014-02-21 | Bourns Inc | 具表面可裝設配置之傳導聚合物電子裝置及其製造方法 |
| US8513789B2 (en) | 2006-10-10 | 2013-08-20 | Tessera, Inc. | Edge connect wafer level stacking with leads extending along edges |
| US7829438B2 (en) | 2006-10-10 | 2010-11-09 | Tessera, Inc. | Edge connect wafer level stacking |
| US7901989B2 (en) | 2006-10-10 | 2011-03-08 | Tessera, Inc. | Reconstituted wafer level stacking |
| US7732301B1 (en) | 2007-04-20 | 2010-06-08 | Pinnington Thomas Henry | Bonded intermediate substrate and method of making same |
| US20090278233A1 (en) * | 2007-07-26 | 2009-11-12 | Pinnington Thomas Henry | Bonded intermediate substrate and method of making same |
| JP5572089B2 (ja) | 2007-07-27 | 2014-08-13 | テッセラ，インコーポレイテッド | 適用後パッド延在部を伴う再構成ウエハ積層パッケージング |
| US8193092B2 (en) | 2007-07-31 | 2012-06-05 | Micron Technology, Inc. | Semiconductor devices including a through-substrate conductive member with an exposed end and methods of manufacturing such semiconductor devices |
| CN101861646B (zh) | 2007-08-03 | 2015-03-18 | 泰塞拉公司 | 利用再生晶圆的堆叠封装 |
| US8043895B2 (en) | 2007-08-09 | 2011-10-25 | Tessera, Inc. | Method of fabricating stacked assembly including plurality of stacked microelectronic elements |
| US8680662B2 (en) | 2008-06-16 | 2014-03-25 | Tessera, Inc. | Wafer level edge stacking |
| DE102009030958B4 (de) * | 2008-07-23 | 2014-01-23 | Infineon Technologies Ag | Halbleiteranordnung mit einem Verbindungselement und Verfahren zur Herstellung einer solchen |
| US8158515B2 (en) * | 2009-02-03 | 2012-04-17 | International Business Machines Corporation | Method of making 3D integrated circuits |
| EP2406821A2 (en) * | 2009-03-13 | 2012-01-18 | Tessera, Inc. | Stacked microelectronic assemblies having vias extending through bond pads |
| JP5985136B2 (ja) | 2009-03-19 | 2016-09-06 | ソニー株式会社 | 半導体装置とその製造方法、及び電子機器 |
| US8686565B2 (en) | 2010-09-16 | 2014-04-01 | Tessera, Inc. | Stacked chip assembly having vertical vias |
| US8685793B2 (en) | 2010-09-16 | 2014-04-01 | Tessera, Inc. | Chip assembly having via interconnects joined by plating |
| US9070851B2 (en) | 2010-09-24 | 2015-06-30 | Seoul Semiconductor Co., Ltd. | Wafer-level light emitting diode package and method of fabricating the same |
| FR2990298A1 (fr) * | 2012-05-04 | 2013-11-08 | St Microelectronics Sa | Empilement de structures semi-conductrices et procede de fabrication correspondant |
| JP6302644B2 (ja) * | 2013-11-11 | 2018-03-28 | 株式会社ディスコ | ウェーハの加工方法 |
| CN205944139U (zh) | 2016-03-30 | 2017-02-08 | 首尔伟傲世有限公司 | 紫外线发光二极管封装件以及包含此的发光二极管模块 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6130059A (ja) * | 1984-07-20 | 1986-02-12 | Nec Corp | 半導体装置の製造方法 |
| JPH0612799B2 (ja) * | 1986-03-03 | 1994-02-16 | 三菱電機株式会社 | 積層型半導体装置およびその製造方法 |
| JPH063837B2 (ja) * | 1987-03-03 | 1994-01-12 | シャープ株式会社 | 三次元半導体集積回路の製造方法 |
| US4784970A (en) * | 1987-11-18 | 1988-11-15 | Grumman Aerospace Corporation | Process for making a double wafer moated signal processor |
| US4842699A (en) * | 1988-05-10 | 1989-06-27 | Avantek, Inc. | Method of selective via-hole and heat sink plating using a metal mask |
| JPH0215652A (ja) * | 1988-07-01 | 1990-01-19 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US5185292A (en) * | 1989-07-20 | 1993-02-09 | Harris Corporation | Process for forming extremely thin edge-connectable integrated circuit structure |
| DE69121041T2 (de) * | 1990-10-12 | 1997-02-06 | Axis Spa | Schmelzfixiervorrichtung, die eine Temperatursteuereinrichtung enthält |
| JP2839376B2 (ja) * | 1991-02-05 | 1998-12-16 | 三菱電機株式会社 | 半導体装置の製造方法 |
| DE4314913C1 (de) * | 1993-05-05 | 1994-08-25 | Siemens Ag | Verfahren zur Herstellung eines Halbleiterbauelements mit einer Kontaktstrukturierung für vertikale Kontaktierung mit weiteren Halbleiterbauelementen |
| JP3360919B2 (ja) * | 1993-06-11 | 2003-01-07 | 三菱電機株式会社 | 薄膜太陽電池の製造方法，及び薄膜太陽電池 |
| DE69322630T2 (de) * | 1993-07-22 | 1999-07-08 | Raytheon Co., El Segundo, Calif. | Integriertes Schaltungsbauelement hoher Dichte |
| US5627106A (en) * | 1994-05-06 | 1997-05-06 | United Microelectronics Corporation | Trench method for three dimensional chip connecting during IC fabrication |
| DE4433845A1 (de) * | 1994-09-22 | 1996-03-28 | Fraunhofer Ges Forschung | Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung |
| DE4433833A1 (de) * | 1994-09-22 | 1996-03-28 | Fraunhofer Ges Forschung | Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung unter Erreichung hoher Systemausbeuten |
-
1995
- 1995-05-05 DE DE19516487A patent/DE19516487C1/de not_active Expired - Lifetime
-
1996
- 1996-04-30 GB GB9608877A patent/GB2300518B/en not_active Expired - Lifetime
- 1996-05-02 KR KR19960014161A patent/KR960043162A/ko active IP Right Grant
- 1996-05-03 US US08/642,047 patent/US5851894A/en not_active Expired - Lifetime
- 1996-05-03 FR FR9605555A patent/FR2734664B1/fr not_active Expired - Lifetime
- 1996-05-07 JP JP11277296A patent/JP3999828B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002508590A (ja) * | 1998-03-26 | 2002-03-19 | フラウンホッファー−ゲゼルシャフト ツァ フェルダールング デァ アンゲヴァンテン フォアシュンク エー．ファオ． | 垂直集積した回路構造を作製するための配線方法および垂直集積した回路構造 |
| JP2013080813A (ja) * | 2011-10-04 | 2013-05-02 | Sony Corp | 半導体装置および半導体装置の製造方法 |
| US9293411B2 (en) | 2011-10-04 | 2016-03-22 | Sony Corporation | Semiconductor device and manufacturing method of the same |
| US9425142B2 (en) | 2011-10-04 | 2016-08-23 | Sony Corporation | Semiconductor device and manufacturing method of the same |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2734664B1 (fr) | 1998-08-28 |
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| KR960043162A (ja) | 1996-12-23 |
| GB9608877D0 (en) | 1996-07-03 |
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| GB2300518B (en) | 1999-12-29 |
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