JPH09106316A - 基準電流発生回路 - Google Patents
基準電流発生回路Info
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- JPH09106316A JPH09106316A JP7289318A JP28931895A JPH09106316A JP H09106316 A JPH09106316 A JP H09106316A JP 7289318 A JP7289318 A JP 7289318A JP 28931895 A JP28931895 A JP 28931895A JP H09106316 A JPH09106316 A JP H09106316A
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Abstract
(57)【要約】
【課題】精度が良く安定した定電流を発生し実装コスト
を低減できる基準電流発生回路の提供。 【解決手段】基準電圧発生回路１より出力された電圧を
ラダー抵抗２で分圧し、その分圧された数カ所の電圧
は、複数個のスイッチを有する制御回路３に入力され、
制御回路３はスイッチを切り替えることで入力された電
圧のうちの一つをＮＭＯＳトランジスタ４のゲート側に
選択的に出力する。ＮＭＯＳトランジスタ４のドレイン
に現れる電流を出力電流ＩREFとした時、制御回路３の
スイッチを切り替え、ＮＭＯＳトランジスタ４のゲート
電圧を調整することにより電流ＩREFを所定の値にす
る。
を低減できる基準電流発生回路の提供。 【解決手段】基準電圧発生回路１より出力された電圧を
ラダー抵抗２で分圧し、その分圧された数カ所の電圧
は、複数個のスイッチを有する制御回路３に入力され、
制御回路３はスイッチを切り替えることで入力された電
圧のうちの一つをＮＭＯＳトランジスタ４のゲート側に
選択的に出力する。ＮＭＯＳトランジスタ４のドレイン
に現れる電流を出力電流ＩREFとした時、制御回路３の
スイッチを切り替え、ＮＭＯＳトランジスタ４のゲート
電圧を調整することにより電流ＩREFを所定の値にす
る。
Description
【０００１】
【発明の属する技術分野】本発明は基準電流発生回路に
関し、ＭＯＳ型半導体集積回路化に好適な回路構成を持
つ基準電流発生回路に関する。
関し、ＭＯＳ型半導体集積回路化に好適な回路構成を持
つ基準電流発生回路に関する。
【０００２】
【従来の技術】従来、この種の基準電流発生回路とし
て、例えば特開昭５９−６６７２５号公報には、図４に
示すような基準電流発生回路（定電流回路）が提案され
ている。
て、例えば特開昭５９−６６７２５号公報には、図４に
示すような基準電流発生回路（定電流回路）が提案され
ている。
【０００３】図４を参照して、上記公報記載の従来の定
電流回路を説明する。図４において、１１は差動増幅
器、１２はＮＭＯＳトランジスタ、１３は抵抗値Ｒ0か
らなる定電流発生用基準抵抗をそれぞれ示す。差動増幅
器１１の反転入力端子（−入力端子）と、ＮＭＯＳトラ
ンジスタ１２のソース側と、抵抗１３の一端は節点ａに
て共通に接続されており、抵抗１３の他端は電源Ｖ
SS（−電源）に接続されている。
電流回路を説明する。図４において、１１は差動増幅
器、１２はＮＭＯＳトランジスタ、１３は抵抗値Ｒ0か
らなる定電流発生用基準抵抗をそれぞれ示す。差動増幅
器１１の反転入力端子（−入力端子）と、ＮＭＯＳトラ
ンジスタ１２のソース側と、抵抗１３の一端は節点ａに
て共通に接続されており、抵抗１３の他端は電源Ｖ
SS（−電源）に接続されている。
【０００４】次に、図４に示す従来の定電流回路の動作
について説明する。
について説明する。
【０００５】差動増幅器１１の非反転入力端子（＋入力
端子）にＶ0なる基準電圧が与えられているとすると、
節点ａの電位は負帰還作用によりＶ0となり、定電流出
力ＯＵＴ２を流れる電流Ｉ0は、Ｉ0＝Ｖ0／Ｒ0となる。
端子）にＶ0なる基準電圧が与えられているとすると、
節点ａの電位は負帰還作用によりＶ0となり、定電流出
力ＯＵＴ２を流れる電流Ｉ0は、Ｉ0＝Ｖ0／Ｒ0となる。
【０００６】この方式の定電流回路においては、電流値
Ｉ0は基準電圧値Ｖ0と定電流発生用基準抵抗の抵抗値Ｒ
0によって決まるため、比較的容易に定電流値を設定す
ることが可能となる。
Ｉ0は基準電圧値Ｖ0と定電流発生用基準抵抗の抵抗値Ｒ
0によって決まるため、比較的容易に定電流値を設定す
ることが可能となる。
【０００７】
【発明が解決しようとする課題】一般に、半導体製造工
程においては、プロセス変動や周囲温度変化等により、
ＭＯＳトランジスタのしきい値電圧ＶT、トランジスタ
の特性や拡散抵抗の値等に大きなバラツキが生じる。
程においては、プロセス変動や周囲温度変化等により、
ＭＯＳトランジスタのしきい値電圧ＶT、トランジスタ
の特性や拡散抵抗の値等に大きなバラツキが生じる。
【０００８】図４を参照して説明した上記従来の基準電
流発生回路において、精度の良い基準電流特性を得るた
めには、定電流発生用基準抵抗Ｒ0は外付けとすること
が必要とされ、このため従来の基準電流発生回路は部品
点数の増加をもたらし不利である。
流発生回路において、精度の良い基準電流特性を得るた
めには、定電流発生用基準抵抗Ｒ0は外付けとすること
が必要とされ、このため従来の基準電流発生回路は部品
点数の増加をもたらし不利である。
【０００９】また、精度の高い抵抗は高価であり、上記
従来の基準電流発生回路において、高精度の基準電流を
得る場合、コスト増が避けられない。
従来の基準電流発生回路において、高精度の基準電流を
得る場合、コスト増が避けられない。
【００１０】さらに、上記従来の基準電流発生回路にお
いては、外付抵抗用の出力端子を設けなければならない
ため、出力端子の増加という問題がある。
いては、外付抵抗用の出力端子を設けなければならない
ため、出力端子の増加という問題がある。
【００１１】仮りに、上記従来の基準電流発生回路の定
電流発生用基準抵抗として、外付抵抗の代わりに、拡散
抵抗を用いてＩＣ内に抵抗を構成したとしても、既に述
べたように、拡散抵抗は温度変化によるバラツキが大き
いため、単純に抵抗をＩＣ内に構成するだけでは精度の
良い基準電流発生回路を実現することができないという
問題がある。
電流発生用基準抵抗として、外付抵抗の代わりに、拡散
抵抗を用いてＩＣ内に抵抗を構成したとしても、既に述
べたように、拡散抵抗は温度変化によるバラツキが大き
いため、単純に抵抗をＩＣ内に構成するだけでは精度の
良い基準電流発生回路を実現することができないという
問題がある。
【００１２】従って、本発明は、上記従来技術の問題点
を解消し、しきい値電圧ＶTのバラツキや温度変化に対
して精度の良い安定した基準電流を発生可能とし、集積
化に好適であり実装コストの低減を達成する基準電流発
生回路を提供することを目的とする。
を解消し、しきい値電圧ＶTのバラツキや温度変化に対
して精度の良い安定した基準電流を発生可能とし、集積
化に好適であり実装コストの低減を達成する基準電流発
生回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、基準電圧を発生する基準電圧発生回路
と、前記基準電圧発生回路の出力電圧を分圧するラダー
抵抗と、前記ラダー抵抗の予め定めた所定数のタップに
接続され前記基準電圧発生回路の出力電圧を分圧してな
るタップ電圧を入力とし選択された所定の電圧を出力す
るように制御する制御回路と、前記制御回路の出力電圧
をゲートに入力し、ソースが一の電源端子に接続され、
ドレインに流れる電流が出力電流として取り出されるＭ
ＯＳトランジスタと、を備えたことを特徴とする基準電
流発生回路を提供する。
め、本発明は、基準電圧を発生する基準電圧発生回路
と、前記基準電圧発生回路の出力電圧を分圧するラダー
抵抗と、前記ラダー抵抗の予め定めた所定数のタップに
接続され前記基準電圧発生回路の出力電圧を分圧してな
るタップ電圧を入力とし選択された所定の電圧を出力す
るように制御する制御回路と、前記制御回路の出力電圧
をゲートに入力し、ソースが一の電源端子に接続され、
ドレインに流れる電流が出力電流として取り出されるＭ
ＯＳトランジスタと、を備えたことを特徴とする基準電
流発生回路を提供する。
【００１４】本発明によれば、基準電圧発生回路の出力
電圧を分圧するラダー抵抗で分圧された数カ所の電圧を
入力とし所定の電圧を出力する制御回路を介してＭＯＳ
トランジスタのゲート電圧を切り替えて所望の定電流を
発生させるように構成したことにより、製造プロセスに
よるＭＯＳトランジスタのしきい値電圧ＶTのバラツキ
及び／又は温度変化に対して、精度の良い安定した定電
流回路を実現することができると共に、前記従来例で必
要とされた定電流発生用基準抵抗等の外付け部品を不要
とし、集積回路化に好適とされ、コストの低減を達成す
る。
電圧を分圧するラダー抵抗で分圧された数カ所の電圧を
入力とし所定の電圧を出力する制御回路を介してＭＯＳ
トランジスタのゲート電圧を切り替えて所望の定電流を
発生させるように構成したことにより、製造プロセスに
よるＭＯＳトランジスタのしきい値電圧ＶTのバラツキ
及び／又は温度変化に対して、精度の良い安定した定電
流回路を実現することができると共に、前記従来例で必
要とされた定電流発生用基準抵抗等の外付け部品を不要
とし、集積回路化に好適とされ、コストの低減を達成す
る。
【００１５】
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。
して以下に説明する。
【００１６】図１は、本発明の一実施形態に係る基準電
流発生回路の構成を示す図である。
流発生回路の構成を示す図である。
【００１７】図１を参照して、本実施形態は、基準電圧
ＶREFを発生する基準電圧発生回路１、基準電圧発生回
路１からの出力電圧ＶREFを分圧するラダー抵抗（「抵
抗ストリング」ともいう）２、ラダー抵抗２で分圧され
た数カ所の電圧を入力とし所定の電圧を出力する制御回
路３、制御回路３の出力電圧をゲート電圧とするＮＭＯ
Ｓトランジスタ４、から構成されている。
ＶREFを発生する基準電圧発生回路１、基準電圧発生回
路１からの出力電圧ＶREFを分圧するラダー抵抗（「抵
抗ストリング」ともいう）２、ラダー抵抗２で分圧され
た数カ所の電圧を入力とし所定の電圧を出力する制御回
路３、制御回路３の出力電圧をゲート電圧とするＮＭＯ
Ｓトランジスタ４、から構成されている。
【００１８】ラダー抵抗２は、一端から他端までの間で
分割されており、その一端が基準電圧発生回路１の出力
端子に接続され、他端は低電位側電源端子ＶSSに接続さ
れている。
分割されており、その一端が基準電圧発生回路１の出力
端子に接続され、他端は低電位側電源端子ＶSSに接続さ
れている。
【００１９】制御回路３は、一端がラダー抵抗２の所定
のタップにそれぞれ接続され、他端がＮＭＯＳトランジ
スタ４のゲート電極に共通に接続されてなる複数のスイ
ッチＳＷ1からＳＷxからなる。
のタップにそれぞれ接続され、他端がＮＭＯＳトランジ
スタ４のゲート電極に共通に接続されてなる複数のスイ
ッチＳＷ1からＳＷxからなる。
【００２０】ＮＭＯＳトランジスタ４は、ゲートが制御
回路３の出力端子に接続され、ドレイン側が出力端子Ｏ
ＵＴに接続され、ソース側が低電位側電源端子ＶSSに接
続されている。
回路３の出力端子に接続され、ドレイン側が出力端子Ｏ
ＵＴに接続され、ソース側が低電位側電源端子ＶSSに接
続されている。
【００２１】次に、図１に示す本実施形態に係る基準電
流回路の動作について説明する。
流回路の動作について説明する。
【００２２】基準電圧発生回路１より基準電圧ＶREFが
出力される。このとき、ラダー抵抗２がｎ等分割（本実
施形態においては、分割数ｎはｎ＝４、５、６、…等の
所定数）されているものとすると、ラダー抵抗２の複数
のタップと制御回路３のスイッチの接続点の電位は、基
準電圧発生回路１の出力端子側から順に（スイッチＳＷ
1側から順に）、（（ｎ−３）／ｎ）×ＶREF、（（ｎ−
４）／ｎ）×ＶREF、（（ｎ−５）／ｎ）×ＶREF、…、
となる。
出力される。このとき、ラダー抵抗２がｎ等分割（本実
施形態においては、分割数ｎはｎ＝４、５、６、…等の
所定数）されているものとすると、ラダー抵抗２の複数
のタップと制御回路３のスイッチの接続点の電位は、基
準電圧発生回路１の出力端子側から順に（スイッチＳＷ
1側から順に）、（（ｎ−３）／ｎ）×ＶREF、（（ｎ−
４）／ｎ）×ＶREF、（（ｎ−５）／ｎ）×ＶREF、…、
となる。
【００２３】制御回路３のスイッチＳＷ1〜ＳＷxの一つ
をオンさせると、オン状態とされたスイッチとラダー抵
抗２との接続点の電圧が制御回路３より出力される。
をオンさせると、オン状態とされたスイッチとラダー抵
抗２との接続点の電圧が制御回路３より出力される。
【００２４】制御回路３の出力電圧値をＶGとすると、
ＶGはＮＭＯＳトランジスタ４のゲート電圧となり、Ｎ
ＭＯＳトランジスタ４が飽和領域にあればＮＭＯＳトラ
ンジスタ４のドレイン電流ＩREFは次式で表される。
ＶGはＮＭＯＳトランジスタ４のゲート電圧となり、Ｎ
ＭＯＳトランジスタ４が飽和領域にあればＮＭＯＳトラ
ンジスタ４のドレイン電流ＩREFは次式で表される。
【００２５】 ＩREF＝Ｋ（ＶG−ＶSS−ＶT）2 …（１）
【００２６】上式（１）において、Ｋはトランスコンダ
クタンス係数、ＶGはゲート電圧、ＶTはＮＭＯＳトラン
ジスタのしきい値電圧、ＶSSはＮＭＯＳトランジスタの
ソース電位である低電位側電源電圧をそれぞれ表わして
いる。
クタンス係数、ＶGはゲート電圧、ＶTはＮＭＯＳトラン
ジスタのしきい値電圧、ＶSSはＮＭＯＳトランジスタの
ソース電位である低電位側電源電圧をそれぞれ表わして
いる。
【００２７】ここで、Ｋは次式（２）にて表される。
【００２８】 Ｋ＝（１／２）μＣox（Ｗ／Ｌ） …（２）
【００２９】上式（２）において、μはチャネルでのキ
ャリア移動度、Ｃoxは単位面積当たりのゲート酸化膜容
量、Ｗはチャネル幅、Ｌはチャネル長をそれぞれ示して
いる。
ャリア移動度、Ｃoxは単位面積当たりのゲート酸化膜容
量、Ｗはチャネル幅、Ｌはチャネル長をそれぞれ示して
いる。
【００３０】本実施形態においては、ＮＭＯＳトランジ
スタのしきい値電圧ＶT等のバラツキにより電流ＩREFの
値が所定の値にならない場合には、制御回路３において
オンさせるスイッチを切り替えて、制御回路３の出力電
圧ＶGを調整することにより所定の電流ＩREFを得てい
る。
スタのしきい値電圧ＶT等のバラツキにより電流ＩREFの
値が所定の値にならない場合には、制御回路３において
オンさせるスイッチを切り替えて、制御回路３の出力電
圧ＶGを調整することにより所定の電流ＩREFを得てい
る。
【００３１】図２は、図１の詳細な回路構成の一例を示
す図である。図２において、基準電圧発生回路１は、例
えば、内部にオフセット電圧Ｖｏｓを有する差動アンプ
1-1と、等分割されたラダー抵抗２で正相（非反転型）
増幅器を構成し、その出力電圧を基準電圧として利用す
る。
す図である。図２において、基準電圧発生回路１は、例
えば、内部にオフセット電圧Ｖｏｓを有する差動アンプ
1-1と、等分割されたラダー抵抗２で正相（非反転型）
増幅器を構成し、その出力電圧を基準電圧として利用す
る。
【００３２】差動アンプ1-1の反転入力端子（−入力端
子）は、ラダー抵抗２の一部と接続されている。
子）は、ラダー抵抗２の一部と接続されている。
【００３３】ラダー抵抗２は一端が差動アンプ1-1の出
力端子と節点Ａで接続され、他端は低電位側電源端子Ｖ
SSに接続されている。なお、正相型増幅器において、差
動アンプ1-1の反転入力端子に接続されるラダー抵抗２
の電位（Ｒ2／（Ｒ1＋Ｒ2）×ＶA、但し、Ｒ1は差動ア
ンプ1-1の出力端子Ａと、差動アンプ1-1の反転入力端子
とラダー抵抗２との接続点の間のラダー抵抗２の抵抗
値、Ｒ2は該接続点と低電位側電源端子ＶSSとの間のラ
ダー抵抗２の抵抗値を示すものとする）は、基本的にオ
フセット電圧Ｖｏｓ（非反転入力端子電圧）と等しく、
ラダー抵抗２の分圧電位により差動アンプ1-1の出力電
圧（ＶA＝（（Ｒ1＋Ｒ2）／Ｒ2）×Ｖｏｓ）が調整され
る。
力端子と節点Ａで接続され、他端は低電位側電源端子Ｖ
SSに接続されている。なお、正相型増幅器において、差
動アンプ1-1の反転入力端子に接続されるラダー抵抗２
の電位（Ｒ2／（Ｒ1＋Ｒ2）×ＶA、但し、Ｒ1は差動ア
ンプ1-1の出力端子Ａと、差動アンプ1-1の反転入力端子
とラダー抵抗２との接続点の間のラダー抵抗２の抵抗
値、Ｒ2は該接続点と低電位側電源端子ＶSSとの間のラ
ダー抵抗２の抵抗値を示すものとする）は、基本的にオ
フセット電圧Ｖｏｓ（非反転入力端子電圧）と等しく、
ラダー抵抗２の分圧電位により差動アンプ1-1の出力電
圧（ＶA＝（（Ｒ1＋Ｒ2）／Ｒ2）×Ｖｏｓ）が調整され
る。
【００３４】図２に示すように、本実施形態において
は、基準電圧を分圧するためのラダー抵抗を別途設ける
ことなく、基準電圧発生回路１内で電圧トリミング用に
設けられているラダー抵抗を共有している。すなわち、
ラダー抵抗２で基準電圧が抵抗分圧された電圧は、基準
電圧値を一定にするための電圧トリミングに用いられる
と共に、制御回路３の入力電圧にもなる。
は、基準電圧を分圧するためのラダー抵抗を別途設ける
ことなく、基準電圧発生回路１内で電圧トリミング用に
設けられているラダー抵抗を共有している。すなわち、
ラダー抵抗２で基準電圧が抵抗分圧された電圧は、基準
電圧値を一定にするための電圧トリミングに用いられる
と共に、制御回路３の入力電圧にもなる。
【００３５】また、本実施形態においてはラダー抵抗２
は５つに等分割されており、そのうちの４点（節点Ｂ、
節点Ｃ、節点Ｄ、及び節点Ｅ）の電圧が制御回路３の入
力電圧になる。
は５つに等分割されており、そのうちの４点（節点Ｂ、
節点Ｃ、節点Ｄ、及び節点Ｅ）の電圧が制御回路３の入
力電圧になる。
【００３６】制御回路３は、制御信号入力端子ＴＲＭ
１、ＴＲＭ２と、インバータ回路７、８と、トランスフ
ァゲート（パストランジスタ）として作用するＮＭＯＳ
トランジスタ１０ａ、１０ｂ、１０ｃ、１０ｄ、１０
ｅ、１０ｆから構成され、制御信号入力端子ＴＲＭ１、
ＴＲＭ２より入力される制御信号によって、トランスフ
ァゲートの導通／非導通を切替制御して節点Ｇに現れる
電圧値ＶGを切り替える。
１、ＴＲＭ２と、インバータ回路７、８と、トランスフ
ァゲート（パストランジスタ）として作用するＮＭＯＳ
トランジスタ１０ａ、１０ｂ、１０ｃ、１０ｄ、１０
ｅ、１０ｆから構成され、制御信号入力端子ＴＲＭ１、
ＴＲＭ２より入力される制御信号によって、トランスフ
ァゲートの導通／非導通を切替制御して節点Ｇに現れる
電圧値ＶGを切り替える。
【００３７】制御信号入力端子ＴＲＭ１は、ＮＭＯＳト
ランジスタ１０ｃ、１０ｄのゲート側に接続され、また
インバータ回路７を介してＮＭＯＳトランジスタ１０
ｅ、１０ｆのゲート側に接続されている。また、制御信
号入力端子ＴＲＭ２は、ＮＭＯＳトランジスタ１０ｂの
ゲート側に接続され、インバータ回路８を介してＮＭＯ
Ｓトランジスタ１０ａのゲート側に接続されている。
ランジスタ１０ｃ、１０ｄのゲート側に接続され、また
インバータ回路７を介してＮＭＯＳトランジスタ１０
ｅ、１０ｆのゲート側に接続されている。また、制御信
号入力端子ＴＲＭ２は、ＮＭＯＳトランジスタ１０ｂの
ゲート側に接続され、インバータ回路８を介してＮＭＯ
Ｓトランジスタ１０ａのゲート側に接続されている。
【００３８】ＮＭＯＳトランジスタ４のゲート電極（節
点Ｇ）とラダー抵抗２のタップとの間に接続されたＮＭ
ＯＳトランジスタ１０ａ〜１０ｆからなるスイッチ群は
ツリー（木）構造型に接続されている。すなわち、ラダ
ー抵抗２のＢ点、Ｃ点、Ｄ点、Ｅ点はそれぞれＮＭＯＳ
トランジスタ１０ｃ、１０ｅ、１０ｄ、１０ｆのソース
側に接続されている。また、ＮＭＯＳトランジスタ１０
ｃ、１０ｅのドレイン側とＮＭＯＳトランジスタ１０ａ
のソース側が接続され、またＮＭＯＳトランジスタ１０
ｄ、１０ｆのドレイン側とＮＭＯＳトランジスタ１０ｂ
のソース側が接続されている。そして、ＮＭＯＳトラン
ジスタ１０ａ、１０ｂのドレイン側とＮＭＯＳトランジ
スタ４のゲート側が点Ｇで接続されている。
点Ｇ）とラダー抵抗２のタップとの間に接続されたＮＭ
ＯＳトランジスタ１０ａ〜１０ｆからなるスイッチ群は
ツリー（木）構造型に接続されている。すなわち、ラダ
ー抵抗２のＢ点、Ｃ点、Ｄ点、Ｅ点はそれぞれＮＭＯＳ
トランジスタ１０ｃ、１０ｅ、１０ｄ、１０ｆのソース
側に接続されている。また、ＮＭＯＳトランジスタ１０
ｃ、１０ｅのドレイン側とＮＭＯＳトランジスタ１０ａ
のソース側が接続され、またＮＭＯＳトランジスタ１０
ｄ、１０ｆのドレイン側とＮＭＯＳトランジスタ１０ｂ
のソース側が接続されている。そして、ＮＭＯＳトラン
ジスタ１０ａ、１０ｂのドレイン側とＮＭＯＳトランジ
スタ４のゲート側が点Ｇで接続されている。
【００３９】ＮＭＯＳトランジスタ４は、ソース側が低
電位側電源端子ＶSSに接続されており、ドレイン側はＰ
ＭＯＳトランジスタ５のドレイン側と接続されている。
ＰＭＯＳトランジスタ５のドレインがゲートと接続され
てＰＭＯＳトランジスタ６のゲートに接続され、これら
のトランジスタは同一サイズとされ、カレントミラー回
路を構成している。
電位側電源端子ＶSSに接続されており、ドレイン側はＰ
ＭＯＳトランジスタ５のドレイン側と接続されている。
ＰＭＯＳトランジスタ５のドレインがゲートと接続され
てＰＭＯＳトランジスタ６のゲートに接続され、これら
のトランジスタは同一サイズとされ、カレントミラー回
路を構成している。
【００４０】制御回路３の出力電圧ＶGによりＮＭＯＳ
トランジスタ４の電流ＩREFの値が決まる。この電流Ｉ
REFは、高電位側電源端子ＶＤＤと、ＭＯＳトランジス
タ４のドレイン及び出力端子ＯＵＴ１の間に設けられた
ＰＭＯＳトランジスタ５、６から構成されるカレントミ
ラー回路に入力され、カレントミラー回路の出力端（Ｐ
ＭＯＳトランジスタ６のドレイン）からの出力電流Ｉ
REF1が出力端子ＯＵＴ１から取り出される。なお、カレ
ントミラー回路を構成するＰＭＯＳトランジスタ５、６
のサイズ等を調整して、出力端子ＯＵＴ１から出力され
る電流ＩREF1を、カレントミラー回路の入力端側の電流
（リファレンス電流）であるＮＭＯＳトランジスタ４の
ドレイン電流ＩREFの例えば所定倍等に設定するように
してもよいことは勿論である。
トランジスタ４の電流ＩREFの値が決まる。この電流Ｉ
REFは、高電位側電源端子ＶＤＤと、ＭＯＳトランジス
タ４のドレイン及び出力端子ＯＵＴ１の間に設けられた
ＰＭＯＳトランジスタ５、６から構成されるカレントミ
ラー回路に入力され、カレントミラー回路の出力端（Ｐ
ＭＯＳトランジスタ６のドレイン）からの出力電流Ｉ
REF1が出力端子ＯＵＴ１から取り出される。なお、カレ
ントミラー回路を構成するＰＭＯＳトランジスタ５、６
のサイズ等を調整して、出力端子ＯＵＴ１から出力され
る電流ＩREF1を、カレントミラー回路の入力端側の電流
（リファレンス電流）であるＮＭＯＳトランジスタ４の
ドレイン電流ＩREFの例えば所定倍等に設定するように
してもよいことは勿論である。
【００４１】図２に示す本実施形態に係る基準電流発生
回路の動作について具体的に説明する。
回路の動作について具体的に説明する。
【００４２】基準電圧発生回路１の出力端子である節点
Ａの電圧値をＶAとする。プロセス時のトランジスタの
しきい値電圧ＶTのバラツキにより、電圧値ＶAが所定の
値にならない場合は、抵抗分圧の比を調節する。
Ａの電圧値をＶAとする。プロセス時のトランジスタの
しきい値電圧ＶTのバラツキにより、電圧値ＶAが所定の
値にならない場合は、抵抗分圧の比を調節する。
【００４３】すなわち、差動アンプ1-1の反転入力端子
（−入力端子）とラダー抵抗２の接続点を調節すること
によって電圧値ＶAを所定の値にする。５つに等分割さ
れたラダー抵抗の１つの抵抗値をＲとすると、節点Ａの
電圧値がＶAであるから、節点Ｂ、節点Ｃ、節点Ｄ、節
点Ｅの各電圧値は次式（3-a）〜（3-d）で与えられる。
（−入力端子）とラダー抵抗２の接続点を調節すること
によって電圧値ＶAを所定の値にする。５つに等分割さ
れたラダー抵抗の１つの抵抗値をＲとすると、節点Ａの
電圧値がＶAであるから、節点Ｂ、節点Ｃ、節点Ｄ、節
点Ｅの各電圧値は次式（3-a）〜（3-d）で与えられる。
【００４４】 Ｂ点：（４Ｒ／５Ｒ）ＶA＝（４／５）ＶA …(3-a) Ｃ点：（３Ｒ／５Ｒ）ＶA＝（３／５）ＶA …(3-b) Ｄ点：（２Ｒ／５Ｒ）ＶA＝（２／５）ＶA …(3-c) Ｅ点：（１Ｒ／５Ｒ）ＶA＝（１／５）ＶA …(3-d)
【００４５】これより、たとえ温度変化等により拡散抵
抗の抵抗値Ｒにバラツキが生じても、各点（Ｂ点、Ｃ
点、Ｄ点、Ｅ点）の電圧値は抵抗比で決まるため、常に
一定の電圧値になる。なお、拡散抵抗の抵抗比（相対精
度）は、その絶対精度に比べてそのバラツキは極めて小
に設計可能とされる。
抗の抵抗値Ｒにバラツキが生じても、各点（Ｂ点、Ｃ
点、Ｄ点、Ｅ点）の電圧値は抵抗比で決まるため、常に
一定の電圧値になる。なお、拡散抵抗の抵抗比（相対精
度）は、その絶対精度に比べてそのバラツキは極めて小
に設計可能とされる。
【００４６】制御回路３において、通常、制御信号入力
端子ＴＲＭ１、ＴＲＭ２には制御信号として“Ｌ”レベ
ルが入力されている。この時、ＮＭＯＳトランジスタ１
０ｅ、１０ｆ、１０ａがオン状態とされ、ＮＭＯＳトラ
ンジスタ１０ｃ、１０ｄ、１０ｂはオフ状態とされるた
め、節点Ｃ（タップＣ）と、節点Ｇとが接続され、節点
Ｇには節点Ｃの電圧値（３／５）ＶAが出力される。
端子ＴＲＭ１、ＴＲＭ２には制御信号として“Ｌ”レベ
ルが入力されている。この時、ＮＭＯＳトランジスタ１
０ｅ、１０ｆ、１０ａがオン状態とされ、ＮＭＯＳトラ
ンジスタ１０ｃ、１０ｄ、１０ｂはオフ状態とされるた
め、節点Ｃ（タップＣ）と、節点Ｇとが接続され、節点
Ｇには節点Ｃの電圧値（３／５）ＶAが出力される。
【００４７】そして、節点Ｇの電圧ＶG（＝（３／５）
ＶA）がＮＭＯＳトランジスタ４のゲート電圧となり、
ＮＭＯＳトランジスタ４が飽和領域にあれば電流ＩREF
は次式（４）で表される。
ＶA）がＮＭＯＳトランジスタ４のゲート電圧となり、
ＮＭＯＳトランジスタ４が飽和領域にあれば電流ＩREF
は次式（４）で表される。
【００４８】 ＩREF＝Ｋ（ＶG−ＶSS−ＶT）2 …（４）
【００４９】ここで、ＮＭＯＳトランジスタのしきい値
電圧ＶTにバラツキが生じた場合、例えばしきい値電圧
が所望のしきい値電圧ＶTよりも高いしきい値電圧ＶT′
（ＶT′＞ＶT）となった場合、電流ＩREF′は次式
（５）で表される。
電圧ＶTにバラツキが生じた場合、例えばしきい値電圧
が所望のしきい値電圧ＶTよりも高いしきい値電圧ＶT′
（ＶT′＞ＶT）となった場合、電流ＩREF′は次式
（５）で表される。
【００５０】
【数１】
【００５１】この電流ＩREF′を所定の電流ＩREFにする
ために、ＮＭＯＳトランジスタ４のゲート電圧ＶGを調
節する。
ために、ＮＭＯＳトランジスタ４のゲート電圧ＶGを調
節する。
【００５２】すなわち、ゲート電圧をＶG′（ＶG′＞Ｖ
G）となるようにする。
G）となるようにする。
【００５３】具体的には、制御回路３において、制御信
号入力端子ＴＲＭ１を“Ｈ”レベル、制御信号入力端子
ＴＲＭ２を“Ｌ”レベルとすると、ＮＭＯＳトランジス
タ１０ｃ、１０ｄ、１０ａがオン状態となり、ＮＭＯＳ
トランジスタ１０ｅ、１０ｆ、１０ｂはオフ状態とな
り、節点Ｂと節点Ｇが接続し、点Ｇの電圧値はＶG′
（ＶG′＞ＶG）となる。これにより、電流ＩREF′はＩ
REFに近づくことになる。
号入力端子ＴＲＭ１を“Ｈ”レベル、制御信号入力端子
ＴＲＭ２を“Ｌ”レベルとすると、ＮＭＯＳトランジス
タ１０ｃ、１０ｄ、１０ａがオン状態となり、ＮＭＯＳ
トランジスタ１０ｅ、１０ｆ、１０ｂはオフ状態とな
り、節点Ｂと節点Ｇが接続し、点Ｇの電圧値はＶG′
（ＶG′＞ＶG）となる。これにより、電流ＩREF′はＩ
REFに近づくことになる。
【００５４】また、しきい値電圧が所望のしきい値電圧
ＶTよりも低いしきい値電圧ＶT″（ＶT″＜ＶT）となっ
た場合、電流ＩREFは次式（６）で表される。
ＶTよりも低いしきい値電圧ＶT″（ＶT″＜ＶT）となっ
た場合、電流ＩREFは次式（６）で表される。
【００５５】
【数２】
【００５６】この電流ＩREF″を所定の電流ＩREFにする
ために、ＮＭＯＳトランジスタ４のゲート電圧ＶGを
ＶG″（ＶG″＜ＶG）となるようにする。
ために、ＮＭＯＳトランジスタ４のゲート電圧ＶGを
ＶG″（ＶG″＜ＶG）となるようにする。
【００５７】具体的には、制御回路３において制御信号
入力端子ＴＲＭ１、ＴＲＭ２をともに“Ｈ”レベルとす
ると、ＮＭＯＳトランジスタ１０ｃ、１０ｄ、１０ｂが
オン状態となり、ＮＭＯＳトランジスタ１０ｅ、１０
ｆ、１０ａはオフして、節点Ｄと節点Ｇが接続し、点Ｇ
の電圧値はＶG″（ＶG″＜ＶG）となる。
入力端子ＴＲＭ１、ＴＲＭ２をともに“Ｈ”レベルとす
ると、ＮＭＯＳトランジスタ１０ｃ、１０ｄ、１０ｂが
オン状態となり、ＮＭＯＳトランジスタ１０ｅ、１０
ｆ、１０ａはオフして、節点Ｄと節点Ｇが接続し、点Ｇ
の電圧値はＶG″（ＶG″＜ＶG）となる。
【００５８】または、制御信号入力端子ＴＲＭ１を
“Ｌ”レベル、制御信号入力端子ＴＲＭ２を“Ｈ”レベ
ルとすると、ＮＭＯＳトランジスタ１０ｅ、１０ｆ、１
０ｂがオン状態となり、ＮＭＯＳトランジスタ１０ｃ、
１０ｄ、１０ａはオフ状態となるため、節点Ｅと節点Ｇ
が接続し、節点Ｇの電圧値はＶG″（ＶG″＜ＶG）とな
る。これにより、電流は所望の基準電流ＩREFに近づく
ことになる。
“Ｌ”レベル、制御信号入力端子ＴＲＭ２を“Ｈ”レベ
ルとすると、ＮＭＯＳトランジスタ１０ｅ、１０ｆ、１
０ｂがオン状態となり、ＮＭＯＳトランジスタ１０ｃ、
１０ｄ、１０ａはオフ状態となるため、節点Ｅと節点Ｇ
が接続し、節点Ｇの電圧値はＶG″（ＶG″＜ＶG）とな
る。これにより、電流は所望の基準電流ＩREFに近づく
ことになる。
【００５９】図３に、図２に示した回路構成の変形例を
示す。図３においては、電流（基準電流ＩREF）を発生
するトランジスタとしてＰＭＯＳトランジスタ４′を用
い、カレントミラー回路を構成するトランジスタとし
て、低電位側電源端子ＶSSと出力端子ＯＵＴ及びＯＵＴ
１に設けられたＮＭＯＳトランジスタ５′、６′を用い
ている。図３に示す基準電流発生回路は、その出力端子
ＯＵＴ１から吸込（シンク）型電流ＩREF1を供給する構
成とされ、図２に示す回路はその出力端子ＯＵＴ１から
吐出型（ソース）電流ＩREF1を供給する点が相違するだ
けで、その回路動作は、図２に示す回路と基本的に同一
であるため、説明は省略する。
示す。図３においては、電流（基準電流ＩREF）を発生
するトランジスタとしてＰＭＯＳトランジスタ４′を用
い、カレントミラー回路を構成するトランジスタとし
て、低電位側電源端子ＶSSと出力端子ＯＵＴ及びＯＵＴ
１に設けられたＮＭＯＳトランジスタ５′、６′を用い
ている。図３に示す基準電流発生回路は、その出力端子
ＯＵＴ１から吸込（シンク）型電流ＩREF1を供給する構
成とされ、図２に示す回路はその出力端子ＯＵＴ１から
吐出型（ソース）電流ＩREF1を供給する点が相違するだ
けで、その回路動作は、図２に示す回路と基本的に同一
であるため、説明は省略する。
【００６０】上述した実施形態においては、ＭＯＳトラ
ンジスタ４のゲート電圧ＶGを調節するためのタップ数
（ラダー抵抗２と制御回路３との接続点数）は４（Ｂ
点、Ｃ点、Ｄ点、Ｅ点）としたが、より精度の良い基準
電流ＩREFを発生させるためには、ラダー抵抗２をさら
に細かく分割して、タップ数を４から８、１６、３２と
増やせばよいことは勿論である。なお、タップ数の増加
に伴い、スイッチ群の個数も増大し、これに伴い制御信
号のビット数も上記実施形態で示した２本（ＴＲＭ１、
ＴＲＭ２）から３、４、５、…と増やすことが必要とさ
れる。
ンジスタ４のゲート電圧ＶGを調節するためのタップ数
（ラダー抵抗２と制御回路３との接続点数）は４（Ｂ
点、Ｃ点、Ｄ点、Ｅ点）としたが、より精度の良い基準
電流ＩREFを発生させるためには、ラダー抵抗２をさら
に細かく分割して、タップ数を４から８、１６、３２と
増やせばよいことは勿論である。なお、タップ数の増加
に伴い、スイッチ群の個数も増大し、これに伴い制御信
号のビット数も上記実施形態で示した２本（ＴＲＭ１、
ＴＲＭ２）から３、４、５、…と増やすことが必要とさ
れる。
【００６１】すなわち、上記実施形態においては、単
に、回路動作の説明を容易にするために、ラダー抵抗の
タップ数が４の場合を例に説明したが、本発明はかかる
形態にのみ限定されるものではなく、本発明の原理に準
ずる各種形態及び変形を含むことは勿論である。また、
ラダー抵抗２として拡散抵抗を例に説明したが、ポリシ
リコン抵抗であってもよいことは勿論である。
に、回路動作の説明を容易にするために、ラダー抵抗の
タップ数が４の場合を例に説明したが、本発明はかかる
形態にのみ限定されるものではなく、本発明の原理に準
ずる各種形態及び変形を含むことは勿論である。また、
ラダー抵抗２として拡散抵抗を例に説明したが、ポリシ
リコン抵抗であってもよいことは勿論である。
【００６２】
【発明の効果】以上説明したように、本発明による基準
電流発生回路は、ＭＯＳトランジスタのゲート電圧を切
り替えて所望の定電流を発生させる手段を設けた構成と
したことにより、製造プロセスによるトランジスタのし
きい値電圧ＶTのバラツキ及び／又は温度変化に対し
て、精度の良い安定した定電流回路を実現することがで
きる。
電流発生回路は、ＭＯＳトランジスタのゲート電圧を切
り替えて所望の定電流を発生させる手段を設けた構成と
したことにより、製造プロセスによるトランジスタのし
きい値電圧ＶTのバラツキ及び／又は温度変化に対し
て、精度の良い安定した定電流回路を実現することがで
きる。
【００６３】また、本発明によれば、回路をすべてＩＣ
（集積回路）上に構成できるため、外付け部品の必要が
なく実装コストを低減できる等の効果を有する。
（集積回路）上に構成できるため、外付け部品の必要が
なく実装コストを低減できる等の効果を有する。
【図１】本発明の一実施形態に係る基準電流発生回路の
構成を示す図である。
構成を示す図である。
【図２】本発明の一実施形態に係る基準電流発生回路の
詳細な構成の一例を示す図である。
詳細な構成の一例を示す図である。
【図３】本発明の一実施形態に係る基準電流発生回路の
詳細な構成の変形例を示す図である。
詳細な構成の変形例を示す図である。
【図４】従来の定電流回路の構成を示す図である。
１ 基準電圧発生回路 ２ ラダー抵抗 ３ 制御回路 ４、５、６ ＭＯＳトランジスタ ７、８ インバータ １０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ、１０ｆ Ｍ
ＯＳトランジスタ １１ 差動増幅器 １２ ＭＯＳトランジスタ １３ 抵抗
ＯＳトランジスタ １１ 差動増幅器 １２ ＭＯＳトランジスタ １３ 抵抗
Claims (10)
- 【請求項１】基準電圧を発生する基準電圧発生回路と、 前記基準電圧発生回路の出力電圧を分圧するラダー抵抗
と、 前記ラダー抵抗の予め定めた所定数のタップに接続され
前記基準電圧発生回路の出力電圧を分圧してなるタップ
電圧を入力とし選択された所定の電圧を出力するように
制御する制御回路と、 前記制御回路の出力電圧をゲートに入力し、ソースが一
の電源端子に接続され、ドレインに流れる電流が出力電
流として取り出されるＭＯＳトランジスタと、 を備えたことを特徴とする基準電流発生回路。 - 【請求項２】前記制御回路が、前記ラダー抵抗の前記タ
ップと前記ＭＯＳトランジスタのゲートとの間に配設さ
れた複数のスイッチ用トランジスタからなり、前記ＭＯ
Ｓトランジスタのゲートに印加する電圧に応じて前記複
数のスイッチ用トランジスタの導通状態を選択的に制御
して前記ラダー抵抗の一のタップ電圧を前記ＭＯＳトラ
ンジスタのゲートに供給するように構成されたことを特
徴とする請求項１記載の基準電流発生回路。 - 【請求項３】前記複数のスイッチ用トランジスタが、前
記ラダー抵抗の前記タップと前記ＭＯＳトランジスタの
ゲートとの間にツリー構造状に配設されたことを特徴と
する請求項２記載の基準電流発生回路。 - 【請求項４】前記基準電圧発生回路において前記基準電
圧の電圧トリミング用に備えられたラダー抵抗を、前記
基準電圧発生回路の出力電圧を分圧するための前記ラダ
ー抵抗として共有してなることを特徴とする請求項１又
は２記載の基準電流発生回路。 - 【請求項５】基準電圧を発生する基準電圧発生回路と、 一端が前記基準電圧発生回路の出力端子に接続され他端
が第１の電源端子に接続され前記基準電圧発生回路から
の出力電圧を分圧するラダー抵抗と、 前記ラダー抵抗の予め定めた所定数のタップに接続され
前記ラダー抵抗で分圧された前記タップの電位を入力と
し所定の電圧を出力するように制御する制御回路と、 ソース側が前記第１の電源端子に接続され、前記制御回
路の出力電圧をゲートに入力し、ドレインに流れる電流
が出力電流として取り出されるＮＭＯＳトランジスタ
と、 を備えたことを特徴とする基準電流発生回路。 - 【請求項６】基準電圧を発生する基準電圧発生回路と、 一端が前記基準電圧発生回路の出力端子に接続され他端
が第１の電源端子に接続され前記基準電圧発生回路から
の出力電圧を分圧するラダー抵抗と、 前記ラダー抵抗の予め定めた所定数のタップに接続され
前記ラダー抵抗で分圧された前記タップの電位を入力と
し所定の電圧を出力するように制御する制御回路と、 ソース側が第２の電源端子に接続され、前記制御回路の
出力電圧をゲートに入力し、ドレインに流れる電流が出
力電流として取り出されるＰＭＯＳトランジスタと、 を備えたことを特徴とする基準電流発生回路。 - 【請求項７】前記制御回路が、前記ラダー抵抗の前記タ
ップと前記ＮＭＯＳトランジスタのゲート端子との間に
おいてツリー構造状に配設され、制御入力信号によりオ
ン／オフが制御される複数のＮＭＯＳトランジスタを具
備することを特徴とする請求項５記載の基準電流発生回
路。 - 【請求項８】前記制御回路が、前記ラダー抵抗の前記タ
ップと前記ＮＭＯＳトランジスタのゲート端子との間に
おいてツリー構造状に配設され、制御入力信号によりオ
ン／オフが制御される複数のＮＭＯＳトランジスタを具
備することを特徴とする請求項６記載の基準電流発生回
路。 - 【請求項９】前記基準電圧発生回路が、非反転入力端に
所定の電位が印加され、出力端が前記ラダー抵抗の一端
に接続され、前記ラダー抵抗の所定の分圧電位を反転入
力端に帰還入力してなる差動増幅器を含むことを特徴と
する請求項４記載の基準電流発生回路。 - 【請求項１０】前記ＭＯＳトランジスタのドレインをカ
レントミラー回路の入力端に接続し、該カレントミラー
回路の出力端から出力電流を取り出すように構成したこ
とを特徴とする請求項１から９のいずれか一に記載の基
準電流発生回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7289318A JP2917877B2 (ja) | 1995-10-11 | 1995-10-11 | 基準電流発生回路 |
| KR1019960045182A KR100225825B1 (ko) | 1995-10-11 | 1996-10-11 | 기준 전류 발생 회로 |
| EP96116361A EP0768593A3 (en) | 1995-10-11 | 1996-10-11 | Reference current generating circuit |
| TW085112409A TW371372B (en) | 1995-10-11 | 1996-10-11 | A reference current generator circuit |
| US08/729,399 US6377113B1 (en) | 1995-10-11 | 1996-10-11 | Reference current generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7289318A JP2917877B2 (ja) | 1995-10-11 | 1995-10-11 | 基準電流発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09106316A true JPH09106316A (ja) | 1997-04-22 |
| JP2917877B2 JP2917877B2 (ja) | 1999-07-12 |
Family
ID=17741645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7289318A Expired - Lifetime JP2917877B2 (ja) | 1995-10-11 | 1995-10-11 | 基準電流発生回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6377113B1 (ja) |
| EP (1) | EP0768593A3 (ja) |
| JP (1) | JP2917877B2 (ja) |
| KR (1) | KR100225825B1 (ja) |
| TW (1) | TW371372B (ja) |
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|---|---|---|---|---|
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| KR100543318B1 (ko) * | 2002-10-07 | 2006-01-20 | 주식회사 하이닉스반도체 | 부스팅 전압 제어회로 |
| US6891357B2 (en) * | 2003-04-17 | 2005-05-10 | International Business Machines Corporation | Reference current generation system and method |
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| KR100775057B1 (ko) | 2004-12-13 | 2007-11-08 | 삼성전자주식회사 | 트랜지스터 정합 특성이 향상된 데이터 드라이브 집적회로를 구비한 디스플레이 장치 |
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| KR101389620B1 (ko) * | 2011-10-28 | 2014-04-29 | 에스케이하이닉스 주식회사 | 멀티 레귤레이터 회로 및 이를 구비한 집적회로 |
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| US9252713B2 (en) | 2014-02-27 | 2016-02-02 | Qualcomm Incorporated | Bias circuits and methods for stacked devices |
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|---|---|---|---|---|
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