JPH088715A - データ出力バッファ - Google Patents
データ出力バッファInfo
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- JPH088715A JPH088715A JP7092438A JP9243895A JPH088715A JP H088715 A JPH088715 A JP H088715A JP 7092438 A JP7092438 A JP 7092438A JP 9243895 A JP9243895 A JP 9243895A JP H088715 A JPH088715 A JP H088715A
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
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Abstract
(57)【要約】 （修正有）
【目的】電源電圧より大きい出力ライン上の電圧が電源
電圧源側にラッチアップされるのを防止して動作速度を
向上させると共に、占有面積を最少化することができる
データ出力バッファを提供する。 【構成】入力ラインからのデータにより第１電圧源Ｖｃ
ｃからの電圧を出力ライン４５側に伝送するためＮ−ウ
ェルを有するプルアップ用トランジスタＭＰ８と、前記
出力ライン４５上の電圧により第１電圧源からの電圧を
前記プルアップ用トランジスタＭＰ８のＮ−ウェル側に
切り換えるための第１Ｐ−ＭＯＳトランジスタＭＰ１１
と、前記第１電圧源の電圧より大きい前記出力ライン上
の電圧を前記Ｎ−ウェル側に戻すための第２Ｐ−ＭＯＳ
トランジスタＭＰ１２とを備える。
電圧源側にラッチアップされるのを防止して動作速度を
向上させると共に、占有面積を最少化することができる
データ出力バッファを提供する。 【構成】入力ラインからのデータにより第１電圧源Ｖｃ
ｃからの電圧を出力ライン４５側に伝送するためＮ−ウ
ェルを有するプルアップ用トランジスタＭＰ８と、前記
出力ライン４５上の電圧により第１電圧源からの電圧を
前記プルアップ用トランジスタＭＰ８のＮ−ウェル側に
切り換えるための第１Ｐ−ＭＯＳトランジスタＭＰ１１
と、前記第１電圧源の電圧より大きい前記出力ライン上
の電圧を前記Ｎ−ウェル側に戻すための第２Ｐ−ＭＯＳ
トランジスタＭＰ１２とを備える。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に用
いるデータ出力バッファに関し、特に電源電圧より高い
出力ラインの上のデータ出力端の電位がプルアップ駆動
器(Pull-upDriver) を経て電源電圧源側にラッチアップ
されないようにすることができるデータ出力バッファに
関する。
いるデータ出力バッファに関し、特に電源電圧より高い
出力ラインの上のデータ出力端の電位がプルアップ駆動
器(Pull-upDriver) を経て電源電圧源側にラッチアップ
されないようにすることができるデータ出力バッファに
関する。
【０００２】
【従来の技術】通常、半導体集積回路装置に用いるデー
タ出力バッファは半導体集積回路により処理されたデー
タを緩衝し、前記データが外部の周辺回路を駆動するの
に充分な電圧レベルを有するようにする。このため、前
記データ出力バッファはデータの第１論理が供給電圧
（Ｖcc）を有するよう増幅するプルアップ駆動器と、さ
らに、データの第２論理が基底電圧（Ｖss）を有するよ
う増幅するプルダウン(Pull-down) 駆動器とを備える。
前記プルアップ駆動器はＮ−ＭＯＳ又はＰ−ＭＯＳトラ
ンジスタを備え、また前記プルダウン駆動器はＮ−ＭＯ
Ｓ電界効果トランジスタより成る。
タ出力バッファは半導体集積回路により処理されたデー
タを緩衝し、前記データが外部の周辺回路を駆動するの
に充分な電圧レベルを有するようにする。このため、前
記データ出力バッファはデータの第１論理が供給電圧
（Ｖcc）を有するよう増幅するプルアップ駆動器と、さ
らに、データの第２論理が基底電圧（Ｖss）を有するよ
う増幅するプルダウン(Pull-down) 駆動器とを備える。
前記プルアップ駆動器はＮ−ＭＯＳ又はＰ−ＭＯＳトラ
ンジスタを備え、また前記プルダウン駆動器はＮ−ＭＯ
Ｓ電界効果トランジスタより成る。
【０００３】前記Ｎ−ＭＯＳ型プルアップ駆動器は、出
力ライン上の電圧を入力ライン上の電圧より小さく制限
することにより入力ライン上のデータの第１論理を供給
電圧より大きい電圧に昇圧させる回路を必要とする。前
記昇圧回路はデータ出力バッファの動作速度を低下させ
たり又は待機モードの際の電流消耗を増加させる。
力ライン上の電圧を入力ライン上の電圧より小さく制限
することにより入力ライン上のデータの第１論理を供給
電圧より大きい電圧に昇圧させる回路を必要とする。前
記昇圧回路はデータ出力バッファの動作速度を低下させ
たり又は待機モードの際の電流消耗を増加させる。
【０００４】一方、前記Ｐ−ＭＯＳプルアップ駆動器は
昇圧回路を必要としないのでデータ出力バッファの動作
速度を向上させ、さらに待機モードの際に電流消耗を防
止することができる。しかし、前記Ｐ−ＭＯＳプルアッ
プ駆動器は、出力ライン上の電圧が供給電圧より大きい
場合、前記出力ライン上の電圧を前記供給電圧源側にラ
ッチアップ(Latch-up)する問題点を引き起こす。
昇圧回路を必要としないのでデータ出力バッファの動作
速度を向上させ、さらに待機モードの際に電流消耗を防
止することができる。しかし、前記Ｐ−ＭＯＳプルアッ
プ駆動器は、出力ライン上の電圧が供給電圧より大きい
場合、前記出力ライン上の電圧を前記供給電圧源側にラ
ッチアップ(Latch-up)する問題点を引き起こす。
【０００５】参考に、前記従来のデータ出力バッファ等
の問題点を添付の図を参照して考察する。図１を参照す
ると、出力ライン(15)及び供給電圧源（Ｖcc）の間に接
続したプルアップ用Ｎ−ＭＯＳトランジスタ( ＭＮ１)
と、前記プルアップ用Ｎ−ＭＯＳトランジスタ( ＭＮ
１）のゲート及びＮＡＮＤゲート（ＧＮ１）の出力端子
の間に接続した昇圧回路(10)とを備えた従来のデータデ
ータ出力バッファが示されている。前記昇圧回路(10)は
前記ＮＡＮＤゲート（ＧＮ１）からのハイ論理のデータ
を供給電圧（Ｖcc）以上に昇圧させ、さらに前記昇圧し
たデータを前記プルアップ用トランジスタ（ＭＮ１）の
ゲートに印加する。このため、前記昇圧回路は切換機能
を有する二つのＮ−ＭＯＳトランジスタ（ＭＮ３，ＭＮ
４）と、電荷蓄積用キャパシター（Ｃ１）と、遅延ライ
ンを成す五つのインバータ（ＧＩ３乃至ＧＩ７）及び前
記ＮＡＮＤゲート（ＧＩ１）の出力を反転させるインバ
ータ（ＧＩ２）とを備える。
の問題点を添付の図を参照して考察する。図１を参照す
ると、出力ライン(15)及び供給電圧源（Ｖcc）の間に接
続したプルアップ用Ｎ−ＭＯＳトランジスタ( ＭＮ１)
と、前記プルアップ用Ｎ−ＭＯＳトランジスタ( ＭＮ
１）のゲート及びＮＡＮＤゲート（ＧＮ１）の出力端子
の間に接続した昇圧回路(10)とを備えた従来のデータデ
ータ出力バッファが示されている。前記昇圧回路(10)は
前記ＮＡＮＤゲート（ＧＮ１）からのハイ論理のデータ
を供給電圧（Ｖcc）以上に昇圧させ、さらに前記昇圧し
たデータを前記プルアップ用トランジスタ（ＭＮ１）の
ゲートに印加する。このため、前記昇圧回路は切換機能
を有する二つのＮ−ＭＯＳトランジスタ（ＭＮ３，ＭＮ
４）と、電荷蓄積用キャパシター（Ｃ１）と、遅延ライ
ンを成す五つのインバータ（ＧＩ３乃至ＧＩ７）及び前
記ＮＡＮＤゲート（ＧＩ１）の出力を反転させるインバ
ータ（ＧＩ２）とを備える。
【０００６】そして、二つのインバータ（ＧＩ１，ＧＩ
８）及びＮＡＮＤゲート（ＧＮ２）は、前記制御ライン
(13)からの前記出力イネーブル信号（ＯＥ）がハイ論理
を有する場合、前記入力ライン(11)からのロー論理のデ
ータ（ＤＯ）をハイ論理になるよう反転させ、前記反転
したデータを前記プルダウン用Ｎ−ＭＯＳトランジスタ
（ＭＮ２）のゲートに印加する。
８）及びＮＡＮＤゲート（ＧＮ２）は、前記制御ライン
(13)からの前記出力イネーブル信号（ＯＥ）がハイ論理
を有する場合、前記入力ライン(11)からのロー論理のデ
ータ（ＤＯ）をハイ論理になるよう反転させ、前記反転
したデータを前記プルダウン用Ｎ−ＭＯＳトランジスタ
（ＭＮ２）のゲートに印加する。
【０００７】制御昇圧回路(10)に含まれた前記遅延ライ
ン(11)及びキャパシター（Ｃ１）は、前記ＮＡＮＤゲー
ト（ＧＮ１）から前記プルアップ用Ｎ−ＭＯＳトランジ
スタ（ＭＮ１）のゲート側に伝送されるハイ論理のデー
タを二重に遅延させる。このため、図１に示した従来の
データ出力バッファ動作速度が非常に遅い欠点を有す
る。
ン(11)及びキャパシター（Ｃ１）は、前記ＮＡＮＤゲー
ト（ＧＮ１）から前記プルアップ用Ｎ−ＭＯＳトランジ
スタ（ＭＮ１）のゲート側に伝送されるハイ論理のデー
タを二重に遅延させる。このため、図１に示した従来の
データ出力バッファ動作速度が非常に遅い欠点を有す
る。
【０００８】図２は、出力ライン(25)及び第１供給電圧
源（Ｖcc）の間に接続されたプルアップ用Ｎ−ＭＯＳト
ランジスタ（ＭＮ５）と、前記プルアップ用Ｎ−ＭＯＳ
トランジスタ（ＭＮ５）のゲート及びＮＡＮＤゲート
（ＧＮ３）の出力端子の間に接続された昇圧回路(20)と
を備えた従来のデータ出力バッファを示す。前記昇圧回
路(20)は前記ＮＡＮＤゲート（ＧＮ３）からのロー論理
のデータを反転させ、反転したハイ論理のデータを第１
供給電圧（Ｖcc）より高い第２供給電圧（Ｖpp）まで昇
圧させる。また、前記昇圧回路(20)は前記昇圧したデー
タを前記プルアップ用Ｎ−ＭＯＳトランジスタ（ＭＮ
５）のゲートに印加する。このため、前記昇圧回路(20)
は前記ＮＡＮＤゲート（ＧＮ３）の出力信号に互いに相
反するよう動作する二つのＮ−ＭＯＳトランジスタ（Ｍ
Ｎ７，ＭＮ８）と、第２供給電圧源（Ｖpp）及び前記二
つのＮ−ＭＯＳトランジスタ（ＭＮ７，ＭＮ８）の間に
ラッチを成すよう接続した二つのＰ−ＭＯＳトランジス
タ（ＭＰ１，ＭＰ２）とを備える。さらに、前記昇圧回
路(20)は前記トランジスタラッチ（ＭＰ１，ＭＰ２）の
出力及び前記ＮＡＮＤゲート（ＧＮ３）の出力信号に応
答するＣ−ＭＯＳトランジスタ（ＭＰ３，ＭＮ９）及
び、前記ＮＡＮＤゲート（ＧＮ３）の出力信号を反転さ
せ前記Ｎ−ＭＯＳトランジスタ（ＭＮ８）のゲートに印
加するインバータ（ＧＩ９）とを追加して備える。前記
ＮＡＮＤゲート（ＧＮ３）は、制御ライン(23)からの出
力イネーブル（ＯＥ）がハイ論理を有する場合、入力ラ
イン(21)からのデータ（ＤＯ）を反転させる機能を果
す。なお、２つのインバータ（ＧＩ10，ＧＩ11）は前記
ＮＡＮＤゲート（ＧＮ３）の出力信号を自己の電波遅延
時間の和に該当する期間だけ遅延させ、前記遅延した信
号を前記プルダウン用Ｎ−ＭＯＳトランジスタ（ＭＮ
６）のゲートに印加する。
源（Ｖcc）の間に接続されたプルアップ用Ｎ−ＭＯＳト
ランジスタ（ＭＮ５）と、前記プルアップ用Ｎ−ＭＯＳ
トランジスタ（ＭＮ５）のゲート及びＮＡＮＤゲート
（ＧＮ３）の出力端子の間に接続された昇圧回路(20)と
を備えた従来のデータ出力バッファを示す。前記昇圧回
路(20)は前記ＮＡＮＤゲート（ＧＮ３）からのロー論理
のデータを反転させ、反転したハイ論理のデータを第１
供給電圧（Ｖcc）より高い第２供給電圧（Ｖpp）まで昇
圧させる。また、前記昇圧回路(20)は前記昇圧したデー
タを前記プルアップ用Ｎ−ＭＯＳトランジスタ（ＭＮ
５）のゲートに印加する。このため、前記昇圧回路(20)
は前記ＮＡＮＤゲート（ＧＮ３）の出力信号に互いに相
反するよう動作する二つのＮ−ＭＯＳトランジスタ（Ｍ
Ｎ７，ＭＮ８）と、第２供給電圧源（Ｖpp）及び前記二
つのＮ−ＭＯＳトランジスタ（ＭＮ７，ＭＮ８）の間に
ラッチを成すよう接続した二つのＰ−ＭＯＳトランジス
タ（ＭＰ１，ＭＰ２）とを備える。さらに、前記昇圧回
路(20)は前記トランジスタラッチ（ＭＰ１，ＭＰ２）の
出力及び前記ＮＡＮＤゲート（ＧＮ３）の出力信号に応
答するＣ−ＭＯＳトランジスタ（ＭＰ３，ＭＮ９）及
び、前記ＮＡＮＤゲート（ＧＮ３）の出力信号を反転さ
せ前記Ｎ−ＭＯＳトランジスタ（ＭＮ８）のゲートに印
加するインバータ（ＧＩ９）とを追加して備える。前記
ＮＡＮＤゲート（ＧＮ３）は、制御ライン(23)からの出
力イネーブル（ＯＥ）がハイ論理を有する場合、入力ラ
イン(21)からのデータ（ＤＯ）を反転させる機能を果
す。なお、２つのインバータ（ＧＩ10，ＧＩ11）は前記
ＮＡＮＤゲート（ＧＮ３）の出力信号を自己の電波遅延
時間の和に該当する期間だけ遅延させ、前記遅延した信
号を前記プルダウン用Ｎ−ＭＯＳトランジスタ（ＭＮ
６）のゲートに印加する。
【０００９】しかし、前記Ｎ−ＭＯＳトランジスタ（Ｍ
Ｎ７）は、前記プルアップ用Ｎ−ＭＯＳトランジスタ
（ＭＮ５）が動作しない場合、ターンオンされＰ−ＭＯ
Ｓトランジスタ（ＭＰ１）を経て供給される第２供給電
圧（Ｖpp）を基底電圧源（Ｖss）側にミュート(Mute)さ
せる。このため、図２に示した従来のデータ出力バッフ
ァは不要な電流消耗を増加させる欠点を有している。
Ｎ７）は、前記プルアップ用Ｎ−ＭＯＳトランジスタ
（ＭＮ５）が動作しない場合、ターンオンされＰ−ＭＯ
Ｓトランジスタ（ＭＰ１）を経て供給される第２供給電
圧（Ｖpp）を基底電圧源（Ｖss）側にミュート(Mute)さ
せる。このため、図２に示した従来のデータ出力バッフ
ァは不要な電流消耗を増加させる欠点を有している。
【００１０】さらに、図１及び図２に示した従来のＮ−
ＭＯＳ型プルアップトランジスタを備える従来のデータ
出力バッファは、昇圧回路のため半導体集積回路装置で
の大きい占有面積を占めることになり、半導体集積回路
装置の集積度を減少させる原因になる。
ＭＯＳ型プルアップトランジスタを備える従来のデータ
出力バッファは、昇圧回路のため半導体集積回路装置で
の大きい占有面積を占めることになり、半導体集積回路
装置の集積度を減少させる原因になる。
【００１１】図３には、出力ライン(35)及び供給電圧源
（Ｖcc）の間に接続されたプルアップ用Ｐ−ＭＯＳトラ
ンジスタ（ＭＰ４）及び、前記出力ライン(35)及び基底
電圧源（Ｖss）の間に接続されたプルダウン用Ｎ−ＭＯ
Ｓトランジスタ（ＭＮ10）とを備える従来のデータ出力
バッファが説明されている。前記プルアップ用Ｐ−ＭＯ
Ｓトランジスタ（ＭＰ４）はＮＡＮＤゲート（ＧＮ４）
からＮ−ＭＯＳトランジスタ（ＭＮ11）を経て印加され
るデータの電圧より高い電圧を前記出力ライン(37)側に
伝送する長所を有する。しかし、前記出力ライン(35)上
の電圧が前記供給電圧（Ｖcc）より高い場合、前記プル
アップ用Ｐ−ＭＯＳトランジスタ（ＭＰ４）は前記出力
ライン(35)上の電圧を前記供給電圧源（Ｖcc）側に伝送
する欠点を有している。
（Ｖcc）の間に接続されたプルアップ用Ｐ−ＭＯＳトラ
ンジスタ（ＭＰ４）及び、前記出力ライン(35)及び基底
電圧源（Ｖss）の間に接続されたプルダウン用Ｎ−ＭＯ
Ｓトランジスタ（ＭＮ10）とを備える従来のデータ出力
バッファが説明されている。前記プルアップ用Ｐ−ＭＯ
Ｓトランジスタ（ＭＰ４）はＮＡＮＤゲート（ＧＮ４）
からＮ−ＭＯＳトランジスタ（ＭＮ11）を経て印加され
るデータの電圧より高い電圧を前記出力ライン(37)側に
伝送する長所を有する。しかし、前記出力ライン(35)上
の電圧が前記供給電圧（Ｖcc）より高い場合、前記プル
アップ用Ｐ−ＭＯＳトランジスタ（ＭＰ４）は前記出力
ライン(35)上の電圧を前記供給電圧源（Ｖcc）側に伝送
する欠点を有している。
【００１２】また、前記データ出力バッファは供給電圧
源（Ｖcc）、前記出力ライン(35)及び前記プルアップ用
Ｐ−ＭＯＳトランジスタ（ＭＰ４）のバルク（即ち、Ｎ
−ウェルのノード(37)）の間に接続されたＰ−ＭＯＳト
ランジスタ（ＭＰ６）とを備える。前記Ｐ−ＭＯＳトラ
ンジスタ（ＭＰ６）は、前記出力ライン(35)から自己の
ゲート側に印加される電圧（Ｄout ）が、前記供給電圧
源（Ｖcc）から自己のソース側に印加される供給電圧
（Ｖcc）より自己の閾電圧（Ｖtpl ）以上低い場合（即
ち、Ｄout ＜Ｖcc−Ｖtpl ）にだけ、前記供給電圧（Ｖ
cc）を前記プルアップ用Ｐ−ＭＯＳトランジスタ（ＭＰ
４）のバルク(37)に供給電圧を印加し、前記プルアップ
用Ｐ−ＭＯＳトランジスタ（ＭＰ４）が安定に動作する
ようにする。そして、前記出力ライン(35)上の電圧（Ｄ
out ）が前記供給電圧（Ｖcc）−前記Ｐ−ＭＯＳトラン
ジスタ（ＭＰ６）の閾電圧（Ｖtpl)の電圧と、前記供給
電圧（Ｖcc）＋前記プルアップ用Ｐ−ＭＯＳトランジス
タ（ＭＰ４）のＰ−Ｎ接合のターンオン電圧（Ｖｄ）の
間の電圧を有する場合、前記プルアップ用Ｐ−ＭＯＳト
ランジスタ（ＭＰ４）は、前記バルク(37)がフローティ
ング状態を維持することにより供給電圧源（Ｖcc）及び
前記出力ライン(35)間の電流通路を減少させる。
源（Ｖcc）、前記出力ライン(35)及び前記プルアップ用
Ｐ−ＭＯＳトランジスタ（ＭＰ４）のバルク（即ち、Ｎ
−ウェルのノード(37)）の間に接続されたＰ−ＭＯＳト
ランジスタ（ＭＰ６）とを備える。前記Ｐ−ＭＯＳトラ
ンジスタ（ＭＰ６）は、前記出力ライン(35)から自己の
ゲート側に印加される電圧（Ｄout ）が、前記供給電圧
源（Ｖcc）から自己のソース側に印加される供給電圧
（Ｖcc）より自己の閾電圧（Ｖtpl ）以上低い場合（即
ち、Ｄout ＜Ｖcc−Ｖtpl ）にだけ、前記供給電圧（Ｖ
cc）を前記プルアップ用Ｐ−ＭＯＳトランジスタ（ＭＰ
４）のバルク(37)に供給電圧を印加し、前記プルアップ
用Ｐ−ＭＯＳトランジスタ（ＭＰ４）が安定に動作する
ようにする。そして、前記出力ライン(35)上の電圧（Ｄ
out ）が前記供給電圧（Ｖcc）−前記Ｐ−ＭＯＳトラン
ジスタ（ＭＰ６）の閾電圧（Ｖtpl)の電圧と、前記供給
電圧（Ｖcc）＋前記プルアップ用Ｐ−ＭＯＳトランジス
タ（ＭＰ４）のＰ−Ｎ接合のターンオン電圧（Ｖｄ）の
間の電圧を有する場合、前記プルアップ用Ｐ−ＭＯＳト
ランジスタ（ＭＰ４）は、前記バルク(37)がフローティ
ング状態を維持することにより供給電圧源（Ｖcc）及び
前記出力ライン(35)間の電流通路を減少させる。
【００１３】しかし、前記出力ライン(35)上の電圧が前
記供給電圧（Ｖcc）及び前記プルアップ用Ｐ−ＭＯＳト
ランジスタ（ＭＰ４）のＰ−Ｎ接合のターンオン電圧
（Ｖｄ）の和電圧（Ｖcc＋Ｖｄ）より高い場合、前記出
力ライン(35)上の電圧（Ｄout）は供給電圧源（Ｖcc）
側にラッチアップされ、前記プルアップ用Ｐ−ＭＯＳト
ランジスタ（ＭＰ４）のバルクノード(37)は、前記出力
ライン(35)上の電圧（Ｄout ）より前記Ｐ−Ｎ接合のタ
ーンオン電圧ほど低い電圧（Ｄout −Ｖd ）を維持する
ようになる。
記供給電圧（Ｖcc）及び前記プルアップ用Ｐ−ＭＯＳト
ランジスタ（ＭＰ４）のＰ−Ｎ接合のターンオン電圧
（Ｖｄ）の和電圧（Ｖcc＋Ｖｄ）より高い場合、前記出
力ライン(35)上の電圧（Ｄout）は供給電圧源（Ｖcc）
側にラッチアップされ、前記プルアップ用Ｐ−ＭＯＳト
ランジスタ（ＭＰ４）のバルクノード(37)は、前記出力
ライン(35)上の電圧（Ｄout ）より前記Ｐ−Ｎ接合のタ
ーンオン電圧ほど低い電圧（Ｄout −Ｖd ）を維持する
ようになる。
【００１４】さらに、前記データ出力バッファは前記Ｎ
ＡＮＤゲート（ＧＮ４）の出力端子及び前記プルアップ
用Ｐ−ＭＯＳトランジスタ（ＭＰ４）のゲートの間に接
続された可変抵抗器(30)と、前記プルアップ用Ｐ−ＭＯ
Ｓトランジスタ（ＭＰ４）のゲート及び前記出力ライン
(35)の間に接続されたＰ−ＭＯＳトランジスタ（ＭＰ
７）とを備える。前記可変抵抗器(30)は前記出力ライン
(35)上のデータの論理状態により前記ＮＡＮＤゲート
（ＧＮ４）から前記プルアップ用Ｐ−ＭＯＳトランジス
タ（ＮＰ４）のゲート側に流れる電流量を調節する。こ
のため、前記可変抵抗器は前記供給電圧源（Ｖcc）に接
続されたゲートを有するＮ−ＭＯＳトランジスタ（ＭＮ
11）及び、前記出力ライン(35)にゲートを接続したＰ−
ＭＯＳトランジスタ（ＭＰ５）とを備える。一方、前記
Ｐ−ＭＯＳトランジスタ（ＭＰ４）は前記出力ライン(3
5)上の電圧が供給電圧（Ｖcc）及び自己の閾電圧（Ｖtp
2 ）の和電圧より大きい場合、前記出力ライン(35)上の
電圧を前記プルアップ用Ｐ−ＭＯＳトランジスタ（ＭＰ
４）のゲート側に戻し、前記プルアップ用Ｐ−ＭＯＳト
ランジスタ（ＭＰ４）が強制的にターンオフされるよう
にする。
ＡＮＤゲート（ＧＮ４）の出力端子及び前記プルアップ
用Ｐ−ＭＯＳトランジスタ（ＭＰ４）のゲートの間に接
続された可変抵抗器(30)と、前記プルアップ用Ｐ−ＭＯ
Ｓトランジスタ（ＭＰ４）のゲート及び前記出力ライン
(35)の間に接続されたＰ−ＭＯＳトランジスタ（ＭＰ
７）とを備える。前記可変抵抗器(30)は前記出力ライン
(35)上のデータの論理状態により前記ＮＡＮＤゲート
（ＧＮ４）から前記プルアップ用Ｐ−ＭＯＳトランジス
タ（ＮＰ４）のゲート側に流れる電流量を調節する。こ
のため、前記可変抵抗器は前記供給電圧源（Ｖcc）に接
続されたゲートを有するＮ−ＭＯＳトランジスタ（ＭＮ
11）及び、前記出力ライン(35)にゲートを接続したＰ−
ＭＯＳトランジスタ（ＭＰ５）とを備える。一方、前記
Ｐ−ＭＯＳトランジスタ（ＭＰ４）は前記出力ライン(3
5)上の電圧が供給電圧（Ｖcc）及び自己の閾電圧（Ｖtp
2 ）の和電圧より大きい場合、前記出力ライン(35)上の
電圧を前記プルアップ用Ｐ−ＭＯＳトランジスタ（ＭＰ
４）のゲート側に戻し、前記プルアップ用Ｐ−ＭＯＳト
ランジスタ（ＭＰ４）が強制的にターンオフされるよう
にする。
【００１５】さらに、前記データ出力バッファは二つの
インバータ（ＧＩ12，ＧＩ13）及びＮＡＮＤゲート（Ｇ
Ｎ５）とを備える。前記二つのインバータ（ＧＩ12，Ｇ
Ｉ13）及び前記ＮＡＮＤゲート（ＧＮ５）は、制御ライ
ン(33)からの出力イネーブル信号（ＯＥ）がハイ論理を
維持する間に入力ライン(31)からのデータ（ＤＯ）を反
転させ、反転したデータを前記可変抵抗器30を経て前記
プルダウン用Ｎ−ＭＯＳトランジスタ（ＭＮ10）のゲー
トに印加する。また、前記ＮＡＮＤゲート（ＧＮ４）
も、前記制御ライン(33)からの前記出力イネーブル信号
（ＯＥ）がハイ論理を維持する場合、前記入力ライン(3
1)からのハイ論理のデータ（ＤＯ）を反転させ、反転し
たデータを前記可変抵抗器(30)を経て前記プルアップ用
Ｐ−ＭＯＳトランジスタ（ＭＰ４）のゲートに印加す
る。
インバータ（ＧＩ12，ＧＩ13）及びＮＡＮＤゲート（Ｇ
Ｎ５）とを備える。前記二つのインバータ（ＧＩ12，Ｇ
Ｉ13）及び前記ＮＡＮＤゲート（ＧＮ５）は、制御ライ
ン(33)からの出力イネーブル信号（ＯＥ）がハイ論理を
維持する間に入力ライン(31)からのデータ（ＤＯ）を反
転させ、反転したデータを前記可変抵抗器30を経て前記
プルダウン用Ｎ−ＭＯＳトランジスタ（ＭＮ10）のゲー
トに印加する。また、前記ＮＡＮＤゲート（ＧＮ４）
も、前記制御ライン(33)からの前記出力イネーブル信号
（ＯＥ）がハイ論理を維持する場合、前記入力ライン(3
1)からのハイ論理のデータ（ＤＯ）を反転させ、反転し
たデータを前記可変抵抗器(30)を経て前記プルアップ用
Ｐ−ＭＯＳトランジスタ（ＭＰ４）のゲートに印加す
る。
【００１６】
【発明が解決しようとする課題】前記したように、図３
に示した従来のデータ出力バッファは、図１及び図２に
示した従来のデータ出力バッファ等の問題点を解消する
ことができるが、出力ライン上の電圧を供給電圧源側に
ラッチアップさせる問題点を有している。
に示した従来のデータ出力バッファは、図１及び図２に
示した従来のデータ出力バッファ等の問題点を解消する
ことができるが、出力ライン上の電圧を供給電圧源側に
ラッチアップさせる問題点を有している。
【００１７】よって、本発明の目的は出力ライン上の電
圧が電源電圧源側にラッチアップされるのを防止するこ
とができ、動作速度を向上させることができるデータ出
力バッファを提供することにある。
圧が電源電圧源側にラッチアップされるのを防止するこ
とができ、動作速度を向上させることができるデータ出
力バッファを提供することにある。
【００１８】
【課題を解決するための手段】前記目的を達成するた
め、本発明のデータ出力バッファは入力ラインからのデ
ータにより、電圧源からの電圧を出力ライン側に伝送す
るためＮ−ウェルを有するプルアップ用トランジスタ
と、前記出力ライン上の電圧により、電圧源からの電圧
を前記プルアップ用トランジスタのＮ−ウェル側に切り
換えるための切換手段と、前記電圧源の電圧より大きい
前記出力ライン上の電圧を、前記Ｎ−ウェル側に戻させ
るための帰還手段とを備える。
め、本発明のデータ出力バッファは入力ラインからのデ
ータにより、電圧源からの電圧を出力ライン側に伝送す
るためＮ−ウェルを有するプルアップ用トランジスタ
と、前記出力ライン上の電圧により、電圧源からの電圧
を前記プルアップ用トランジスタのＮ−ウェル側に切り
換えるための切換手段と、前記電圧源の電圧より大きい
前記出力ライン上の電圧を、前記Ｎ−ウェル側に戻させ
るための帰還手段とを備える。
【００１９】
【作用】前記構成により、本発明は出力ライン上の電圧
をプルアップ用Ｐ−ＭＯＳトランジスタのＮ−ウェル側
に戻し、出力ライン上の電圧が供給電圧源側にラッチア
ップされるのを防止することができる利点がある。
をプルアップ用Ｐ−ＭＯＳトランジスタのＮ−ウェル側
に戻し、出力ライン上の電圧が供給電圧源側にラッチア
ップされるのを防止することができる利点がある。
【００２０】
【実施例】図４を参照すると、出力ライン(45)及び供給
電圧源（Ｖcc）の間に接続されたプルアップ用Ｐ−ＭＯ
Ｓトランジスタ（ＭＰ８）と、前記出力ライン(45)及び
基底電圧源（Ｖss）の間に接続されたプルダウン用Ｎ−
ＭＯＳトランジスタ（ＭＮ12）とを備える本発明の実施
例によるデータ出力バッファが説明されている。前記プ
ルアップ用Ｐ−ＭＯＳトランジスタ（ＭＰ８）は、ＮＡ
ＮＤゲート（ＧＮ６）から可変抵抗器(40)を経て印加さ
れるデータがロー論理を有する場合、前記供給電圧源
（Ｖcc）からの電圧を前記出力ライン(45)側に伝送す
る。前記ＮＡＮＤゲート（ＧＮ６）は、制御ライン(43)
からの出力イネーブル信号（ＯＥ）がハイ論理を有する
場合、入力ライン(41)からのデータ（ＤＯ）を反転させ
反転したデータを前記可変抵抗器(40)側に伝送する。
電圧源（Ｖcc）の間に接続されたプルアップ用Ｐ−ＭＯ
Ｓトランジスタ（ＭＰ８）と、前記出力ライン(45)及び
基底電圧源（Ｖss）の間に接続されたプルダウン用Ｎ−
ＭＯＳトランジスタ（ＭＮ12）とを備える本発明の実施
例によるデータ出力バッファが説明されている。前記プ
ルアップ用Ｐ−ＭＯＳトランジスタ（ＭＰ８）は、ＮＡ
ＮＤゲート（ＧＮ６）から可変抵抗器(40)を経て印加さ
れるデータがロー論理を有する場合、前記供給電圧源
（Ｖcc）からの電圧を前記出力ライン(45)側に伝送す
る。前記ＮＡＮＤゲート（ＧＮ６）は、制御ライン(43)
からの出力イネーブル信号（ＯＥ）がハイ論理を有する
場合、入力ライン(41)からのデータ（ＤＯ）を反転させ
反転したデータを前記可変抵抗器(40)側に伝送する。
【００２１】また、前記可変抵抗器(40)は前記出力ライ
ン(45)上のデータの論理状態により、前記ＮＡＮＤゲー
ト（ＧＮ６）の出力端子から前記プルアップ用Ｐ−ＭＯ
Ｓトランジスタ（ＭＰ８）のゲート側に伝送される電流
量を調節する。これを詳細に説明すると、前記出力ライ
ン(45)上のデータがハイ論理を有する場合、前記可変抵
抗器(40)は前記プルアップ用Ｐ−ＭＯＳトランジスタ
（ＭＰ８）のゲートに供給される電流量を減少させる。
これとは別に、前記出力ライン(45)上のデータがロー論
理を有する場合、前記可変抵抗器(40)は前記プルアップ
用Ｐ−ＭＯＳトランジスタ（ＭＰ８）のゲートに供給さ
れる電流量を増加させる。このため、前記可変抵抗器(4
0)は前記ＮＡＮＤゲート（ＧＮ６）の出力端子及び前記
プルアップ用Ｐ−ＭＯＳトランジスタ（ＭＰ８）のゲー
トの間に並列接続されたＮ−ＭＯＳトランジスタ（ＭＮ
13）及びＰ−ＭＯＳトランジスタ（ＭＰ９）より成る前
記Ｎ−ＭＯＳトランジスタ（ＭＮ13）は自己のゲートに
供給される供給電圧源（Ｖcc）からの電圧により常にタ
ーンオンする。また、前記Ｐ−ＭＯＳトランジスタ（Ｍ
Ｐ９）は、前記出力ライン(45)から自己のゲート側にロ
ー論理のデータが印加される場合、ターンオンされ前記
ＮＡＮＤゲート（ＧＮ６）の出力端子及び前記プルアッ
プ用Ｐ−ＭＯＳトランジスタ（ＭＰ８）のゲート間の抵
抗値を減少させる。逆に、前記出力ライン(45)上のデー
タがハイ論理を有する場合、前記Ｐ−ＭＯＳトランジス
タ（ＭＰ９）はターンオフされ前記ＮＡＮＤゲート（Ｇ
Ｎ６）の出力端子及び前記プルアップ用Ｐ−ＭＯＳトラ
ンジスタ（ＭＰ８）ののゲート間の抵抗値を増加させ
る。
ン(45)上のデータの論理状態により、前記ＮＡＮＤゲー
ト（ＧＮ６）の出力端子から前記プルアップ用Ｐ−ＭＯ
Ｓトランジスタ（ＭＰ８）のゲート側に伝送される電流
量を調節する。これを詳細に説明すると、前記出力ライ
ン(45)上のデータがハイ論理を有する場合、前記可変抵
抗器(40)は前記プルアップ用Ｐ−ＭＯＳトランジスタ
（ＭＰ８）のゲートに供給される電流量を減少させる。
これとは別に、前記出力ライン(45)上のデータがロー論
理を有する場合、前記可変抵抗器(40)は前記プルアップ
用Ｐ−ＭＯＳトランジスタ（ＭＰ８）のゲートに供給さ
れる電流量を増加させる。このため、前記可変抵抗器(4
0)は前記ＮＡＮＤゲート（ＧＮ６）の出力端子及び前記
プルアップ用Ｐ−ＭＯＳトランジスタ（ＭＰ８）のゲー
トの間に並列接続されたＮ−ＭＯＳトランジスタ（ＭＮ
13）及びＰ−ＭＯＳトランジスタ（ＭＰ９）より成る前
記Ｎ−ＭＯＳトランジスタ（ＭＮ13）は自己のゲートに
供給される供給電圧源（Ｖcc）からの電圧により常にタ
ーンオンする。また、前記Ｐ−ＭＯＳトランジスタ（Ｍ
Ｐ９）は、前記出力ライン(45)から自己のゲート側にロ
ー論理のデータが印加される場合、ターンオンされ前記
ＮＡＮＤゲート（ＧＮ６）の出力端子及び前記プルアッ
プ用Ｐ−ＭＯＳトランジスタ（ＭＰ８）のゲート間の抵
抗値を減少させる。逆に、前記出力ライン(45)上のデー
タがハイ論理を有する場合、前記Ｐ−ＭＯＳトランジス
タ（ＭＰ９）はターンオフされ前記ＮＡＮＤゲート（Ｇ
Ｎ６）の出力端子及び前記プルアップ用Ｐ−ＭＯＳトラ
ンジスタ（ＭＰ８）ののゲート間の抵抗値を増加させ
る。
【００２２】前記データ出力バッファは、前記入力ライ
ン(41)からのデータ（ＤＯ）を反転させるためのインバ
ータ（ＧＩ14）と、前記インバータ（ＧＩ14）の出力信
号及び前記制御ライン(43)からの前記出力イネーブル信
号（ＯＥ）を入力するＮＡＮＤゲート（ＧＮ７）を追加
して備える。前記ＮＡＮＤゲート（ＧＮ７）は、前記出
力イネーブル信号がハイ論理を有する場合、前記インバ
ータ（ＧＩ14）の出力信号を反転させる。結果的に、前
記ＮＡＮＤゲート（ＧＮ７）は、前記出力イネーブル信
号（ＯＥ）がハイ論理、また前記データ（ＤＯ）がロー
論理を維持する場合だけにロー論理の論理信号を発生す
る。さらに、前記ＮＡＮＤゲート（ＧＮ７）の出力信号
はインバータ（ＧＩ15）により反転される。すると、前
記プルダウンＮ−ＭＯＳトランジスタ（ＭＮ12）は、前
記インバータ（ＧＩ15）からハイ論理の論理信号が自己
のゲートに印加される場合、ターンオンされ、前記出力
ライン(45)上の電圧を基底電圧源（Ｖcc）側にミュート
（Ｍute ）させる。
ン(41)からのデータ（ＤＯ）を反転させるためのインバ
ータ（ＧＩ14）と、前記インバータ（ＧＩ14）の出力信
号及び前記制御ライン(43)からの前記出力イネーブル信
号（ＯＥ）を入力するＮＡＮＤゲート（ＧＮ７）を追加
して備える。前記ＮＡＮＤゲート（ＧＮ７）は、前記出
力イネーブル信号がハイ論理を有する場合、前記インバ
ータ（ＧＩ14）の出力信号を反転させる。結果的に、前
記ＮＡＮＤゲート（ＧＮ７）は、前記出力イネーブル信
号（ＯＥ）がハイ論理、また前記データ（ＤＯ）がロー
論理を維持する場合だけにロー論理の論理信号を発生す
る。さらに、前記ＮＡＮＤゲート（ＧＮ７）の出力信号
はインバータ（ＧＩ15）により反転される。すると、前
記プルダウンＮ−ＭＯＳトランジスタ（ＭＮ12）は、前
記インバータ（ＧＩ15）からハイ論理の論理信号が自己
のゲートに印加される場合、ターンオンされ、前記出力
ライン(45)上の電圧を基底電圧源（Ｖcc）側にミュート
（Ｍute ）させる。
【００２３】そして、前記データ出力バッファは前記供
給電圧源（Ｖcc）及び前記プルアップ用Ｐ−ＭＯＳトラ
ンジスタ（ＭＰ８）のバルクノード（即ち、Ｎ−ウェ
ル）(47)の間に接続されたＰ−ＭＯＳトランジスタ（Ｍ
Ｐ10）と、前記プルアップ用Ｐ−ＭＯＳトランジスタ
（ＭＰ８）のゲート及び前記出力ライン(45)の間に接続
されたＰ−ＭＯＳトランジスタ（ＭＰ11）とを備える。
前記Ｐ−ＭＯＳトランジスタ（ＭＰ10）は、前記出力ラ
イン(45)から自己のゲート側に印加される電圧（Ｄout
）が前記供給電圧（Ｖcc）より自己の閾電圧（Ｖtp
３）以上低い場合（即ち、Ｄout ＜Ｖcc−Ｖtp３）だけ
に、前記供給電圧源（Ｖcc）からの電圧を前記プルアッ
プ用Ｐ−ＭＯＳトランジスタ（ＭＰ８）のバルクノード
(47)側に伝送し、前記プルアップ用Ｐ−ＭＯＳトランジ
スタ（ＭＰ８）が安定に動作するようにする。また、前
記Ｐ−ＭＯＳトランジスタ（ＭＰ11）は前記出力ライン
(45)上の電圧が前記供給電圧（Ｖcc）及び自己の閾電圧
（Ｖtp４）の和電圧より大きい場合、前記出力ライン(4
5)上の電圧を前記プルアップ用Ｐ−ＭＯＳトランジスタ
（ＭＰ８）のゲート側に戻し、前記プルアップ用Ｐ−Ｍ
ＯＳトランジスタ（ＭＰ８）が強制的にターンオフされ
るようにする。
給電圧源（Ｖcc）及び前記プルアップ用Ｐ−ＭＯＳトラ
ンジスタ（ＭＰ８）のバルクノード（即ち、Ｎ−ウェ
ル）(47)の間に接続されたＰ−ＭＯＳトランジスタ（Ｍ
Ｐ10）と、前記プルアップ用Ｐ−ＭＯＳトランジスタ
（ＭＰ８）のゲート及び前記出力ライン(45)の間に接続
されたＰ−ＭＯＳトランジスタ（ＭＰ11）とを備える。
前記Ｐ−ＭＯＳトランジスタ（ＭＰ10）は、前記出力ラ
イン(45)から自己のゲート側に印加される電圧（Ｄout
）が前記供給電圧（Ｖcc）より自己の閾電圧（Ｖtp
３）以上低い場合（即ち、Ｄout ＜Ｖcc−Ｖtp３）だけ
に、前記供給電圧源（Ｖcc）からの電圧を前記プルアッ
プ用Ｐ−ＭＯＳトランジスタ（ＭＰ８）のバルクノード
(47)側に伝送し、前記プルアップ用Ｐ−ＭＯＳトランジ
スタ（ＭＰ８）が安定に動作するようにする。また、前
記Ｐ−ＭＯＳトランジスタ（ＭＰ11）は前記出力ライン
(45)上の電圧が前記供給電圧（Ｖcc）及び自己の閾電圧
（Ｖtp４）の和電圧より大きい場合、前記出力ライン(4
5)上の電圧を前記プルアップ用Ｐ−ＭＯＳトランジスタ
（ＭＰ８）のゲート側に戻し、前記プルアップ用Ｐ−Ｍ
ＯＳトランジスタ（ＭＰ８）が強制的にターンオフされ
るようにする。
【００２４】さらに、前記データ出力バッファは前記出
力ライン(45)及び前記プルアップ用Ｐ−ＭＯＳトランジ
スタ（ＭＰ８）のバルクノード(47)の間に接続されたＰ
−ＭＯＳトランジスタ（ＭＰ12）とを追加して備える。
前記Ｐ−ＭＯＳトランジスタ（ＭＰ12）は、出力ライン
(45)上の電圧（Ｄout ）が自己のゲートに供給される供
給電圧（Ｖcc）及び自己の閾電圧（Ｖtp５）の和電圧よ
り同じか大きい場合（即ち、Ｄout ≧Ｖcc＋Ｖtp５）、
前記出力ライン(45)上の電圧（Ｄout ）を前記プルアッ
プ用Ｐ−ＭＯＳトランジスタ（ＭＰ８）のバルクノード
(47)側に戻す。この結果、前記プルアップ用Ｐ−ＭＯＳ
トランジスタ（ＭＰ８）のバルクノード(47)と前記出力
ライン(45)は同様な電圧を有することになる。このた
め、前記出力ライン(45)上の電圧（Ｄout ）は前記プル
アップ用Ｐ−ＭＯＳトランジスタ（ＭＰ８）を経て前記
供給電圧源（Ｖcc）側にラッチアップされない。
力ライン(45)及び前記プルアップ用Ｐ−ＭＯＳトランジ
スタ（ＭＰ８）のバルクノード(47)の間に接続されたＰ
−ＭＯＳトランジスタ（ＭＰ12）とを追加して備える。
前記Ｐ−ＭＯＳトランジスタ（ＭＰ12）は、出力ライン
(45)上の電圧（Ｄout ）が自己のゲートに供給される供
給電圧（Ｖcc）及び自己の閾電圧（Ｖtp５）の和電圧よ
り同じか大きい場合（即ち、Ｄout ≧Ｖcc＋Ｖtp５）、
前記出力ライン(45)上の電圧（Ｄout ）を前記プルアッ
プ用Ｐ−ＭＯＳトランジスタ（ＭＰ８）のバルクノード
(47)側に戻す。この結果、前記プルアップ用Ｐ−ＭＯＳ
トランジスタ（ＭＰ８）のバルクノード(47)と前記出力
ライン(45)は同様な電圧を有することになる。このた
め、前記出力ライン(45)上の電圧（Ｄout ）は前記プル
アップ用Ｐ−ＭＯＳトランジスタ（ＭＰ８）を経て前記
供給電圧源（Ｖcc）側にラッチアップされない。
【００２５】これは、前記出力ライン(45)で前記プルア
ップ用Ｐ−ＭＯＳトランジスタのドレイン拡散領域（図
示せず）を経て前記バルクノード(47)側への正孔の移動
が抑制されることに基づく。このため、前記Ｐ−ＭＯＳ
トランジスタ（ＭＰ12）の閾電圧（Ｖtp５）は前記プル
アップ用Ｐ−ＭＯＳトランジスタ（ＭＰ８）のＰ−Ｎ接
合のターンオン電圧（Ｖｄ）より低くなるよう設けられ
る。前記Ｐ−Ｎ接合は前記プルアップ用Ｐ−ＭＯＳトラ
ンジスタ（ＭＰ８）のドレイン拡散領域と、前記バルク
（即ち、Ｎ−ウェル）間の接合を意味する。
ップ用Ｐ−ＭＯＳトランジスタのドレイン拡散領域（図
示せず）を経て前記バルクノード(47)側への正孔の移動
が抑制されることに基づく。このため、前記Ｐ−ＭＯＳ
トランジスタ（ＭＰ12）の閾電圧（Ｖtp５）は前記プル
アップ用Ｐ−ＭＯＳトランジスタ（ＭＰ８）のＰ−Ｎ接
合のターンオン電圧（Ｖｄ）より低くなるよう設けられ
る。前記Ｐ−Ｎ接合は前記プルアップ用Ｐ−ＭＯＳトラ
ンジスタ（ＭＰ８）のドレイン拡散領域と、前記バルク
（即ち、Ｎ−ウェル）間の接合を意味する。
【００２６】また、前記四つのＰ−ＭＯＳトランジスタ
（ＭＰ９，ＭＰ10，ＭＰ11，ＭＰ12）のバルクも前記バ
ルクノード(47)に共通に接続されている。
（ＭＰ９，ＭＰ10，ＭＰ11，ＭＰ12）のバルクも前記バ
ルクノード(47)に共通に接続されている。
【００２７】
【発明の効果】上述したように、本発明によるデータ出
力バッファは出力ライン上の電圧をプルアップ用Ｐ−Ｍ
ＯＳトランジスタのバルクノード側に戻し、出力ライン
上の電圧が供給電圧源側にラッチアップするのを防止す
ることができる利点がある。さらに、本発明のデータ出
力バッファはＮ−ＭＯＳトランジスタを有するデータ出
力バッファに比べ動作速度を向上させることができ、さ
らに占有面積を減少させることができる利点がある。
力バッファは出力ライン上の電圧をプルアップ用Ｐ−Ｍ
ＯＳトランジスタのバルクノード側に戻し、出力ライン
上の電圧が供給電圧源側にラッチアップするのを防止す
ることができる利点がある。さらに、本発明のデータ出
力バッファはＮ−ＭＯＳトランジスタを有するデータ出
力バッファに比べ動作速度を向上させることができ、さ
らに占有面積を減少させることができる利点がある。
【図１】図１は、従来のデータ出力バッファを例示した
回路図である。
回路図である。
【図２】図２は、従来のデータ出力バッファを例示した
回路図である。
回路図である。
【図３】図３は、従来のデータ出力バッファを例示した
回路図である。
回路図である。
【図４】図４は、本発明によるデータ出力バッファの実
施例を示す回路図である。
施例を示す回路図である。
１０，２０ 昇圧回路 ３０，４０ 可変抵抗器 ＧＮ１乃至ＧＮ７ ＮＡＮＤゲート ＧＩ１乃至ＧＩ15 インバータ ＭＮ１乃至ＭＮ13 Ｎ−ＭＯＳトランジスタ ＭＰ１乃至ＭＰ12 Ｐ−ＭＯＳトランジスタ
Claims (3)
- 【請求項１】 入力ラインからのデータにより、電圧源
からの電圧を出力ライン側に伝送するためＮ−ウェルを
有するプルアップ用トランジスタと、 前記出力ライン上の電圧により、電圧源からの電圧を前
記プルアップ用トランジスタのＮ−ウェル側に切り換え
るための切換手段と、 前記電圧源の電圧より大きい前記出力ライン上の電圧
を、前記Ｎ−ウェル側に戻させるための帰還手段とを備
えたことを特徴とするデータ出力バッファ。 - 【請求項２】 前記帰還手段が、前記電圧源に接続され
たゲートと、前記Ｎ−ウェル及び前記出力ラインに各々
接続したドレイン及びソースを有するＰ−ＭＯＳトラン
ジスタとを備えたことを特徴とする請求項１記載のデー
タ出力バッファ。 - 【請求項３】 前記Ｐ−ＭＯＳトランジスタの閾電圧
が、前記プルアップ用トランジスタのドレイン及び前記
Ｎ−ウェルのターンオン電圧より低く設定したことを特
徴とする請求項２記載のデータ出力バッファ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940008048A KR0120565B1 (ko) | 1994-04-18 | 1994-04-18 | 래치-업을 방지한 씨모스형 데이타 출력버퍼 |
| KR94-8048 | 1994-04-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH088715A true JPH088715A (ja) | 1996-01-12 |
Family
ID=19381181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7092438A Pending JPH088715A (ja) | 1994-04-18 | 1995-04-18 | データ出力バッファ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5546020A (ja) |
| JP (1) | JPH088715A (ja) |
| KR (1) | KR0120565B1 (ja) |
| DE (1) | DE19514347C2 (ja) |
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