JPH0878616A - マルチチップ・モジュール - Google Patents
マルチチップ・モジュールInfo
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- JPH0878616A JPH0878616A JP20979094A JP20979094A JPH0878616A JP H0878616 A JPH0878616 A JP H0878616A JP 20979094 A JP20979094 A JP 20979094A JP 20979094 A JP20979094 A JP 20979094A JP H0878616 A JPH0878616 A JP H0878616A
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】 基板の両面に半導体素子を搭載して基板面を
有効に利用して実装密度を上げることができ、且つ放熱
の良好なマルチチップ・モジュール用基板を得ることを
目的とする。 【構成】 放熱用の金属板２３を少なくとも２枚のアル
ミナ積層基板２１、２２で挟んで同時焼成して一体化
し、両面に半導体素子２６を実装した基板２０と、内部
にサーマルビア３２を有し且つ前記基板２０を実装した
際に基板２０の金属板２３の少なくとも一部が該サーマ
ルビア３２に接続するように構成したセラミックパッケ
ージ２９と、前記サーマルビア３２に接続するように該
セラミックパッケージ２９に取付けられた放熱部材３６
とを含んでなることを特徴とするマルチチップ・モジュ
ールである。
有効に利用して実装密度を上げることができ、且つ放熱
の良好なマルチチップ・モジュール用基板を得ることを
目的とする。 【構成】 放熱用の金属板２３を少なくとも２枚のアル
ミナ積層基板２１、２２で挟んで同時焼成して一体化
し、両面に半導体素子２６を実装した基板２０と、内部
にサーマルビア３２を有し且つ前記基板２０を実装した
際に基板２０の金属板２３の少なくとも一部が該サーマ
ルビア３２に接続するように構成したセラミックパッケ
ージ２９と、前記サーマルビア３２に接続するように該
セラミックパッケージ２９に取付けられた放熱部材３６
とを含んでなることを特徴とするマルチチップ・モジュ
ールである。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に複数の半導体素子を１つの基板上に高密度に実装する
ことにより、素子間の配線遅延を軽減し、高速の動作を
可能にするマルチチップ・モジュールに関する。マルチ
チップ・モジュールは、高速の半導体素子を実装する上
で優れた方式であるが、複数の半導体素子より生ずる熱
を効率良く発散させる必要がある。
に複数の半導体素子を１つの基板上に高密度に実装する
ことにより、素子間の配線遅延を軽減し、高速の動作を
可能にするマルチチップ・モジュールに関する。マルチ
チップ・モジュールは、高速の半導体素子を実装する上
で優れた方式であるが、複数の半導体素子より生ずる熱
を効率良く発散させる必要がある。
【０００２】
【従来の技術】図４に、基板の表裏両面に複数の半導体
素子が搭載された従来のマルチチップ・モジュールの一
例（従来構造１）を示す。基板１の表裏両面には複数の
半導体素子２が搭載されており、これらの半導体素子２
はボンディングワイヤ３により基板１上の導体パターン
（図示せず）に接続されている。基板１と外部リード４
との間もボンディングワイヤ５により接続され、複数の
半導体素子２を含む基板１はトランスファモールドによ
って、例えばエポキシ等の樹脂６により気密封止されて
プラスチックパッケージ７を構成する。樹脂６の外面に
は放熱フィン８が取付けられ、このパッケージの熱、特
に複数の半導体素子２の熱を放散している。なお、９は
基板１の表裏面のパターン（図示せず）間の導通を図る
ためのスルーホールである。
素子が搭載された従来のマルチチップ・モジュールの一
例（従来構造１）を示す。基板１の表裏両面には複数の
半導体素子２が搭載されており、これらの半導体素子２
はボンディングワイヤ３により基板１上の導体パターン
（図示せず）に接続されている。基板１と外部リード４
との間もボンディングワイヤ５により接続され、複数の
半導体素子２を含む基板１はトランスファモールドによ
って、例えばエポキシ等の樹脂６により気密封止されて
プラスチックパッケージ７を構成する。樹脂６の外面に
は放熱フィン８が取付けられ、このパッケージの熱、特
に複数の半導体素子２の熱を放散している。なお、９は
基板１の表裏面のパターン（図示せず）間の導通を図る
ためのスルーホールである。
【０００３】図５に、プラスチックパッケージに比較し
て熱抵抗の低いセラミックパッケージを使用した従来例
（従来構造２）を示す。図５において、セラミックパッ
ケージ（セラミック基板）１１の片面（図５の下面）に
複数の半導体素子１２が搭載されており、これらの半導
体素子１２はボンディングワイヤ１３によりセラミック
パッケージ１１上の導体パターン（図示せず）に接続さ
れる。セラミックパッケージ１１の周囲立ち上がり部に
はキャップ１５が被せられ、内部の半導体素子１２を保
護する。セラミックパッケージ１１の半導体素子１２と
は反対側の面には、放熱フィン１８が取付けられ、また
外部リード１４がセラミックパッケージ１１に接続され
ている。半導体素子１２と外部リード１４との間の接続
はセラミックパッケージ１１内部の配線パターン（図示
せず）にて行われる。
て熱抵抗の低いセラミックパッケージを使用した従来例
（従来構造２）を示す。図５において、セラミックパッ
ケージ（セラミック基板）１１の片面（図５の下面）に
複数の半導体素子１２が搭載されており、これらの半導
体素子１２はボンディングワイヤ１３によりセラミック
パッケージ１１上の導体パターン（図示せず）に接続さ
れる。セラミックパッケージ１１の周囲立ち上がり部に
はキャップ１５が被せられ、内部の半導体素子１２を保
護する。セラミックパッケージ１１の半導体素子１２と
は反対側の面には、放熱フィン１８が取付けられ、また
外部リード１４がセラミックパッケージ１１に接続され
ている。半導体素子１２と外部リード１４との間の接続
はセラミックパッケージ１１内部の配線パターン（図示
せず）にて行われる。
【０００４】
【発明が解決しようとする課題】上述のような従来のマ
ルチチップ・モジュールにおいて、半導体素子から生ず
る熱の伝導に関しては、基板を介してパッケージに熱を
伝達する方法、或いは、半導体素子等から直接熱をパッ
ケージに伝達させる方法があるが、いずれの方法におい
ても、基板及びパッケージは熱抵抗が高いため（特に、
図４に示したプラスチックパッケージ７は熱抵抗が高
い）、熱伝導率の低下の原因となる。
ルチチップ・モジュールにおいて、半導体素子から生ず
る熱の伝導に関しては、基板を介してパッケージに熱を
伝達する方法、或いは、半導体素子等から直接熱をパッ
ケージに伝達させる方法があるが、いずれの方法におい
ても、基板及びパッケージは熱抵抗が高いため（特に、
図４に示したプラスチックパッケージ７は熱抵抗が高
い）、熱伝導率の低下の原因となる。
【０００５】即ち、図４のような従来の両面実装のマル
チチップ・モジュール用基板においては、表裏両面に半
導体素子２を搭載して実装密度を上げることは可能であ
るが、マルチチップ・モジュール用基板からの熱の放散
性に問題があった。また、図４のような両面実装のマル
チチップ・モジュール用基板はプラスチックパッケージ
であるため、熱伝導性が悪く、消費電力の大きなものに
は適用することができない。
チチップ・モジュール用基板においては、表裏両面に半
導体素子２を搭載して実装密度を上げることは可能であ
るが、マルチチップ・モジュール用基板からの熱の放散
性に問題があった。また、図４のような両面実装のマル
チチップ・モジュール用基板はプラスチックパッケージ
であるため、熱伝導性が悪く、消費電力の大きなものに
は適用することができない。
【０００６】一方、図５のような従来のセラミックパッ
ケージを用いたマルチチップ・モジュール用基板におい
ては、半導体素子１２の熱はセラミックパッケージ１１
自体を介して放熱フィン１７により放熱されるので放熱
性は良好であるが、セラミックパッケージ１１の片面し
か半導体素子１２を実装できないため、実装密度を上げ
ることが困難である。
ケージを用いたマルチチップ・モジュール用基板におい
ては、半導体素子１２の熱はセラミックパッケージ１１
自体を介して放熱フィン１７により放熱されるので放熱
性は良好であるが、セラミックパッケージ１１の片面し
か半導体素子１２を実装できないため、実装密度を上げ
ることが困難である。
【０００７】そこで、本発明は、基板の両面に半導体素
子を搭載して基板面を有効に利用して実装密度を上げる
ことができ、且つ放熱の良好なマルチチップ・モジュー
ル用基板を提供することを目的とする。
子を搭載して基板面を有効に利用して実装密度を上げる
ことができ、且つ放熱の良好なマルチチップ・モジュー
ル用基板を提供することを目的とする。
【０００８】
【課題を解決するための手段】このような課題を解決す
るために、請求項１によれば、図３に示すように、放熱
用の金属板２３を少なくとも２枚のアルミナ積層基板２
１、２２で挟んで同時焼成して一体化し、両面に半導体
素子２６を実装可能とした基板２０を具備することを特
徴とするマルチチップ・モジュール用基板が提供され
る。
るために、請求項１によれば、図３に示すように、放熱
用の金属板２３を少なくとも２枚のアルミナ積層基板２
１、２２で挟んで同時焼成して一体化し、両面に半導体
素子２６を実装可能とした基板２０を具備することを特
徴とするマルチチップ・モジュール用基板が提供され
る。
【０００９】請求項２によれば、図３において、前記ア
ルミナ積層基板２１、２２に基板２０の面から金属板２
３に至るスルーホールに熱伝導性の良好の物質を充填し
て成るサーマルビア２８を設けたことを特徴とする請求
項１に記載のマルチチップ・モジュール用基板が提供さ
れる。請求項３によれば、図１及び図３に示すように、
放熱用の金属板２３を少なくとも２枚のアルミナ積層基
板２１、２２で挟んで同時焼成して一体化し、両面に半
導体素子２６を実装した基板２０と、内部にサーマルビ
ア３２を有し且つ前記基板２０を実装した際に基板２０
の金属板２３の少なくとも一部が該サーマルビア３２に
接続するように構成したセラミックパッケージ２９と、
前記サーマルビア３２に接続するように該セラミックパ
ッケージ２９に取付けられた放熱部材３６とを含んでな
ることを特徴とするマルチチップ・モジュールが提供さ
れる。
ルミナ積層基板２１、２２に基板２０の面から金属板２
３に至るスルーホールに熱伝導性の良好の物質を充填し
て成るサーマルビア２８を設けたことを特徴とする請求
項１に記載のマルチチップ・モジュール用基板が提供さ
れる。請求項３によれば、図１及び図３に示すように、
放熱用の金属板２３を少なくとも２枚のアルミナ積層基
板２１、２２で挟んで同時焼成して一体化し、両面に半
導体素子２６を実装した基板２０と、内部にサーマルビ
ア３２を有し且つ前記基板２０を実装した際に基板２０
の金属板２３の少なくとも一部が該サーマルビア３２に
接続するように構成したセラミックパッケージ２９と、
前記サーマルビア３２に接続するように該セラミックパ
ッケージ２９に取付けられた放熱部材３６とを含んでな
ることを特徴とするマルチチップ・モジュールが提供さ
れる。
【００１０】
【作用】請求項１によれば、基板の両面に搭載した半導
体素子２６の熱は、アルミナ積層基板２１、２２と一体
を成す金属板２３を介して効率良く放熱されるので、実
装密度が高く、しかも放熱性の良いマルチチップ・モジ
ュールを得ることができる。
体素子２６の熱は、アルミナ積層基板２１、２２と一体
を成す金属板２３を介して効率良く放熱されるので、実
装密度が高く、しかも放熱性の良いマルチチップ・モジ
ュールを得ることができる。
【００１１】請求項２によれば、基板２０の両面に搭載
した半導体素子２６の熱は、サーマルビア２８を介して
金属板に伝わるので、より一層効率良く放熱される。請
求項３によれば、基板２０の両面に搭載した半導体素子
の熱は、アルミナ積層基板２１、２２と一体を成す金属
板２３を介して効率良く放熱され、更にセラミックパッ
ケージのサーマルビア３２を介して放熱部材３６に放熱
されるので、実装密度が高く放熱性の良好なマルチチッ
プ型半導体装置が得られる。請求項３において、請求項
２のように、基板２０のアルミナ積層基板２１、２２に
サーマルビア２８を設けると放熱性が一層良好となる。
した半導体素子２６の熱は、サーマルビア２８を介して
金属板に伝わるので、より一層効率良く放熱される。請
求項３によれば、基板２０の両面に搭載した半導体素子
の熱は、アルミナ積層基板２１、２２と一体を成す金属
板２３を介して効率良く放熱され、更にセラミックパッ
ケージのサーマルビア３２を介して放熱部材３６に放熱
されるので、実装密度が高く放熱性の良好なマルチチッ
プ型半導体装置が得られる。請求項３において、請求項
２のように、基板２０のアルミナ積層基板２１、２２に
サーマルビア２８を設けると放熱性が一層良好となる。
【００１２】
【実施例】以下、図１〜図３を参照して本発明の実施例
を詳細に説明する。図１は本発明のマルチチップ・モジ
ュール用基板の断面図である。図２（ａ）、（ｂ）及び
（ｃ）は本発明で使用する基板を示す平面（表面）図、
裏面図及び断面図である。図３は本発明のマルチチップ
・モジュール用基板の部分拡大断面図である。
を詳細に説明する。図１は本発明のマルチチップ・モジ
ュール用基板の断面図である。図２（ａ）、（ｂ）及び
（ｃ）は本発明で使用する基板を示す平面（表面）図、
裏面図及び断面図である。図３は本発明のマルチチップ
・モジュール用基板の部分拡大断面図である。
【００１３】まず、図２において、２枚の矩形平板状の
アルミナ積層基板２１、２２の間に、これらのアルミナ
基板２１、２２と熱膨張係数の近い放熱用の金属板、例
えばコバール板などのような熱伝導性の良好な金属板２
３をサンドイッチ状に挟み、同時焼成することにより熱
伝導性の良好な基板２０を作成する。金属板２３は、ア
ルミナ積層基板２１、２２と同様に略矩形の平板である
が、４隅にこれらのアルミナ積層基板２１、２２より外
側へ突き出した部分２３ａを有する。これらの突出し部
分２３ａは後述のように基板２０からの熱の逃すための
ものである。
アルミナ積層基板２１、２２の間に、これらのアルミナ
基板２１、２２と熱膨張係数の近い放熱用の金属板、例
えばコバール板などのような熱伝導性の良好な金属板２
３をサンドイッチ状に挟み、同時焼成することにより熱
伝導性の良好な基板２０を作成する。金属板２３は、ア
ルミナ積層基板２１、２２と同様に略矩形の平板である
が、４隅にこれらのアルミナ積層基板２１、２２より外
側へ突き出した部分２３ａを有する。これらの突出し部
分２３ａは後述のように基板２０からの熱の逃すための
ものである。
【００１４】基板２０の最上面（アルミナ積層基板２１
上）には、部品実装用の導体パターン（図示せず）以外
に、特に周囲部において、図２（ａ）に示すようにはん
だバンプ２４が設けられ、後述のように、セラミックパ
ッケージとの間でバンプ接続が行われる。一方、基板２
０の最下面（アルミナ積層基板２２上）にも、部品実装
用の導体パターン（図示せず）以外に、特に周囲部にお
いて、図２（ｂ）に示すようにワイヤボンディング用の
導体パッド２５が設けられ、後述のように、セラミック
パッケージとの間でワイヤボンディングにより接続され
る。
上）には、部品実装用の導体パターン（図示せず）以外
に、特に周囲部において、図２（ａ）に示すようにはん
だバンプ２４が設けられ、後述のように、セラミックパ
ッケージとの間でバンプ接続が行われる。一方、基板２
０の最下面（アルミナ積層基板２２上）にも、部品実装
用の導体パターン（図示せず）以外に、特に周囲部にお
いて、図２（ｂ）に示すようにワイヤボンディング用の
導体パッド２５が設けられ、後述のように、セラミック
パッケージとの間でワイヤボンディングにより接続され
る。
【００１５】図３は、基板２０の表裏両面（アルミナ積
層基板２１、２２）上に半導体素子２６をボンディング
ワイヤ２７により実装した状態を拡大して示す。アルミ
ナ基板２１、２２には各半導体素子２６の位置に対応し
て半導体素子２６からコバールの金属板２３まで延びる
サーマルビア２８が設けてある。これらのサーマルビア
２８はアルミナ基板２１、２２を貫通するスルーホール
に熱伝導性の良好な物質、例えば金属粉などを詰めたも
のであり、半導体素子２６の熱を金属板２３に放熱する
役目をする。
層基板２１、２２）上に半導体素子２６をボンディング
ワイヤ２７により実装した状態を拡大して示す。アルミ
ナ基板２１、２２には各半導体素子２６の位置に対応し
て半導体素子２６からコバールの金属板２３まで延びる
サーマルビア２８が設けてある。これらのサーマルビア
２８はアルミナ基板２１、２２を貫通するスルーホール
に熱伝導性の良好な物質、例えば金属粉などを詰めたも
のであり、半導体素子２６の熱を金属板２３に放熱する
役目をする。
【００１６】図１は、ＱＦＰタイプの半導体パッケージ
であって、半導体素子２６を実装した基板２０をセラミ
ックパッケージ２９に搭載した状態を示す。セラミック
パッケージ２９には、基板２０を搭載するための２つの
段差部分がある。即ち、表面側アルミナ基板２１のはん
だバンプ２４を接続するための段差部３０及び金属板２
３の突出し部分２３ａが接触するための段差部３１であ
る。段差部３１にはセラミックパッケージ２９を貫通す
るサーマルビア３２が形成されている。したがって、基
板２０のはんだバンプ２４がセラミックパッケージ２９
の段差部３０に形成された導体部とはんだ付けによって
接続され、これによって基板２０側とセラミックパッケ
ージ２９側との間の電気的な接続が行なわれる。また同
時に金属板２３の突出し部分２３ａがセラミックパッケ
ージ２９の段差部３１にあるサーマルビア３２に高温は
んだ又は熱伝導率の高い接着材等により接続される。一
方、裏面側アルミナ基板２２のボンディング用のバッド
２５はワイヤボンディング３３によりセラミックパッケ
ージ２９の導体部に接続される。
であって、半導体素子２６を実装した基板２０をセラミ
ックパッケージ２９に搭載した状態を示す。セラミック
パッケージ２９には、基板２０を搭載するための２つの
段差部分がある。即ち、表面側アルミナ基板２１のはん
だバンプ２４を接続するための段差部３０及び金属板２
３の突出し部分２３ａが接触するための段差部３１であ
る。段差部３１にはセラミックパッケージ２９を貫通す
るサーマルビア３２が形成されている。したがって、基
板２０のはんだバンプ２４がセラミックパッケージ２９
の段差部３０に形成された導体部とはんだ付けによって
接続され、これによって基板２０側とセラミックパッケ
ージ２９側との間の電気的な接続が行なわれる。また同
時に金属板２３の突出し部分２３ａがセラミックパッケ
ージ２９の段差部３１にあるサーマルビア３２に高温は
んだ又は熱伝導率の高い接着材等により接続される。一
方、裏面側アルミナ基板２２のボンディング用のバッド
２５はワイヤボンディング３３によりセラミックパッケ
ージ２９の導体部に接続される。
【００１７】セラミックパッケージ２９には外部リード
３４が接続され、基板２０の側はキャップ３５によりカ
バーされる。また、セラミックパッケージ２９の基板２
０とは反対側の面には放熱フィン３６が接続される。こ
れにより、半導体素子２６からの熱はサーマルビア２８
を通って金属板２３に放熱され、更にセラミックパッケ
ージ２９のサーマルビア３２を介して放熱フィン３６に
より外部に効率良く放熱される。
３４が接続され、基板２０の側はキャップ３５によりカ
バーされる。また、セラミックパッケージ２９の基板２
０とは反対側の面には放熱フィン３６が接続される。こ
れにより、半導体素子２６からの熱はサーマルビア２８
を通って金属板２３に放熱され、更にセラミックパッケ
ージ２９のサーマルビア３２を介して放熱フィン３６に
より外部に効率良く放熱される。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
複数の半導体素子が高密度に実装可能で、大電力を消費
するマルチチップ・モジュールにおいても、基板の両面
に部品を高密度に搭載することができ、且つ放熱性の良
好な半導体装置が得られる。
複数の半導体素子が高密度に実装可能で、大電力を消費
するマルチチップ・モジュールにおいても、基板の両面
に部品を高密度に搭載することができ、且つ放熱性の良
好な半導体装置が得られる。
【図１】本発明のマルチチップ・モジュールの断面図で
ある。
ある。
【図２】（ａ）は本発明で用いるマルチチップ・モジュ
ール用基板の平面（表面）図、（ｂ）は同基板の裏面
図、（ｃ）は同基板の断面図である。
ール用基板の平面（表面）図、（ｂ）は同基板の裏面
図、（ｃ）は同基板の断面図である。
【図３】本発明で用いるマルチチップ・モジュール用基
板に半導体素子を搭載した状態を示す拡大断面図であ
る。
板に半導体素子を搭載した状態を示す拡大断面図であ
る。
【図４】従来のマルチチップ・モジュールの一例（特
に、プラスチックパッケージ）を示す断面図である。
に、プラスチックパッケージ）を示す断面図である。
【図５】従来のマルチチップ・モジュールの他の例（特
に、セラミックパッケージ）を示す断面図である。
に、セラミックパッケージ）を示す断面図である。
【符号の説明】 ２０…基板 ２１，２２…アルミナ積層基板 ２３…金属（コバール）板 ２４…はんだバンプ ２５…ボンディングパッド ２６…半導体素子 ２７…ワイヤ ２８…サーマルビア ２９…セラミックパッケージ ３０，３１…段差 ３２…サーマルビア ３３…ワイヤ ３４…リード ３５…キャップ ３６…放熱フィン
Claims (3)
- 【請求項１】 放熱用の金属板（２３）を少なくとも２
枚のアルミナ積層基板（２１、２２）で挟んで同時焼成
して一体化し、両面に半導体素子（２６）を実装可能と
した基板（２０）を具備することを特徴とするマルチチ
ップ・モジュール用基板。 - 【請求項２】 前記アルミナ積層基板（２１、２２）に
基板（２０）の面から金属板（２３）に至るスルーホー
ルに熱伝導性の良好の物質を充填して成るサーマルビア
（２８）を設けたことを特徴とする請求項１に記載のマ
ルチチップ・モジュール用基板。 - 【請求項３】 放熱用の金属板（２３）を少なくとも２
枚のアルミナ積層基板（２１、２２）で挟んで同時焼成
して一体化し、両面に半導体素子（２６）を実装した基
板（２０）と、内部にサーマルビア（３２）を有し且つ
前記基板（２０）を実装した際に基板（２０）の金属板
（２３）の少なくとも一部が該サーマルビア（３２）に
接続するように構成したセラミックパッケージ（２９）
と、前記サーマルビア（３２）に接続するように該セラ
ミックパッケージ（２９）に取付けられた放熱部材（３
６）とを含んでなることを特徴とするマルチチップ・モ
ジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20979094A JPH0878616A (ja) | 1994-09-02 | 1994-09-02 | マルチチップ・モジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20979094A JPH0878616A (ja) | 1994-09-02 | 1994-09-02 | マルチチップ・モジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0878616A true JPH0878616A (ja) | 1996-03-22 |
Family
ID=16578640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20979094A Withdrawn JPH0878616A (ja) | 1994-09-02 | 1994-09-02 | マルチチップ・モジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0878616A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000101018A (ja) * | 1998-09-25 | 2000-04-07 | Shindengen Electric Mfg Co Ltd | 電気装置 |
| US6285559B1 (en) | 1998-05-26 | 2001-09-04 | Nec Corporation | Multichip module |
| JP2001284097A (ja) * | 2000-03-29 | 2001-10-12 | Hitachi Medical Corp | 高電圧スイッチ回路及びこれを用いたｘ線装置 |
| WO2008108335A1 (ja) * | 2007-03-06 | 2008-09-12 | Nikon Corporation | 半導体装置 |
-
1994
- 1994-09-02 JP JP20979094A patent/JPH0878616A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6285559B1 (en) | 1998-05-26 | 2001-09-04 | Nec Corporation | Multichip module |
| JP2000101018A (ja) * | 1998-09-25 | 2000-04-07 | Shindengen Electric Mfg Co Ltd | 電気装置 |
| JP2001284097A (ja) * | 2000-03-29 | 2001-10-12 | Hitachi Medical Corp | 高電圧スイッチ回路及びこれを用いたｘ線装置 |
| JP4497640B2 (ja) * | 2000-03-29 | 2010-07-07 | 株式会社日立メディコ | 高電圧スイッチ回路及びこれを用いたｘ線装置 |
| WO2008108335A1 (ja) * | 2007-03-06 | 2008-09-12 | Nikon Corporation | 半導体装置 |
| US8183686B2 (en) | 2007-03-06 | 2012-05-22 | Nikon Corporation | Semiconductor device |
| JP5521546B2 (ja) * | 2007-03-06 | 2014-06-18 | 株式会社ニコン | 半導体装置 |
| TWI456712B (zh) * | 2007-03-06 | 2014-10-11 | 尼康股份有限公司 | 半導體裝置 |
| US8878358B2 (en) | 2007-03-06 | 2014-11-04 | Nikon Corporation | Semiconductor device |
| KR101477309B1 (ko) * | 2007-03-06 | 2014-12-29 | 가부시키가이샤 니콘 | 반도체 장치 |
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