JPH0855978A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0855978A JPH0855978A JP7081190A JP8119095A JPH0855978A JP H0855978 A JPH0855978 A JP H0855978A JP 7081190 A JP7081190 A JP 7081190A JP 8119095 A JP8119095 A JP 8119095A JP H0855978 A JPH0855978 A JP H0855978A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 266
- 238000004519 manufacturing process Methods 0.000 title claims description 33
- 239000000758 substrate Substances 0.000 claims abstract description 156
- 239000004020 conductor Substances 0.000 claims abstract description 42
- 239000012535 impurity Substances 0.000 claims abstract description 37
- 238000005229 chemical vapour deposition Methods 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 11
- 239000003870 refractory metal Substances 0.000 abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 35
- 229910052710 silicon Inorganic materials 0.000 description 35
- 239000010703 silicon Substances 0.000 description 35
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 30
- 229920005591 polysilicon Polymers 0.000 description 27
- 229910016006 MoSi Inorganic materials 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 238000005304 joining Methods 0.000 description 6
- 239000011800 void material Substances 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 238000005498 polishing Methods 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 4
- 230000001070 adhesive effect Effects 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000001816 cooling Methods 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 229910019001 CoSi Inorganic materials 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000000605 extraction Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000006698 induction Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- -1 WSi 2 Chemical compound 0.000 description 1
- 229910008814 WSi2 Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- QHGVXILFMXYDRS-UHFFFAOYSA-N pyraclofos Chemical compound C1=C(OP(=O)(OCC)SCCC)C=NN1C1=CC=C(Cl)C=C1 QHGVXILFMXYDRS-UHFFFAOYSA-N 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/01—Manufacture or treatment
- H10D12/021—Manufacture or treatment of gated diodes, e.g. field-controlled diodes [FCD]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/01—Manufacture or treatment
- H10D12/031—Manufacture or treatment of IGBTs
- H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
- H10D12/038—Manufacture or treatment of IGBTs of vertical IGBTs having a recessed gate, e.g. trench-gate IGBTs
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/211—Gated diodes
- H10D12/212—Gated diodes having PN junction gates, e.g. field controlled diodes
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/202—FETs having static field-induced regions, e.g. static-induction transistors [SIT] or permeable base transistors [PBT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0102—Manufacture or treatment of thyristors having built-in components, e.g. thyristor having built-in diode
- H10D84/0105—Manufacture or treatment of thyristors having built-in components, e.g. thyristor having built-in diode the built-in components being field-effect devices
Landscapes
- Thyristors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 第１および第２の半導体基板を、それらの間
に高不純物濃度のゲート領域を挟んで接着してゲート構
造を内部に埋め込んだ半導体装置のゲート抵抗を低減し
て、遮断電流を大きくするとともに高周波化を図る。 【構成】 第１半導体基板の表面に形成した凹部内に、
高不純物濃度のゲート領域を少なくとも有するゲート構
造を、凹部が完全に埋まるようにまたはその一部分が埋
まるように形成し、その上に第２の半導体基板を接合す
る。ゲート構造に、高融点金属を可とする良導電材料膜
を設けてゲート抵抗をさらに低減できる。
に高不純物濃度のゲート領域を挟んで接着してゲート構
造を内部に埋め込んだ半導体装置のゲート抵抗を低減し
て、遮断電流を大きくするとともに高周波化を図る。 【構成】 第１半導体基板の表面に形成した凹部内に、
高不純物濃度のゲート領域を少なくとも有するゲート構
造を、凹部が完全に埋まるようにまたはその一部分が埋
まるように形成し、その上に第２の半導体基板を接合す
る。ゲート構造に、高融点金属を可とする良導電材料膜
を設けてゲート抵抗をさらに低減できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関するものであり、特にＧＴＯ(Gate Turn Of
f) サイリスタ、ＳＩ(Static Induction)サイリスタ、
ＩＧＢＴ(Insulated Gate Bipolar Transistor) パワー
トランジスタなどの自己消弧型半導体装置およびその製
造方法に関するものである。
造方法に関するものであり、特にＧＴＯ(Gate Turn Of
f) サイリスタ、ＳＩ(Static Induction)サイリスタ、
ＩＧＢＴ(Insulated Gate Bipolar Transistor) パワー
トランジスタなどの自己消弧型半導体装置およびその製
造方法に関するものである。
【０００２】
【従来の技術】従来、ＧＴＯサイリスタ、ＳＩサイリス
タ、ＩＧＢＴなどの自己消弧型半導体装置は電力用半導
体装置として広く利用されており、例えば以下のような
文献に記載されている。 1. 西澤潤一 「大電力静電誘導トランジスタの開発」
通産省工業技術院委託研究助成金による研究報告書 1
969 年 2. 西澤潤一 「３極管特性を持つ大電力の縦型接合FE
T 」日経エレクトロニクス、50-61, 1971 年9 月27日号 3. J. Nishizawa, T. Terasaki and J. Sibata:"Field
-Effect Transistor versus Analog Transistor (Stati
c InductionTransistor)", IEEE Trans. on Electron D
evice, ED-22(4), 185 (1975) 4. J. Nishizawa and K. Nakamura: Physiquee Appliq
uee, T13, 725 (1978) 5. J. Nishizawa and Y. Otsubo: Tech. Dig. 1980 IE
DM, 658 (1980) 6. 西澤潤一、大見忠弘、謝孟賢、本谷薫「電子通信学
会技術研究報告、ED81-84 (1981) 7. M. Ishidoh, et al: "Advanced High Frequency GT
O", Proc. ISPSD, 189(1988) 8. B. J. Baliga, et al: "The Evolution of Power D
evice Technology"IEEE Trans. on Electron Device, E
D-31, 1570 (1984) 9 . M. Amato, et al: "Comparison of Lateral and Ve
rtical DMOS SpecificOn-resistance", IEDM Tech. Di
g., 736 (1985) 10. B. J. Baliga: "Modern Power Device", John Wile
y Sons, 350 (1987) 11. H. Mitlehner, et al: Proc. ISPSD, 289 (1990) "A Novel 8kV Light-Trigger Thyristor with Over Vol
tage SelfProtection" 従来の自己消弧型の半導体装置の内、ＧＴＯサイリスタ
やＳＩサイリスタにおいては、ゲート領域を半導体基板
の一方の表面に形成した後、エピタキシャル層を形成す
るようにしたゲート埋め込み型の構造が知られている。
また、ＩＧＢＴにおいては、カソードとゲートとを同一
の表面に形成するようにしている。
タ、ＩＧＢＴなどの自己消弧型半導体装置は電力用半導
体装置として広く利用されており、例えば以下のような
文献に記載されている。 1. 西澤潤一 「大電力静電誘導トランジスタの開発」
通産省工業技術院委託研究助成金による研究報告書 1
969 年 2. 西澤潤一 「３極管特性を持つ大電力の縦型接合FE
T 」日経エレクトロニクス、50-61, 1971 年9 月27日号 3. J. Nishizawa, T. Terasaki and J. Sibata:"Field
-Effect Transistor versus Analog Transistor (Stati
c InductionTransistor)", IEEE Trans. on Electron D
evice, ED-22(4), 185 (1975) 4. J. Nishizawa and K. Nakamura: Physiquee Appliq
uee, T13, 725 (1978) 5. J. Nishizawa and Y. Otsubo: Tech. Dig. 1980 IE
DM, 658 (1980) 6. 西澤潤一、大見忠弘、謝孟賢、本谷薫「電子通信学
会技術研究報告、ED81-84 (1981) 7. M. Ishidoh, et al: "Advanced High Frequency GT
O", Proc. ISPSD, 189(1988) 8. B. J. Baliga, et al: "The Evolution of Power D
evice Technology"IEEE Trans. on Electron Device, E
D-31, 1570 (1984) 9 . M. Amato, et al: "Comparison of Lateral and Ve
rtical DMOS SpecificOn-resistance", IEDM Tech. Di
g., 736 (1985) 10. B. J. Baliga: "Modern Power Device", John Wile
y Sons, 350 (1987) 11. H. Mitlehner, et al: Proc. ISPSD, 289 (1990) "A Novel 8kV Light-Trigger Thyristor with Over Vol
tage SelfProtection" 従来の自己消弧型の半導体装置の内、ＧＴＯサイリスタ
やＳＩサイリスタにおいては、ゲート領域を半導体基板
の一方の表面に形成した後、エピタキシャル層を形成す
るようにしたゲート埋め込み型の構造が知られている。
また、ＩＧＢＴにおいては、カソードとゲートとを同一
の表面に形成するようにしている。
【０００３】
【発明が解決しようとする課題】上述したようにＧＴＯ
サイリスタやＳＩサイリスタにおいては、ゲート領域を
形成した後、その上にエピタキシャル層を形成する場
合、エピタキシャル成長は下地依存性があるため、ゲー
ト領域の上と、それ以外の部分の上とでは結晶の成長が
異なったり不純物密度分布が不均一となり、良好な特性
を有する半導体装置を得ることは困難であった。さら
に、エピタキシャル成長は比較的時間のかかるプロセス
であり、半導体装置製造のスループットが低い欠点もあ
った。また、ゲート領域近傍の導電型が反転し易いとい
う欠点もある。このような欠点を解消するために、表面
ゲート型の構造も提案されているが、逆電圧を大きくと
れないとともに大きな空乏層ができないので大きな電流
を遮断できない欠点がある。
サイリスタやＳＩサイリスタにおいては、ゲート領域を
形成した後、その上にエピタキシャル層を形成する場
合、エピタキシャル成長は下地依存性があるため、ゲー
ト領域の上と、それ以外の部分の上とでは結晶の成長が
異なったり不純物密度分布が不均一となり、良好な特性
を有する半導体装置を得ることは困難であった。さら
に、エピタキシャル成長は比較的時間のかかるプロセス
であり、半導体装置製造のスループットが低い欠点もあ
った。また、ゲート領域近傍の導電型が反転し易いとい
う欠点もある。このような欠点を解消するために、表面
ゲート型の構造も提案されているが、逆電圧を大きくと
れないとともに大きな空乏層ができないので大きな電流
を遮断できない欠点がある。
【０００４】また、ＧＴＯサイリスタにおいては、上述
したＳＩサイリスタの欠点に加えてゲート領域の不純物
濃度を高くすることができないので、キャリアの引き抜
き速度が遅く、ターンオフ損失が大きく高周波化ができ
ないという欠点もある。さらに、ＩＧＢＴにおいては、
カソード（エミッタ）とゲートとを同一平面上に形成す
るために全面カソード構造を採ることができず、その結
果としてカソード面積が小さく、平面一括取り出しが困
難であり、両面冷却ができず、大容量化できないという
欠点がある。
したＳＩサイリスタの欠点に加えてゲート領域の不純物
濃度を高くすることができないので、キャリアの引き抜
き速度が遅く、ターンオフ損失が大きく高周波化ができ
ないという欠点もある。さらに、ＩＧＢＴにおいては、
カソード（エミッタ）とゲートとを同一平面上に形成す
るために全面カソード構造を採ることができず、その結
果としてカソード面積が小さく、平面一括取り出しが困
難であり、両面冷却ができず、大容量化できないという
欠点がある。
【０００５】このような欠点を解消するために、切り込
みゲート構造が従来より提案されている。この切り込み
ゲート構造は、半導体基板の表面に溝を形成し、この溝
の底部にゲート領域を形成するものであるが、ドライエ
ッチングによっても深い溝を正確に形成することは難し
く、したがって耐圧がとれない欠点があるとともに微細
加工が困難である。さらに、本願人は特願平5-186450号
において、第１の半導体基板の一方の表面に反対導電型
のゲート領域を形成し、このゲート領域の上にゲート電
極を形成した後、第２の半導体基板を接着した半導体装
置およびその製造方法を提案している。このような接着
構造を有する半導体装置においては、エピタキシャル成
長に起因する種々の欠点を解消することができる。すな
わち、ＧＴＯサイリスタにおいては、ゲート領域の不純
物濃度を容易に高濃度とすることができるので、キャリ
アの引き抜きが速くなり、高周波化が容易となる。ま
た、ＳＩサイリスタにおいては、高濃度のゲート領域を
均一に埋め込むことができるので、大面積化が可能とな
る。さらに、ＩＧＢＴにおいては、全面カソード構造と
することができ、その結果として冷却効率が向上し、大
容量化が可能となる。
みゲート構造が従来より提案されている。この切り込み
ゲート構造は、半導体基板の表面に溝を形成し、この溝
の底部にゲート領域を形成するものであるが、ドライエ
ッチングによっても深い溝を正確に形成することは難し
く、したがって耐圧がとれない欠点があるとともに微細
加工が困難である。さらに、本願人は特願平5-186450号
において、第１の半導体基板の一方の表面に反対導電型
のゲート領域を形成し、このゲート領域の上にゲート電
極を形成した後、第２の半導体基板を接着した半導体装
置およびその製造方法を提案している。このような接着
構造を有する半導体装置においては、エピタキシャル成
長に起因する種々の欠点を解消することができる。すな
わち、ＧＴＯサイリスタにおいては、ゲート領域の不純
物濃度を容易に高濃度とすることができるので、キャリ
アの引き抜きが速くなり、高周波化が容易となる。ま
た、ＳＩサイリスタにおいては、高濃度のゲート領域を
均一に埋め込むことができるので、大面積化が可能とな
る。さらに、ＩＧＢＴにおいては、全面カソード構造と
することができ、その結果として冷却効率が向上し、大
容量化が可能となる。
【０００６】このように半導体基板を接着した半導体装
置においては、製造プロセスを容易とすることには有効
であるが、素子性能はエピタキシャル成長を用いる埋め
込みゲート構造や切り込みゲート構造を有する半導体装
置の素子性能を大きく上回ることはない。すなわち、ゲ
ート抵抗を大きく下げられない場合には、チャネルを流
れる電流をより完全に遮断することができない。さらに
上述した接着構造の半導体装置においては、ゲート領域
の上方に空洞が形成されており、そのため機械的な強度
が不足する場合もあるとともにゲート領域が不純物を取
り込み易く、素子特性が劣化する欠点もある。さらに、
このような空洞が形成されると冷却効率が悪くなる欠点
もある。
置においては、製造プロセスを容易とすることには有効
であるが、素子性能はエピタキシャル成長を用いる埋め
込みゲート構造や切り込みゲート構造を有する半導体装
置の素子性能を大きく上回ることはない。すなわち、ゲ
ート抵抗を大きく下げられない場合には、チャネルを流
れる電流をより完全に遮断することができない。さらに
上述した接着構造の半導体装置においては、ゲート領域
の上方に空洞が形成されており、そのため機械的な強度
が不足する場合もあるとともにゲート領域が不純物を取
り込み易く、素子特性が劣化する欠点もある。さらに、
このような空洞が形成されると冷却効率が悪くなる欠点
もある。
【０００７】本発明の目的は、上述した従来の埋め込み
ゲート構造や切込みゲート構造の欠点を、上述した接着
構造を利用することによって解消し、さらにこの接着構
造が持つ欠点を有効に解消することができる半導体装置
およびその製造方法を提供しようとするものである。
ゲート構造や切込みゲート構造の欠点を、上述した接着
構造を利用することによって解消し、さらにこの接着構
造が持つ欠点を有効に解消することができる半導体装置
およびその製造方法を提供しようとするものである。
【０００８】
【課題を解決するための手段】本発明による半導体装置
は、互いに対向する第１および第２の主表面を有する第
１の半導体基板と、この第１の半導体基板の一方の主表
面に形成した凹部内に形成された高不純物濃度の半導体
領域を少なくとも有するゲート構造と、互いに対向する
第１および第２の主表面を有し、第１の主表面を少なく
とも前記第１の半導体基板の第１の表面に接合した第２
の半導体基板とを具えることを特徴とするものである。
は、互いに対向する第１および第２の主表面を有する第
１の半導体基板と、この第１の半導体基板の一方の主表
面に形成した凹部内に形成された高不純物濃度の半導体
領域を少なくとも有するゲート構造と、互いに対向する
第１および第２の主表面を有し、第１の主表面を少なく
とも前記第１の半導体基板の第１の表面に接合した第２
の半導体基板とを具えることを特徴とするものである。
【０００９】さらに、本発明による半導体装置の製造方
法は、互いに対向する第１および第２の主表面を有する
第１の半導体基板の第１の主表面に凹部を形成する工程
と、この凹部内に高不純物濃度の半導体領域を少なくと
も有するゲート構造を形成する工程と、互いに対向する
第１および第２の主表面を有する第２の半導体基板を、
その第１の主表面と前記第１の半導体基板の第１の主表
面とが接合するように接着する工程とを具えることを特
徴とするものである。
法は、互いに対向する第１および第２の主表面を有する
第１の半導体基板の第１の主表面に凹部を形成する工程
と、この凹部内に高不純物濃度の半導体領域を少なくと
も有するゲート構造を形成する工程と、互いに対向する
第１および第２の主表面を有する第２の半導体基板を、
その第１の主表面と前記第１の半導体基板の第１の主表
面とが接合するように接着する工程とを具えることを特
徴とするものである。
【００１０】本発明による半導体装置の好適な実施例に
おいては、前記ゲート構造が、前記半導体領域と、この
半導体領域によって実質的に完全に囲まれた良導電体と
を有するものであり、このゲート構造は、前記第１の半
導体基板の第１の主表面に形成した凹部を完全に埋める
ように形成するか凹部の一部分のみを埋めるように形成
する。また、本発明による半導体装置の他の好適実施例
においては、第１および第２の半導体基板の互いに接合
される表面の、ゲート構造を除いた部分に不純物をドー
プして形成された低抵抗の接合領域を具える。さらに、
本発明による半導体装置の好適実施例においては、前記
第２の半導体基板の第１の主表面に、少なくとも前記第
１の半導体基板の第１の主表面に形成したゲート構造と
重なり、前記ゲート構造の半導体領域と同じ導電型の半
導体領域を形成する。このような半導体領域を形成する
と、第１および第２の半導体基板を接合したときにゲー
ト構造の良導電体膜は半導体領域によって完全囲まれる
ようになるので、ゲート・カソード耐圧を十分にとるこ
とができる。また、この半導体領域は第２の半導体基板
の第１の主表面全体に形成するのが好適である。
おいては、前記ゲート構造が、前記半導体領域と、この
半導体領域によって実質的に完全に囲まれた良導電体と
を有するものであり、このゲート構造は、前記第１の半
導体基板の第１の主表面に形成した凹部を完全に埋める
ように形成するか凹部の一部分のみを埋めるように形成
する。また、本発明による半導体装置の他の好適実施例
においては、第１および第２の半導体基板の互いに接合
される表面の、ゲート構造を除いた部分に不純物をドー
プして形成された低抵抗の接合領域を具える。さらに、
本発明による半導体装置の好適実施例においては、前記
第２の半導体基板の第１の主表面に、少なくとも前記第
１の半導体基板の第１の主表面に形成したゲート構造と
重なり、前記ゲート構造の半導体領域と同じ導電型の半
導体領域を形成する。このような半導体領域を形成する
と、第１および第２の半導体基板を接合したときにゲー
ト構造の良導電体膜は半導体領域によって完全囲まれる
ようになるので、ゲート・カソード耐圧を十分にとるこ
とができる。また、この半導体領域は第２の半導体基板
の第１の主表面全体に形成するのが好適である。
【００１１】本発明による半導体装置の製造方法の好適
実施例においては、前記第１の半導体基板の第１の主表
面に凹部にゲート構造を形成する工程が、前記凹部を形
成した第１の半導体基板の第１の主表面上に反対導電型
の不純物をドープした半導体層を化学気相成長によって
形成する工程と、この半導体層を、前記第１の半導体基
板の第１の主表面が露出するまで除去する工程とを具え
るものである。さらに本発明による半導体装置の製造方
法の他の好適実施例においては、前記ゲート構造を形成
する工程が、前記凹部を形成した第１の半導体基板の第
１の主表面上に反対導電型の不純物をドープした第１の
半導体層を化学気相成長によって形成する工程と、前記
凹部内の前記第１の半導体層上に良導電体を形成する工
程と、この良導電体および前記第１の半導体層の上に反
対導電型の不純物をドープした第２の半導体層を化学気
相成長によって形成する工程と、前記第１および第２の
半導体層を、前記第１の半導体基板の第１の主表面が露
出するまで除去する工程とを具えるものである。本発明
よる半導体装置の製造方法のさらに他の実施例において
は、前記第１の半導体基板の第１の主表面に凹部にゲー
ト構造を形成する工程が、前記凹部を形成した第１の半
導体基板の第１の主表面上に反対導電型の不純物をドー
プした第１の半導体層を化学気相成長によって形成する
工程と、この第１の半導体層上に良導電材料膜を形成す
る工程と、この良導電材料膜の上に反対導電型の不純物
をドープした第２の半導体層を化学気相成長によって形
成する工程と、前記第１および第２の半導体層および良
導電材料膜を、前記第１の半導体基板の第１の主表面が
露出するまで除去する工程とを具えるものである。ま
た、第１あるいは第２の何れかの半導体基板の接合表面
を高不純物濃度としておくと、接合後の熱拡散により他
方の半導体基板の接合面近傍の不純物濃度が高くなり、
より良好な電気的接触を得ることが可能となる。
実施例においては、前記第１の半導体基板の第１の主表
面に凹部にゲート構造を形成する工程が、前記凹部を形
成した第１の半導体基板の第１の主表面上に反対導電型
の不純物をドープした半導体層を化学気相成長によって
形成する工程と、この半導体層を、前記第１の半導体基
板の第１の主表面が露出するまで除去する工程とを具え
るものである。さらに本発明による半導体装置の製造方
法の他の好適実施例においては、前記ゲート構造を形成
する工程が、前記凹部を形成した第１の半導体基板の第
１の主表面上に反対導電型の不純物をドープした第１の
半導体層を化学気相成長によって形成する工程と、前記
凹部内の前記第１の半導体層上に良導電体を形成する工
程と、この良導電体および前記第１の半導体層の上に反
対導電型の不純物をドープした第２の半導体層を化学気
相成長によって形成する工程と、前記第１および第２の
半導体層を、前記第１の半導体基板の第１の主表面が露
出するまで除去する工程とを具えるものである。本発明
よる半導体装置の製造方法のさらに他の実施例において
は、前記第１の半導体基板の第１の主表面に凹部にゲー
ト構造を形成する工程が、前記凹部を形成した第１の半
導体基板の第１の主表面上に反対導電型の不純物をドー
プした第１の半導体層を化学気相成長によって形成する
工程と、この第１の半導体層上に良導電材料膜を形成す
る工程と、この良導電材料膜の上に反対導電型の不純物
をドープした第２の半導体層を化学気相成長によって形
成する工程と、前記第１および第２の半導体層および良
導電材料膜を、前記第１の半導体基板の第１の主表面が
露出するまで除去する工程とを具えるものである。ま
た、第１あるいは第２の何れかの半導体基板の接合表面
を高不純物濃度としておくと、接合後の熱拡散により他
方の半導体基板の接合面近傍の不純物濃度が高くなり、
より良好な電気的接触を得ることが可能となる。
【００１２】
【作用】上述した本発明による半導体装置およびその製
造方法においては、ゲート領域を第１の半導体基板の表
面に形成した凹部内に形成し、その上に第２の半導体基
体を接合する構造としたためエピタキシャル成長を行な
う必要がなくなり、したがって不純物濃度の高いゲート
領域を均一かつ安定に得ることができる。また第１の半
導体基板の第１の主表面に形成した凹部内にゲート構造
を配置するようにしたので、ゲート領域の断面積を大き
くすることができ、したがってゲート抵抗を飛躍的に低
下させることができ、チャネルを流れる電流を完全に遮
断することができる。また、凹部をゲート構造で完全に
埋めるようにした場合には、ゲート構造の上に空隙が形
成されないので、機械的強度を改善することができると
ともに冷却効率も改善されることになる。さらに、ゲー
ト構造に高融点金属または高耐食性の多結晶シリコンを
用いる場合には、不純物の取り込みがなくなるとともに
ゲート抵抗を良好に低下させることができる。
造方法においては、ゲート領域を第１の半導体基板の表
面に形成した凹部内に形成し、その上に第２の半導体基
体を接合する構造としたためエピタキシャル成長を行な
う必要がなくなり、したがって不純物濃度の高いゲート
領域を均一かつ安定に得ることができる。また第１の半
導体基板の第１の主表面に形成した凹部内にゲート構造
を配置するようにしたので、ゲート領域の断面積を大き
くすることができ、したがってゲート抵抗を飛躍的に低
下させることができ、チャネルを流れる電流を完全に遮
断することができる。また、凹部をゲート構造で完全に
埋めるようにした場合には、ゲート構造の上に空隙が形
成されないので、機械的強度を改善することができると
ともに冷却効率も改善されることになる。さらに、ゲー
ト構造に高融点金属または高耐食性の多結晶シリコンを
用いる場合には、不純物の取り込みがなくなるとともに
ゲート抵抗を良好に低下させることができる。
【００１３】
【実施例】図１は本発明による半導体装置の一実施例の
構造を示す断面図である。本例の半導体装置はＳＩサイ
リスタとして構成したものである。Ｎ- 型シリコンより
成る第１の半導体基板１１の第１の主表面に微細加工に
よって凹部１２を形成し、この凹部の内部にはゲート構
造を形成する。すなわち、Ｐ+ 型の多結晶シリコン膜１
３、W, Mo, WSi2, MoSi2などの良導電材料層１４および
Ｐ+ 型のポリシリコン膜１５を形成する。本例では凹部
１２をゲート構造によって完全に埋めるようにしている
ので、ゲート構造の表面と第１シリコン基板１１の第１
の表面とは同一の平面になる。第１のシリコン基板１１
の第２の主表面にはＰ+ 型不純物をドープしてＰ+ 型の
アノード接合層１６を形成し、その表面にはアノード電
極１７を形成する。
構造を示す断面図である。本例の半導体装置はＳＩサイ
リスタとして構成したものである。Ｎ- 型シリコンより
成る第１の半導体基板１１の第１の主表面に微細加工に
よって凹部１２を形成し、この凹部の内部にはゲート構
造を形成する。すなわち、Ｐ+ 型の多結晶シリコン膜１
３、W, Mo, WSi2, MoSi2などの良導電材料層１４および
Ｐ+ 型のポリシリコン膜１５を形成する。本例では凹部
１２をゲート構造によって完全に埋めるようにしている
ので、ゲート構造の表面と第１シリコン基板１１の第１
の表面とは同一の平面になる。第１のシリコン基板１１
の第２の主表面にはＰ+ 型不純物をドープしてＰ+ 型の
アノード接合層１６を形成し、その表面にはアノード電
極１７を形成する。
【００１４】本例においては、第１の半導体基板１１の
第１の主表面に形成した凹部１２内をゲート構造１３〜
１５によって完全に埋め、このゲート構造の表面が第１
半導体基板の第１の主表面と整列するようにする。この
ように整列させた第１の半導体基板１１の第１の主表面
と、ゲート構造１３〜１５の表面とに、Ｎ - 型シリコン
より成る第２の半導体基板１８の第１の主表面を接合す
る。この第２の半導体基板１８の第２の主表面にはＮ+
型カソード領域１９を形成し、その上にカソード電極２
０を形成する。本例では、ゲート構造を構成する良導電
材料層１４は第２の半導体基板１８の第１の主表面と接
触しているが、この良導電材料層１４を、Ｎ- 型シリコ
ンとショットキー接合するような材料、例えばW, Mo の
ような高融点金属またはWSi2,CoSi, MoSiなどの高融点
金属のシリサイドを以て構成することによってゲート構
造と第２の半導体基板１８との間で直接電流が流れない
ようにする。
第１の主表面に形成した凹部１２内をゲート構造１３〜
１５によって完全に埋め、このゲート構造の表面が第１
半導体基板の第１の主表面と整列するようにする。この
ように整列させた第１の半導体基板１１の第１の主表面
と、ゲート構造１３〜１５の表面とに、Ｎ - 型シリコン
より成る第２の半導体基板１８の第１の主表面を接合す
る。この第２の半導体基板１８の第２の主表面にはＮ+
型カソード領域１９を形成し、その上にカソード電極２
０を形成する。本例では、ゲート構造を構成する良導電
材料層１４は第２の半導体基板１８の第１の主表面と接
触しているが、この良導電材料層１４を、Ｎ- 型シリコ
ンとショットキー接合するような材料、例えばW, Mo の
ような高融点金属またはWSi2,CoSi, MoSiなどの高融点
金属のシリサイドを以て構成することによってゲート構
造と第２の半導体基板１８との間で直接電流が流れない
ようにする。
【００１５】図２は本発明による半導体装置の第２の実
施例の構成を示す断面図であり、図１に示した部分と同
一の部分は同一の符号を付けて示し、その詳細な説明は
省略する。前例においては、良導電材料層１４を、Ｎ-
型シリコンとショットキー接合するような材料で構成し
たが、本例においては、図２に示すように、良導電材料
層３６の、第１の半導体基板１１の表面に露出する部分
を選択的に除去して、第２の半導体基板１８の表面との
間に空隙３５を画成するようにしたものである。このよ
うな構成では、良導電材料層３６をどのような材料で形
成しても良いので、材料選択の範囲が拡がる利点があ
る。また、良導電材料層３６の先端部の除去は、機械的
研磨またはエッチングによって行なうことができる。
施例の構成を示す断面図であり、図１に示した部分と同
一の部分は同一の符号を付けて示し、その詳細な説明は
省略する。前例においては、良導電材料層１４を、Ｎ-
型シリコンとショットキー接合するような材料で構成し
たが、本例においては、図２に示すように、良導電材料
層３６の、第１の半導体基板１１の表面に露出する部分
を選択的に除去して、第２の半導体基板１８の表面との
間に空隙３５を画成するようにしたものである。このよ
うな構成では、良導電材料層３６をどのような材料で形
成しても良いので、材料選択の範囲が拡がる利点があ
る。また、良導電材料層３６の先端部の除去は、機械的
研磨またはエッチングによって行なうことができる。
【００１６】図３は本発明による半導体装置の第３の実
施例の構成を示す断面図であり、本例ではＧＴＯサイリ
スタとして構成するとともにゲート構造を第１の半導体
基板の第１の主表面に形成した凹部の一部分にのみ形成
したものである。Ｎ- 型シリコン基板より成る第１の半
導体基板２１の一方の表面にＰ- 型の半導体領域２２を
形成し、この半導体基板の第１の主表面に凹部２３を形
成する。この凹部２３内にはＰ+ 型の多結晶シリコン膜
２４を形成するとともに良導電材料層２５を形成してゲ
ート構造を構成する。上述したように本例では、凹部２
３の一部分にのみゲート構造２４，２５を形成してお
り、したがって空隙３１が形成されている。
施例の構成を示す断面図であり、本例ではＧＴＯサイリ
スタとして構成するとともにゲート構造を第１の半導体
基板の第１の主表面に形成した凹部の一部分にのみ形成
したものである。Ｎ- 型シリコン基板より成る第１の半
導体基板２１の一方の表面にＰ- 型の半導体領域２２を
形成し、この半導体基板の第１の主表面に凹部２３を形
成する。この凹部２３内にはＰ+ 型の多結晶シリコン膜
２４を形成するとともに良導電材料層２５を形成してゲ
ート構造を構成する。上述したように本例では、凹部２
３の一部分にのみゲート構造２４，２５を形成してお
り、したがって空隙３１が形成されている。
【００１７】第１の半導体基板２１の第２の主表面には
Ｐ+ 型のアノード領域２６を形成する。また、第１半導
体基板２１の第１の主表面には、Ｐ- 型のシリコンより
成る第２の半導体基板２８の第１の主表面を接合する。
この場合、ゲート構造２４，２５と第２の半導体基板２
８の第１の主表面との間には空隙３１が形成されること
になる。さらに、第２の半導体基板２８の第２の主表面
にはＮ- 型のカソード領域２９を形成し、その上にカソ
ード電極３０を形成する。良導電材料層２５は、Ｐ- 型
のシリコンとショットキー接合となるような材料、例え
ばMoを以て構成するので、第２半導体基板２８の表面と
直接接触していても問題はない。
Ｐ+ 型のアノード領域２６を形成する。また、第１半導
体基板２１の第１の主表面には、Ｐ- 型のシリコンより
成る第２の半導体基板２８の第１の主表面を接合する。
この場合、ゲート構造２４，２５と第２の半導体基板２
８の第１の主表面との間には空隙３１が形成されること
になる。さらに、第２の半導体基板２８の第２の主表面
にはＮ- 型のカソード領域２９を形成し、その上にカソ
ード電極３０を形成する。良導電材料層２５は、Ｐ- 型
のシリコンとショットキー接合となるような材料、例え
ばMoを以て構成するので、第２半導体基板２８の表面と
直接接触していても問題はない。
【００１８】図４は本発明による半導体装置の第４の実
施例の構成を示すものであり、図３に示した部分と同一
の部分は図３で使用した符号で示し、その詳細な説明は
省略する。本例においては、良導電材料層３８の表面を
機械的な研磨またはエッチングによって除去して、第２
の半導体基板２８と接触しないように構成する。したが
って、良導電材料層３８はW, Mo などの高融点金属また
は WSi2, MoSi2, CoSi2 などのシリサイドを以て構成す
ることができ、図３に示した構造に比べて材料選択の自
由度が大きい利点がある。
施例の構成を示すものであり、図３に示した部分と同一
の部分は図３で使用した符号で示し、その詳細な説明は
省略する。本例においては、良導電材料層３８の表面を
機械的な研磨またはエッチングによって除去して、第２
の半導体基板２８と接触しないように構成する。したが
って、良導電材料層３８はW, Mo などの高融点金属また
は WSi2, MoSi2, CoSi2 などのシリサイドを以て構成す
ることができ、図３に示した構造に比べて材料選択の自
由度が大きい利点がある。
【００１９】図５は本発明による半導体装置の第５の実
施例を示すものであり、本例の半導体装置は図１に示し
た第１の実施例と同様のＳＩサイリスタであり、図１に
示した部分と同一の部分には図１に用いた符号を付けて
示した。本例と図１に示した実施例との相違点は、ゲー
ト構造のみであり、その他の構成は図１と同様である。
本例においては、第１の半導体基板１１の第１の主表面
に形成した凹部１２内に、Ｐ+ 型のポリシリコン膜１３
と、このポリシリコン膜によって完全に囲まれたW, WSi
2 ，Mo，MoSi2 などの良電導材料膜１４とより成るゲー
ト構造を形成する。このように良導電材料膜１４をＰ+
型のポリシリコン膜１３で囲むように形成する場合に
は、動作中にゲート構造の全周から空乏層が拡がるよう
になるので、効率を上げることができる。また、図１に
示した第１の実施例では、ゲート領域の表面には、Ｐ+
型のポリシリコン膜１３、良導電材料膜１４およびＰ+
型のポリシリコン膜１５が露出しているのに対し、本例
ではゲート構造の表面にはＰ+ 型のポリシリコン膜１３
のみが露出しているので、第２の半導体基板１８を接着
する場合に良好な接合状態を得ることができる。
施例を示すものであり、本例の半導体装置は図１に示し
た第１の実施例と同様のＳＩサイリスタであり、図１に
示した部分と同一の部分には図１に用いた符号を付けて
示した。本例と図１に示した実施例との相違点は、ゲー
ト構造のみであり、その他の構成は図１と同様である。
本例においては、第１の半導体基板１１の第１の主表面
に形成した凹部１２内に、Ｐ+ 型のポリシリコン膜１３
と、このポリシリコン膜によって完全に囲まれたW, WSi
2 ，Mo，MoSi2 などの良電導材料膜１４とより成るゲー
ト構造を形成する。このように良導電材料膜１４をＰ+
型のポリシリコン膜１３で囲むように形成する場合に
は、動作中にゲート構造の全周から空乏層が拡がるよう
になるので、効率を上げることができる。また、図１に
示した第１の実施例では、ゲート領域の表面には、Ｐ+
型のポリシリコン膜１３、良導電材料膜１４およびＰ+
型のポリシリコン膜１５が露出しているのに対し、本例
ではゲート構造の表面にはＰ+ 型のポリシリコン膜１３
のみが露出しているので、第２の半導体基板１８を接着
する場合に良好な接合状態を得ることができる。
【００２０】図６は本発明による半導体装置のさらに第
６の実施例を示すものである。本例においても、ゲート
構造のみが図１に示した第１の実施例と相違しているだ
けである。すなわち、本例では第１の半導体基板１１の
第１の主表面に形成した凹部１２内全体をＰ+ 型ポリシ
リコン膜１３で埋めてゲート構造を形成したものであ
る。本例においても、図４に示した第４の実施例と同様
の利点が得られるとともに後述するようにゲート構造を
第１のプロセスで形成できるので、スループットをさら
に改善できる利点がある。
６の実施例を示すものである。本例においても、ゲート
構造のみが図１に示した第１の実施例と相違しているだ
けである。すなわち、本例では第１の半導体基板１１の
第１の主表面に形成した凹部１２内全体をＰ+ 型ポリシ
リコン膜１３で埋めてゲート構造を形成したものであ
る。本例においても、図４に示した第４の実施例と同様
の利点が得られるとともに後述するようにゲート構造を
第１のプロセスで形成できるので、スループットをさら
に改善できる利点がある。
【００２１】図７は本発明による半導体装置の第７の実
施例の構成を示すものである。本例では、ゲート構造は
図１に示した第１の実施例と同じとするが、第１の半導
体基板１１の第１の主表面と、第２の半導体基板１８の
第１の主表面との接合面にＮ型の不純物を多量にドープ
した接合領域３２および３３をそれぞれ形成したもので
ある。第１の半導体基板１１のＮ- 型シリコンの不純物
濃度を１０ 12〜１０15原子／ｃｍ3 とする場合、接合領
域３２および３３の不純物濃度は１０15〜１０20原子／
ｃｍ3 以上とすることができる。このように第１および
第２の半導体基板１１および１８の境界部分に高不純物
濃度の接合領域３２および３３を形成することによって
低抵抗のオーミックコンタクトが得られ、トンネリング
の確率が高くなるとともに素子面内での電流分布が均一
となり、破壊する恐れが少なくなる。
施例の構成を示すものである。本例では、ゲート構造は
図１に示した第１の実施例と同じとするが、第１の半導
体基板１１の第１の主表面と、第２の半導体基板１８の
第１の主表面との接合面にＮ型の不純物を多量にドープ
した接合領域３２および３３をそれぞれ形成したもので
ある。第１の半導体基板１１のＮ- 型シリコンの不純物
濃度を１０ 12〜１０15原子／ｃｍ3 とする場合、接合領
域３２および３３の不純物濃度は１０15〜１０20原子／
ｃｍ3 以上とすることができる。このように第１および
第２の半導体基板１１および１８の境界部分に高不純物
濃度の接合領域３２および３３を形成することによって
低抵抗のオーミックコンタクトが得られ、トンネリング
の確率が高くなるとともに素子面内での電流分布が均一
となり、破壊する恐れが少なくなる。
【００２２】図８Ａ〜Ｆは図１に示す本発明による半導
体装置の製造方法の順次の工程を示す断面図である。先
ず、図８Ａに示すように、Ｎ- 型のシリコン基板１１の
第２の主表面からＰ型不純物をドープしてＰ+ 型のアノ
ード領域１６を形成した後、第１の主表面にエッチング
により凹部１２を形成する。この凹部１２は深さ１０μ
m 以上、幅２０〜５０μm とし、７０μm ピッチで形成
する。現在の微細加工技術によればこのようなサイズの
凹部１２を形成することは容易である。
体装置の製造方法の順次の工程を示す断面図である。先
ず、図８Ａに示すように、Ｎ- 型のシリコン基板１１の
第２の主表面からＰ型不純物をドープしてＰ+ 型のアノ
ード領域１６を形成した後、第１の主表面にエッチング
により凹部１２を形成する。この凹部１２は深さ１０μ
m 以上、幅２０〜５０μm とし、７０μm ピッチで形成
する。現在の微細加工技術によればこのようなサイズの
凹部１２を形成することは容易である。
【００２３】次に、図８Ｂに示すように、半導体基板１
１の凹部１２を形成した第１の主表面に、膜厚が２〜３
μm 程度のＰ+ 型ポリシリコン膜１３を化学気相成長
（ＣＶＤ）によって形成する。このＣＶＤは、SiH4+B2H
6+H2を原料ガスとして用い、１〜１０Torrの成膜圧力で
シリコンウエファを500 〜700 °Ｃに加熱する減圧ＣＶ
Ｄによって形成することができる。最後に窒素ガス中に
１０００°Ｃの温度で３０分間アニールすることによっ
て不純物ボロンの濃度が１０18〜１０ 21原子／ｃｍ
3 で、抵抗率が１０-1〜１０-3Ω・ｃｍのポリシリコン
膜１３を得ることができる。
１の凹部１２を形成した第１の主表面に、膜厚が２〜３
μm 程度のＰ+ 型ポリシリコン膜１３を化学気相成長
（ＣＶＤ）によって形成する。このＣＶＤは、SiH4+B2H
6+H2を原料ガスとして用い、１〜１０Torrの成膜圧力で
シリコンウエファを500 〜700 °Ｃに加熱する減圧ＣＶ
Ｄによって形成することができる。最後に窒素ガス中に
１０００°Ｃの温度で３０分間アニールすることによっ
て不純物ボロンの濃度が１０18〜１０ 21原子／ｃｍ
3 で、抵抗率が１０-1〜１０-3Ω・ｃｍのポリシリコン
膜１３を得ることができる。
【００２４】さらに、図８Ｃに示すように、ポリシリコ
ン膜１３の上に膜厚が１μm 程度の良導電材料膜１４を
ＣＶＤまたはスパッタリングによって形成する。この良
導電材料膜１４の材料としてはW, Mo などの高融点金属
やWSi2，MoSi2 などの高融点金属のシリサイドとするの
が好適である。例えばW を用いる場合には、WF を原料
ガスとし、シリコンウエファを300 〜700 °C に加熱す
る減圧CVDを採用することができ、WSi2を用いる場合に
は、WF6+SiH4を原料ガスとし、シリコンウエファを300
〜450 °C に加熱し、圧力を0.2Torr とする減圧CVD を
採用することができ、また、Moを用いる場合には、MoCl
5 を原料ガスとし、シリコンウエファを４００〜１３５
０°Ｃの温度に加熱する減圧ＣＶＤを採用することがで
き、MoSi2 を用いる場合には、原料ガスとしてMoCl5 ＋
SiH4を用い、シリコンウエファを５００〜８００°Ｃの
温度に加熱し、０．６〜２Torrの成膜圧力を用いる減圧
CVD を採用することができる。
ン膜１３の上に膜厚が１μm 程度の良導電材料膜１４を
ＣＶＤまたはスパッタリングによって形成する。この良
導電材料膜１４の材料としてはW, Mo などの高融点金属
やWSi2，MoSi2 などの高融点金属のシリサイドとするの
が好適である。例えばW を用いる場合には、WF を原料
ガスとし、シリコンウエファを300 〜700 °C に加熱す
る減圧CVDを採用することができ、WSi2を用いる場合に
は、WF6+SiH4を原料ガスとし、シリコンウエファを300
〜450 °C に加熱し、圧力を0.2Torr とする減圧CVD を
採用することができ、また、Moを用いる場合には、MoCl
5 を原料ガスとし、シリコンウエファを４００〜１３５
０°Ｃの温度に加熱する減圧ＣＶＤを採用することがで
き、MoSi2 を用いる場合には、原料ガスとしてMoCl5 ＋
SiH4を用い、シリコンウエファを５００〜８００°Ｃの
温度に加熱し、０．６〜２Torrの成膜圧力を用いる減圧
CVD を採用することができる。
【００２５】次に、この良導電材料膜１４の上にＰ+ 型
ポリシリコン膜１５をＣＶＤによって形成する。このＰ
+ 型ポリシリコン膜１５の膜厚は、凹部１２が完全にポ
リシリコン膜によって埋められるように決めれば良い
が、１０〜３０μm程度とすることができる。また、こ
のポリシリコン膜１５の形成条件は上述したポリシリコ
ン膜１３の形成条件と同一とすることができる。
ポリシリコン膜１５をＣＶＤによって形成する。このＰ
+ 型ポリシリコン膜１５の膜厚は、凹部１２が完全にポ
リシリコン膜によって埋められるように決めれば良い
が、１０〜３０μm程度とすることができる。また、こ
のポリシリコン膜１５の形成条件は上述したポリシリコ
ン膜１３の形成条件と同一とすることができる。
【００２６】次に、図８Ｄに示すように、ポリシリコン
膜１５および良導電材料膜１４の一部を研磨またはエッ
チングバック処理によって半導体基板１１の第１の主表
面を露出させる。これによって凹部１２はポリシリコン
膜１３、良導電材料膜１４およびポリシリコン膜１５よ
り成るゲート構造によって完全に埋められ、ゲート構造
の上面と半導体基板１１の第１の主表面とは同一平面と
なる。次に、図８Ｅに示すように、第２の主表面にＮ+
型のカソード領域１９を形成した第２の半導体基板１８
を準備し、その第１の主表面が第１の半導体基板１１の
第１の主表面と接合するように接着する。この接着作業
は、例えば第１および第２の半導体基板１１および１８
を重ね合わせた後、圧接することなく全体を数分間〜数
時間の間、４００〜１１００°Ｃ、好ましくは４００〜
８００°Ｃの温度に保つことによって実施することがで
きる。最後に、図８Ｆに示すように第１の半導体基板１
１の第２の主表面および第２の半導体基板の第２の主表
面の上にそれぞれアノード電極１７およびカソード電極
２０を形成し、ＳＩサイリスタを製造することができ
る。
膜１５および良導電材料膜１４の一部を研磨またはエッ
チングバック処理によって半導体基板１１の第１の主表
面を露出させる。これによって凹部１２はポリシリコン
膜１３、良導電材料膜１４およびポリシリコン膜１５よ
り成るゲート構造によって完全に埋められ、ゲート構造
の上面と半導体基板１１の第１の主表面とは同一平面と
なる。次に、図８Ｅに示すように、第２の主表面にＮ+
型のカソード領域１９を形成した第２の半導体基板１８
を準備し、その第１の主表面が第１の半導体基板１１の
第１の主表面と接合するように接着する。この接着作業
は、例えば第１および第２の半導体基板１１および１８
を重ね合わせた後、圧接することなく全体を数分間〜数
時間の間、４００〜１１００°Ｃ、好ましくは４００〜
８００°Ｃの温度に保つことによって実施することがで
きる。最後に、図８Ｆに示すように第１の半導体基板１
１の第２の主表面および第２の半導体基板の第２の主表
面の上にそれぞれアノード電極１７およびカソード電極
２０を形成し、ＳＩサイリスタを製造することができ
る。
【００２７】本発明によるＳＩサイリスタの製造方法に
おいては、上述したように第１および第２の半導体基板
を接着するが、この接着工程は従来のエピタキシャル成
長工程に比較して簡単な設備で短時間で実施することが
でき、スループットを改善することができる。また、エ
ピタキシャル成長を行なう場合のような下地依存性がな
いので、素子特性も安定したものとなる。さらに、ゲー
ト構造に高濃度の領域を設けることができるので、キャ
リア引き抜きを高速で行なうことができ、高周波化が可
能となる。
おいては、上述したように第１および第２の半導体基板
を接着するが、この接着工程は従来のエピタキシャル成
長工程に比較して簡単な設備で短時間で実施することが
でき、スループットを改善することができる。また、エ
ピタキシャル成長を行なう場合のような下地依存性がな
いので、素子特性も安定したものとなる。さらに、ゲー
ト構造に高濃度の領域を設けることができるので、キャ
リア引き抜きを高速で行なうことができ、高周波化が可
能となる。
【００２８】図９Ａ〜９Ｆは図５に示した本発明による
ＳＩサイリスタを製造する本発明による製造方法の順次
の工程を示す断面図である。図９Ａおよび９Ｂは図８Ａ
および８Ｂの工程とほぼ同じであり、第１の半導体基板
１１の第１の主表面にＮ型不純物をドープしてＮ+ 型の
接合領域３２および凹部１２を形成した後、Ｐ+ 型のポ
リシリコン膜１３をＣＶＤによって形成する。ただし、
本例においては、第１半導体基板１１の第１の主表面に
はＮ+ 型の接合領域３２を拡散によって形成する。次
に、図９Ｃに示すように凹部１２内のポリシリコン膜１
３の上に良導電材料膜３６を局部的に形成した後、Ｐ+
型ポリシリコン膜１５を凹部１２が完全に埋まるように
ＣＶＤによって堆積形成する。
ＳＩサイリスタを製造する本発明による製造方法の順次
の工程を示す断面図である。図９Ａおよび９Ｂは図８Ａ
および８Ｂの工程とほぼ同じであり、第１の半導体基板
１１の第１の主表面にＮ型不純物をドープしてＮ+ 型の
接合領域３２および凹部１２を形成した後、Ｐ+ 型のポ
リシリコン膜１３をＣＶＤによって形成する。ただし、
本例においては、第１半導体基板１１の第１の主表面に
はＮ+ 型の接合領域３２を拡散によって形成する。次
に、図９Ｃに示すように凹部１２内のポリシリコン膜１
３の上に良導電材料膜３６を局部的に形成した後、Ｐ+
型ポリシリコン膜１５を凹部１２が完全に埋まるように
ＣＶＤによって堆積形成する。
【００２９】次に、図９Ｄに示すように、研磨またはエ
ッチングバック処理を施してポリシリコン膜１３および
１５を除去して第１の半導体基板１１の第１の主表面を
露出させる。その後の工程は前例と同様であり、図９Ｅ
に示すようにＮ+型のカソード領域１９を形成した第２
の半導体基板１８を接合した後、図９Ｆに示すように第
１および第２の半導体基板１１および１８の第２の主表
面にそれぞれアノード電極１７およびカソード電極２０
を形成する。
ッチングバック処理を施してポリシリコン膜１３および
１５を除去して第１の半導体基板１１の第１の主表面を
露出させる。その後の工程は前例と同様であり、図９Ｅ
に示すようにＮ+型のカソード領域１９を形成した第２
の半導体基板１８を接合した後、図９Ｆに示すように第
１および第２の半導体基板１１および１８の第２の主表
面にそれぞれアノード電極１７およびカソード電極２０
を形成する。
【００３０】図１０Ａ〜１０Ｆは図６に示す本発明の半
導体装置を製造する本発明による製造方法の順次の工程
を示す断面図である。本例においては、図１０Ａに示す
ように第１の半導体基板１１の第１の主表面にＮ型不純
物をドープしてＮ + 型接合領域３２を形成し、さらに凹
部１２を形成した後、図１０Ｂに示すようにＰ+ 型ポリ
シリコン膜１３をＣＶＤ法によって形成する。このポリ
シリコン膜１３は凹部１２を完全に埋めるように形成す
るが、その膜厚は１０μm 以上とすることができる。次
に、図１０Ｃに示すように機械的研磨またはエッチング
バックを施してポリシリコン膜１３の一部を除去し、第
１の半導体基板１１の第１の主表面を露出させる。
導体装置を製造する本発明による製造方法の順次の工程
を示す断面図である。本例においては、図１０Ａに示す
ように第１の半導体基板１１の第１の主表面にＮ型不純
物をドープしてＮ + 型接合領域３２を形成し、さらに凹
部１２を形成した後、図１０Ｂに示すようにＰ+ 型ポリ
シリコン膜１３をＣＶＤ法によって形成する。このポリ
シリコン膜１３は凹部１２を完全に埋めるように形成す
るが、その膜厚は１０μm 以上とすることができる。次
に、図１０Ｃに示すように機械的研磨またはエッチング
バックを施してポリシリコン膜１３の一部を除去し、第
１の半導体基板１１の第１の主表面を露出させる。
【００３１】さらに、図１０Ｄに示すように、第２の主
表面にＮ+ 型カソード領域１９を形成した第２の半導体
基板１８の第１の主表面を第１の半導体基板１１の第１
の主表面に接着し、加熱を行って両者を接合する。この
加熱接合の条件は前例と同様である。最後に図１０Ｅに
示すように、第１の半導体基板１１の第２の主表面およ
び第２の半導体基板１８の第２の主表面にアノード電極
１６およびカソード電極２０をそれぞれ形成する。
表面にＮ+ 型カソード領域１９を形成した第２の半導体
基板１８の第１の主表面を第１の半導体基板１１の第１
の主表面に接着し、加熱を行って両者を接合する。この
加熱接合の条件は前例と同様である。最後に図１０Ｅに
示すように、第１の半導体基板１１の第２の主表面およ
び第２の半導体基板１８の第２の主表面にアノード電極
１６およびカソード電極２０をそれぞれ形成する。
【００３２】図１１および１２は本発明による半導体装
置の第８実施例の構成を示すものであり、図１１は接合
する前の第１および第２のシリコン基板を示すものであ
る。本例はＳＩサイリスタとして構成したものである。
ゲート構造を構成するゲート金属が第２の半導体基板と
接触すると、ゲート／カソード間の耐圧がとれなくな
る。このため、図１に示した第１の実施例では第２の半
導体基板とショットキー障壁を形成するような金属でゲ
ート電極を形成し、図２に示した第２の実施例では空隙
３５を形成してゲート電極と第２の半導体基板とが接触
しないように構成した。しかしながら、第１の実施例で
は使用できるゲート電極の材料が限定され、第２の実施
例では空隙３５を形成することが困難であり、そのため
にプロセスが複雑になるとともに歩留りが低下する恐れ
がある。
置の第８実施例の構成を示すものであり、図１１は接合
する前の第１および第２のシリコン基板を示すものであ
る。本例はＳＩサイリスタとして構成したものである。
ゲート構造を構成するゲート金属が第２の半導体基板と
接触すると、ゲート／カソード間の耐圧がとれなくな
る。このため、図１に示した第１の実施例では第２の半
導体基板とショットキー障壁を形成するような金属でゲ
ート電極を形成し、図２に示した第２の実施例では空隙
３５を形成してゲート電極と第２の半導体基板とが接触
しないように構成した。しかしながら、第１の実施例で
は使用できるゲート電極の材料が限定され、第２の実施
例では空隙３５を形成することが困難であり、そのため
にプロセスが複雑になるとともに歩留りが低下する恐れ
がある。
【００３３】本実施例においては、上述した不具合をな
くすために、図１１に示すように、第２の半導体基板１
８の第１の主表面の、ゲート構造と対向する部分にP +
型領域４１を形成しておく。このP + 型領域４１は拡散
により形成することができ、その深さは0.3 〜2 μm 程
度とする。また第１のシリコン基板１１の第１の主表面
に形成された凹部にはP + 型ポリシリコン膜１３を形成
し、その上に良導電膜３６を凹部が完全に埋まるように
形成する。凹部の表面の寸法は30〜100 μm とし、隣り
合う凹部の間は10〜20μm の間隔をあける。第２のシリ
コン基板18の第１の主表面には、N 型不純物を多量にド
ープした接合領域４２をP +型領域４１の間の形成す
る。この接合領域４２のエッジとP + 型領域４１との間
は１〜２μm 程度の間隔をあける。
くすために、図１１に示すように、第２の半導体基板１
８の第１の主表面の、ゲート構造と対向する部分にP +
型領域４１を形成しておく。このP + 型領域４１は拡散
により形成することができ、その深さは0.3 〜2 μm 程
度とする。また第１のシリコン基板１１の第１の主表面
に形成された凹部にはP + 型ポリシリコン膜１３を形成
し、その上に良導電膜３６を凹部が完全に埋まるように
形成する。凹部の表面の寸法は30〜100 μm とし、隣り
合う凹部の間は10〜20μm の間隔をあける。第２のシリ
コン基板18の第１の主表面には、N 型不純物を多量にド
ープした接合領域４２をP +型領域４１の間の形成す
る。この接合領域４２のエッジとP + 型領域４１との間
は１〜２μm 程度の間隔をあける。
【００３４】第１および第２のシリコン基板１１および
１８を、第１のシリコン基板に形成したゲート構造が、
上述したP + 型領域４１と重なるように接合する。この
ようにして、良導電膜３６をP + 型領域で完全に囲んだ
構造が得られる。また、接合時または接合後の熱処理に
より、N + 型接合領域４２からN 型不純物が第１のシリ
コン基板１１の表面に拡散され、N + 型接合領域４３が
形成される。この構造は図５に示した第５の実施例の構
造と類似しているが、製造工程は相違している。
１８を、第１のシリコン基板に形成したゲート構造が、
上述したP + 型領域４１と重なるように接合する。この
ようにして、良導電膜３６をP + 型領域で完全に囲んだ
構造が得られる。また、接合時または接合後の熱処理に
より、N + 型接合領域４２からN 型不純物が第１のシリ
コン基板１１の表面に拡散され、N + 型接合領域４３が
形成される。この構造は図５に示した第５の実施例の構
造と類似しているが、製造工程は相違している。
【００３５】図１３および１４は本発明による半導体装
置の第９の実施例を示すものである。本例では、図１３
に示すように、第２のシリコン基板１８の第１の主表面
全体に、例えばボロンを拡散させてP + 型領域４４を形
成し、図１４に示すようにこれを第１のシリコン基板１
１の第１の主表面に形成されたゲート構造と接触するよ
うに接合する。本例では、接合中または接合後の熱処理
によりP +型領域４４からボロンを第１のシリコン基板
１１へ拡散させてN + 型接合領域４５を形成する。本例
では、第２のシリコン基板１８の第１の主表面全体にP
+ 型領域４４を形成しているので、上述した第８の実施
例に比べて第１および第２のシリコン基板の接合の際の
位置合わせが簡単となる。また、本例では、ゲートとカ
ソードとの間にＰＮ接合が形成されているので、ゲート
・カソード間にバイアスを印加しないときにはアノード
・カソード間には電流が流れず、ゲート・カソード間に
バイアスを印加し、空乏層がＰＮ接合まで達すると電流
が流れるようになる。したがって本例の半導体装置はノ
ーマリ・オフ型のＳＩサイリスタとなる。
置の第９の実施例を示すものである。本例では、図１３
に示すように、第２のシリコン基板１８の第１の主表面
全体に、例えばボロンを拡散させてP + 型領域４４を形
成し、図１４に示すようにこれを第１のシリコン基板１
１の第１の主表面に形成されたゲート構造と接触するよ
うに接合する。本例では、接合中または接合後の熱処理
によりP +型領域４４からボロンを第１のシリコン基板
１１へ拡散させてN + 型接合領域４５を形成する。本例
では、第２のシリコン基板１８の第１の主表面全体にP
+ 型領域４４を形成しているので、上述した第８の実施
例に比べて第１および第２のシリコン基板の接合の際の
位置合わせが簡単となる。また、本例では、ゲートとカ
ソードとの間にＰＮ接合が形成されているので、ゲート
・カソード間にバイアスを印加しないときにはアノード
・カソード間には電流が流れず、ゲート・カソード間に
バイアスを印加し、空乏層がＰＮ接合まで達すると電流
が流れるようになる。したがって本例の半導体装置はノ
ーマリ・オフ型のＳＩサイリスタとなる。
【００３６】図１５および１６は本発明による半導体装
置の第１０実施例の構成を示すものである。本例はＧＴ
Ｏサイリスタとして構成したものであるので、第２のシ
リコン基板２８をP - 型とし、第２の主表面にN + 型の
カソード領域２９を形成しているが、基本的な構成は図
１３および１４に示した第９実施例と同様である。すな
わち、第２のシリコン基板２８の第１の主表面全体にボ
ロンを拡散してP + 型領域４６を形成し、第１のシリコ
ン基板２１と接合したものである。本例でも、接合後P
+ 型領域４６からボロンを第１のシリコン基板１１の第
１の主表面へ拡散させてP + 型接合領域４７を形成し、
電気的に良好な接合を形成する。本例でもP + 型領域４
６は第２シリコン基板２８の第１の主表面全体に形成し
ているので、接合時の位置合わせが簡単となる。また、
ゲートを構成する良導電膜３８は第２のシリコン基板２
８と直接接触することがないので、ゲート・カソード間
の耐圧を十分高くとることができるとともにゲート電流
の引き抜きも効果的となり、スイッチング速度が改善さ
れることになる。
置の第１０実施例の構成を示すものである。本例はＧＴ
Ｏサイリスタとして構成したものであるので、第２のシ
リコン基板２８をP - 型とし、第２の主表面にN + 型の
カソード領域２９を形成しているが、基本的な構成は図
１３および１４に示した第９実施例と同様である。すな
わち、第２のシリコン基板２８の第１の主表面全体にボ
ロンを拡散してP + 型領域４６を形成し、第１のシリコ
ン基板２１と接合したものである。本例でも、接合後P
+ 型領域４６からボロンを第１のシリコン基板１１の第
１の主表面へ拡散させてP + 型接合領域４７を形成し、
電気的に良好な接合を形成する。本例でもP + 型領域４
６は第２シリコン基板２８の第１の主表面全体に形成し
ているので、接合時の位置合わせが簡単となる。また、
ゲートを構成する良導電膜３８は第２のシリコン基板２
８と直接接触することがないので、ゲート・カソード間
の耐圧を十分高くとることができるとともにゲート電流
の引き抜きも効果的となり、スイッチング速度が改善さ
れることになる。
【００３７】本発明は上述した実施例にのみ限定される
ものではなく、幾多の変更や変形が可能である。例え
ば、上述した実施例では、ＳＩサイリスタおよびＧＴＯ
サイリスタとしたが、ＳＩトランジスタあるいはＩＧＢ
Ｔとすることもできる。また、上述した実施例において
は、第１の半導体基板と第２の半導体基板とを加熱して
接合するようにしたが、単に両者を接触させるだけの接
合でも良い。さらに、図２や図３に示したように、凹部
の内部の一部分にのみゲート構造を形成する構造は、Ｓ
Ｉサイリスタにも適用できる。
ものではなく、幾多の変更や変形が可能である。例え
ば、上述した実施例では、ＳＩサイリスタおよびＧＴＯ
サイリスタとしたが、ＳＩトランジスタあるいはＩＧＢ
Ｔとすることもできる。また、上述した実施例において
は、第１の半導体基板と第２の半導体基板とを加熱して
接合するようにしたが、単に両者を接触させるだけの接
合でも良い。さらに、図２や図３に示したように、凹部
の内部の一部分にのみゲート構造を形成する構造は、Ｓ
Ｉサイリスタにも適用できる。
【００３８】
【発明の効果】上述した本発明による半導体装置によれ
ば、ゲート構造に抵抗の低い材料を用いることができる
ので、ゲート抵抗を低くすることができ、特に良導電材
料膜を用いる場合にはゲート抵抗を大幅に低下させるこ
とがで、したがって電流遮断時のキャリアの引き抜きを
高速で行なうことができ、遮断電流を増大させるととも
に高周波化が容易となる。さらに、本発明による半導体
装置において、第１の半導体基板の第１の主表面に形成
した凹部を完全に埋めるようにゲート構造を形成した場
合には、ゲート領域が汚染される可能性が少なくなり、
素子特性の劣化がなくなるとともに放熱特性も改善され
ることになる。また、本発明による製造方法によれば、
従来のようなエピタキシャル成長を行なう必要がないの
で、プロセスの歩留りが向上するともにスループットも
高くなり、コストの低減を図ることができる。また、第
２の半導体基板の表面にゲート構造の半導体領域と同じ
導電型の不純物を高濃度で添加した領域を形成して第１
の半導体基板と接合する場合には、ゲート構造の良導電
材料が第２の半導体基板と直接接触するようなことがな
くなるので、ゲート・カソード間の耐圧を十分にとるこ
とができる。また、この不純物を高濃度で添加した領域
を第２の半導体基板の表面全体に形成する場合には、第
１および第２の半導体基板の位置合わせが簡単となる。
ば、ゲート構造に抵抗の低い材料を用いることができる
ので、ゲート抵抗を低くすることができ、特に良導電材
料膜を用いる場合にはゲート抵抗を大幅に低下させるこ
とがで、したがって電流遮断時のキャリアの引き抜きを
高速で行なうことができ、遮断電流を増大させるととも
に高周波化が容易となる。さらに、本発明による半導体
装置において、第１の半導体基板の第１の主表面に形成
した凹部を完全に埋めるようにゲート構造を形成した場
合には、ゲート領域が汚染される可能性が少なくなり、
素子特性の劣化がなくなるとともに放熱特性も改善され
ることになる。また、本発明による製造方法によれば、
従来のようなエピタキシャル成長を行なう必要がないの
で、プロセスの歩留りが向上するともにスループットも
高くなり、コストの低減を図ることができる。また、第
２の半導体基板の表面にゲート構造の半導体領域と同じ
導電型の不純物を高濃度で添加した領域を形成して第１
の半導体基板と接合する場合には、ゲート構造の良導電
材料が第２の半導体基板と直接接触するようなことがな
くなるので、ゲート・カソード間の耐圧を十分にとるこ
とができる。また、この不純物を高濃度で添加した領域
を第２の半導体基板の表面全体に形成する場合には、第
１および第２の半導体基板の位置合わせが簡単となる。
【図１】図１は、本発明による半導体装置の第１の実施
例の構成を示す断面図である。
例の構成を示す断面図である。
【図２】図２は、本発明による半導体装置の第２の実施
例の構成を示す断面図である。
例の構成を示す断面図である。
【図３】図３は、本発明による半導体装置の第３の実施
例の構成を示す断面図である。
例の構成を示す断面図である。
【図４】図４は、本発明による半導体装置の第４の実施
例の構成を示す断面図である。
例の構成を示す断面図である。
【図５】図５は、本発明による半導体装置の第５の実施
例の構成を示す断面図である。
例の構成を示す断面図である。
【図６】図６は、本発明による半導体装置の第６の実施
例の構成を示す断面図である。
例の構成を示す断面図である。
【図７】図７は、本発明による半導体装置の第７の実施
例の構成を示す断面図である。
例の構成を示す断面図である。
【図８】図８Ａ〜８Ｆは、本発明による製造方法の第１
の実施例における順次の工程を示す断面図である。
の実施例における順次の工程を示す断面図である。
【図９】図９Ａ〜９Ｆは、本発明による製造方法の第２
の実施例における順次の工程を示す断面図である。
の実施例における順次の工程を示す断面図である。
【図１０】図１０Ａ〜１０Ｅは、本発明による製造方法
の第３の実施例における順次の工程を示す断面図であ
る。
の第３の実施例における順次の工程を示す断面図であ
る。
【図１１】図１１は、本発明による半導体装置の第８実
施例の接合前の構成を示す断面図である。
施例の接合前の構成を示す断面図である。
【図１２】図１２は、本発明による半導体装置の第８実
施例の構成を示す断面図である。
施例の構成を示す断面図である。
【図１３】図１３は、本発明による半導体装置の第９実
施例の接合前の構成を示す断面図である。
施例の接合前の構成を示す断面図である。
【図１４】図１４は、本発明による半導体装置の第９実
施例の構成を示す断面図である。
施例の構成を示す断面図である。
【図１５】図１５は、本発明による半導体装置の第１０
実施例の接合前の構成を示す断面図である。
実施例の接合前の構成を示す断面図である。
【図１６】図１６は、本発明による半導体装置の第１０
実施例の構成を示す断面図である。
実施例の構成を示す断面図である。
１１ Ｎ- 型第１半導体基板、１２ 凹部、１３ Ｐ+
型ポリシリコン膜、１４Ｎ- 型シリコンとショットキー
接合する良導電材料膜、１５ Ｐ+ 型ポリシリコン膜、
１６ Ｐ- 型アノード領域、１７ アノード電極、１８
Ｎ- 型第２の半導体基板、１９ Ｎ+ 型カソード領
域，２０ カソード電極、２１ Ｎ- 型第１半導体基
板、２２ Ｐ型半導体領域、２３ 凹部、２４ Ｐ+ 型
ポリシリコン膜、２５ Ｐ- 型シリコンとショットキー
接合する良導電材料膜、２６ Ｐ+ 型アノード領域、２
７ アノード電極、２８ Ｐ- 型第２半導体基板、２９
Ｎ+型カソード領域、３０ カソード電極、３１ 空
隙、３２，３３ 接合領域、３５ 空隙、３６ 良導電
材料膜、 ３８ 良導電材料膜、 ４１ P + 型領域、
４２ N + 型領域、４３ N + 型接合領域、４４ P +
型領域、４５ P + 型接合領域、４６ P + 型領域、４
７ P + 型接合領域
型ポリシリコン膜、１４Ｎ- 型シリコンとショットキー
接合する良導電材料膜、１５ Ｐ+ 型ポリシリコン膜、
１６ Ｐ- 型アノード領域、１７ アノード電極、１８
Ｎ- 型第２の半導体基板、１９ Ｎ+ 型カソード領
域，２０ カソード電極、２１ Ｎ- 型第１半導体基
板、２２ Ｐ型半導体領域、２３ 凹部、２４ Ｐ+ 型
ポリシリコン膜、２５ Ｐ- 型シリコンとショットキー
接合する良導電材料膜、２６ Ｐ+ 型アノード領域、２
７ アノード電極、２８ Ｐ- 型第２半導体基板、２９
Ｎ+型カソード領域、３０ カソード電極、３１ 空
隙、３２，３３ 接合領域、３５ 空隙、３６ 良導電
材料膜、 ３８ 良導電材料膜、 ４１ P + 型領域、
４２ N + 型領域、４３ N + 型接合領域、４４ P +
型領域、４５ P + 型接合領域、４６ P + 型領域、４
７ P + 型接合領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 9055−4Ｍ Ｈ０１Ｌ 29/78 ６５２ Ｌ 9055−4Ｍ ６５８ Ａ
Claims (18)
- 【請求項１】 互いに対向する第１および第２の主表面
を有する第１の半導体基板と、この第１の半導体基板の
一方の主表面に形成した凹部内に形成された高不純物濃
度の半導体領域を少なくとも有するゲート構造と、互い
に対向する第１および第２の主表面を有し、第１の主表
面を少なくとも前記第１の半導体基板の第１の表面に接
合した第２の半導体基板とを具えることを特徴とする半
導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、
前記ゲート構造が、前記半導体領域と、良導電体とで構
成したことを特徴とする半導体装置。 - 【請求項３】 請求項２に記載の半導体装置において、
前記良導電体を、前記半導体領域によって実質的に完全
に囲んだことを特徴とする半導体装置。 - 【請求項４】 請求項２に記載の半導体装置において、
前記良導電体を、前記半導体領域の表面に形成したこと
を特徴とする半導体装置。 - 【請求項５】 請求項２に記載の半導体装置において、
前記良導電体を、その端部が前記第２半導体基板と接合
するように形成するとともにこの第２半導体基板とショ
ットキー接合となる材料で構成したことを特徴とする半
導体装置。 - 【請求項６】 請求項１または２に記載の半導体装置に
おいて、前記ゲート構造を、前記第１の半導体基板の第
１の主表面に形成した凹部を完全に埋めるように形成し
たことを特徴とする半導体装置。 - 【請求項７】 請求項６に記載の半導体装置において、
前記第２半導体基板の第１の主表面を、前記第１半導体
基板の第１の主表面および前記ゲート構造と接合したこ
とを特徴とする半導体装置。 - 【請求項８】 請求項７に記載の半導体装置において、
前記第２の半導体基板の第１の主表面に、少なくとも前
記第１の半導体基板の第１の主表面に形成したゲート構
造と重なり、前記ゲート構造の半導体領域と同じ導電型
の半導体領域を形成したことを特徴とする半導体装置。 - 【請求項９】 請求項８に記載の半導体装置において、
前記ゲート構造の半導体領域と同じ導電型の半導体領域
を第２の半導体基板の第１の主表面の全面に形成したこ
とを特徴とする半導体装置。 - 【請求項１０】 請求項１または２に記載の半導体装置
において、前記ゲート構造を、前記第１の半導体基板の
第１の主表面に形成した凹部の一部分のみを埋めるよう
に形成し、ゲート構造と前記第２の半導体基板の第１の
主表面との間に空間を形成したことを特徴とする半導体
装置。 - 【請求項１１】 請求項１〜１０の何れかに記載の半導
体装置において、前記第１および第２半導体基板の接合
部のゲート構造を除いた部分に低抵抗の接合領域を形成
したことを特徴とする半導体装置。 - 【請求項１２】 互いに対向する第１および第２の主表
面を有する第１の半導体基板の第１の主表面に凹部を形
成する工程と、 この凹部内に高不純物濃度の半導体領域を少なくとも有
するゲート構造を形成する工程と、 互いに対向する第１および第２の主表面を有する第２の
半導体基板を、その第１の主表面と前記第１の半導体基
板の第１の主表面とが接合するように接着する工程とを
具えることを特徴とする半導体装置の製造方法。 - 【請求項１３】 請求項１２に記載の半導体装置の製造
方法において、前記第１の半導体基板の第１の主表面の
凹部にゲート構造を形成する工程が、 前記凹部を形成した第１の半導体基板の第１の主表面上
に反対導電型の不純物をドープした半導体層を化学気相
成長によって形成する工程と、この半導体層を、前記第
１の半導体基板の第１の主表面が露出するまで除去する
工程とを具えることを特徴とする半導体装置の製造方
法。 - 【請求項１４】 請求項１２に記載の半導体装置の製造
方法において、前記第１の半導体基板の第１の主表面の
凹部にゲート構造を形成する工程が、 前記凹部を形成した第１の半導体基板の第１の主表面上
に反対導電型の不純物をドープした第１の半導体層を化
学気相成長によって形成する工程と、前記凹部内の前記
第１の半導体層上に良導電体を形成する工程と、この良
導電体および前記第１の半導体層の上に反対導電型の不
純物をドープした第２の半導体層を化学気相成長によっ
て形成する工程と、前記第１および第２の半導体層を、
前記第１の半導体基板の第１の主表面が露出するまで除
去する工程とを具えることを特徴とする半導体装置の製
造方法。 - 【請求項１５】 請求項１２に記載の半導体装置の製造
方法において、前記第１の半導体基板の第１の主表面の
凹部にゲート構造を形成する工程が、 前記凹部を形成した第１の半導体基板の第１の主表面上
に反対導電型の不純物をドープした第１の半導体層を化
学気相成長によって形成する工程と、この第１の半導体
層上に良導電材料膜を形成する工程と、この良導電材料
膜の上に反対導電型の不純物をドープした第２の半導体
層を化学気相成長によって形成する工程と、前記第１お
よび第２の半導体層および良導電材料膜を、前記第１の
半導体基板の第１の主表面が露出するまで除去する工程
とを具えることを特徴とする半導体装置の製造方法。 - 【請求項１６】 請求項１２に記載の半導体装置の製造
方法において、前記第１の半導体基板の第１の主表面の
凹部にゲート構造を形成する工程が、 前記凹部を形成した第１の半導体基板の第１の主表面上
に反対導電型の不純物をドープした半導体層を、その端
部が第１の主表面と一致するように形成する工程と、こ
の第１の半導体層上に良導電体膜を、その端面が第１の
主表面と一致するように形成する工程とを具え、前記第
２の半導体基板の第１の主表面に前記ゲート構造の半導
体層と同じ反対導電型の領域を、少なくとも前記第１の
半導体基板に形成したゲート構造と一致するように形成
し、第１および第２の半導体基板を接合することによ
り、ゲート構造の良導電体層を反対導電型の半導体層で
完全に囲むことを特徴とする半導体装置の製造方法。 - 【請求項１７】 請求項１６に記載の半導体装置の製造
方法において、前記第２の半導体基板の第１の主表面全
体に反対導電型の半導体層を形成することを特徴とする
半導体装置の製造方法。 - 【請求項１８】 請求項１２〜１７の何れかに記載の半
導体装置の製造方法において、前記第１の半導体基板の
第１の主表面に凹部を形成する前に、この第１の表面に
不純物をドープして低抵抗の接合領域を形成する工程を
具えることを特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7081190A JPH0855978A (ja) | 1994-06-09 | 1995-04-06 | 半導体装置およびその製造方法 |
| US08/483,589 US5894140A (en) | 1994-06-09 | 1995-06-07 | Semiconductor device having recessed gate structures and method of manufacturing the same |
| EP95303944A EP0687015A3 (en) | 1994-06-09 | 1995-06-08 | Semiconductor device and method of manufacturing the same |
| US09/203,476 US5946572A (en) | 1994-06-09 | 1998-12-02 | Method of manufacturing a semiconductor device having recessed gate structures |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-127676 | 1994-06-09 | ||
| JP12767694 | 1994-06-09 | ||
| JP7081190A JPH0855978A (ja) | 1994-06-09 | 1995-04-06 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0855978A true JPH0855978A (ja) | 1996-02-27 |
Family
ID=26422228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7081190A Pending JPH0855978A (ja) | 1994-06-09 | 1995-04-06 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5894140A (ja) |
| EP (1) | EP0687015A3 (ja) |
| JP (1) | JPH0855978A (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3245308B2 (ja) * | 1994-08-26 | 2002-01-15 | 日本碍子株式会社 | 半導体装置の製造方法 |
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| JPH10242394A (ja) * | 1997-02-27 | 1998-09-11 | Matsushita Electron Corp | 半導体装置の製造方法 |
| EP0909120B1 (de) * | 1997-10-11 | 2005-06-08 | Conti Temic microelectronic GmbH | Gehäuse zur Aufnahme elektronischer Bauelemente |
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| US9385196B2 (en) * | 2012-09-12 | 2016-07-05 | Texas Instruments Incorporated | Fast switching IGBT with embedded emitter shorting contacts and method for making same |
| JP6952631B2 (ja) * | 2018-03-20 | 2021-10-20 | 株式会社東芝 | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US4466173A (en) * | 1981-11-23 | 1984-08-21 | General Electric Company | Methods for fabricating vertical channel buried grid field controlled devices including field effect transistors and field controlled thyristors utilizing etch and refill techniques |
| US4654679A (en) * | 1983-10-05 | 1987-03-31 | Toyo Denki Seizo Kabushiki Kaisha | Static induction thyristor with stepped-doping gate region |
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| GB2237929A (en) * | 1989-10-23 | 1991-05-15 | Philips Electronic Associated | A method of manufacturing a semiconductor device |
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-
1995
- 1995-04-06 JP JP7081190A patent/JPH0855978A/ja active Pending
- 1995-06-07 US US08/483,589 patent/US5894140A/en not_active Expired - Fee Related
- 1995-06-08 EP EP95303944A patent/EP0687015A3/en not_active Withdrawn
-
1998
- 1998-12-02 US US09/203,476 patent/US5946572A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0687015A2 (en) | 1995-12-13 |
| US5946572A (en) | 1999-08-31 |
| US5894140A (en) | 1999-04-13 |
| EP0687015A3 (en) | 1998-05-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030107 |