[go: up one dir, main page]

CN115241286B - 一种SiC半超结结型栅双极型晶体管器件及其制作方法 - Google Patents

一种SiC半超结结型栅双极型晶体管器件及其制作方法 Download PDF

Info

Publication number
CN115241286B
CN115241286B CN202211146638.7A CN202211146638A CN115241286B CN 115241286 B CN115241286 B CN 115241286B CN 202211146638 A CN202211146638 A CN 202211146638A CN 115241286 B CN115241286 B CN 115241286B
Authority
CN
China
Prior art keywords
region
layer
sic
bipolar transistor
gate bipolar
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202211146638.7A
Other languages
English (en)
Other versions
CN115241286A (zh
Inventor
陈显平
钱靖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chongqing Pingchuang Semiconductor Research Institute Co ltd
Shenzhen Pingchuang Semiconductor Co ltd
Original Assignee
Chongqing Pingchuang Semiconductor Research Institute Co ltd
Shenzhen Pingchuang Semiconductor Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chongqing Pingchuang Semiconductor Research Institute Co ltd, Shenzhen Pingchuang Semiconductor Co ltd filed Critical Chongqing Pingchuang Semiconductor Research Institute Co ltd
Priority to CN202211146638.7A priority Critical patent/CN115241286B/zh
Publication of CN115241286A publication Critical patent/CN115241286A/zh
Application granted granted Critical
Publication of CN115241286B publication Critical patent/CN115241286B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

本发明涉及功率半导体技术领域，具体提供一种SiC半超结结型栅双极型晶体管器件及其制作方法，SiC半超结结型栅双极型晶体管器件由下至上依次为集电极金属层、P+型衬底层、N型辅助层、沿N型辅助层的宽度方向交替地形成在N型辅助层上的N柱区和P柱区、位于N柱区和P柱区上的N‑漂移区、位于N‑漂移区两侧的P+掺杂区、P+掺杂区上的栅极金属层、N‑漂移区上的N+发射极区和N+发射极区上的发射极金属层。本发明采用的结型栅双极型晶体管结构，可以彻底消除栅极氧化层带来的缺陷，并且具有优异的导通特性和开关性能，并引入半超结结构，进一步地提高了本发明的击穿电压，降低导通电阻。

Description

一种SiC半超结结型栅双极型晶体管器件及其制作方法
技术领域
本发明涉及功率半导体技术领域，尤其涉及一种SiC半超结结型栅双极型晶体管器件及其制作方法。
背景技术
由于Si（硅）材料的禁带宽度较窄，对高温、高压等环境的承受能力较差，传统的Si功率器件已经无法满足航空航天、轨道交通、新能源等先进领域对器件性能的要求。
SiC（碳化硅），是新型宽禁带半导体材料，具有宽禁带、高临界电场、高电子饱和速度和高热导率等优点，使得SiC成为制作耐高温高压的大功率器件的理想材料。
近年来，MOSFET（金属氧化物半导体场效应晶体管）、IGBT（绝缘栅双极型晶体管）和JFET（结型场效应晶体管）均已有了相应的商业化的SiC基产品，但是，SiC MOSFET由于其SiC/SiO2界面缺陷密度过高，比Si/SiO2界面高出约2-3个数量级，导致其栅极氧化层可靠性低，并且降低了沟道电子迁移率，严重影响了器件的开关速度和耐压等级；SiC IGBT是MOSFET和BJT（双极型晶体管）的结合，虽然由于集电极空穴的注入导致其导通电阻相较于MOSFET明显降低，但器件前级的MOSFET的栅极氧化层可靠性低，导致器件提前击穿的问题依然存在。现有的SiC MOSFET和SiC IGBT都有栅极氧化层可靠性低的缺陷，导致器件的击穿电压受限，并且在器件设计中要优先对栅极氧化层进行保护，导致设计的灵活性大大降低。SiC JFET器件虽然可以消除栅极氧化层可靠性低的缺陷，但是SiC JFET器件在击穿电压和导通电阻方面依然具有提升空间。
发明内容
本发明的目的在于解决背景技术中的至少一个技术问题，提供一种SiC半超结结型栅双极型晶体管器件及制作方法。
为实现上述发明目的，本发明提供一种SiC半超结结型栅双极型晶体管器件，包括：
集电极金属层；
P+型衬底层，位于所述集电极金属层上方，形成所述器件的背面集电极欧姆接触；
N型辅助层，形成在所述P+型衬底层上；
N柱区，形成在所述N型辅助层上；
P柱区，沿所述N型辅助层的宽度方向，所述P柱区与所述N柱区交替地形成在所述N型辅助层上；
N-漂移区，形成在所述N柱区和所述P柱区上,并且其远离所述N柱区的一侧具有两个对称的离子注入区；
P+掺杂区，形成在所述N-漂移区的两个所述离子注入区的侧壁上；
栅极金属层，形成在所述P+掺杂区上；
N+发射极区，形成在所述N-漂移区上；
发射极金属层，形成在所述N+发射极区上；
所述N-漂移区上的两个所述离子注入区之间通过两侧的所述P+掺杂区形成垂直沟道。
根据本发明的一个方面，所述P+型衬底层为P型重掺杂SiC层。
根据本发明的一个方面，所述N型辅助层为N型SiC层。
根据本发明的一个方面，所述N-漂移区为N型轻掺杂SiC层。
根据本发明的一个方面，所述P+掺杂区为P型重掺杂SiC层。
根据本发明的一个方面，所述N+发射极区为N型重参杂SiC层，通过离子注入N离子形成。
根据本发明的一个方面，所述集电极金属层由金属Al形成。
根据本发明的一个方面，所述栅极金属层由金属Al形成。
根据本发明的一个方面，所述发射极金属层由金属Al形成。
为实现上述目的，本发明还提供一种制作上述SiC半超结结型栅双极型晶体管器件的方法，包括以下步骤：
S01.制备所述P+型衬底层；
S02.在所述P+型衬底层上通过异质外延生长形成所述N型辅助层；
S03.在所述N型辅助层上通过同质外延生长形成所述N柱区；
S04.在所述N柱区的两侧通过刻蚀工艺和异质外延生长形成所述P柱区；
S05.在所述N柱区上通过同质外延生长形成所述N-漂移区；
S06.在所述N-漂移区远离所述N柱区的一侧通过刻蚀工艺形成两个对称的所述离子注入区；
S07.在两个所述离子注入区的侧壁上通过垂直离子注入和侧向离子注入形成所述P+掺杂区；
S08.在所述N-漂移区的顶部通过垂直注入形成N+发射极区；
S09.分别在所述P+型衬底层远离N型辅助层的一侧、所述P+掺杂区上和所述N+发射极区上沉淀金属Al形成所述集电极金属层、所述栅极金属层和所述发射极金属层。
根据本发明的方案，SiC半超结结型栅双极型晶体管器件采用结型栅双极型晶体管（Junction Gate Bipolar Transistor,JGBT）结构，即JFET（结型场效应晶体）结构结合BJT（双极型晶体管）结构，可以彻底消除栅极氧化层带来的缺陷，并且具有优异的导通特性和开关性能。
根据本发明的方案，SiC半超结结型栅双极型晶体管器件采用半超结（Semi-SuperJunction）结构，在N型辅助层和N-漂移区之间，沿N型辅助层的宽度方向，交替设置P柱区和N柱区。能够缩短P柱区和N柱区的深度，降低了工艺难度与成本，并且由于N型辅助层不受P柱区和N柱区的影响，大大提高了器件体二极管的反向恢复软度因子，进一步地提高了本发明的击穿电压，降低导通电阻。并且改善了全超结的超结深度太深，导致其制作工艺难度大、成本高、全超结P/N柱区直接与衬底相连，导致器件体二极管在反向恢复时，漂移区极易耗尽，造成体二极管反向恢复硬度高和反向恢复电荷大的等问题。
根据本发明的方案，在SiC半超结结型栅双极型晶体管器件的栅极金属层-发射极金属层施加负电压施加负电压，P+掺杂区向N-漂移区的垂直沟道耗尽，且耗尽层随着负压绝对值升高而变宽。当耗尽层足够宽以至于扩张并完全占据垂直沟道时，垂直沟道被夹断。此时，SiC半超结结型栅双极型晶体管器件的集电极金属层到发射极金属层之间几乎没有电流流过，SiC半超结结型栅双极型晶体管器件处于关断状态，同时，相邻的P柱区和N柱区相互耗尽，P柱区和N柱区的电场为矩形分布，提高了器件的击穿电压；在SiC半超结结型栅双极型晶体管器件的栅极金属层-发射极金属层施加负电压不加电压或加正电压时，P+掺杂区不形成展宽的耗尽层，因此，电流从集电极金属层依次通过N型辅助层、N柱区、N-漂移区流向发射极金属层，SiC半超结结型栅双极型晶体管器件处于导通状态，此时N柱区为电流提供低阻通路，从而降低导通电阻。
根据本发明的方案，SiC半超结结型栅双极型晶体管器件采用的沟槽栅结构可以缩小器件的元胞尺寸，提高设计灵活性，并降低制作成本。
附图说明
图1示意性表示根据本发明的一种实施方式的SiC半超结结型栅双极型晶体管器件的结构图；
图2、图3、图4、图5、图6、图7和图8分别表示在制作SiC半超结结型栅双极型晶体管器件的不同状态下的结构图；
图中：
100-P+型衬底层，110-N型辅助层，120-N柱区，130-P柱区，140-N-漂移区，141-离子注入区，142-P+掺杂区，143-N+发射极区，144-垂直沟道，150-集电极金属层，160-栅极金属层，170-发射极金属层。
具体实施方式
现在将参照示例性实施例来论述本发明的内容。应当理解，论述的实施例仅是为了使得本领域普通技术人员能够更好地理解且因此实现本发明的内容，而不是暗示对本发明的范围的任何限制。
如本文中所使用的，术语“包括”及其变体要被解读为意味着“包括但不限于”的开放式术语。术语“基于”要被解读为“至少部分地基于”。术语“一个实施例”和“一种实施例”要被解读为“至少一个实施例”。
图1示意性表示根据本发明的一种实施方式的SiC半超结结型栅双极型晶体管器件的结构图。如图1所示，在本实施例方式中SiC半超结结型栅双极型晶体管器件，由下至上依次为集电极金属层150、P+型衬底层100、N型辅助层110、沿N型辅助层110的宽度方向交替地形成在N型辅助层110上的N柱区120和P柱区130、位于N柱区120和P柱区130上的N-漂移区140、位于N-漂移区140两侧的P+掺杂区142、P+掺杂区142上的栅极金属层160、N-漂移区140上的N+发射极区143和N+发射极区143上的发射极金属层170。
具体的，在本实施方式中，集电极金属层150通过淀积Al金属形成，形成集电极导电。
P+型衬底层100为P型重参杂SiC层，形成背面集电极欧姆接触。
N型辅助层110为N型SiC层，通过外延生长形成在P+型衬底层100上。
N柱区120为N型SiC层，通过同质外延生长形成在N型辅助层110上。
P柱区130为P型SiC层，通过异质外延生长形成在N型辅助层110上，N柱区120和P柱区130交替形成在N型辅助层110上，相邻的N柱区120和P柱区130形成超结结构。
N-漂移区140，为N型轻参杂SiC层，为载流子提供漂移路径，亦即导电通路，也为反向击穿提供耐压保护。
P+掺杂区142，为P型重掺杂SiC层，通过离子注入Al离子形成，用于夹断垂直沟道144，即关闭导电通路。
栅极金属层160，通过淀积Al金属形成，形成栅极导电。
N+发射极区143，为N型重参杂SiC层，通过离子注入N离子形成，形成发射极欧姆接触。
发射极金属层170，通过淀积Al金属形成，形成发射极导电。
其中，N-漂移区140远离N柱区120的一侧具有两个对称的离子注入区141，即图1中用于支承P+掺杂区142的两个对称的具有L形侧壁的区域。
根据本发明的上述方案，本发明使用的第三代半导体材料SiC（碳化硅）以其优良的材料特性成为制备高压、高温、大功率、抗辐射电力电子器件的理想材料。尤其在功率器件方面，SiC基器件展现出了远超于传统Si基器件的应用潜力。相对于传统的Si基功率器件,SiC基器件可以有效缓解器件击穿电压和导通电阻的矛盾，相同耐压下SiC基器件所需外延厚度只需Si基器件的1/10，致使特征导通电阻大大降低，从而提升系统工作温度及频率，降低系统功率损耗等。这使得应用系统拥有更小体积、重量及冷却设备。
具体的，在本实施方式中，SiC半超结结型栅双极型晶体管器件的上部包括N-漂移区140、位于N-漂移区140两侧的P+掺杂区142、P+掺杂区142上的栅极金属层160、N-漂移区140上的N+发射极区143和N+发射极区143上的发射极金属层170，组成JFET（结型场效应晶体）结构；下部包括集电极金属层150、P+型衬底层100；其中下部的P+型衬底层100和上部的N-漂移区140和P+掺杂区142组成P-N-P型BJT（双极型晶体管）结构。在本实施例中，SiC半超结结型栅双极型晶体管器件采用JFET结构结合BJT结构组成结型栅双极型晶体管（Junction Gate Bipolar Transistor, JGBT）结构，具有JFET和BJT的双重优点：具有击穿电压高，导通电阻低，开关速度快，电流增益大等优点。并且去除了栅极氧化层的设计，可以彻底消除栅极氧化层带来的缺陷。进一步地，在本实施例中，引入半超结（Semi-SuperJunction）结构，具体的，N型辅助层110、沿N型辅助层110的宽度方向交替地形成在N型辅助层110上的N柱区120和P柱区130、位于N柱区120和P柱区130上的N-漂移区140，其中N柱区120、P柱区130形成在N型辅助层110上。相较于全超结结构，半超结结构能够缩短P柱区130和N柱区120的深度，降低了工艺难度与成本，并且由于N型辅助层110不受P柱区130和N柱区120的影响，大大提高了器件体二极管的反向恢复软度因子，进一步地提高了本发明的击穿电压，降低导通电阻。
工作时，在SiC半超结结型栅双极型晶体管器件的栅极金属层160施加负电压，P+掺杂区142向N-漂移区140的垂直沟道144耗尽，且耗尽层随着负压绝对值升高而变宽。当耗尽层足够宽以至于扩张并完全占据垂直沟道144时，垂直沟道144被夹断。此时，SiC半超结结型栅双极型晶体管器件的集电极金属层150到发射极金属层170之间几乎没有电流流过，SiC半超结结型栅双极型晶体管器件处于关断状态，同时，相邻的P柱区130和N柱区120相互耗尽，P柱区130和N柱区120的电场为矩形分布，提高了器件的击穿电压；在SiC半超结结型栅双极型晶体管器件的栅极金属层160不加电压或加正电压时，P+掺杂区142不形成展宽的耗尽层，因此，电流从集电极金属层150依次通过N型辅助层110、N柱区120、N-漂移区140流向发射极金属层170，SiC半超结结型栅双极型晶体管器件处于导通状态，此时N柱区120为电流提供低阻通路，从而降低导通电阻。并且本发明的元胞可以因此做到更小得尺寸，从而降低器件的制作成本。
进一步地，为了实现上述目的，本发明还提供一种制作上述的SiC半超结结型栅双极型晶体管器件的方法，包括以下步骤：
S01.制备P+型衬底层100，P+型衬底层100的掺杂浓度为C1，厚度为100μm至500μm，其中，1e19cm-3≤C1＜1e21cm-3；
S02.如图2所示，在P+型衬底层100上通过异质外延生长形成N型辅助层110，N型辅助层110的掺杂浓度为C2，厚度为1μm至20μm，其中，1e17cm-3＜C2＜1e20cm-3；
S03.如图3所示，在N型辅助层110上通过同质外延生长形成N柱区120，N柱区120的掺杂浓度为C3,厚度为1μm至50μm，宽度为2μm至50μm，其中，1e14cm-3＜C4＜1e18cm-3；
S04.如图4所示，在N柱区120的两侧通过刻蚀工艺和异质外延生长形成P柱区130，P柱区130的掺杂浓度为C4,厚度为1μm至50μm，宽度为1μm至25μm，其中，1e14cm-3＜C4＜1e18cm-3，N柱区120的宽度通常为P柱区130宽度的2倍；
S05.如图5所示，在N柱区120上通过同质外延生长形成N-漂移区140，N-漂移区140的掺杂浓度为C5，其中1e13cm-3＜C5＜1e17cm-3；
S06.如图6所示，在N-漂移区140远离N柱区120的一侧通过刻蚀工艺形成两个对称的离子注入区141；
S07.如图7所示，在两个离子注入区141的侧壁上通过垂直离子注入和侧向离子注入形成P+掺杂区142，P+掺杂区142的掺杂浓度为C6，其中，其中1e19cm-3＜C6＜1e21cm-3；
S08.如图8所示，在N-漂移区140的顶部通过垂直注入形成N+发射极区143；
S09.分别在P+型衬底层100远离N型辅助层110的一侧、P+掺杂区142上和N+发射极区143上沉淀金属Al形成集电极金属层150、栅极金属层160和发射极金属层170，最终形成如图1所示的结构。
最后说明的是，以上优选实施例仅用以说明本发明的技术方案而非限制，尽管通过上述优选实施例已经对本发明进行了详细的描述，但本领域技术人员应当理解，可以在形式上和细节上对其作出各种各样的改变，而不偏离本发明权利要求书所限定的范围。

Claims (10)

1.一种SiC半超结结型栅双极型晶体管器件，其特征在于，包括：
集电极金属层（150）；
P+型衬底层（100），位于所述集电极金属层（150）上方，形成所述器件的背面集电极欧姆接触；
N型辅助层（110），形成在所述P+型衬底层（100）上；
N柱区（120），形成在所述N型辅助层（110）上；
P柱区（130），沿所述N型辅助层（110）的宽度方向，所述P柱区（130）与所述N柱区（120）交替地形成在所述N型辅助层（110）上；
N-漂移区（140），形成在所述N柱区（120）和所述P柱区（130）上,并且其远离所述N柱区（120）的一侧具有两个对称的离子注入区（141）；
P+掺杂区（142），形成在所述N-漂移区（140）的两个所述离子注入区（141）的侧壁上；
栅极金属层（160），形成在所述P+掺杂区（142）上；
N+发射极区（143），形成在所述N-漂移区（140）上；
发射极金属层（170），形成在所述N+发射极区（143）上；
所述N-漂移区（140）上的两个所述离子注入区（141）之间通过两侧的所述P+掺杂区（142）形成垂直沟道（144）；
其中，所述N柱区（120）和所述P柱区（130）在所述P+型衬底层（100）上的投影均位于同一所述P+型衬底层（100）内。
2.根据权利要求1所述的SiC半超结结型栅双极型晶体管器件，其特征在于，所述P+型衬底层（100）为P型重掺杂SiC层。
3.根据权利要求1所述的SiC半超结结型栅双极型晶体管器件，其特征在于，所述N型辅助层（110）为N型SiC层。
4.根据权利要求1所述的SiC半超结结型栅双极型晶体管器件，其特征在于，所述N-漂移区（140）为N型轻掺杂SiC层。
5.根据权利要求1所述的SiC半超结结型栅双极型晶体管器件，其特征在于，所述P+掺杂区（142）为P型重掺杂SiC层。
6.根据权利要求1所述的SiC半超结结型栅双极型晶体管器件，其特征在于，所述N+发射极区（143）为N型重参杂SiC层，通过离子注入N离子形成。
7.根据权利要求1所述的SiC半超结结型栅双极型晶体管器件，其特征在于，所述集电极金属层（150）由金属Al形成。
8.根据权利要求1所述的SiC半超结结型栅双极型晶体管器件，其特征在于，所述栅极金属层（160）由金属Al形成。
9.根据权利要求1所述的SiC半超结结型栅双极型晶体管器件，其特征在于，所述发射极金属层（170）由金属Al形成。
10.制作根据权利要求1至9任一项所述的SiC半超结结型栅双极型晶体管器件的方法，其特征在于，包括以下步骤：
S01.制备所述P+型衬底层（100）；
S02.在所述P+型衬底层（100）上通过异质外延生长形成所述N型辅助层（110）；
S03.在所述N型辅助层（110）上通过同质外延生长形成所述N柱区（120）；
S04.在所述N柱区（120）的两侧通过刻蚀工艺和异质外延生长形成所述P柱区（130）；
S05.在所述N柱区（120）上通过同质外延生长形成所述N-漂移区（140）；
S06.在所述N-漂移区（140）远离所述N柱区（120）的一侧通过刻蚀工艺形成两个对称的所述离子注入区（141）；
S07.在两个所述离子注入区（141）的侧壁上通过垂直离子注入和侧向离子注入形成所述P+掺杂区（142）；
S08.在所述N-漂移区（140）的顶部通过垂直注入形成N+发射极区（143）；
S09.分别在所述P+型衬底层（100）远离N型辅助层（110）的一侧、所述P+掺杂区（142）上和所述N+发射极区（143）上沉淀金属Al形成所述集电极金属层（150）、所述栅极金属层（160）和所述发射极金属层（170）。
CN202211146638.7A 2022-09-21 2022-09-21 一种SiC半超结结型栅双极型晶体管器件及其制作方法 Active CN115241286B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202211146638.7A CN115241286B (zh) 2022-09-21 2022-09-21 一种SiC半超结结型栅双极型晶体管器件及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211146638.7A CN115241286B (zh) 2022-09-21 2022-09-21 一种SiC半超结结型栅双极型晶体管器件及其制作方法

Publications (2)

Publication Number Publication Date
CN115241286A CN115241286A (zh) 2022-10-25
CN115241286B true CN115241286B (zh) 2023-01-31

Family

ID=83682255

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211146638.7A Active CN115241286B (zh) 2022-09-21 2022-09-21 一种SiC半超结结型栅双极型晶体管器件及其制作方法

Country Status (1)

Country Link
CN (1) CN115241286B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116544282B (zh) * 2023-07-06 2024-04-09 深圳平创半导体有限公司 碳化硅结型栅双极型晶体管器件及其制作方法
CN116544273A (zh) * 2023-07-07 2023-08-04 深圳平创半导体有限公司 逆导-结型栅双极型晶体管器件及其制作方法
CN116722033A (zh) * 2023-08-11 2023-09-08 深圳天狼芯半导体有限公司 一种具有改进型p柱的超结肖特基二极管及制备方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1019720B (zh) * 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
US6313482B1 (en) * 1999-05-17 2001-11-06 North Carolina State University Silicon carbide power devices having trench-based silicon carbide charge coupling regions therein
JP3284120B2 (ja) * 2000-01-12 2002-05-20 株式会社日立製作所 静電誘導トランジスタ
EP1276156A1 (en) * 2001-07-13 2003-01-15 Abb Research Ltd. High power bipolar transistor
US6750524B2 (en) * 2002-05-14 2004-06-15 Motorola Freescale Semiconductor Trench MOS RESURF super-junction devices
CN104882475B (zh) * 2015-05-25 2017-12-12 江苏物联网研究发展中心 双沟道超结igbt
CN106711207B (zh) * 2016-12-24 2020-02-21 西安电子科技大学 一种纵向沟道的SiC结型栅双极型晶体管及其制备方法
CN108198851B (zh) * 2017-12-27 2020-10-02 四川大学 一种具有载流子存储效应的超结igbt
US12119377B2 (en) * 2020-12-21 2024-10-15 Infineon Technologies Ag SiC devices with shielding structure
CN114927559B (zh) * 2022-05-20 2024-07-26 厦门大学 一种碳化硅基超结沟槽型mosfet及制备方法
CN115188814B (zh) * 2022-09-06 2023-01-20 深圳平创半导体有限公司 一种rc-jgbt器件及其制作方法

Also Published As

Publication number Publication date
CN115241286A (zh) 2022-10-25

Similar Documents

Publication Publication Date Title
CN115241286B (zh) 一种SiC半超结结型栅双极型晶体管器件及其制作方法
CN102364688B (zh) 一种垂直双扩散金属氧化物半导体场效应晶体管
CN114122123B (zh) 集成高速续流二极管的碳化硅分离栅mosfet及制备方法
CN114823911B (zh) 集成高速续流二极管的沟槽碳化硅mosfet及制备方法
CN103413824A (zh) 一种rc-ligbt器件及其制作方法
CN109166916B (zh) 一种绝缘栅双极型晶体管及其制备方法
CN111146274B (zh) 一种碳化硅沟槽igbt结构及其制造方法
CN114927562B (zh) 碳化硅jfet器件结构及其制备方法
CN107808899A (zh) 具有混合导电模式的横向功率器件及其制备方法
CN106711207A (zh) 一种纵向沟道的SiC结型栅双极型晶体管及其制备方法
CN116759461A (zh) 一种高温稳定性的功率mosfet器件及其制备方法
CN111697078A (zh) 高雪崩耐量的vdmos器件及制备方法
CN115188814B (zh) 一种rc-jgbt器件及其制作方法
CN102354707A (zh) 一种抗闩锁效应的绝缘栅双极型晶体管
CN107658213A (zh) 一种碳化硅功率器件终端及其制作方法
CN110416295B (zh) 一种沟槽型绝缘栅双极晶体管及其制备方法
CN110504314B (zh) 一种沟槽型绝缘栅双极晶体管及其制备方法
CN116525683B (zh) 一种深阱型SiC Mosfet器件及制备方法
CN114613861B (zh) 沟槽型SiC JFET器件及其制备方法
CN104992968B (zh) 一种绝缘栅双极型晶体管及其制造方法
CN107785414A (zh) 具有混合导电模式的横向功率器件及其制备方法
CN116387347B (zh) 具有高uis能力的碳化硅mosfet器件及其制造方法
CN114551586B (zh) 集成栅控二极管的碳化硅分离栅mosfet元胞及制备方法
CN109346509B (zh) 一种电荷存储型绝缘栅双极型晶体管及其制备方法
CN106783987A (zh) 一种纵向沟道的SiC肖特基栅双极型晶体管及制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant