[go: up one dir, main page]

CN118099191A - 沟槽型分栅碳化硅场效应晶体管及其制备方法 - Google Patents

沟槽型分栅碳化硅场效应晶体管及其制备方法 Download PDF

Info

Publication number
CN118099191A
CN118099191A CN202410276244.6A CN202410276244A CN118099191A CN 118099191 A CN118099191 A CN 118099191A CN 202410276244 A CN202410276244 A CN 202410276244A CN 118099191 A CN118099191 A CN 118099191A
Authority
CN
China
Prior art keywords
conductivity type
source
trench
gate
silicon carbide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202410276244.6A
Other languages
English (en)
Inventor
郭剑斌
杨雅芬
钱哲弘
徐航
孙清清
张卫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Jiashan Fudan Research Institute
Fudan University
Original Assignee
Jiashan Fudan Research Institute
Fudan University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jiashan Fudan Research Institute, Fudan University filed Critical Jiashan Fudan Research Institute
Priority to CN202410276244.6A priority Critical patent/CN118099191A/zh
Publication of CN118099191A publication Critical patent/CN118099191A/zh
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01Manufacture or treatment
    • H10D12/031Manufacture or treatment of IGBTs
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/60Insulated-gate field-effect transistors [IGFET]
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107Buried supplementary regions, e.g. buried guard rings 
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149Source or drain regions of field-effect devices
    • H10D62/151Source or drain regions of field-effect devices of IGFETs 
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325Silicon carbide
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00Electrodes of devices having potential barriers
    • H10D64/20Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251Source or drain electrodes for field-effect devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00Electrodes of devices having potential barriers
    • H10D64/20Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311Gate electrodes for field-effect devices
    • H10D64/411Gate electrodes for field-effect devices for FETs
    • H10D64/511Gate electrodes for field-effect devices for FETs for IGFETs
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00Electrodes of devices having potential barriers
    • H10D64/20Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311Gate electrodes for field-effect devices
    • H10D64/411Gate electrodes for field-effect devices for FETs
    • H10D64/511Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

本发明提供了一种沟槽型分栅碳化硅场效应晶体管及其制备方法,包括:第一导电类型的碳化硅衬底;第一导电类型外延层设于碳化硅衬底上;第一导电类型设于外延层上;第二导电类型的阱区,阱区设于结型场效应晶体管上,且第二导电类型和第一导电类型的电性相反;设于阱区的第一导电类型的源区和第二导电类型的源区;第二导电类型的埋层,设于外延层,且埋层位于阱区的下方;源极,设于埋层的上方;设于外延层上的分裂栅极结构;设于碳化硅衬底底部的漏极,以及设于碳化硅衬底顶部的源极的顶部金属层。本发明提供的沟槽型分栅碳化硅场效应晶体管提高了开关速度,降低了导通功耗和开关损耗,从而提高了碳化硅场效应晶体管的可靠性。

Description

沟槽型分栅碳化硅场效应晶体管及其制备方法
技术领域
本发明涉及半导体技术领域,尤其涉及一种沟槽型分栅碳化硅场效应晶体管及其制备方法。
背景技术
电子电力技术是对电能功率进行变化和控制的技术,所以电力电子器件也被称为功率半导体器件。高性能功率半导体器件可以大大提高能源传输效率和能源利用效率。Si材料中,为了改善伴随高耐压化而引起的导通电阻增大的问题,主要采用绝缘栅极双极型晶体管(Insulated Gate Bipolar Transistor,IGBT)。但是IGBT存在着导通压降(Von)和关断损耗(Eoff)间的折衷关系,最终开关产生的发热限制了IGBT的高频应用。
如今,性能更优异的碳化硅(SiC)材料在功率器件领域已经有了广泛的研究和应用。作为宽禁带材料,SiC的带隙较宽,是Si的3倍,并且SiC的热导率也是Si的3倍多,因此SiC功率器件即使在高温下也可以稳定工作;SiC的绝缘击穿场强是Si的10倍,在同样耐压等级下,SiC功率器件中的漂移层能采用更高的杂质浓度和更薄的厚度。因此采用SiC可以得到单位面积导通电阻非常低的高耐压器件。而碳化硅场效应晶体管(SiC MOSFET)作为多数载流子器件,开关损耗比IGBT低,从而同时具备高耐压、低导通电阻、高频这三个特性。根据高斯定律,SiO2中的电场是SiC中的2.5倍。与Si IGBT相比,SiC材料更高的临界电场使得SiC MOSFET中SiO2的电场更高,降低了产品的可靠性。因此如何降低SiC MOSFET中栅极氧化层高电场是目前的重要研究方向。
现有的沟槽型SiC MOSFET技术中为了解决栅极氧化层质量不佳及沟槽栅底部电场强度高的问题,主要采取增加源极深沟槽或源极深扩散的方法,使得沟槽栅附件的电势下降。但是这种方法存在明显的缺陷:会增大导通电阻,导致器件的静态功耗增大,同时,栅极电容的增加会使得器件的开关速度减小,进而造成器件关断损耗的增加。
发明内容
本发明的目的在于一种沟槽型分栅碳化硅场效应晶体管及其制备方法,提高了开关速度,降低了导通功耗和开关损耗,从而提高了碳化硅场效应晶体管的可靠性。
为实现上述目的,第一方面,本发明提供了一种沟槽型分栅碳化硅场效应晶体管,包括:
第一导电类型的碳化硅衬底;
第一导电类型的外延层,所述外延层设于所述碳化硅衬底上;
第一导电类型的结型场效应晶体管,所述结型场效应晶体管设于所述外延层上;
第二导电类型的阱区,所述阱区设于所述结型场效应晶体管上,且所述第二导电类型和所述第一导电类型的电性相反;
设于所述阱区的第一导电类型的源区和第二导电类型的源区;
第二导电类型的埋层,设于所述外延层,且所述埋层位于所述阱区的下方;
源极,设于所述埋层的上方;
设于所述外延层上的分裂栅极结构;
设于所述碳化硅衬底底部的漏极,以及设于所述碳化硅衬底顶部的所述源极的顶部金属层。
在一些实施例中,所述分裂栅极结构包括栅极绝缘介质和栅电极;
所述碳化硅衬底的顶部间隔的开设有若干栅极沟槽,且所述栅极沟槽分别位于所述阱区的两侧;
所述栅极绝缘介质覆盖所述栅极沟槽的内侧壁,所述栅电极设于所述栅极绝缘介质上并填充所述栅极沟槽。
在一些实施例中,所述碳化硅衬底的顶部对应所述埋层开设有若干源极沟槽,且所述源极沟槽的底部延伸至所述埋层;
所述源极设于所述源极沟槽内并将所述源极沟槽填充。
在一些实施例中,还包括绝缘介质;
所述绝缘介质设于所述源极和所述栅极之间,并将所述源极和分裂栅极结构分隔。
在一些实施例中,所述源极的顶部金属层设于所述绝缘介质的顶部,且与所述第一导电类型的源区和所述第二导电类型的源区接触。
第二方面,本发明提供一种沟槽型分栅碳化硅场效应晶体管的制造方法,所述制造方法包括:
在第一导电类型的碳化硅衬底外延生长第一导电类型的外延层;
在所述外延层上注入第二导电类型的离子形成阱区;
在所述外延层上注入第一导电类型的离子,以在所述阱区的下方形成第一导电类型的结型场效应晶体管;
在所述阱区注入第一导电类型和第二导电类型的离子形成第一导电类型的源区和第二导电类型的源区;
在所述外延层上注入第二导电类型的离子,以在所述阱区的下方形成第二导电类型的埋层;
在所述埋层的上方注入导电介质形成源极;
在所述外延层上形成分裂栅极结构;
在所述碳化硅衬底底部形成漏极,以及在所述碳化硅衬底顶部形成所述源极的顶部金属层。
在一些实施例中,所述在所述阱区注入第一导电类型和第二导电类型的离子形成第一导电类型的源区和第二导电类型的源区,包括:
在所述阱区上方间隔的设置第一掩蔽层;
在所述阱区上方注入第一导电类型的离子,以在所述第一掩蔽层的两侧形成所述第一导电类型的源区;
在所述阱区上方设置第二掩蔽层,所述第二掩蔽层覆盖所述阱区和部分所述第一导电类型的源区;
在所述第二掩蔽层的两侧刻蚀出宽沟槽,所述宽沟槽的底部延伸至所述外延层;
在所述宽沟槽内填充第一绝缘介质;
在所述第一绝缘介质、所述第一导电类型的源区的上方设置第三掩蔽层,以显露出部分所述阱区,且显露出的部分所述阱区位于相邻的所述第一导电类型的源区之间;
在显露的部分所述阱区上注入第二导电类型的离子,以形成第二导电类型的源区,并去除所述第三掩蔽层。
在一些实施例中,所述在所述外延层上注入第二导电类型的离子,以在所述阱区的下方形成第二导电类型的埋层,包括:
在所述第一导电类型的源区、所述第二导电类型的源区和部分所述第一绝缘介质的上方设置第四掩蔽层;
刻蚀部分所述第一绝缘介质和所述外延层,以在所述阱区的两侧开设出窄沟槽;
通过所述窄沟槽注入第二导电类型的离子,以在所述窄沟槽的底部形成所述埋层;
去除所述第四掩蔽层和所述第一绝缘介质,以显露出部分所述宽沟槽,并进行退火处理。
在一些实施例中,所述在所述埋层的上方注入导电介质形成源极,包括:
在所述窄沟槽和所述宽沟槽内填充第二绝缘介质;
在所述第二绝缘介质上设置第五掩蔽层;
接着通过所述第五掩蔽层在所述第二绝缘介质上刻蚀出源极沟槽,且所述源极沟槽延伸至所述埋层;
去除所述第五掩蔽层,并在所述源极沟槽内填充导电介质以形成所述源极。
在一些实施例中,在所述外延层上形成分裂栅极结构,包括:
在所述第二绝缘介质、所述源极、所述源区上设置第六掩蔽层;
然后在所述第二绝缘介质上刻蚀出栅极沟槽,所述栅极沟槽位于所述阱区两侧并靠近所述阱区;
在所述栅极沟槽内设置栅极绝缘介质,所述栅极绝缘介质覆盖所述栅极沟槽的内侧壁;
去除所述第六掩蔽层,并在所述栅极绝缘介质上填充导电介质以填充所述栅极沟槽,形成所述分裂栅极结构。
本发明提供的一种沟槽型分栅碳化硅场效应晶体管及其制备方法的有益效果在于:通过在沟槽型碳化硅场效应晶体管中采用了分裂栅极结构,并引入源极沟槽和埋层,将埋层接到了低电位,可以降低栅极沟槽附近的电势,从而减低栅极绝缘介质的电场强度,同时还可以屏蔽结型场效应晶体管较高掺杂对器件击穿特性的影响。另外,通过源极沟槽的引入,降低了分栅极结构的电容,从而提高了器件的开关速度,进一步降低了器件的开关损耗。
附图说明
图1为本发明提供的在碳化硅衬底形成外延层的结构示意图;
图2为本发明提供的在外延层上形成阱区的结构示意图;
图3为本发明提供的通过第一掩蔽层在外延层上形成结型场效应晶体管的结构示意图;
图4为本发明提供的在阱区形成第一导电类型的源区的结构示意图;
图5为本发明提供的在通过第二掩蔽层刻蚀出宽沟槽后的结构示意图;
图6为本发明提供的在宽沟槽内填充第一绝缘介质后的结构示意图;
图7为本发明提供的通过第三掩蔽层在阱区上形成第二导电类型的源区的结构示意图;
图8为本发明提供的通过第四掩蔽层刻蚀出窄沟槽后的结构示意图;
图9为在图8的结构基础上去除第四掩蔽层和第一绝缘介质后的结构示意图;
图10为本发明提供的在窄沟槽和宽沟槽内填充第二绝缘介质后的结构示意图;
图11为本发明提供的在第二绝缘介质上刻蚀出源极沟槽后的结构示意图;
图12为本发明提供的在源极沟槽内形成源极并通过第四掩蔽层刻蚀出栅极沟槽后的结构示意图;
图13为本发明提供的在碳化硅衬底的顶部形成源极金属层以及在碳化硅衬底的底部形成漏极后的结构示意图;
图14为本发明提供的沟槽型分栅碳化硅场效应晶体管的流程图。
附图标记:
碳化硅衬底1、栅极沟槽11、源极沟槽12、绝缘介质13、第一绝缘介质131、第二绝缘介质132、第一掩蔽层141、第二掩蔽层142、第三掩蔽层143、第四掩蔽层144、第六掩蔽层145、宽沟槽15、窄沟槽16、外延层2、结型场效应晶体管3、阱区4、第一导电类型的源区5、第二导电类型的源区6、源极7、顶部金属层71、栅极绝缘介质81、栅电极82、漏极9、埋层10。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚,下面将对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。除非另外定义,此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同,而不排除其他元件或者物件。
参考图13所示,本发明实施例提供了一种沟槽型分栅碳化硅场效应晶体管,包括第一导电类型的碳化硅衬底1,所述碳化硅衬底1上形成有第一导电类型的外延层2。第一导电类型的结型场效应晶体管3设于所述外延层2上,第二导电类型的阱区4,所述阱区4位于所述结型场效应晶体管3上,且所述第二导电类型和所述第一导电类型的电性相反。设于所述阱区4的第一导电类型的源区5和第二导电类型的源区6。在所述外延层2上形成的第二导电类型的埋层10,且所述埋层10位于所述阱区4的下方。设于所述埋层10的上方源极7,且所述源极7的顶部金属层71位于所述碳化硅衬底1顶部。设于所述外延层2上的分裂栅极结构,设于所述碳化硅衬底1底部的漏极9。
在本实施例中,所述第一导电类型为N型,所述第二导电类型为P型,所以在所述碳化硅衬底1外延生长的所述外延层2为N型漂移区(N-Drift)层,所述阱区4为P阱区4,所述结型场效应晶体管3为N型结型场效应晶体管3(N-JFET),第一导电类型的源区5为N型源区,第二导电类型的源区6为P型源区,所述埋层10为P型埋层10。
在一些实施例中,所述第一导电类型可以是P型,所述第二导电类型可以是N型。
在一些实施例中,所述分裂栅极结构包括栅极绝缘介质81和栅电极82。所述碳化硅衬底1的顶部间隔的开设有若干栅极沟槽11,且所述栅极沟槽11分别位于所述阱区4的两侧,并位于所述埋层10的斜上方。所述栅极绝缘介质81覆盖所述栅极沟槽11的内侧壁,所述栅电极82设于所述栅极绝缘介质81上并填充所述栅极沟槽11。
进一步地,所述碳化硅衬底1的顶部对应所述埋层10开设有若干源极沟槽12,且所述源极沟槽12的底部延伸至所述埋层10,所述源极7设于所述源极沟槽12内并将所述源极沟槽12填充。
另外,所述绝缘介质13设于所述源极7和所述栅极之间通过设置绝缘介质13用于将所述源极7和分裂栅极结构分隔。
在本实施例中,通过在沟槽型碳化硅场效应晶体管中采用了分裂栅极结构,并引入源极沟槽12和埋层10,将埋层10接到了低电位,可以降低栅极沟槽11附近的电势,从而减低栅极绝缘介质81的电场强度,同时还可以屏蔽结型场效应晶体管3较高掺杂对器件击穿特性的影响。另外,通过源极沟槽12的引入,降低了分栅极结构的电容,从而提高了器件的开关速度,进一步降低了器件的开关损耗。
在本发明提供的又一个实施例中,参考图14所示,提供一种沟槽型分栅碳化硅场效应晶体管的制造方法,用于制造上述实施例中提供的沟槽型分栅碳化硅场效应晶体管,所述制造方法包括:
S201:在第一导电类型的碳化硅衬底外延生长第一导电类型的外延层。
结合图1所示,在该步骤中,第一导电类型的碳化硅衬底1为N型掺杂的碳化硅衬底1,通过在N型掺杂的碳化硅衬底1外延生长出外延层2,即所述外延层2为N型漂移区(N-Drift)层。
S202:在所述外延层2上注入第二导电类型的离子形成阱区4。
结合图2所示,在该步骤中,通过在N-Drift层注入第二导电类型(P型)离子形成P阱区4。
S203:在所述外延层2上注入第一导电类型的离子,以在所述阱区4的下方形成第一导电类型的结型场效应晶体管3。
结合图3所示,在接着再注入第一导电类型(N型)离子,以在所述P阱区4的下方形成第一导电类型的结型场效应晶体管3(N-JFET)。
S204:在所述阱区4注入第一导电类型和第二导电类型的离子形成第一导电类型的源区5和第二导电类型的源区6。
该步骤中,具体操作步骤如下:
在所述P阱区4上方间隔的设置第一掩蔽层141。
然后所述P阱区4上方注入第一导电类型的离子,以在所述第一掩蔽层141的两侧形成所述第一导电类型的源区5(N型源区),如图4所示。
接着在所述P阱区4上方设置第二掩蔽层142,所述第二掩蔽层142覆盖所述P阱区4和部分所述第一导电类型的源区5(N型源区)。
随后在所述第二掩蔽层142的两侧刻蚀出宽沟槽15,所述宽沟槽15的底部延伸至所述外延层2,如图5所示。
然后在所述宽沟槽15内填充第一绝缘介质131,如图6所示。
接着在所述第一绝缘介质131、所述第一导电类型的源区5(N型源区)的上方设置第三掩蔽层143,以显露出部分所述P阱区4,且显露出的部分P所述阱区4位于相邻的所述第一导电类型的源区5(N型源区)之间;
最后在显露的部分所述P阱区4上注入第二导电类型(P型)离子,以形成第二导电类型的源区6(P型源区)如图7所示,随后可去除所述第三掩蔽层143。
S205:在所述外延层2上注入第二导电类型的离子,以在所述阱区4的侧边形成第二导电类型的埋层10。
该步骤中,具体操作步骤包括:
在所述第一导电类型的源区5(N型源区)、所述第二导电类型的源区6(P型源区)和部分所述第一绝缘介质131的上方设置第四掩蔽层144。
接着刻蚀部分所述第一绝缘介质131和所述外延层2,以在所述阱区4的两侧开设出窄沟槽16。需要说明的是,所述窄沟槽16的深度比所述宽沟槽15的深度要深,如图8所示。
然后通过所述窄沟槽16注入第二导电类型(P型)离子,以在所述窄沟槽16的底部形成P型埋层10;
去除所述第四掩蔽层144和所述第一绝缘介质131,以显露出所述窄沟槽16和部分所述宽沟槽15,如图9所示。随后可进行退火处理用于激活杂质。
S206:在所述埋层10的上方注入导电介质形成源极7。
该步骤中,具体操作步骤包括:
在所述窄沟槽16和所述宽沟槽15内填充第二绝缘介质132,如图10所示。
在所述第二绝缘介质132上设置第五掩蔽层(图中未示出)。
接着通过所述第五掩蔽层在所述第二绝缘介质132上刻蚀出源极沟槽12,且所述源极沟槽12延伸至所述埋层10,如图11所示。
去除所述第五掩蔽层,并在所述源极沟槽12内填充导电介质以形成所述源极7。
S207:在所述外延层2上形成分裂栅极结构。
该步骤中,具体操作步骤包括:
在所述第二绝缘介质132、所述源极7、所述源区(N型源区和P型源区)上设置第六掩蔽层145。
然后在所述第二绝缘介质132上刻蚀出栅极沟槽11,所述栅极沟槽11位于所述P阱区4两侧并靠近所述P阱区4,如图12所示。
结合图13所示,接着在所述栅极沟槽11内设置栅极绝缘介质81,所述栅极绝缘介质81覆盖所述栅极沟槽11的内侧壁。
最后去除所述第六掩蔽层145,并在所述栅极绝缘介质81上填充导电介质以填充所述栅极沟槽11,形成所述分裂栅极结构。
S208:在所述碳化硅衬底1底部形成漏极9,以及在所述碳化硅衬底1顶部形成所述源极7的顶部金属层71。
该步骤中,在所述碳化硅衬底1顶部淀积绝缘介质13,然后在掩蔽层的遮挡下刻蚀绝缘介质13形成源极7窗口,接着在所述源极7窗口淀积金属作为所述源极7的顶部金属层71,并在所述碳化硅衬底1底部淀积金属作为漏极9。
在本实施例中,所述第一绝缘介质131和所述第二绝缘介质132均为绝缘介质13,通过定义所述第一绝缘介质131和所述第二绝缘介质132便于区分工艺步骤中绝缘介质13的使用次数,其中绝缘介质13的材料可以是SiO2。同样的,通过定义所述第一掩蔽层141至所述第六掩蔽层145,便于区分工艺步骤中掩蔽层的使用次数。最重要的是,本实施例中的制造工艺流程,与原有碳化硅场效应晶体管工艺流程兼容。
虽然在上文中详细说明了本发明的实施方式,但是对于本领域的技术人员来说显而易见的是,能够对这些实施方式进行各种修改和变化。但是,应理解,这种修改和变化都属于所述的本发明的范围和精神之内。而且,在此说明的本发明可有其它的实施方式,并且可通过多种方式实施或实现。

Claims (10)

1.一种沟槽型分栅碳化硅场效应晶体管,其特征在于,包括:
第一导电类型的碳化硅衬底;
第一导电类型的外延层,所述外延层设于所述碳化硅衬底上;
第一导电类型的结型场效应晶体管,所述结型场效应晶体管设于所述外延层上;
第二导电类型的阱区,所述阱区设于所述结型场效应晶体管上,且所述第二导电类型和所述第一导电类型的电性相反;
设于所述阱区的第一导电类型的源区和第二导电类型的源区;
第二导电类型的埋层,设于所述外延层,且所述埋层位于所述阱区的下方;
源极,设于所述埋层的上方;
设于所述外延层上的分裂栅极结构;
设于所述碳化硅衬底底部的漏极,以及设于所述碳化硅衬底顶部的所述源极的顶部金属层。
2.根据权利要求1所述的沟槽型分栅碳化硅场效应晶体管,其特征在于,所述分裂栅极结构包括栅极绝缘介质和栅电极;
所述碳化硅衬底的顶部间隔的开设有若干栅极沟槽,且所述栅极沟槽分别位于所述阱区的两侧;
所述栅极绝缘介质覆盖所述栅极沟槽的内侧壁,所述栅电极设于所述栅极绝缘介质上并填充所述栅极沟槽。
3.根据权利要求1所述的沟槽型分栅碳化硅场效应晶体管,其特征在于,所述碳化硅衬底的顶部对应所述埋层开设有若干源极沟槽,且所述源极沟槽的底部延伸至所述埋层;
所述源极设于所述源极沟槽内并将所述源极沟槽填充。
4.根据权利要求1所述的沟槽型分栅碳化硅场效应晶体管,其特征在于,还包括绝缘介质;
所述绝缘介质设于所述源极和所述栅极之间,并将所述源极和分裂栅极结构分隔。
5.根据权利要求4所述的沟槽型分栅碳化硅场效应晶体管,其特征在于,所述源极的顶部金属层设于所述绝缘介质的顶部,且与所述第一导电类型的源区和所述第二导电类型的源区接触。
6.一种沟槽型分栅碳化硅场效应晶体管的制造方法,其特征在于,用于制造权利要求1-5任一项所述的沟槽型分栅碳化硅场效应晶体管,所述制造方法包括:
在第一导电类型的碳化硅衬底外延生长第一导电类型的外延层;
在所述外延层上注入第二导电类型的离子形成阱区;
在所述外延层上注入第一导电类型的离子,以在所述阱区的下方形成第一导电类型的结型场效应晶体管;
在所述阱区注入第一导电类型和第二导电类型的离子形成第一导电类型的源区和第二导电类型的源区;
在所述外延层上注入第二导电类型的离子,以在所述阱区的下方形成第二导电类型的埋层;
在所述埋层的上方注入导电介质形成源极;
在所述外延层上形成分裂栅极结构;
在所述碳化硅衬底底部形成漏极,以及在所述碳化硅衬底顶部形成所述源极的顶部金属层。
7.根据权利要求6所述的制造方法,其特征在于,所述在所述阱区注入第一导电类型和第二导电类型的离子形成第一导电类型的源区和第二导电类型的源区,包括:
在所述阱区上方间隔的设置第一掩蔽层;
在所述阱区上方注入第一导电类型的离子,以在所述第一掩蔽层的两侧形成所述第一导电类型的源区;
在所述阱区上方设置第二掩蔽层,所述第二掩蔽层覆盖所述阱区和部分所述第一导电类型的源区;
在所述第二掩蔽层的两侧刻蚀出宽沟槽,所述宽沟槽的底部延伸至所述外延层;
在所述宽沟槽内填充第一绝缘介质;
在所述第一绝缘介质、所述第一导电类型的源区的上方设置第三掩蔽层,以显露出部分所述阱区,且显露出的部分所述阱区位于相邻的所述第一导电类型的源区之间;
在显露的部分所述阱区上注入第二导电类型的离子,以形成第二导电类型的源区,并去除所述第三掩蔽层。
8.根据权利要求7所述的制造方法,其特征在于,所述在所述外延层上注入第二导电类型的离子,以在所述阱区的下方形成第二导电类型的埋层,包括:
在所述第一导电类型的源区、所述第二导电类型的源区和部分所述第一绝缘介质的上方设置第四掩蔽层;
刻蚀部分所述第一绝缘介质和所述外延层,以在所述阱区的两侧开设出窄沟槽;
通过所述窄沟槽注入第二导电类型的离子,以在所述窄沟槽的底部形成所述埋层;
去除所述第四掩蔽层和所述第一绝缘介质,以显露出部分所述宽沟槽,并进行退火处理。
9.根据权利要求8所述的制造方法,其特征在于,所述在所述埋层的上方注入导电介质形成源极,包括:
在所述窄沟槽和所述宽沟槽内填充第二绝缘介质;
在所述第二绝缘介质上设置第五掩蔽层;
接着通过所述第五掩蔽层在所述第二绝缘介质上刻蚀出源极沟槽,且所述源极沟槽延伸至所述埋层;
去除所述第五掩蔽层,并在所述源极沟槽内填充导电介质以形成所述源极。
10.根据权利要求9所述的制造方法,其特征在于,在所述外延层上形成分裂栅极结构,包括:
在所述第二绝缘介质、所述源极、所述源区上设置第六掩蔽层;
然后在所述第二绝缘介质上刻蚀出栅极沟槽,所述栅极沟槽位于所述阱区两侧并靠近所述阱区;
在所述栅极沟槽内设置栅极绝缘介质,所述栅极绝缘介质覆盖所述栅极沟槽的内侧壁;
去除所述第六掩蔽层,并在所述栅极绝缘介质上填充导电介质以填充所述栅极沟槽,形成所述分裂栅极结构。
CN202410276244.6A 2024-03-11 2024-03-11 沟槽型分栅碳化硅场效应晶体管及其制备方法 Pending CN118099191A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202410276244.6A CN118099191A (zh) 2024-03-11 2024-03-11 沟槽型分栅碳化硅场效应晶体管及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202410276244.6A CN118099191A (zh) 2024-03-11 2024-03-11 沟槽型分栅碳化硅场效应晶体管及其制备方法

Publications (1)

Publication Number Publication Date
CN118099191A true CN118099191A (zh) 2024-05-28

Family

ID=91157412

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202410276244.6A Pending CN118099191A (zh) 2024-03-11 2024-03-11 沟槽型分栅碳化硅场效应晶体管及其制备方法

Country Status (1)

Country Link
CN (1) CN118099191A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118571946A (zh) * 2024-08-01 2024-08-30 南京第三代半导体技术创新中心有限公司 一种超级结mosfet及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118571946A (zh) * 2024-08-01 2024-08-30 南京第三代半导体技术创新中心有限公司 一种超级结mosfet及其制造方法
CN118571946B (zh) * 2024-08-01 2024-10-08 南京第三代半导体技术创新中心有限公司 一种超级结mosfet及其制造方法

Similar Documents

Publication Publication Date Title
US9240469B2 (en) Transverse ultra-thin insulated gate bipolar transistor having high current density
CN109037312B (zh) 一种带有屏蔽栅的超结igbt及其制造方法
CN102184944B (zh) 一种横向功率器件的结终端结构
WO2010036942A2 (en) Power mosfet having a strained channel in a semiconductor heterostructure on metal substrate
CN109920839B (zh) P+屏蔽层电位可调碳化硅mosfet器件及制备方法
CN110600552B (zh) 具有快速反向恢复特性的功率半导体器件及其制作方法
CN109065621A (zh) 一种绝缘栅双极晶体管及其制备方法
CN115425065A (zh) 一种碳化硅igbt器件及其制造方法
CN113838914A (zh) 具有分离栅结构的ret igbt器件结构及制作方法
CN115148826B (zh) 一种深沟槽碳化硅jfet结构的制作方法
CN118099191A (zh) 沟槽型分栅碳化硅场效应晶体管及其制备方法
CN114823910B (zh) 短沟道沟槽型碳化硅晶体管及其制造方法
CN114023810B (zh) 一种L型基区SiC MOSFET元胞结构、器件及制造方法
CN115188814A (zh) 一种rc-jgbt器件及其制作方法
CN114695519A (zh) 屏蔽层状态自动切换的沟槽型碳化硅igbt器件及制备方法
CN118198134A (zh) 一种上下分栅碳化硅场效应晶体管结构及其制造方法
CN114497201A (zh) 集成体继流二极管的场效应晶体管、其制备方法及功率器件
CN116313787A (zh) 带有超结结构的绝缘栅双极型晶体管及其制备方法
CN110504313B (zh) 一种横向沟槽型绝缘栅双极晶体管及其制备方法
CN113555414B (zh) 沟槽型碳化硅场效应晶体管及其制备方法
CN116525683A (zh) 一种深阱型SiC Mosfet器件及制备方法
CN111969051B (zh) 具有高可靠性的分离栅vdmos器件及其制造方法
CN117995895A (zh) 半导体器件及其制备方法、功率半导体模块和车辆
CN112635331A (zh) 一种超级结功率器件的制备方法
JPH0878662A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination