JPH08510883A - 周辺回路素子を集積化した画像形成ピクセル素子を有するピクセルアレイ - Google Patents

Abstract

(57)【要約】 ピクセル素子のアレイ、複数の行選択ライン、複数の列選択ライン、及び複数の信号ラインを有するピクセルアレイにおいて、多くのピクセルアレイを含む画像器マトリックス全体でのデッドスペースを最小にするピクセル素子が開示されている。ピクセル素子は、光検出用、光伝送用、又は光放射用の光変換装置、及び光変換装置と所定の信号ライン間に接続された一対の直列スイッチングトランジスタを含む。更に、ピクセル素子は、一対のスイッチングトランジスタと独立な少なくとも一つの構成トランジスタを含む。例えば走査回路や増幅回路での望ましい機能を実現して各ピクセルアレイのデッドスペースが最小になるように、即ち画像器アレイ全体が最小になるように、この構成トランジスタは他のピクセル素子の構成トランジスタとの間で相互にアレイ中にわたり接続される。アレイの周辺のデッドスペースは最小化され、複数のアレイがその全ての４つの辺を接することができ、相対的に大きい合成画像化アレイを形成できる。

Description

【発明の詳細な説明】 周辺回路素子を集積化した画像形成ピクセル素子を有するピクセルアレイ 本発明の技術分野 本発明は一般にピクセルアレイに係り、特に余分な構成トランジスタを含む個 別のピクセル素子を有した画像器又は表示ピクセルアレイに関する。この構成ト ランジスタは相互に接続できて、増幅やスイッチングのような周辺機能を行うの に必要な回路を形成する。 本発明の背景 コンピュータ自動断層撮影（Computer Automated Tomography；CAT）スキャナ ーのような現在の画像化装置は一般にＸ線を検出するために画像器アレイを用い る。典型的な画像器アレイは一般にピクチャー素子（ピクセル）センサーのマト リックスからなる。これらのセンサーは、Ｘ線により励起されたシンチレーショ ン物質により放射された光を検出する光検出器や、検出された光強度に依存した 電荷量を保持する電荷保存素子（例えば、コンデンサー）を用いる。 画像器アレイのピクセル素子に加えて、他の周辺回路が一般に個別のコンデン サーに保持されている電荷にアクセスし読み取るのに使用される。この周辺回路 は一般に垂直、水平走査回路、増幅器、及びスイッチを含む。この周辺回路の大 きな問題は、もし周辺回路に使わなければ光検出回路のために使用できたであろ う、画像器アレイの貴重なスペースを使用していることである。光検出回路が小 さくなればなるほど、検出読み取りの精度は下がってより不正確となる。光を検 出できない、アレイ上のスペースはデッドスペースとして知られている。 走査回路用のデッドスペースのある従来の画像器の例としては、米国特許第５ ，１８４，０１８号（コンラッド（Conrads）他）、及び米国特許第５，１１５ ，２９３号（ムラヤマ他）がある。コンラッドは、光又はＸ線感知センサーアレ イを開示しており、そのセンサーアレイでは各センサーはスイッチングFETに直 列に接続された蓄積コンデンサーと並列の光検出器を有する。コンラッドはまた 、 増幅器、アナログマルチプレクサー、及びデジタルエンコーダーを開示しており 、それら全てはセンサー素子から分離されアレイの端の領域に設けられている。 ムラヤマは、２つのスイッチングMOSトランジスタに直列に接続された光検出器 を備えた画像化装置を開示している。ムラヤマはまた、ピクセル素子から分離し てアレイの端の領域に設けられた垂直走査回路及び水平走査回路を開示している 。 デッドスペースを作る回路がもたらす欠点（例えば、センサーのサイズの増大 ）を考慮すると、光検出読み取りの精度と正確さを最大にするために、例えば増 幅器や走査回路を有するがアレイ上のデッドスペースの総量は最小にする画像器 アレイがあれば有効であろう。アレイの端でデッドスペースを実質的に小さくす ると、アレイを互いに隣接してより大きいアレイを形成できる。 本発明の概略 本発明は、両像ピクセル素子アレイ、複数の選択ライン、及び複数の信号ライ ンを含んだピクセルアレイである。各ピクセル素子は、光を感知し光を変調し又 は光を放射する光変換器を含む。各素子は更に、光変換器と所定の信号ライン間 で接続されるスイッチング素子を含む。スイッチング素子は選択された選択ライ ン上の信号に応答して、光変換器と所定の信号ライン間で信号を伝送する。最後 に、ピクセル素子はスイッチング素子に依存しない少なくとも一つの構成トラン ジスタを含む。ピクセルアレイ内では、種々のピクセル素子の個々の構成トラン ジスタが、ピクセルアレイ内に回路を設けるために結合される。 図面の簡単な説明 本発明は、添付の図面に関連して以下の詳細な記載を読むと最もよく理解され る。 図１は少なくとも一つの余分なトランジスタを有する一つのピクセル素子の概 略を示す。 図２は図１のピクセル素子の側面図である。 図３は図１のピクセル素子の平面図である。 図４は、異なる機能のために構成された幾つかのピクセル素子の概略を示す。 図５は、リセット機能を行うのに適した、図４のピクセル素子のレイアウトを 示す。 図６は、増幅機能を行うのに適した、図４のピクセル素子のレイアウトを示す 。 図７は、アナログスイッチング機能を行うのに適した、図４のピクセル素子の レイアウトを示す。 図８は、インバータ機能を行うのに適した、図４のピクセル素子のレイアウト を示す。 図９は、図１に示されたようなピクセル素子の複数の余分なトランジスタを含 んだ基本シフトレジスタ素子の概略を示す。 図１０は、図９に示されたようなシフトレジスタ素子の幾つかを相互接続した レイアウトの一部を概略示している。 図１１は、各々の画像器アレイが図１で示されたようなピクセルセルから形成 された、２０個の画像器アレイのマトリックスとして形成された画像センサーを 示す。 図１２は、図１１で示された画像センサーの側面図であり、画像センサーのパ ッケージの概略を説明するのに有効である。 図１３は、図１２に示された画像センサーの詳細図であり、画像センサーのパ ッケージの概略を説明するのに有効である。 詳細な説明 本発明は、多くの個別の４辺隣接ピクセルアレイを相互接続することにより、 大きな画像器または大きな表示器アレイを構築するのに特に用いられる。 図１は、ピクセルアレイでの使用に適したピクセル素子１０の概略を示してい る。素子１０の光変換器は、光検出器１２である。フォトダイオードのような光 検出器１２は、Ｐ型基板中のＮ型井戸でできた光検出器を用いて実現され、光に より発生した電荷を蓄積する。光検出器１２はコンデンサー１４と並列に接続さ れ、素子１０が扱う最大電荷を増大する。典型的な実施例では、コンデンサー１ ４は薄い酸化物（Tox）コンデンサーである。 直列に接続された２つのトランジスタ１６、１８が、光検出器１２と信号ライ ン（HSIG）の間に接続される。トランジスタ１６と１８は行選択ライン（ROW S EL）と列選択ライン（COL SEL）にそれぞれ応答し、その両方が作動したときに 素子１０の電荷がHSIGに読み出される。好ましい実施例では、トランジスタ１６ と１８はNMOSトランジスタである。 さらに、トランジスタ１６と１８とは独立な、１または１以上の「構成」トラ ンジスタ２０ａおよびオプションのトランジスタ２０ｂを素子１０に含めること ができる。この余分なトランジスタは、その他の各ピクセル素子内の同様な余分 なトランジスタと共に、所望の機能を行うことが求められる回路に必要な相互接 続をポリシリコン及び／又は金属により「構成」する。これらの機能は、例えば 、信号ラインソースフォロワー、アナログスイッチ、及び行と列の走査レジスタ などである。これらのトランジスタは、NMOS型、PMOS型、又はこれら２つの型の 混合が使える。 相対的に広いトランジスタを用いて所望に実現されるそれらの機能（例えば、 低ノイズソースフォロワー増幅器）のために、複数のピクセル素子からの幾つか の余分なトランジスタが並列で接続され、所望の装置サイズを有した複合装置を 形成する。 周辺機能はピクセルアレイ上の多くのピクセル素子にまたがって拡がっている ので、ピクセルアレイの端の領域は上記周辺機能（例えば、走査レジスタや感知 増幅器）を形成するのに必要とされない。従来の画像器の設計では、これらの素 子は一般に画像器アレイの端に沿って設けられている。この配置をとることで、 ピクセルアレイの端のデッドスペース（即ち、光フォトンを感知しないスペース ）は非常に小さくなる。従って、複数の画像器アレイを端に沿ってつないでより 大きいアレイを形成できる。つながれた端での小さなギャップによる如何なる歪 みも、画像処理技術を用いて修正できる。その結果、複数要素の４辺隣接ピクセ ルアレイを用いて、全体的に「つなぎ目無し」の画像器アレイとなる。各要素ア レイは分離して作られるので、マトリックスの要素アレイの生産性は、一般にモ ノリシックアレイの同等物より十分大きい。同様の技術が、画像表示装置を作る のにも使用できる。 一般の表示装置では、光検出器は例えば、液晶デバイス（LCD）または、発光 ダイオード（LED）もしくは他のエレクトロルミネッセンスデバイスのような発 光デバイスにより置き換えられる。光変換器がLCDのときは、これらのアレイの アクティブ要素は一般に薄膜トランジスタ（TFT）である。この場合には、余分 なトランジスタをTFTとするのが望ましい。どんな国像表示装置でも、インジウ ム・スズ酸化物のような透明な導体を使って、これらのトランジスタを相互接続 して、所望の周辺回路を形成することが望まれる。 図２と３は、余分なトランジスタと共にピクセル素子の基本要素のレイアウト を示す。図２は、余分なトランジスタを除いた基本ピクセル素子のレイアウトの 側面図である。図２では、光検出器１２はＰ型基板４２中のＮ型井戸４０を含む 。１ピコファラッド（pF）のToxコンデンサー１４が光検出器１２の層と平行に 設けられる。また、光検出器１２のＮ型井戸４０に直列トランジスタ１６、１８ が接続されている。 図３は、図１のピクセル素子のレイアウトの平面図である。図３は光検出器１ ２の概略を示し、この光検出器１２は直列にトランジスタ１６と１８に接続され る。２つの余分なトランジスタ２０ａと２０ｂも図３に示されている。 図４は３対のピクセル素子を表した概略図であり、それらの夫々の余分なトラ ンジスタは３つの異なる機能のために構築されている。明確化のため、各対のう ちただ一つのピクセル素子について以下に説明する。ピクセル素子２１０はリセ ット機能を行うように構成されている。ピクセル素子２３０は増幅器機能を行う ように構成されている。更に、ピクセル素子２５０はアナログスイッチ機能を行 うように構成されている。 示されているように、素子２１０は光検出器２１２とそれに並列なコンデンサ ーを含む。トランジスタ２１６と２１８は、光検出器２１２と水平信号ライン（ HSIG）間に直列に接続される。トランジスタ２１６と２１８の夫々のゲートは、 ROW＿SELラインとCOL＿SELラインに接続され、両方の選択ラインがアクティブの ときに、素子２１０の電荷（コンデンサー２１４に蓄えられている。）はHSIG上 に読み出される。 一般に、光検出器、コンデンサー、及び２つのスイッチングトランジスタは、 各ピクセル素子で同じである。しかし、余分なトランジスタ２２０、２４０、又 は２６０の構成は変わり、それによりピクセルアレイ内に周辺回路が形成できる 。 素子２１０では、リセット機能を行うために、余分なトランジスタ２２０が基 準電位ソースに接続された信号ライン（例えば、VDD）とHSIGの間に接続され、R ESET/VSIGラインが活動化されて素子２１０が選択されるとき、素子２１０がリ セットされる。素子２１０のこのリセット動作は、コンデンサー２１４をグラン ド電位に対してVDDに充電することにより行われる。画像化処理の間、光検出器 ２１２が照射されると、コンデンサー２１４の電荷量を減じてグランドに対する 電位を下げる。 リセット機能を有した使用に適した素子２１０のレイアウトを、図５に示す。 図５では、光検出器２１２の輪郭はトランジスタ２１６に接続するタブのような 延長部分を含む。トランジスタ２１６は直列にトランジスタ２１８に接続される 。示されているように、ROW＿SEL及びCOL＿SELラインはトランジスタ２１６及び ２１８のゲートに接続され、光検出器２１２やコンデンサー２１４の状態（即ち 、コンデンサー２１４の電荷量）へのアクセスを制御する。余分なトランジスタ ２２０はVDDラインとHSIGライン間に接続され、そのゲートはRESET/VSIGに接続 され、RESET/VSIGラインに正のパルスが発生してトランジスタ２１６と２１８が COL＿SEL及びROW＿SEL信号により導通すると、素子２１０はリセットされる。 図４に戻って参照すると、ピクセル素子２３０の余分なトランジスタ２４０は 増幅器機能を行うように構成されている。トランジスタ２４０はVDD及びBUF＿SI G信号ライン間に接続され、信号ラインHSIGはそのゲート電極に接続されている 。HSIGがアクティブのとき、トランジスタ２４０の電導率を変調し、このことに より、HSIGライン上の信号のバッファリングされた信号（即ち、増幅された信号 ）をBUF＿SIGラインに効果的に送り出す。 図６に示されている増幅機能を行うのに適した素子２３０のレイアウトは、基 本的に素子２１０のレイアウトと同じである。ただ大きな違いは、余分なトラン ジスタ２４０をどのように相互接続しているかである。図６で、トランジスタ２ ４０のドレイン及びソース電極は夫々信号ラインVDD及びBUF＿SIGに接続され、 そのゲート電極は信号ラインHSIGに接続されている。この構成では、HSIG上の信 号はトランジスタ２４０の電導率を変調し、そのことにより、トランジスタ２４ ０が増幅器として効果的に動作する。この場合、HSIG上の信号の増幅された信号 （即ち、HSIGと同じ特性を有する信号）がBUF＿SIGライン上に存在する。 図４に戻って参照すると、素子２５０でトランジスタ２６０は信号ラインRSET /VSIG及びBUF＿SIG間に接続され、アナログスイッチ機能を行う。この構成では 、ROW＿SEL信号ラインが活動化されるとき、BUF＿SIG信号ラインの信号がゲート で制御されてRESET/VSIG信号ラインに送られる。 図７に示されたアナログスイッチ機能を有して使用するのに適した素子２５０ のレイアウトは、ピクセル素子２１０と２３０のレイアウトと基本的に同じであ る。この場合も、唯一の大きな違いは、どのように余分なトランジスタ２６０が 相互接続されているかである。図7では、トランジスタ２６０のソース及びドル イン電極はBUF＿SIGとRESET/VSIG信号ライン間に接続され、ゲート電極はROW＿S EL信号ラインに接続されている。この構成では、ROW＿SEL信号ラインの信号はト ランジスタ２６０を作動させ、このトランジスタ２６０はBUF＿SIGラインの信号 をRESET/VSIGラインに送ることによりスイッチとして効果的に動作する。そして 、RESET/VSIGラインから信号を読み取ることができる。 余分なトランジスタの上記構成に加えて、例えば走査回路を簡素に形成するの に利用できるインバータ素子を組み入れられるようにすることもまた望まれる。 図８では、ピクセル素子６１０は余分なトランジスタ６２２と６２４を含み、そ れらのトランジスタは結合してCMOSインバータ回路を形成している。この回路で は、INラインに与えられた入力信号は、反転された信号となりOUTラインに出力 される。 図９では、読み出し機構に使われる基本シフトレジスタ７１０は、入力端子A （1）で正の電位（即ち、ハイ論理）であり、この正電位はクロック信号のパル スPH1に応答するトランジスタ７１２を介して伝えられる。電位をゲート制御す ることにより生じる電荷は、インバータ回路７１４を構成するトランジスタのゲ ート 電極でもあるコンデンサーに蓄積される。このコンデンサーのソースについては 、図１０を参照して以下に説明する。 インバータの入力端子が正電位（ハイ論理）となると、インバータはその出力 端子を基準電位（例えば、グランド）のソースにゲート切換えする。次に、クロ ック信号のパルスPH2に応答して、インバータ７１８、７２０、及び７２２の入 力端子に蓄積された電荷はグランドに流れて（即ち、ロー論理となり）、その結 果、インバータの出力端子はハイ論理となる。 A（1）に与えられたパルスの終わりで、入力信号がロー論理となるとき、クロ ック信号のパルスPHIによりインバータ７１４の入力端子はロー論理となり、そ の結果、クロック信号パルスPH2に応答するインバータ７１８、７２０、及び７ ２２の入力端子にはハイ論理信号が与えられる。このハイ論理入力信号は、イン バータ７１８、７２０、及び７２２の出力端子ではロー論理信号となる。インバ ータ７２２の出力信号は、トランジスタ７２４、７２８、及びインバータ回路７ ２６、７３０、７３２、７３４を含み、これらは、対応するトランジスタ７１２ 、７１６、及びインバータ回路７１４、７１８、７２０、７２２に関しての上記 説明と同様の説明が行える。 ピクセルアレイの行と列のうちの一つ又は両方に対する走査レジスタは、１つ の回路７１０の出力A（2）を次の回路７１０の入力A（1）に接続して複数の回路 ７１０を直列に接続することにより形成される。夫々の行又は列に対する駆動ラ インは、出力ラインOUT1とOUT2である。 回路７１０では、インバータ７１８と７２０は並列に接続され表示装置の行又 は列ラインを駆動するのに十分な電流を与える。適例のクロック信号PH1及びPH2 は、一つのマルチ位相クロック信号のうちの相互に異なる２つの位相をとる。こ の信号の周波数はピクセルアレイの走査周波数より十分大きいことが望ましい。 図１０では、相互に接続された幾つかのシフトレジスタ素子の部分的なレイア ウトに行走査シフトレジスタの一部のみが含まれ、また列走査シフトレジスタの 対応する部分も示されている。７１２から７３４までの回路素子は図９の素子に 対応しており同じ回路を形成している。図１０では、各回路素子は、破線で示さ れたマトリックス８１０の夫々の異なる画像化セル内に形成される。例えば、ト ランジスタ７１２は画像化セル８１２に形成され、他方、インバータ７１４はセ ル８１４に形成されている。 例えばインバータ７１４に示されるように、インバータへの入力信号ラインは 相対的に長いことに留意すべきである。これらのラインのキャパシタンスは、イ ンバータの人力キャパシタンスを増大させ、そのことにより、クロック位相PH1 とPH2の間に電荷を夫々のインバータの入力端子に蓄積できる。 本発明は画像化装置であり、複数のピクセルアレイと、画像化装置を形成する ピクセルアレイのうちの複数を接続するための手段を含む。アレイは複数の構成 ピクセル素子を含み、ピクセル素子が占めないアレイ内のスペースを最小にする 。これら複数の構成ピクセル素子の各々は光変換手段、光変換手段と複数の信号 ラインのうちの一つの間で接続されているスイッチング手段、スイッチング手段 とは独立した少なくとも一つの構成トランジスタ、及び複数のピクセル素子それ ぞれ上の複数の構成トランジスタを接続してピクセル素子内に周辺回路を形成す るための手段を含む。このスイッチング手段は複数の選択ラインのうちの一つの ライン上の信号に応答して、光変換器とその一つの信号ライン間で信号を伝送す る。構成ピクセル素子は、光を検出して検出に関わる電荷を保持するための手段 、保持された電荷に関する信号をピクセル素子から画像化アレイの外部の回路に 送るための選択手段、光検出手段に接続され選択手段に応答し、保持された電荷 にアクセス可能にするための手段、選択手段とは独立な少なくとも一つの構成ト ランジスタ、及び画像化アレイ内に周辺回路を形成するように構成トランジスタ をその他の構成ピクセル素子の複数の構成トランジスタに接続するための手段を 含む。 図１１、１２、１３は、複数の４辺隣接可能ピクセルアレイを含んだ画像器ア レイのパッケージの概略を示す。図１１には、２０（４ｘ５）個のピクセルアレ イ９２０がガラス板９２２上に取り付けられているのが示されている。ピクセル アレイはガラス板９２２上に配列されたＸ、Ｙトレース９２６、９２８で相互に 接続されている。図１２は、ガラス板９２０に取り付けられて気密密封された、 複数のピクセルアレイの側面図である。図１３は図１２の一部を拡大したもので あり、特に、ピクセルアレイモジュールに接続するためのはんだ突起を含んだＸ 、Ｙトレース９２６、９２８を詳細に示している。絶縁誘電体９２４もまた示さ れており、水平方向に配されたＸトレース９２６を垂直方向に配されたＹトレー ス９２８と分離する。 図１３では、ピクセルアレイはガラス基板９２５（好ましくは、蛍光体のコー ティングされたガラス基板）にエポキシ樹脂で接着されたシリコンウエハ９２４ から成る。ピクセル素子を含んだシリコンウエハをガラス基板に固定する前に、 シリコンウエハは背面から約１５umのところのP＋とP-の境界のところまで薄く される。背面の注入（implanting）は背面表面での再結合速度を制御するのには 必ずしも必要ではないということに留意すべきである。550nmの波長で、適切な 量子効果が得られる。 薄くされたシリコンウエハ９２４は、次にガラス基板９２５にエポキシ樹脂で 接着される。ガラス基板をタイル状に切断した後、そのタイルが裏返されてプリ ント基板本体に少量のインジウムで接合される。ガラス板９２５に接合された元 のシリコンウエハ９２４の背面が今度は、プリント基板本体の表面となり、装置 の画像化面として動作する。このことが図１２と１３に描かれている。 本発明では、各ピクセルアレイ（即ち、タイル）はCMOSシングル−ポリシリコ ンゲート ダブル−レベルメタルプロセス（CMOS single-polysilicon gate，do uble-level metal process）を用いて形成される。半導体画像化アレイを製造す る技術での通常の知識を有するものならば、このことは標準の鋳造プロセスとし て認識するであろう。P+型基板上で約１５umの厚さを有するP-型エピタキシャル 層が用いられる。一つのタイルは、各々が約８５um ｘ ８５umであるピクセル 素子の歩留まりに依存しているが、約２５０ｘ２５０個のピクセルを含む。 更に、各タイルは４辺で隣接し、接合端に２０umより小さいギャップを有する 。既述のように、ピクセル素子は、余分な構成素子を用いて構築された走査レジ スタ、信号増幅器、及びマルチプレクサーを有したタイルの端まで拡がる。タイ ルの端に沿う如何なる表面処理されてない接合をも避けるために、各タイルの端 はP+及び金属をP-基板に接触させて密封する。 ピクセルアレイの素子設計基準の幾つかを以下に示す。 信号ラインキャパシタンス成分 １．N+to P-substrate（Vpn=-3V） Ca=0.31fF/um2＠0V Ca=O.16fF/um2＠-3V Area=16um2 Ca=2.6fF Cp=0.2fF/um＠OV Cp=0.17fF/um＠-3V Per=12um Cp-2.0fF mj=0.5 msj=0.1 ２．Cgd overlap for Q2 drain （Col＿Select NMOS Device） Cp=0.25fF/um Per=4.0um Cp=1.0fF ３．Poly to Field Wpoly=2um Ca=.06fF/um2 Area=40um2 Ca=2.4fF Cp=.05fF/um Per=40um Cp=2.0fF ４．Metall to Field Wml=3.0um Ca=.04fF/um2 Area=260um2 Ca=10.4fF Cp=.048fF/um Per=170um Cp=8.2fF ５．Metall to Metal2 Wm2=3.0um Ca=.035fF/um2 Area=9.0um2 Ca=0.3fF Cp=.048fF/um Per=12.0um Cp=0.6fF -------- Total Signal Line Cap/pixel C/pixel=29.5fF Total Cl for 50 pixel line： Cl=1.5pF ６．Signal＿Line source follower gate input capacitance Cg=1.0fF/um2（Cox=350A） Cgd overlap=0.25fF/um W=200um L=1.0um Av=0.85 Cin=200umx2.0umx［(1-Av)x0.67+0.33］x1.0fF/um2 +200umx0.25fF/um=0.22pF TOTAL Signal＿Line Capacitance Ctot=Cl+Cin Ctot=1.5pF+0.22pF=1.72pF ダイナミックレンジ成分 Pixel Voltage Swing for 40M e-signal，photodetector Cpx=1.5pF dVpx=Qpx/Cpx=4.3V Output Signal＿Line Voltage dVsig=Qpx/(Cpx＋Ctot)=2.0V Pixel kTC Noise Limit Vnpx=400/1.5=490e-rms＠25C ソースフォロワーノイズ評価（Source Follower Noise Estimate）（W=200um，L =2um，Ids=2mA，BW=5MHz） Vnt-3nV/Hz （トランジスタ等価入力ノイズレベル）（transistor equival ent input noise level） Vn=6.7uV Qn=2.16E-17C=135e- 全RMS読み出しノイズレベル（Total RMSReadout Noise Level） Qntot=508e- リニアダイナミックレンジ（Linear Dynamic Range）（Peak Signal to RMS Noi se） S/N=4OMe-/508e-=78,740（98dB） 本発明はまた、本発明の画像器アレイ及びシンチレーション物質のような光を 発生するための関連手段を含んだ画像化装置でもある。この光発生手段は、Ｘ線 やガンマ線のような異なる波長の電磁放射により励起されたとき光を発生する。 シンチレーション物質は好ましくは、ピクセルアレイの光検出器にきわめて接近 して国像化アレイの表面に配される。シンチレーション物質は一様な物体とする か、またはピクセルアレイのサイズに応じて分割され得る。これらのピクセルア レイが、画像器アレイをより小さい大きさに作り、シンチレーション放射の拡が りを少なくし、画像器の分解能を改善する。Ｘ線検出に適したシンチレーション 物質は、ガドリニウム酸化硫化物であるエウロピウム、ガドリニウム酸化物であ るエウロピウム、及びランタン酸化臭化物であるテルビウムがある。シンチレー ション物質の出力波長は、検出器の感度に適合するものが好ましい。 本発明は画像器ピクセルアレイへの適用において記載されているが、表示器ピ クセルアレイへの適用においても使用できる。全体で大きな表示ピクチャーを作 り出すために、光を検出するよりもむしろ光を変調または放射するピクセル素子 にアクセスすることが回路に求められている点において、表示器アレイも画像器 アレイの直面したのと同じ問題に直面している。従って、本発明は、アレイ素子 で使用される光を検出するか又は伝送する如何なるタイプの光変換素子とも協同 して有効なものとなる。 本発明は、各ピクセル素子が一般に少なくとも一つの余分な構成素子を含んだ 、画像器ピクセルアレイとして具体化されたものとして、ここでは説明、及び記 載されているが、ここで示された詳細に制限されるものではない。例えば、各ピ クセル素子に余分の構成素子が存在することは必ずしも必要ではない。むしろ、 本発明の趣旨を逸脱することなく、請求の範囲と同等な範囲内で詳細の種々の修 正が可能である。

Claims (1)

1. 【特許請求の範囲】 １． 複数の選択ライン、 複数の信号ライン、 ピクセル素子のアレイ を含むピクセルアレイであって、一つのピクセル素子は、 光変換手段、 光変換手段と複数の信号ラインのうちの一つのライン間に接続されたスイッチ ング手段であって、複数の選択ラインのうちの一つのライン上の信号に応答し、 光変換手段と前記一つの信号ライン間で信号を伝送する、該スイッチング手段、 複数のピクセル素子の各々における少なくとも一つの構成トランジスタであっ て、スイッチング手段とは独立した該構成トランジスタ、及び 複数のピクセル素子の夫々にある複数の構成トランジスタを接続して、ピクセ ル素子のアレイ内に周辺回路を形成するための手段、 を含む、上記ピクセルアレイ。 ２． 複数の選択ラインが複数の列選択ラインを含み、 スイッチング手段が、選択された列選択ラインに夫々応答する２つの直列トラ ンジスタを含み、そして、 複数の構成トランジスタを接続するための手段が、列選択シフトレジスタを形 成する、 請求の範囲第１項に記載のピクセルアレイ。 ３． 光変換手段が光検出器である、請求の範囲第２項に記載のピクセルアレイ 。 ４． ピクセル素子のアレイ、複数の選択ライン、及び複数の信号ラインを有す るピクセルアレイにおいて、改良として、デッドスペースを最小にするためのピ クセル素子を含んだ該ピクセルアレイであって、該ピクセル素子が、 光変換手段、 光変換手段と複数の信号ラインのうちの一つのライン間に接続されたスイッチ ング手段であって、複数の選択ラインのうちの一つのライン上の信号に応答して 、光変換手段と前記一つの信号ライン間で信号を伝送する、該スイッチング手段 、 スイッチング手段とは独立な、少なくとの一つの構成トランジスタ、及び 複数の選択ラインと信号ラインのうちの選択されたラインに構成トランジスタ を接続して、ピクセル素子のアレイ内に周辺回路を形成するための手段 を含む、上記ピクセルアレイ。 ５． 光変換手段が光検出器である、請求の範囲第４項に記載のピクセルアレイ 。 ６． 光強度により決まる大きさを有する電荷を保持するための、光検出器に並 列に接続された電荷蓄積手段をさらに含んだ、請求の範囲第５項に記載のピクセ ルアレイ。 ７． ピクセル素子のアレイ、複数の行選択ライン、複数の列選択ライン、複数 の信号ライン、及び複数の予備ラインを有するピクセルアレイにおいて、改良と して、デッドスペースを最小にするための１または１以上のピクセル素子を含ん だ該ピクセルアレイであって、各ピクセル素子が、 光変換手段、 光変換手段と所定の信号ライン間に接続されたスイッチング手段であって、行 選択ラインのうちの選択されたライン上の信号、及び列選択ラインのうちの選択 されたライン上の信号に応答して、光変換手段と前記所定の信号ライン間で信号 を伝送する、該スイッチング手段、 スイッチング手段とは独立な、少なくとの一つの構成トランジスタ、及び 複数の予備ラインのうちの選択されたライン、及び複数の信号ラインのうちの 選択されたラインに構成トランジスタを接続して、ピクセル素子内に周辺回路を 形成するための手段 を含む、上記ピクセルアレイ。 ８． 構成トランジスタが所定の信号ラインと基準電位ソース間に接続され、 複数の予備ラインがリセットラインを含み、 構成トランジスタはリセットラインに応答し、リセットラインと選択された行 および列選択ラインが指定されたとき、ピクセル素子が基準電位にされリセット される、 請求の範囲第７項に記載のピクセル素子。 ９． 複数の予備ラインがバッファー付信号ラインを含み、 構成トランジスタが、バッファー付信号ラインと基準電位のソース間に接続さ れ、 構成トランジスタは所定の信号ラインに応答し、該所定の信号ラインが指定さ れたとき、バッファー付信号ラインが該所定の信号ラインの増幅された信号を伝 える、 請求の範囲第７項に記載のピクセル素子。 １０． 複数の信号ラインが、複数の第１信号ラインと複数の第２信号ラインを 含み、 構成トランジスタが、第１複数信号ラインのうちの一つのラインと第２複数信 号ラインのうちの一つの間に接続され、 構成トランジスタは選択された行選択ラインに応答し、選択された行選択ライ ンが指定されるとき、構成トランジスタが複数の第１信号ラインのうちの一つと 、複数の第２信号ラインのうちの一つを接続する、 請求の範囲第７項に記載のピクセル素子。 １１． 光を検出するため、及び検出電荷を表す電荷を保持するためのピクセル 素子のアレイ、保持された電荷に係る信号をピクセル素子からアレイ外の回路へ とゲート制御するための選択手段を有するピクセルアレイにおいて、改良として 、デッドスペースを最小にするための１または１以上の構成ピクセル素子を含ん だ該ピクセルアレイであって、各構成ピクセル素子が、 光変換手段、 検出された光に係る電荷を保持するための手段、 電荷を保持するための手段に接続され、選択手段に応答し、保持された電荷に アクセスできるようにするための手段、 選択手段とは独立な、少なくとも一つの構成トランジスタ、及び 構成ピクセル素子のうちの他のピクセル素子の、複数の他の構成トランジスタ に構成トランジスタを接続し、ピクセル素子のアレイ内に周辺回路を形成するた めの手段、 を含む、上記ピクセルアレイ。 １２． ピクセルアレイのマトリックスを含み、前記アレイの各々が、 前記アレイのうちの複数のアレイを接続して前記装置を形成するための手段、 ピクセル素子が占めないアレイ内のスペースを最小にするための、１又は１以 上の構成ピクセル素子 を含んだ装置であって、構成ピクセル素子の各々が、 光変換手段、 光変換手段と複数の信号ラインのうちの一つの間に接続されたスイッチング手 段であって、複数の選択ラインのうちの一つのライン上の信号に応答して、光変 換手段と前記一つの信号ライン間で信号を伝送する、該スイッチング手段、 スイッチング手段とは独立な、少なくとも一つの構成トランジスタ、及び 複数のピクセル素子の夫々にある複数の構成トランジスタを接続して、ピクセ ル素子のアレイ内に周辺回路を形成するための手段、 を含んだ、上記装置。 １３． 前記アレイがピクセル画像化アレイであり、複数の構成ピクセル素子を 含んだ前記画像化アレイの各々が、 光を検出するため、及び検出に係る電荷を保持するための光検出手段、 ピクセル素子からの保持電荷に係る信号を画像化アレイの外の回路に送るため の選択手段、 光検出手段に接続され、選択手段に応答し、保持された電荷にアクセスできる ようにするための手段、 選択手段とは独立な、少なくとの一つの構成トランジスタ、及び 構成ピクセル素子うちの他のピクセル素子の、複数の他の構成トランジスタに 構成トランジスタを接続し、画像化アレイ内に周辺回路を形成するための手段、 を含んだ、請求の範囲第１２項に記載の装置。 １４． 特定の波長の光をそれと異なる波長の放射に応答して発生するための手 段であって、光検出器アレイに近接して配置された該光発生手段を含み、改良と して、光検出器アレイを含んだ画像化アレイであって、該光検出アレイが、 複数の選択ライン、 複数の信号ライン、 ピクセル素子のアレイ を含み、各ピクセル素子が、 特定の波長の光を検出するための光検出手段、 光検出手段と複数の信号ラインのうちの一つの間に接続されたスイッチング手 段であって、複数の選択ラインのうちの一つのライン上の信号に応答して、光変 換手段と前記一つの信号ライン間で信号を送る、該スイッチング手段、 複数のピクセル素子の各々における、スイッチング手段とは独立な少なくとも 一つの構成トランジスタ、及び 複数のピクセル素子のそれぞれにある複数の構成トランジスタを接続して、ピ クセル素子の光検出器アレイ内に周辺回路を形成するための手段 を含む、上記画像化アレイ。