JPH0832073B2 - ビデオ信号処理システム - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ビデオ信号処理システムに関し、より具体
的にいえば、第１のクロックに同期した（たとえばバー
ストにロックされた）ビデオ・サンプルを、第２のクロ
ックに同期した（たとえば水平同期信号にロックされ
た）ビデオ・サンプルに変換するための装置を使用した
システムに関するものである。

〔背景技術〕

デジタルTV受像機の様なデジタル・ビデオ信号処理シ
ステムは、通常、ビデオ信号のバースト成分に同期した
サンプリング・クロックによってアナログ・ビデオ信号
をデジタル・サンプリングに変換する。サンプリング・
クロックをバーストに同期させると、すなわちデジタル
・ビデオ・サンプルをバーストに同期させると、複合ビ
デオ信号のカラー成分の復調とカラー信号処理に都合が
良い。

２倍周波数走査（順次走査）という様な或種の受像機
の改善にとってはライン周波数に位相ロックされたサン
プルを得ることが望ましい。標準NTSC信号では、バース
トにロックされたサンプリング・クロックはライン周波
数にも同期しているが、非標準信号やPALビデオ信号の
バーストにロックされたデジタル・ビデオ・サンプルは
ライン周波数にロックされていない。

従って、バーストにロックされたデジタル・ビデオ・
サンプルをラインにロックされたサンプルに変換する装
置が要求されている。この変換を行う場合に、サンプル
の位相と、ラインにロックされたクロックの位相との間
の対応は、普通のデジタル・カラー復号装置を利用する
場合にも維持されねばならない。

〔発明の目的〕

よって本発明の目的は、上述の点に鑑み、バーストに
ロックされたデジタル・ビデオ・サンプルを、ラインに
ロックされたサンプルに変換するビデオ信号処理システ
ムを提供することにある。

〔発明の概要〕

この発明の一実施例に従った、カラー成分を含んでい
る複合ビデオ信号を処理するためのビデオ信号処理シス
テムでは、ビデオ信号は、上記カラー成分の規則的に繰
返す位相でサンプルされたビデオ信号サンプルとして、
サンプルされたデータ・フォーマットで出現する。この
システムは、上記ビデオ信号サンプルに同期したサンプ
ル・クロック信号（sample clock signal）の信号源
と、上記サンプル・クロック信号とは非同期の処理クロ
ック信号（processing clock signal）の信号源とを持
っている。サンプル・クロック信号源には位相符号化手
段が結合されており、上記ビデオ信号サンプルの各サン
プリング位相に対応するサンプル・クロック・デジタル
コードを生成する。上記ビデオ信号サンプルおよび上記
サンプル・クロック・デジタルコードを受け入れるため
の入力ポートを持ったメモリ手段が設けられており、こ
のメモリ手段は上記ビデオ信号サンプルおよびそれに関
係した各々のデジタルコードを上記サンプル・クロック
信号に同期してストアし、また、このストアされた上記
ビデオ信号サンプルおよびそれに関連した各々のデジタ
ルコードを上記処理クロック信号と同期して読み出すも
のであって、このストア動作および読み出し動作は同時
的に生ずる。

たとえば、上記処理クロック信号は複合ビデオ信号の
水平同期成分に位相ロックされている。そして、この処
理システムは上記メモリ手段に結合された利用手段（ut
ilization means）を持っており、この利用手段は上記
デジタルコードに応答して複合ビデオ信号のカラー成分
を復調するために上記デジタルコードに応答する。

〔実施例〕

以下、本発明を図面を参照しつゝ説明する。

第１図には、カラー・バースト基準信号（BURST）の
一部と、位相ロックされた副搬送波周波数の４倍の周波
数のクロック（4Fsc）の関係が示されている。バースト
波形上の×点は、4Fscクロックに応じてバースト信号が
サンプルされる一連の点を示している。図示されたこの
サンプリング点は、カラー信号の復号を簡単化するよう
に選ばれている。バースト周波数は3.58MHz（NTSC方
式）で１サイクル当り４個のサンプルが抽出される。カ
ラーバーストは、−（Ｂ−Ｙ）色差信号に相当し、また
サンプリング点の１つがバーストのピーク点で生じる。
その次に続く３個のサンプリング点は90度の位相間隔で
発生する。デジタルTVシステムの設計者にとって周知の
ように、これら後者の３個のサンプリング点は、それぞ
れ、（Ｒ−Ｙ），（Ｂ−Ｙ）および−（Ｒ−Ｙ）色差サ
ンプルに相当する。

−（Ｂ−Ｙ），（Ｒ−Ｙ），（Ｂ−Ｙ）および−（Ｒ
−Ｙ）サンプルに連続的に対応させれば、このインター
リーブされたサンプルを分解（デマルチプレキシング）
することによって、デジタル・クロミナンス信号の直交
成分を分離することができる。或いは、４個のインター
リーブされたサンプルより成る各シーケンスのうちの２
個のみを選択することによって、直交成分の分離と復調
を行うことができる。たとえば、（Ｒ−Ｙ）サンプルと
（Ｂ−Ｙ）サンプルのみを選択してそれらをそれぞれの
出力ポートに生成するデマルチプレクサを使えば、復調
された（Ｒ−Ｙ）色差信号と（Ｂ−Ｙ）色差信号を得る
ことができる。第１図に示された(R-Y)_CLクロックと(B-
Y)_CLクロックとは、上記の様な復調を行なうのに使用さ
れるものである。この様な簡単なクロミナンス信号の復
調を行うには、復調用のクロックの位相は、サンプリン
グ・クロックに対して固定された関係に維持されなけれ
ばならない。

バーストにロックされたクロック（burst locked clo
ck:以下、バースト・ロック・クロックともいう）で信
号をサンプルし、このバースト・ロック・クロックと非
同期のラインにロックされたクロック（line locked cl
ock:以下、ライン・ロック・クロックともいう）で上記
サンプルを処理するデジタルTVシステムでは、そのサン
プル位相と処理クロック位相との間にほとんど或いは全
く位相の整一性（コヒーレンス）が無い。一般に、これ
はビデオ信号のルミナンス成分を処理する際には重要な
ことではない。しかし、これは例えば、ビデオ信号のク
ロミナンス成分の簡略化された復調方式にとって妨げと
なる。しかし、非同期クロックで動作する処理回路は、
一般に、サンプルがサンプル・クロック位相情報と共に
供給されるならば、或いはバースト・クロックから非同
期クロックへの変換装置がサンプル位相をクロック位相
と一致させるならば、通常のカラー信号処理回路で構成
することができる。以下の説明において、上記非同期ク
ロックをライン・ロック・クロックということにする。

第２図は、カラー・バーストに位相ロックされたサン
プリング・クロック信号に同期してアナログ・ビデオ信
号をパルスコード変調されたフォーマット（PCM2進数）
に変換し、次に、このPCM符号化ワード（codeword）
を、例えばビデオ信号の水平同期成分に位相ロックされ
たクロック信号に同期して処理するための、ビデオ信号
処理システムの一部を示す。このシステムにおいて、上
記サンプリング・クロック信号の位相は符号化される。
クロック位相符号化ワードは、このシステムでサンプル
位相を処理システムのクロック位相に関連させるため
に、上記PCMビデオ・サンプル符号化ワードと結び付け
られる。

以下の各図において、細い矢印をつけた線は、付加斜
線とその斜線に付記した並列接続数を示す数字とが付け
られていない限り、一般に１本の導体による接続を示し
ている。幅の広い矢印は多数の線より成るバスを示す。
第２図において、例えばチューナ／検波器からのベース
バンド複合ビデオ信号は、端子10を介してアナログ／デ
ジタル変換器（ADC）11のアナログ入力端子に供給され
る。ADC11は、バースト・ロック・クロック発生器12か
らのサンプリング・クロックに応じて、その入力に供給
されたアナログ信号のPCM化信号を生成する。ADC11から
出力されたPCMサンプルはカラー副搬送波周波数の４倍
のレートで発生する。そして、このPCMサンプルは、複
合ビデオ信号のクロミナンス成分のサンプルが例えば繰
返し間欠的に連続する(R-Y)_n,(B-Y_n,-(R-Y)_nおよび-(B-
Y)_nの順序で発生するように、副搬送波に位相ロックさ
れる。

ADC11からのサンプルは、バースト・ロック・クロッ
ク発生器12に供給される。この発生器12は、副搬送波の
４倍周波数のクロック4Fscと、別のクロック信号Fscお
よび2Fscとを発生する。

クロック発生器12で発生したこれら３種のクロック信
号は、サンプル・クロック位相エンコーダ13に印加され
る。位相エンコーダ13は、その時のサンプリング・クロ
ック・サイクルの位相に対応したバイナリ符号化ワード
（binary codeword）を生成する。例えば、−（Ｂ−
Ｙ），（Ｒ−Ｙ），（Ｂ−Ｙ）および−（Ｒ−Ｙ）信号
軸に沿ったサンプルに対応するサンプリング・クロック
・バイナリ・コードは、それぞれ符号化ワード00,01,10
および11となる。この対応関係は第１図に示されてい
る。

第３図は、バースト・ロック・クロック発生器12の一
実施例の構成をブロック形式で示すと共に、クロック位
相エンコーダ13の論理回路構成を示している。このバー
スト・ロック・クロック発生器12の構成は既に知られて
いるものである。第３図において、ADCは位相ロック・
ループの一部をなしており、そのため、位相検出器はバ
イナリ・デバイスである。端子10に供給されるアナログ
信号に応答するようこの位相ロック・ループが構成され
ていることは、容易に理解されよう。

第３図に示すクロック位相エンコーダ13は、この機能
を果すために使用できる回路の一例である。クロック位
相エンコーダ13のANDゲートおよびORゲートは第１図の4
Fsc,2FscおよびFscクロック波形を図中に示した符号化
ワードに変換する。バッファ・メモリ17（第２図参照）
の入力タイミングによっては、クロック位相エンコーダ
13の出力とメモリ17の間にラッチを入れて4Fscの１クロ
ック周期全体に対してクロック位相コードを維持するこ
とが望ましい。

Fscと2Fscのクロック波形は、４個の符号化ワードの
列を発生するに充分な情報を含んでいる。例えば、サン
プル−（Ｂ−Ｙ），（Ｒ−Ｙ），（Ｂ−Ｙ）および−
（Ｒ−Ｙ）にそれぞれ対応するように符号化ワード10,0
1,00および11を選んだとすれば、MSBクロック位相コー
ド・ビットおよびLSBクロック位相コード・ビットとし
て、それぞれFscクロック信号および2Fscクロック信号
を利用することができる。このクロック位相符号化ワー
ドの選択は全く自由で、たゞ最終的にこの符号化ワード
を使用するデコーダの設計に関係があるだけである。

再び第２図に戻ると、ADC11から出力されたPCMサンプ
ルは、バースト・ロック・サンプル（burst locked sam
ple）をライン・ロック・サンプル・レート（line lock
ed sample rate）に変換するバッファ・メモリ17に供給
される。

バッファ・メモリ17は、先入れ先出し（ファースト・
イン・ファースト・アウト）型の、すなわちFIFOメモリ
として一般的に知られているメモリ・システムの一形態
のものである。第２図の回路で使用するFIFOメモリの一
例は、第７図を参照して後述する。

バッファ・メモリ17は、データを或る第１のレートで
記憶位置に書き込み、またはこれと同時に、この第１の
レートは非同期の第２のレートで記憶位置からデータ読
み出しができるものである。

書き込みアドレス・カウンタ15は、バースト・ロック
・クロック発生器12からの4Fscサンプリング・クロック
に応答して、ADC11からのPCMサンプル符号化ワードおよ
びクロック位相エンコーダ13からのサンプリング・クロ
ック符号化ワードの出現に同期したアドレス符号化ワー
ドを発生する。書き込みアドレス・カウンタ15からのア
ドレス符号化ワードは、バッファ・メモリ17の書き込み
アドレス入力ポートW/Aに印加され、各PCMビデオ・サン
プルをそのメモリ中の特定記憶位置に割り当てる。

読み出しアドレス・カウンタ16から出力された読み出
しアドレス符号化ワードは、バッファ・メモリ17の読み
出しアドレス入力ポートR/Aに印加される。この読み出
しアドレス符号化ワードに応答し、バッファ・メモリ17
は、その読み出しアドレス符号化ワードの発生に同期し
たレートで、一連のPCMビデオ・クロック位相符号化ワ
ードを出力する。

読み出しアドレス・カウンタ16は、ライン・ロック・
クロック発生器14からのクロック信号4Fsc′に応答し
て、読み出しアドレス符号化ワードを生成する。クロッ
ク信号4Fsc′の周波数は、サンプリング・クロック4Fsc
の周波数と実質的に等しいものとする（もし入力ビデオ
信号がPAL信号であれば、4Fscクロックの周波数は17.73
4475MHzであり、4Fsc′クロックの周波数は17.734375MH
zである）。

或いは、ADC11からのサンプル・レートについて、バ
ッファ・メモリ17へそのサンプルを印加する前に、より
低いレートに変換することもできる。この新たな低いサ
ンプル・レートF_sampleはバースト・クロックにロック
される。このような低いレートのサンプルに適合させる
ために、読み出しクロックF_sample′は実質的に上記F
_sampleレートと等しくする。

ライン・ロック・クロック発生器14は、端子10に生ず
るアナログ複合ビデオ信号の水平同期成分に応じて、4F
scクロック信号と実質的に等しくかつビデオ信号の水平
同期成分に位相ロックされたクロック信号4Fsc′を発生
する。ライン・ロック・クロック発生器14は、ビデオ信
号処理回路の分野の専門家にとって知られている通常の
位相ロック・ループ回路より成るものである。或る種の
用途では、端子10に到来するビデオ信号とは別の信号源
から4Fsc′クロックを取り出すこともできることに注意
されたい。

ライン・ロック・クロック発生器14は、また、アドレ
ス・カウンタ15,16およびバッファ・メモリ17を周期的
にリセットするリセット信号Ｒも発生する。リセットパ
ルスの周波数は、クロック4Fscと4Fsc′との間の予想さ
れた周波数差およびバッファ・メモリ17の大きさによっ
て決まる。この周波数差が小さければ、そのリセット周
波数は垂直レートに相当したものとなるが、周波数差が
大きく及び／又はメモリの寸法が小さければ、そのリセ
ット周波数は水平レートに相当したものとなる。リセッ
トは、そのリセット機能によりビデオ情報が損失するこ
とが無いように、帰線期間中に行うことが望ましい。

バッファ・メモリ17から読み出されたビデオ・サンプ
ルはビデオ信号処理回路18に印加され、そこで4Fsc′ク
ロックレートにて同期的に処理される。

カラー信号の処理が無ければ、デジタル・ビデオ信号
処理は一般にサンプリング・クロックの位相には影響さ
れない。カラー信号処理は、また、直交関係にある色差
信号の分離と復調を除いて、クロック位相には影響され
ない。第４図は、第２図に示したデジタル・ビデオ信号
処理回路18中に組み込むことのできる、色差信号の分離
器（separator）および復調器（demodulator）を示して
いる。

第４図において、バス19上に現われるバッファ・メモ
リ17からの一連のサンプルは、デジタル帯域通過フィル
タ（BPF）25に印加されるビデオ・サンプルと、遅延素
子27に印加されるサンプル・クロック位相コードとに分
離される。デジタル帯域通過フィルタ25は有限インパル
ス応答フィルタであって、複合ビデオ信号のクロミナン
ス成分が占める周波数スペクトル部分を通過させ、ルミ
ナンス成分を実質的に除去するように構成されている。
帯域通過フィルタ25は、4Fsc′クロック信号で逐次制御
され、従って、バッファ・メモリ17から供給されるビデ
オ・サンプルと同期的に動作する。

フィルタ25からのクロミナンス・サンプルは、4Fsc′
クロックによりラッチ回路26にクロック入力させられ
る。ラッチ回路26からのサンプル出力は、ラッチ回路29
および30の各データ入力ポートＤに並列的に印加され
る。ラッチ回路29および30は、その各クロック入力端子
Ｃにクロック位相デコーダ28から供給される制御信号に
応じて、データを入力するように条件付けられている。
第４図に示されているデコーダの場合、ラッチ回路29は
（Ｒ−Ｙ）位相のサンプルのみを入力するように、ラッ
チ回路30は（Ｂ−Ｙ）位相のサンプルのみを受け入れる
ように条件付けられている。従って、ラッチ回路29およ
び30からの出力サンプル列は、それぞれ、復調された
（Ｒ−Ｙ）色差信号および（Ｂ−Ｙ）色差信号を表わし
ている。これらの色差信号は、飽和制御その他の処理を
更に行うためにクロマ処理器33に印加される。

バス19とクロック位相デコーダ28との間に接続された
遅延素子27は、補償用の遅延を与えてクロック位相デコ
ーダ28からの制御信号をラッチ回路26から供給されるサ
ンプルと適正に整列させる。

こゝに例示したクロック位相デコーダ28は、第１図に
示したサンプリング・クロック位相符号化ワード（サン
プル位相コード）を判別するように構成されている。具
体的には、（Ｒ−Ｙ）サンプルおよび（Ｂ−Ｙ）サンプ
ルの位相コードは、それぞれ01および10である。ANDゲ
ート34はその２つの入力端子に印加される論理状態が01
符号のときにのみ論理１を出力し、ANDゲート33はその
２つの入力端子の論理状態が10コードのときのみ論理１
を出力する。ANDゲート33および34の両出力端子は、そ
れぞれANDゲート31および32を介してラッチ30および29
のクロック入力端子Ｃ′に結合されている。ANDゲート3
1および32に各第２入力端子には4Fsc′クロック信号が
印加されており、ANDゲート33および34からのデコード
された出力信号を、帯域通過フィルタ25,ラッチ回路26
およびクロマ処理器33に印加されるクロック信号に同期
させている。

色差信号の復調でなく分離を行いたい場合には、この
サンプル・クロック位相を2Fscクロックの論理状態に対
応する１ビット符号化ワードで符号化する。この場合デ
コーダは、その位相符号化ワードとその補数をそれぞれ
ラッチ29および30のクロック入力端子に印加する装置に
替えればよい。

第５図は、第２図に示したクロック変換システムのそ
の他の構成例を示し、くし形フィルタ20を備えたもので
ある。第５図に示した各素子のうち第２図の素子と同じ
数字を付けたものは、同様な機能を持つものである。

くし形フィルタ20は、正確な線順次で発生するサンプ
ルを必要とする。一般に、くし形フィルタの応答は、ク
ロックのレート変換プロセスに起因してサンプルが欠落
した場合、悪影響を受ける。従って、くし形フィルタ処
理はクロックのレート変換処理より前段で行うべきであ
る。

しかし、もしバッファ・メモリ17がライン毎（ライン
・バイ・ライン）にリセットされて特定サンプルがライ
ン相互間で整列するのであれば、くし形フィルタをその
メモリより後段に置いてもよい。

くし形フィルタ20は、分離されたクロミナンス信号と
ルミナンス信号を供給するので、このくし形フィルタに
後続するバッファ・メモリ17′はこれら両信号を受け入
れるための並列メモリ部を持っていなければならない。
この並列メモリは、同じ書き込みおよび読み出しアドレ
ス・コードで並列に制御されるものである。

クロック位相エンコーダ13′の構成は、使用されるく
し形フィルタの構成によって決まる。もし、くし形フィ
ルタ20によって生成されるクロミナンス信号が、このく
し形フィルタ20の入力ポートに印加される複合ビデオ信
号のクロミナンス成分と同相であれば、クロック位相エ
ンコーダ13′はクロック位相エンコーダ13（第２図，第
３図参照）と同じものとなる。あるいは、もし、くし形
フィルタ20が、入力クロミナンス成分に対して例えば18
0度位相のずれたクロミナンス信号を生成する場合、ク
ロック位相エンコーダ13′はその差に対処できるように
構成されねばならない。例えば、エンコーダは、この18
0度の位相差を補償するために、入力サンプルの位相
（Ｒ−Ｙ），（Ｂ−Ｙ），−（Ｒ−Ｙ），−（Ｂ−Ｙ）
についてそれぞれ符号化ワード11,00,01および10を発生
するように構成しなければならない。

第６図は、更にその他の実施例を示す。本実施例にお
いて、バッファ・メモリ17からのサンプル出力は処理ク
ロック4Fsc′に対して適当に位相が調整され、その後、
通常のデジタル・ビデオ処理回路で処理される。第６図
の素子で第２図の素子と同じ数字を付けられたものは、
同様な作用をするものである。

第６図において、ライン・ロック・クロック発生器1
4′は付加的なクロック信号2Fsc′およびFsc′を生成す
るように構成されている。これらのクロック信号と4Fs
c′クロック信号は、クロック位相エンコーダ13と同様
な構成を有するクロック位相エンコーダ50に印加され
る。このクロック位相エンコーダ50は、後段のビデオ処
理回路（図示せず）で使用される、クロック4Fsc′のそ
の時点の位相を表わす符号化ワードを発生する。ライン
・ロック・クロック発生器14′から発生するクロック信
号は、カラー副搬送波のライン−ライン相互の関係に対
応するように、位相が定められる。例えばNTSC方式の場
合には、Fsc′クロックはライン相互間で180度の関係に
なるように、その位相が定められる。4Fsc′クロックの
位相は、バッファ・メモリ17から出力されたサンプルの
サンプリング・クロック位相と比較される。もし位相差
があれば、読み出しクロック・アドレスが調節され、そ
の結果として、バッファ・メモリ17から読み出されるサ
ンプルが、その時のライン・ロック・クロック位相と同
じサンプリング・クロック位相4Fscによってサンプリン
グされたものとなるようにされる。

第６図において、サンプル位相と4Fsc′クロック位相
との比較は、ROM51によって行われる。バッファ・メモ
リ17から出力されるその時のサンプルのサンプル位相符
号化ワードと、クロック位相エンコーダ50からの4Fsc′
位相符号化ワードは合成されて、アドレス符号化ワード
となりROM51に供給される。ROM51は、バッファ・メモリ
17に対する適当な読み出しアドレス修正値を生成するよ
うにプログラムされている。その修正値は加算器53に供
給され、そこで読み出しアドレス・カウンタ16から供給
される読み出しアドレスと加算／減算される。加算器53
の出力は、次いで、バッファ・メモリ17の読み出しアド
レス入力ポートR/Aに印加される。

下記の表は、サンプル位相コードとライン・クロック
位相コードの符号のすべての組み合せに関してROM51中
にプログラムされた修正値を示す。この表は、バッファ
・メモリ17が０から７までの番号をつけられた８個のメ
モリ位置を持っているものとしている。書き込みアドレ
ス・カウンタ15からの書き込みアドレス・コードと読み
出しアドレス・カウンタ16からの読み出しアドレス・コ
ードは、アドレス値０から７まで連続的に再循環（リサ
イクル）する。従って、もしライン・ロック・クロック
4Fscの位相がサンプリング・クロックに対してスリップ
したとすると、バッファ・メモリ17中のどのメモリ位置
が、その時の4Fsc′クロック位相と同相のサンプルを持
っているか決めるのは簡単なことである。

ROM51中にプログラムされた修正値は、現にバッファ・
メモリ17から出力された誤サンプルに最も近い所望サン
プリング位相を持つサンプルが選択されるように選ばれ
る。

ROM51はまた別の修正値を持つようプログラムするこ
ともできる。例えば、修正値は、4Fsc′クロックの位相
がサンプル位相コードの後方にスリップするときは常に
読み出しアドレス符号化ワードを増加させ、また4Fsc′
クロックの位相がサンプル位相コードより前に進むとき
は読み出し符号化ワードを減少させるように、選ぶこと
ができる。

ROM51は、好ましくは、ビデオ情報が存在しないビデ
オ信号期間、すなわち水平帰線期間の読み出しアドレス
を修正するように設定される。これは、ライン・ロック
・クロック発生器14′で適当なイネーブル信号を発生
し、これをROM51のイネーブル入力端に印加することに
よって行うことができる。この場合、イネーブル信号と
イネーブル信号の間に、すべての読み出しアドレスに対
して同一の修正値を印加する。このイネーブル信号は、
各アドレス・カウンタに印加されるリセット制御信号と
は異なるレートを有するものであってもよい。

アドレス修正は、読み出しアドレス・カウンタ16から
の読み出しアドレス符号化ワードに対してではなく書き
込みアドレス・カウンタ15からの書き込みアドレス符号
化ワードに対しても行い得ること、或いは、読み出しお
よび書き込みの符号化ワードの双方に対して修正の組み
合わせを行い得ることは容易に理解できる。更に、アド
レス修正は、読み出しおよび／または書き込みアドレス
・カウンタに付するクロック・パルスの入力を選択的に
禁止または増大させることによって行われる。

第６図に示したシステムの変形例として、バッファ・
メモリ容量がサンプリング位相の数の整数倍であるもの
では、サンプリング・クロック位相コードをクロック位
相エンコーダ13からROM51のアドレス入力端に直接的に
印加するようにできる。この変形は、破線で描かれたパ
ス54で例示されている。

標準PALビデオ信号のバースト・ロック・サンプルを
ライン・ロック・サンプルに変換することが必要で、ラ
イン・ロック・クロック4Fsc′が、バースト・ロック・
クロックよりも垂直期間当たり正確に２個少ないパルス
を含んでいる様な別の実施例では、各垂直期間中に加算
器53に対して２（８段バッファ・メモリに対してモジュ
ーロ８）を加算する回路を備えればよい。この回路は、
各垂直期間中に２回クロックされる３ステージ２進数カ
ウンタで構成することができる。この３ステージ２進数
カウンタからの３つの出力信号は必要な修正コードを提
供する。

第７図は、これまで述べてきたシステムで使用される
バッファ・メモリの一例を示している。このメモリは並
列入力・並列出力型のFIFOメモリである。この図で、デ
ータ入力バスから得られる入力サンプルは、ラッチ102
〜109のデータ入力ポートＤに並列に供給される。各入
力サンプルは、デコーダ101からのラッチ信号に応じて
各ラッチ102〜109中に連続してロードさせられる。ラッ
チ信号の入力は１サンプル期間当り１個のラッチを可動
状態にする。書き込みアドレス値を順次に増加させる
と、デコーダ101は各ラッチを順次可動状態にして、再
び第１のラッチに戻るように再循環を繰り返す。

ラッチ102〜109の出力ポートはデータ出力バスに並列
接続されている。各ラッチの出力ポートは３状態（thre
e-state）出力を行い、出力イネーブル・パルスを受け
たラッチ102〜109のみがデータ出力バスにデータを供給
する。ラッチ102〜109は、１サンプル周期に１つの信号
を出す８者択１（ワン・オブ・エイト）デコーダ110の
出力に応じて出力イネーブル状態にされる。デコーダ11
0は、読み出しアドレス・カウンタから供給される２進
読み出しアドレス値に応答して、各ラッチを順次動作さ
せる。デコーダ101と110は、例えばMSI集積回路SN74LS1
38の如き型式のものである。ラッチ102〜109の型式は例
えばMSI集積回路SN74LS374の如きものである。このSN74
LS374は８ビット装置であるが、もしそれよりも多数の
ビットを必要とする場合は、その付加データ・ビットに
適応できるように各ラッチ102〜109に別の装置を並列接
続すればよい。

以上説明した通り本発明によれば、バーストにロック
されたデジタル・ビデオ・サンプルを、ラインにロック
されたサンプルに変換するビデオ信号処理システムを構
成することができるので、PAL方式のビデオ・サンプル
を入力した場合にもライン・ロックされたサンプルに直
ちに変換することが可能となる。

【図面の簡単な説明】

第１図は、カラー・バースト信号とそれに位相ロックさ
れたクロック信号の一部を示す波形図、 第２図はこの発明を実施したビデオ信号処理システムの
ブロック図、 第３図は上記第２図，第５図および第６図のシステムに
使用するクロック位相エンコーダのブロック図、 第４図は、第２図に示したデジタル・ビデオ信号処理回
路18中に組み込むことのできる、色差信号の分離器（se
parator）および復調器（demodulator）を示すブロック
図、 第５図はこの発明を実施したビデオ信号処理システムの
ブロック図、 第６図はこの発明を実施したビデオ信号処理システムの
ブロック図、 第７図は第２図，第５図および第６図のシステム中に使
用されるバッファ・メモリのブロック図である。 10……入力端子、12……バースト・ロック・クロック発
生器、13……クロック位相エンコーダ、14……ライン・
ロック・クロック発生器、17……バッファ・メモリ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】バースト基準成分と水平同期成分とを含む
   複合ビデオ信号を処理するためのビデオ信号処理システ
   ムにおいて、 前記バースト基準成分に応じて、該バースト基準成分に
   位相ロックされたサンプリング・クロック信号を生成す
   る手段と、 前記サンプリング・クロック信号に応じて、前記複合ビ
   デオ信号のデジタル化信号を発生するアナログ／デジタ
   ル変換器と、 前記水平同期成分に応じて、該水平同期成分に位相ロッ
   クされており且つ前記サンプリング・クロック信号と実
   質的に等しい周波数を有する処理用クロック信号を生成
   する手段と、 前記アナログ／デジタル変換器に結合され、前記サンプ
   リング・クロック信号に同期して前記デジタル化信号を
   順次記憶し、前記処理用クロック信号に応じて該処理用
   クロック信号と同期的に記憶領域から前記デジタル化信
   号を順次読み出し、該記憶領域に対する書き込みと該記
   憶領域からの読み出しとが同時的に行われるメモリ手段
   と、 前記複合ビデオ信号の各フィールドごとに、前記メモリ
   手段に対する読み出しサンプル・シーケンスを２サンプ
   ルぶんだけ進める手段と を具備したことを特徴とするビデオ信号処理システム。
2. 【請求項２】特許請求の範囲１項に記載のビデオ信号処
   理システムにおいて、 前記メモリ手段は、 前記アナログ／デジタル変換器に結合されたデータ入力
   ポートと、データ出力ポートと、読み出しアドレス入力
   ポートと、書き込みアドレス入力ポートとを有するFIFO
   メモリと、 前記書き込みアドレス入力ポートに結合され、前記サン
   プリング・クロック信号に応じて、書き込みアドレス・
   コードの再循環シーケンスを生成する手段と、 前記処理用クロック信号に応じて、前記読み出しアドレ
   ス入力ポートに供給される読み出しアドレス・コードの
   再循環シーケンスを生成する手段とを有し、 前記読み出しサンプル・シーケンスを２サンプルぶんだ
   け進める手段は、 前記読み出しアドレス・コードの生成手段に結合されて
   おり、前記複合ビデオ信号の各フィールドごとにその時
   の読み出しアドレス・コードに値２を加算する加算器を
   含んでいる ことを特徴とするビデオ信号処理システム。