JPH08191260A - 高速周波数ホッピングスペクトル拡散受信機と相関器 - Google Patents
高速周波数ホッピングスペクトル拡散受信機と相関器Info
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- H04B1/713—Spread spectrum techniques using frequency hopping
- H04B1/7156—Arrangements for sequence synchronisation
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Abstract
(57)【要約】 （修正有）
【目的】 ホッピング系列の同期を短時間で獲得できる
高速周波数ホッピングスペクトル拡散受信機の相関器を
提供する。 【構成】 送信すべき狭帯域変調信号を、時間的に１ビ
ット当たりＭ個の信号片に切分け、個別の周波数帯域ｆ
1〜ｆMで送信するＦＦＨＳＳ方式受信機の相関器に、周
波数ｆ1〜ｆMの各信号を出力するＭ個の周波数シンセサ
イザ51と、受信信号をチップ周期単位に遅延させ、遅延
時間の異なるＭ個の並列データを出力する遅延手段53
と、遅延手段の各出力信号と周波数シンセサイザの各出
力信号とを乗算するＭ個の乗算手段54と、乗算手段の各
々から出力された信号を検波するＭ個の検波手段56と、
検波手段の各々の検波出力を加算する加算手段57とを設
ける。この相関器で入力信号をチップ周期単位で遅延さ
せ相関をビット周期時間取り続けると、ホッピング系列
の同期時点で出力にピークが現れる。
高速周波数ホッピングスペクトル拡散受信機の相関器を
提供する。 【構成】 送信すべき狭帯域変調信号を、時間的に１ビ
ット当たりＭ個の信号片に切分け、個別の周波数帯域ｆ
1〜ｆMで送信するＦＦＨＳＳ方式受信機の相関器に、周
波数ｆ1〜ｆMの各信号を出力するＭ個の周波数シンセサ
イザ51と、受信信号をチップ周期単位に遅延させ、遅延
時間の異なるＭ個の並列データを出力する遅延手段53
と、遅延手段の各出力信号と周波数シンセサイザの各出
力信号とを乗算するＭ個の乗算手段54と、乗算手段の各
々から出力された信号を検波するＭ個の検波手段56と、
検波手段の各々の検波出力を加算する加算手段57とを設
ける。この相関器で入力信号をチップ周期単位で遅延さ
せ相関をビット周期時間取り続けると、ホッピング系列
の同期時点で出力にピークが現れる。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル移動無線通
信などに使用される高速周波数ホッピングスペクトル拡
散受信機とそれに組込まれる相関器及び同期装置に関
し、特に、ホッピング系列の同期を高速で獲得できるよ
うにしたものである。
信などに使用される高速周波数ホッピングスペクトル拡
散受信機とそれに組込まれる相関器及び同期装置に関
し、特に、ホッピング系列の同期を高速で獲得できるよ
うにしたものである。
【０００２】
【従来の技術】ディジタル移動無線通信システムなどで
用いられる周波数ホッピングスペクトル拡散方式では、
図８に示すように、位相シフトキーイング（ＰＳＫ）や
周波数シフトキーイング（ＦＳＫ）等の狭帯域変調信号
を時間的に細かく切り分けて、多くの周波数帯域（周波
数スロット）に分散させて送信を行なう。細かく切り分
けた信号の一片を“チップ（chip）”と称し、その長さ
をチップ周期Ｔｃ（ｓｅｃ）と呼んでいる。このＴｃを
ビット周期Ｔｂ以下に設定する方式を高速周波数ホッピ
ングスペクトル拡散（Fast Frequency Hopping Spread
Spectrum：以下ＦＦＨＳＳと略す）方式という。なお、
ＴｃがＴｂを超えるものは低速周波数ホッピングとい
う。
用いられる周波数ホッピングスペクトル拡散方式では、
図８に示すように、位相シフトキーイング（ＰＳＫ）や
周波数シフトキーイング（ＦＳＫ）等の狭帯域変調信号
を時間的に細かく切り分けて、多くの周波数帯域（周波
数スロット）に分散させて送信を行なう。細かく切り分
けた信号の一片を“チップ（chip）”と称し、その長さ
をチップ周期Ｔｃ（ｓｅｃ）と呼んでいる。このＴｃを
ビット周期Ｔｂ以下に設定する方式を高速周波数ホッピ
ングスペクトル拡散（Fast Frequency Hopping Spread
Spectrum：以下ＦＦＨＳＳと略す）方式という。なお、
ＴｃがＴｂを超えるものは低速周波数ホッピングとい
う。
【０００３】高速周波数ホッピングでは、ホッピング系
列長をＭとするとＴｂ＝ＭＴｃの関係がある。チップ信
号の配置は、各々のユーザーに個別に与えられたホッピ
ング系列に従っている。図８を例にとると、ホッピング
系列長Ｍは４であり、用いられているホッピング系列は
“１，４，２，３”である。１ビットを構成する４ヶの
チップ信号は、それぞれｆ1，ｆ4，ｆ2，ｆ3の周波数帯
に配置されている。このように搬送周波数を細かく変化
させ、通信状態の悪い周波数に長く留まることがないよ
うに構成することによって、通信品質を平均化すること
ができる。
列長をＭとするとＴｂ＝ＭＴｃの関係がある。チップ信
号の配置は、各々のユーザーに個別に与えられたホッピ
ング系列に従っている。図８を例にとると、ホッピング
系列長Ｍは４であり、用いられているホッピング系列は
“１，４，２，３”である。１ビットを構成する４ヶの
チップ信号は、それぞれｆ1，ｆ4，ｆ2，ｆ3の周波数帯
に配置されている。このように搬送周波数を細かく変化
させ、通信状態の悪い周波数に長く留まることがないよ
うに構成することによって、通信品質を平均化すること
ができる。
【０００４】従来のＦＦＨＳＳ受信機は、図９に示すよ
うに、電波を受信する受信アンテナ１と、受信信号の周
波数帯域を中間周波数の帯域にシフトさせる信号を発生
する局部発振器３と、受信信号と局部発振器３の信号と
を乗算する乗算器２と、乗算器２の出力の帯域を制限す
るバンドパスフィルタ４と、ユーザーに割当てられたホ
ッピング系列の信号を出力するホッピングシンセサイザ
22と、受信信号にホッピング系列の信号を乗算する乗算
器21と、乗算器21から出力された信号の帯域を制限する
ローパスフィルタ23と、１ビット分の検波電力を測定す
る電力測定器24と、電力測定器24の測定結果を基にホッ
ピングシンセサイザ22を制御してホッピング系列の同期
を図るホッピング系列位相制御回路25と、１ビットの遅
延素子27と乗算器28とで遅延検波を行なう遅延検波回路
26と、検波された符号を弁別する符号弁別器９とを備え
ている。
うに、電波を受信する受信アンテナ１と、受信信号の周
波数帯域を中間周波数の帯域にシフトさせる信号を発生
する局部発振器３と、受信信号と局部発振器３の信号と
を乗算する乗算器２と、乗算器２の出力の帯域を制限す
るバンドパスフィルタ４と、ユーザーに割当てられたホ
ッピング系列の信号を出力するホッピングシンセサイザ
22と、受信信号にホッピング系列の信号を乗算する乗算
器21と、乗算器21から出力された信号の帯域を制限する
ローパスフィルタ23と、１ビット分の検波電力を測定す
る電力測定器24と、電力測定器24の測定結果を基にホッ
ピングシンセサイザ22を制御してホッピング系列の同期
を図るホッピング系列位相制御回路25と、１ビットの遅
延素子27と乗算器28とで遅延検波を行なう遅延検波回路
26と、検波された符号を弁別する符号弁別器９とを備え
ている。
【０００５】この受信機では、受信アンテナ１で受信し
たＦＦＨＳＳ信号に、乗算器２を用いて局部発振器３の
発生する周波数fRF−fIFの正弦波信号を乗算し、バンド
パスフィルタ４で帯域制限を施して、受信信号を、中心
周波数がｆIFの中間周波数帯域の信号に変換する。
たＦＦＨＳＳ信号に、乗算器２を用いて局部発振器３の
発生する周波数fRF−fIFの正弦波信号を乗算し、バンド
パスフィルタ４で帯域制限を施して、受信信号を、中心
周波数がｆIFの中間周波数帯域の信号に変換する。
【０００６】次に、その信号に、乗算器21を用いてホッ
ピングシンセサイザ22の発生する出力信号を乗算し、ロ
ーパスフィルタ23により帯域制限を施す。ホッピングシ
ンセサイザ22は、各ユーザーに割当てられたホッピング
系列に従って周波数が時間とともに変化する信号を出力
する。その結果、周波数ホッピングされていた受信信号
は、元の狭帯域信号に変換される。この操作を逆拡散と
称する。
ピングシンセサイザ22の発生する出力信号を乗算し、ロ
ーパスフィルタ23により帯域制限を施す。ホッピングシ
ンセサイザ22は、各ユーザーに割当てられたホッピング
系列に従って周波数が時間とともに変化する信号を出力
する。その結果、周波数ホッピングされていた受信信号
は、元の狭帯域信号に変換される。この操作を逆拡散と
称する。
【０００７】ホッピングシンセサイザ22の出力するホッ
ピング系列のタイミングは、受信信号のホッピング系列
のタイミングに同期させなければならない。この同期獲
得は次のように行なわれる。
ピング系列のタイミングは、受信信号のホッピング系列
のタイミングに同期させなければならない。この同期獲
得は次のように行なわれる。
【０００８】逆拡散後の信号を電力測定器24に入力し、
自乗して１ビット区間積分し、１ビット分の検波電力を
得る。そして、ホッピング検波位相制御回路25により、
ホッピングシンセサイザ22の出力するホッピング系列の
タイミングを１チップ遅延させ、再度、逆拡散後の信号
を自乗して１ビット区間積分し１ビット分の検波電力を
得る。これを繰り返し、最も大きな検波電力が得られる
ホッピング系列のタイミングを探す。
自乗して１ビット区間積分し、１ビット分の検波電力を
得る。そして、ホッピング検波位相制御回路25により、
ホッピングシンセサイザ22の出力するホッピング系列の
タイミングを１チップ遅延させ、再度、逆拡散後の信号
を自乗して１ビット区間積分し１ビット分の検波電力を
得る。これを繰り返し、最も大きな検波電力が得られる
ホッピング系列のタイミングを探す。
【０００９】図８を例に取ると、最初の１ビット周期Ｔ
ｂには、ホッピング系列として“１，４，２，３”を出
力し、次の１ビット周期には“３，１，４，２”を出力
し、次の１ビット周期には“２，３，１，４”、次の１
ビット周期には“４，２，３，１”を出力し、各ビット
区間の検波電力を測定する。ホッピング系列長が４であ
る場合には、この４つのホッピング系列のタイミングの
何れかが受信信号におけるホッピング系列のタイミング
と一致し、その一致するタイミングのホッピング系列を
出力したときのビット区間の検波電力がピーク値を示
す。
ｂには、ホッピング系列として“１，４，２，３”を出
力し、次の１ビット周期には“３，１，４，２”を出力
し、次の１ビット周期には“２，３，１，４”、次の１
ビット周期には“４，２，３，１”を出力し、各ビット
区間の検波電力を測定する。ホッピング系列長が４であ
る場合には、この４つのホッピング系列のタイミングの
何れかが受信信号におけるホッピング系列のタイミング
と一致し、その一致するタイミングのホッピング系列を
出力したときのビット区間の検波電力がピーク値を示
す。
【００１０】以後、ホッピングシンセサイザ22から、そ
の一致したタイミングでホッピング系列を出力すること
により、ホッピング系列の同期が保持される。
の一致したタイミングでホッピング系列を出力すること
により、ホッピング系列の同期が保持される。
【００１１】逆拡散された信号は、次に検波される。こ
こでは、１次変調にＰＳＫ方式が用いられているものと
し、検波には遅延検波方式を用いる。１ビットの遅延素
子27と乗算器28とで構成される遅延検波回路26により検
波を行ない、次いで、符号弁別器26により符号判定を行
ない、符号を弁別する。１次変調方式にＦＳＫ方式が用
いられている場合には、遅延検波回路の代わりに、周波
数弁別器を用いる。
こでは、１次変調にＰＳＫ方式が用いられているものと
し、検波には遅延検波方式を用いる。１ビットの遅延素
子27と乗算器28とで構成される遅延検波回路26により検
波を行ない、次いで、符号弁別器26により符号判定を行
ない、符号を弁別する。１次変調方式にＦＳＫ方式が用
いられている場合には、遅延検波回路の代わりに、周波
数弁別器を用いる。
【００１２】
【発明が解決しようとする課題】しかし、従来の高速周
波数ホッピングスペクトル拡散受信機では、ホッピング
系列の同期獲得に当たって、ホッピング系列位相制御回
路25に、Ｔｂ（ｓｅｃ）につき１回しか検波電力サンプ
ルが与えられない。そのため、ホッピング系列位相制御
回路25がＭ（ホッピング系列長）個の検波電力サンプル
を得るためにはＭＴｂ（ｓｅｃ）の時間が必要となり、
同期獲得にＭＴｂ以上の時間を要することになる。
波数ホッピングスペクトル拡散受信機では、ホッピング
系列の同期獲得に当たって、ホッピング系列位相制御回
路25に、Ｔｂ（ｓｅｃ）につき１回しか検波電力サンプ
ルが与えられない。そのため、ホッピング系列位相制御
回路25がＭ（ホッピング系列長）個の検波電力サンプル
を得るためにはＭＴｂ（ｓｅｃ）の時間が必要となり、
同期獲得にＭＴｂ以上の時間を要することになる。
【００１３】このホッピング系列の同期獲得に必要な時
間は、１ビット当たりのチップ数（即ち、Ｍ）が増える
に従って増大する。それに伴って、通信を開始する前
に、より長い同期獲得用トレーニングデータを付加する
必要が生じ、通信回線の利用効率が低下する。
間は、１ビット当たりのチップ数（即ち、Ｍ）が増える
に従って増大する。それに伴って、通信を開始する前
に、より長い同期獲得用トレーニングデータを付加する
必要が生じ、通信回線の利用効率が低下する。
【００１４】本発明は、こうした従来の問題点を解決す
るものであり、ホッピング系列の同期獲得を短時間で行
なうことができる高速周波数ホッピングスペクトル拡散
受信機並びにそれに用いる相関器及び同期装置を提供す
ることを目的としている。
るものであり、ホッピング系列の同期獲得を短時間で行
なうことができる高速周波数ホッピングスペクトル拡散
受信機並びにそれに用いる相関器及び同期装置を提供す
ることを目的としている。
【００１５】
【課題を解決するための手段】そこで、本発明では、送
信すべき狭帯域変調信号を、時間的に１ビット当たりＭ
個の信号片（チップ）に切分け、それぞれの信号片を個
別の周波数帯域（ｆ1〜ｆM）で送信するＦＦＨＳＳ方式
の受信機の相関器に、周波数（ｆ1〜ｆM）の各信号を出
力するＭ個の周波数シンセサイザと、受信信号をチップ
周期を単位に遅延させ、遅延時間の異なるＭ個の並列デ
ータを出力する遅延手段と、遅延手段から出力された各
信号と周波数シンセサイザの各々から出力された信号と
を乗算するＭ個の乗算手段と、乗算手段の各々から出力
された信号を検波するＭ個の検波手段と、検波手段の各
々の検波出力を加算する加算手段とを設けている。
信すべき狭帯域変調信号を、時間的に１ビット当たりＭ
個の信号片（チップ）に切分け、それぞれの信号片を個
別の周波数帯域（ｆ1〜ｆM）で送信するＦＦＨＳＳ方式
の受信機の相関器に、周波数（ｆ1〜ｆM）の各信号を出
力するＭ個の周波数シンセサイザと、受信信号をチップ
周期を単位に遅延させ、遅延時間の異なるＭ個の並列デ
ータを出力する遅延手段と、遅延手段から出力された各
信号と周波数シンセサイザの各々から出力された信号と
を乗算するＭ個の乗算手段と、乗算手段の各々から出力
された信号を検波するＭ個の検波手段と、検波手段の各
々の検波出力を加算する加算手段とを設けている。
【００１６】また、この相関器と、この相関器から出力
された出力信号のピークを検出し、検出信号を出力する
ピーク検出手段とでＦＦＨＳＳ受信機の同期装置を構成
している。
された出力信号のピークを検出し、検出信号を出力する
ピーク検出手段とでＦＦＨＳＳ受信機の同期装置を構成
している。
【００１７】また、この同期装置と、同期装置から検出
信号が出力されたときに相関器の出力信号を通過させる
サンプラーと、サンプラーから出力された信号の符号を
弁別する符号弁別手段とでＦＦＨＳＳ受信機を構成して
いる。
信号が出力されたときに相関器の出力信号を通過させる
サンプラーと、サンプラーから出力された信号の符号を
弁別する符号弁別手段とでＦＦＨＳＳ受信機を構成して
いる。
【００１８】また、この相関器の周波数シンセサイザ及
び乗算手段をディジタル素子で構成し、遅延手段をシフ
トレジスタで構成している。また、このディジタル化し
た相関器を同期装置及び受信機にも用いている。
び乗算手段をディジタル素子で構成し、遅延手段をシフ
トレジスタで構成している。また、このディジタル化し
た相関器を同期装置及び受信機にも用いている。
【００１９】
【作用】そのため、この相関器では、これまでＴｂ（ｓ
ｅｃ）の時間を掛けて入力信号とホッピングシンセサイ
ザ出力との相関を取っていた処理を、Ｍ個の乗算器とシ
ンセサイザとで分担することにより、Ｔｃ（ｓｅｃ）の
時間で完了することができる。
ｅｃ）の時間を掛けて入力信号とホッピングシンセサイ
ザ出力との相関を取っていた処理を、Ｍ個の乗算器とシ
ンセサイザとで分担することにより、Ｔｃ（ｓｅｃ）の
時間で完了することができる。
【００２０】従って、この相関器で、入力信号をＴｃの
単位で遅延させながら、相関をＴｂ時間取り続けると、
ホッピング系列が同期した時点で、相関器の出力にピー
クが現れる。
単位で遅延させながら、相関をＴｂ時間取り続けると、
ホッピング系列が同期した時点で、相関器の出力にピー
クが現れる。
【００２１】同期装置は、１ビットに１回の割合で出現
するこのピークを検出することによって、同期を獲得す
る。
するこのピークを検出することによって、同期を獲得す
る。
【００２２】また、受信機は、同期装置がピークを検出
したときの相関器の出力を符号弁別して、送信された信
号を識別する。
したときの相関器の出力を符号弁別して、送信された信
号を識別する。
【００２３】また、相関器などの構成要素をディジタル
素子で構成した場合には、特性が安定化し、また、ＬＳ
Ｉ化が可能になり、ハードウエア規模を小さくすること
ができる。
素子で構成した場合には、特性が安定化し、また、ＬＳ
Ｉ化が可能になり、ハードウエア規模を小さくすること
ができる。
【００２４】
（第１実施例）第１実施例におけるＦＦＨＳＳ受信機
は、図４に示すように、電波を受信する受信アンテナ１
と、受信信号の周波数帯域を中間周波数の帯域にシフト
させる信号を発生する局部発振器３と、受信信号と局部
発振器３の信号とを乗算する乗算器２と、乗算器２の出
力の帯域を制限するバンドパスフィルタ４と、受信ＦＦ
ＨＳＳ信号と割当てられたホッピング系列との相関を取
る相関器５と、相関器５の出力をサンプリングするサン
プラー８と、サンプラー８にサンプリングのタイミング
を与える同期回路７と、サンプラー８の出力を符号判定
する符号弁別回路９とを備えている。
は、図４に示すように、電波を受信する受信アンテナ１
と、受信信号の周波数帯域を中間周波数の帯域にシフト
させる信号を発生する局部発振器３と、受信信号と局部
発振器３の信号とを乗算する乗算器２と、乗算器２の出
力の帯域を制限するバンドパスフィルタ４と、受信ＦＦ
ＨＳＳ信号と割当てられたホッピング系列との相関を取
る相関器５と、相関器５の出力をサンプリングするサン
プラー８と、サンプラー８にサンプリングのタイミング
を与える同期回路７と、サンプラー８の出力を符号判定
する符号弁別回路９とを備えている。
【００２５】また、相関器５は、図１に示すように、１
チップの遅延素子52をＭ個並べた遅延線53と、それぞれ
の出力周波数がf1〜fMである周波数シンセサイザ51と、
各周波数シンセサイザ51の出力と遅延線53からの出力と
を乗算する乗算器54と、各乗算器54の出力の帯域を制限
するバンドパスフィルタ55と、Ｔｂ（ｓｅｃ）の遅延素
子と乗算器とローパスフィルタとで構成される遅延検波
回路56と、各遅延検波回路56の出力を加算する加算器57
とを具備している。
チップの遅延素子52をＭ個並べた遅延線53と、それぞれ
の出力周波数がf1〜fMである周波数シンセサイザ51と、
各周波数シンセサイザ51の出力と遅延線53からの出力と
を乗算する乗算器54と、各乗算器54の出力の帯域を制限
するバンドパスフィルタ55と、Ｔｂ（ｓｅｃ）の遅延素
子と乗算器とローパスフィルタとで構成される遅延検波
回路56と、各遅延検波回路56の出力を加算する加算器57
とを具備している。
【００２６】また、同期回路７は、図３に示すように、
相関器５の出力を自乗する自乗器71と、自乗器71の出力
のピークを検出し、そのタイミングでサンプラー８を動
作させるピーク検出器72とを具備している。
相関器５の出力を自乗する自乗器71と、自乗器71の出力
のピークを検出し、そのタイミングでサンプラー８を動
作させるピーク検出器72とを具備している。
【００２７】この受信機10では、受信アンテナ１で受信
した信号に、乗算器２が局部発振器３の発生する周波数
fRF-fIFの正弦波信号を乗算し、バンドパスフィルタ４
がその出力の帯域を制限して、受信信号を中心周波数が
fIFの中間周波数帯域の信号に変換する。
した信号に、乗算器２が局部発振器３の発生する周波数
fRF-fIFの正弦波信号を乗算し、バンドパスフィルタ４
がその出力の帯域を制限して、受信信号を中心周波数が
fIFの中間周波数帯域の信号に変換する。
【００２８】この中間周波数帯に変換されたＦＦＨＳＳ
信号は、相関器５の遅延線53に入力し、遅延素子52で１
チップ周期Ｔｃずつ遅延される。そして、各遅延素子52
の出力及び遅延線53への入力は各乗算器54に入力して、
それぞれ、各シンセサイザ51の出力信号と乗算される。
信号は、相関器５の遅延線53に入力し、遅延素子52で１
チップ周期Ｔｃずつ遅延される。そして、各遅延素子52
の出力及び遅延線53への入力は各乗算器54に入力して、
それぞれ、各シンセサイザ51の出力信号と乗算される。
【００２９】この相関器５では、従来のホッピングシン
セサイザが、割当てられたホッピング系列に従って１Ｔ
ｂ間に時間的に切替えて出力していたＭ種類の周波数
（f1〜fM）を、Ｍ個のシンセサイザ51を使って同時に出
力している。そのため、Ｍ個のシンセサイザ51の各出力
周波数はf1〜fMの一つずつに設定される。ここで、Ｍは
ホッピング系列長であり、fxはＸ番目の周波数スロット
の周波数である。図１の相関器５における系列長Ｍは４
であり、用いられているホッピング系列は“１，４，
２，３”である。１ビットを構成する４ヶのチップ信号
は、それぞれf1，f4，f2，f3の周波数帯に配置されてい
る。
セサイザが、割当てられたホッピング系列に従って１Ｔ
ｂ間に時間的に切替えて出力していたＭ種類の周波数
（f1〜fM）を、Ｍ個のシンセサイザ51を使って同時に出
力している。そのため、Ｍ個のシンセサイザ51の各出力
周波数はf1〜fMの一つずつに設定される。ここで、Ｍは
ホッピング系列長であり、fxはＸ番目の周波数スロット
の周波数である。図１の相関器５における系列長Ｍは４
であり、用いられているホッピング系列は“１，４，
２，３”である。１ビットを構成する４ヶのチップ信号
は、それぞれf1，f4，f2，f3の周波数帯に配置されてい
る。
【００３０】乗算器54の出力は、バンドパスフィルタ55
で各々帯域制限された後、遅延検波回路56で遅延検波さ
れ、加算器57で加算されて、相関器５から出力される。
で各々帯域制限された後、遅延検波回路56で遅延検波さ
れ、加算器57で加算されて、相関器５から出力される。
【００３１】この相関器５では、入力信号とホッピング
シンセサイザ出力との相関を取る処理をＭ個の乗算器54
とシンセサイザ51とで分担しているため、従来のＦＦＨ
ＳＳ受信機が１ビット周期（Ｔｂ）を掛けて求めていた
サンプルを、１チップ周期（Ｔｃ）で得ることができ
る。また、従来の受信機では、ホッピング系列のタイミ
ングを全て変えたサンプルの逆拡散結果を得るためにＭ
ビット周期を要していたが、この相関器５では、それら
のサンプルを１ビット周期の間に得ることができる。
シンセサイザ出力との相関を取る処理をＭ個の乗算器54
とシンセサイザ51とで分担しているため、従来のＦＦＨ
ＳＳ受信機が１ビット周期（Ｔｂ）を掛けて求めていた
サンプルを、１チップ周期（Ｔｃ）で得ることができ
る。また、従来の受信機では、ホッピング系列のタイミ
ングを全て変えたサンプルの逆拡散結果を得るためにＭ
ビット周期を要していたが、この相関器５では、それら
のサンプルを１ビット周期の間に得ることができる。
【００３２】この１ビット周期の間に得られたサンプル
の中には、受信信号の周波数ホッピング系列と各シンセ
サイザ51の出力周波数の配列とが同期しているサンプル
が必ず存在する。この同期が取れたサンプルでは、図２
に示すように、相関器５の加算器57における出力が大き
なピークを示す。そして、このピークは、ビット周期ご
とに現れる。
の中には、受信信号の周波数ホッピング系列と各シンセ
サイザ51の出力周波数の配列とが同期しているサンプル
が必ず存在する。この同期が取れたサンプルでは、図２
に示すように、相関器５の加算器57における出力が大き
なピークを示す。そして、このピークは、ビット周期ご
とに現れる。
【００３３】第１実施例の受信機では、この現れたピー
クをサンプリングして符号を判定している。そうするた
めに相関器５の出力は、サンプラー８と同期回路７とに
入力される。
クをサンプリングして符号を判定している。そうするた
めに相関器５の出力は、サンプラー８と同期回路７とに
入力される。
【００３４】同期回路７の自乗器71は、入力した相関器
５の出力を自乗し、ピーク検出器72は、自乗器71の出力
を観測して、ピークの出る周期とタイミングとを学習
し、ピークの出現するタイミングでサンプラー８を動作
させる。従って、サンプラー８からは、ピーク時の相関
器出力サンプルだけが符号弁別回路９に出力され、符号
弁別回路９は、この入力した信号の符号を判定する。
５の出力を自乗し、ピーク検出器72は、自乗器71の出力
を観測して、ピークの出る周期とタイミングとを学習
し、ピークの出現するタイミングでサンプラー８を動作
させる。従って、サンプラー８からは、ピーク時の相関
器出力サンプルだけが符号弁別回路９に出力され、符号
弁別回路９は、この入力した信号の符号を判定する。
【００３５】このように、同期回路７は、相関器５の出
力に１ビットに１回のピークが現れたとき、それをサン
プリングするという受動的で簡単な処理によってホッピ
ング系列の同期を確保する。このホッピング系列の同期
獲得に最低限必要な時間はＴｂ（ｓｅｃ）であり、従来
の装置に比べて大幅に短縮できる。
力に１ビットに１回のピークが現れたとき、それをサン
プリングするという受動的で簡単な処理によってホッピ
ング系列の同期を確保する。このホッピング系列の同期
獲得に最低限必要な時間はＴｂ（ｓｅｃ）であり、従来
の装置に比べて大幅に短縮できる。
【００３６】（第２実施例）第２実施例のＦＦＨＳＳ受
信機は、信号処理をディジタル化し、ハードウエアをＬ
ＳＩ化している。この受信機は、図７に示すように、中
間周波数帯に変換された受信ＦＦＨＳＳ信号をディジタ
ル変換するＡ／Ｄ変換器11と、ディジタル素子から成る
相関器６と、同期回路７と、サンプラー８と、符号弁別
回路９とを備え、相関器６、同期回路７、サンプラー８
及び符号弁別回路９が１チップのＬＳＩ12によって構成
されている。その他の構成は第１実施例の受信機（図
４）と変わりがない。
信機は、信号処理をディジタル化し、ハードウエアをＬ
ＳＩ化している。この受信機は、図７に示すように、中
間周波数帯に変換された受信ＦＦＨＳＳ信号をディジタ
ル変換するＡ／Ｄ変換器11と、ディジタル素子から成る
相関器６と、同期回路７と、サンプラー８と、符号弁別
回路９とを備え、相関器６、同期回路７、サンプラー８
及び符号弁別回路９が１チップのＬＳＩ12によって構成
されている。その他の構成は第１実施例の受信機（図
４）と変わりがない。
【００３７】また、相関器６は、第１実施例の相関器
（図１）の構成要素を全てディジタル素子で置き換えて
おり、図５に示すように、シフトレジスタ63と、正弦波
状信号を格納するＲＯＭ61と、ディジタル乗算器64と、
ディジタルフィルタ65と、ディジタル遅延検波回路66
と、ディジタル加算器67とを具備している。
（図１）の構成要素を全てディジタル素子で置き換えて
おり、図５に示すように、シフトレジスタ63と、正弦波
状信号を格納するＲＯＭ61と、ディジタル乗算器64と、
ディジタルフィルタ65と、ディジタル遅延検波回路66
と、ディジタル加算器67とを具備している。
【００３８】また、同期回路７は、図６に示すように、
ディジタル自乗器73と、ピーク検出器74とを具備してい
る。
ディジタル自乗器73と、ピーク検出器74とを具備してい
る。
【００３９】この受信機では、中間周波数帯に変換され
てバンドパスフィルタ４から出力されたＦＦＨＳＳ信号
が、相関器６の入力端でＡ／Ｄ変換器11によりディジタ
ル信号に変換される。ここで、Ａ／Ｄ変換器11のサンプ
リング周波数を、チップレートのＷ倍（Ｗ／Ｔｃ）とす
る。
てバンドパスフィルタ４から出力されたＦＦＨＳＳ信号
が、相関器６の入力端でＡ／Ｄ変換器11によりディジタ
ル信号に変換される。ここで、Ａ／Ｄ変換器11のサンプ
リング周波数を、チップレートのＷ倍（Ｗ／Ｔｃ）とす
る。
【００４０】Ａ／Ｄ変換された信号は、相関器６のシフ
トレジスタ63に入力する。シフトレジスタ63は、ＭＷ段
の段数を持ち、Ｗ／Ｔｃ（Ｈｚ）でドライブされる。従
って、データがシフトレジスタ63に入力してから出力さ
れるまでの時間は、ＭＴｃ＝Ｔｂとなる。
トレジスタ63に入力する。シフトレジスタ63は、ＭＷ段
の段数を持ち、Ｗ／Ｔｃ（Ｈｚ）でドライブされる。従
って、データがシフトレジスタ63に入力してから出力さ
れるまでの時間は、ＭＴｃ＝Ｔｂとなる。
【００４１】また、ＲＯＭ61には、第１実施例のシンセ
サイザ51によって発生されるべき正弦波状信号がディジ
タル変換されて格納されており、これがＲＯＭカウンタ
の信号に基づいて順次読出される。
サイザ51によって発生されるべき正弦波状信号がディジ
タル変換されて格納されており、これがＲＯＭカウンタ
の信号に基づいて順次読出される。
【００４２】シフトレジスタ63のＮＷ段目（Ｎ＝０，
１，２，‥，Ｍ−１）の値は、ディジタル乗算器64で、
ＲＯＭ61から読出されたデータと乗算され、次いで、デ
ィジタルフィルタ65で帯域制限が施される。この信号
は、ディジタル遅延検波回路66で遅延検波演算が行なわ
れ、各ディジタル遅延検波回路66の出力データがディジ
タル加算器67で合計され、合計されたデータが相関器６
から出力される。
１，２，‥，Ｍ−１）の値は、ディジタル乗算器64で、
ＲＯＭ61から読出されたデータと乗算され、次いで、デ
ィジタルフィルタ65で帯域制限が施される。この信号
は、ディジタル遅延検波回路66で遅延検波演算が行なわ
れ、各ディジタル遅延検波回路66の出力データがディジ
タル加算器67で合計され、合計されたデータが相関器６
から出力される。
【００４３】相関器６の出力データは、サンプラー８に
入力するとともに、同期回路７のディジタル自乗器73に
入力する。ディジタル自乗器73は入力データを自乗して
出力し、ピーク検出器74は、ディジタル自乗器73の出力
を観測して、ピークの出る周期とタイミングとを学習
し、そのタイミングでサンプラー８を動作させる。その
結果、サンプラー８は、相関器６から出力されたデータ
サンプルのピークだけを通過させる。
入力するとともに、同期回路７のディジタル自乗器73に
入力する。ディジタル自乗器73は入力データを自乗して
出力し、ピーク検出器74は、ディジタル自乗器73の出力
を観測して、ピークの出る周期とタイミングとを学習
し、そのタイミングでサンプラー８を動作させる。その
結果、サンプラー８は、相関器６から出力されたデータ
サンプルのピークだけを通過させる。
【００４４】サンプラー８の出力は符号弁別回路９に入
力し、符号弁別回路９はその符号を判定する。
力し、符号弁別回路９はその符号を判定する。
【００４５】この受信機は、相関器６、同期回路７、サ
ンプラー８及び符号弁別回路９を、まとめて１チップの
ＬＳＩ12で実現することができる。そのため、必要とす
るアナログデバイスが少なくて済み、ハードウェアの規
模を小さくでき、特性が安定化する。
ンプラー８及び符号弁別回路９を、まとめて１チップの
ＬＳＩ12で実現することができる。そのため、必要とす
るアナログデバイスが少なくて済み、ハードウェアの規
模を小さくでき、特性が安定化する。
【００４６】なお、第１実施例及び第２実施例の受信機
に用いた相関器５、６は、従来の受信機の電力測定器24
と同じように、入力信号とホッピングシンセサイザ出力
との相関を検出するだけの測定器として使用することも
可能である。このような使い方をする場合でも、ホッピ
ング系列の同期状態をＴｂ（ｓｅｃ）の間に検出し、そ
の情報を提供することができる。
に用いた相関器５、６は、従来の受信機の電力測定器24
と同じように、入力信号とホッピングシンセサイザ出力
との相関を検出するだけの測定器として使用することも
可能である。このような使い方をする場合でも、ホッピ
ング系列の同期状態をＴｂ（ｓｅｃ）の間に検出し、そ
の情報を提供することができる。
【００４７】また、相関器を独立の素子として使用する
場合に、図５に示すように、相関器６のＲＯＭ61を除く
全ての構成要素を１チップのＬＳＩ62で実現することが
できる。こうしたとき、アナログデバイスが少なくな
り、ハードウェアの規模を小さくでき、特性が安定化す
る。
場合に、図５に示すように、相関器６のＲＯＭ61を除く
全ての構成要素を１チップのＬＳＩ62で実現することが
できる。こうしたとき、アナログデバイスが少なくな
り、ハードウェアの規模を小さくでき、特性が安定化す
る。
【００４８】また、この相関器５、６と同期回路７と
は、ホッピング系列の同期を検出する同期装置として用
いることができ、例えば、従来の受信機のホッピングシ
ンセサイザ22に同期時期を伝える装置として受信機に組
込むこともできる。
は、ホッピング系列の同期を検出する同期装置として用
いることができ、例えば、従来の受信機のホッピングシ
ンセサイザ22に同期時期を伝える装置として受信機に組
込むこともできる。
【００４９】
【発明の効果】以上の実施例の説明から明らかなよう
に、本発明の相関器は、ホッピング系列の同期獲得に最
低限必要な時間を、Ｔｂにまで短縮することができる。
に、本発明の相関器は、ホッピング系列の同期獲得に最
低限必要な時間を、Ｔｂにまで短縮することができる。
【００５０】また、本発明の同期回路は、この相関器の
出力のピークを待ち、それが現れたときにそれをサンプ
リングするという受動的で簡単な処理によってホッピン
グ系列の同期を取ることができる。
出力のピークを待ち、それが現れたときにそれをサンプ
リングするという受動的で簡単な処理によってホッピン
グ系列の同期を取ることができる。
【００５１】また、本発明の受信機は、短時間でホッピ
ング系列の同期を確保することができるため、通信の開
始に先立って送信される同期獲得用トレーニングデータ
を長い時間送る必要がなくなり、通信回線の利用効率を
高めることができる。
ング系列の同期を確保することができるため、通信の開
始に先立って送信される同期獲得用トレーニングデータ
を長い時間送る必要がなくなり、通信回線の利用効率を
高めることができる。
【図１】本発明の第１実施例のＦＦＨＳＳ受信機に用い
た相関器の構成図、
た相関器の構成図、
【図２】第１実施例のＦＦＨＳＳ受信機に用いた相関器
の出力信号概形、
の出力信号概形、
【図３】第１実施例のＦＦＨＳＳ受信機に用いた同期回
路の構成図、
路の構成図、
【図４】第１実施例のＦＦＨＳＳ受信機の構成図、
【図５】本発明の第２実施例のＦＦＨＳＳ受信機に用い
た相関器の構成図、
た相関器の構成図、
【図６】第２実施例のＦＦＨＳＳ受信機に用いた同期回
路の構成図、
路の構成図、
【図７】第２実施例のＦＦＨＳＳ受信機の構成図、
【図８】ＦＦＨＳＳ信号の占有帯域と時間との関係を示
す模式図、
す模式図、
【図９】従来のＦＦＨＳＳ受信機の構成図である。
１ 受信アンテナ ２、21、28、54 乗算器 ３ 局部発振器 ４、55 バンドパスフィルタ ５、６ 相関器 ７ 同期回路 ８ サンプラー ９ 符号弁別回路 10 ＦＦＨＳＳ受信機 11 Ａ／Ｄ変換器 22 ホッピングシンセサイザ 23 ローパスフィルタ 24 電力測定器 25 ホッピング系列位相制御回路 26、56 遅延検波回路 27 ビットの遅延素子 51 周波数シンセサイザ 52 １チップの遅延素子 53 遅延線 57 加算器 61 正弦波状信号を格納したＲＯＭ 62 相関器のＬＳＩ 63 シフトレジスタ 64 ディジタル乗算器 65 ディジタルフィルタ 66 ディジタル遅延検波回路 67 ディジタル加算器 71 自乗器、 72、74 ピーク検出器 73 ディジタル自乗器
Claims (6)
- 【請求項１】 送信すべき狭帯域変調信号を、時間的に
１ビット当たりＭ個の信号片（チップ）に切分け、それ
ぞれの信号片を個別の周波数帯域（ｆ1〜ｆM）で送信す
る高速周波数ホッピングスペクトル拡散通信方式に用い
られる受信機の相関器において、 前記周波数（ｆ1〜ｆM）の各信号を出力するＭ個の周波
数シンセサイザと、 受信信号をチップ周期を単位に遅延させ、遅延時間の異
なるＭ個の並列データを出力する遅延手段と、 前記遅延手段から出力された各信号と前記周波数シンセ
サイザの各々から出力された信号とを乗算するＭ個の乗
算手段と、 前記乗算手段の各々から出力された信号を検波するＭ個
の検波手段と、 前記検波手段の各々の検波出力を加算する加算手段とを
備えることを特徴とする相関器。 - 【請求項２】 前記周波数シンセサイザ及び乗算手段を
ディジタル素子で構成し、前記遅延手段をシフトレジス
タで構成したことを特徴とする請求項１に記載の相関
器。 - 【請求項３】 送信すべき狭帯域変調信号を、時間的に
１ビット当たりＭ個の信号片（チップ）に切分け、それ
ぞれの信号片を個別の周波数帯域（ｆ1〜ｆM）で送信す
る高速周波数ホッピングスペクトル拡散通信方式に用い
られる受信機の同期装置において、 請求項１に記載の相関器と、 前記相関器から出力された出力信号のピークを検出し、
検出信号を出力するピーク検出手段とを備えることを特
徴とする同期装置。 - 【請求項４】 前記相関器の周波数シンセサイザ及び乗
算手段をディジタル素子で構成し、遅延手段をシフトレ
ジスタで構成したことを特徴とする請求項３に記載の同
期装置。 - 【請求項５】 送信すべき狭帯域変調信号を、時間的に
１ビット当たりＭ個の信号片（チップ）に切分け、それ
ぞれの信号片を個別の周波数帯域（ｆ1〜ｆM）で送信す
る高速周波数ホッピングスペクトル拡散通信方式に用い
られる受信機において、 請求項３に記載の同期装置と、 前記同期装置から検出信号が出力されたときに前記相関
器の出力信号を通過させるサンプラーと、 前記サンプラーから出力された信号の符号を弁別する符
号弁別手段とを備えることを特徴とする受信機。 - 【請求項６】 前記同期装置における相関器の周波数シ
ンセサイザ及び乗算手段をディジタル素子で構成し、遅
延手段をシフトレジスタで構成したことを特徴とする請
求項５に記載の受信機。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7016391A JPH08191260A (ja) | 1995-01-09 | 1995-01-09 | 高速周波数ホッピングスペクトル拡散受信機と相関器 |
| US08/579,426 US5625641A (en) | 1995-01-09 | 1995-12-27 | Correlator, synchronizer provided with the correlator, and fast frequency hopping spread spectrum receiver provided with the synchronizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7016391A JPH08191260A (ja) | 1995-01-09 | 1995-01-09 | 高速周波数ホッピングスペクトル拡散受信機と相関器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08191260A true JPH08191260A (ja) | 1996-07-23 |
Family
ID=11914958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7016391A Pending JPH08191260A (ja) | 1995-01-09 | 1995-01-09 | 高速周波数ホッピングスペクトル拡散受信機と相関器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5625641A (ja) |
| JP (1) | JPH08191260A (ja) |
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| US7483676B2 (en) | 2004-08-06 | 2009-01-27 | Seiko Epson Corporation | Radio communication terminal and radio communication control method |
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