JPH0770651B2 - 半導体パッケージ - Google Patents
半導体パッケージInfo
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- JPH0770651B2 JPH0770651B2 JP4320873A JP32087392A JPH0770651B2 JP H0770651 B2 JPH0770651 B2 JP H0770651B2 JP 4320873 A JP4320873 A JP 4320873A JP 32087392 A JP32087392 A JP 32087392A JP H0770651 B2 JPH0770651 B2 JP H0770651B2
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- Japan
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- package
- groove
- semiconductor
- chip
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Links
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- 239000000758 substrate Substances 0.000 claims description 21
- 229910000679 solder Inorganic materials 0.000 claims description 11
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83385—Shape, e.g. interlocking features
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体パッケージに関
し、特に半導体チップを封止するパッケージの構造に関
する。
し、特に半導体チップを封止するパッケージの構造に関
する。
【０００２】
【従来の技術】従来の半導体パッケージは、図５に示す
ように、ヒートシンク２と一体に形成されたヘッダー３
上に溝１を設け、半導体チップ４と溝１とが重複するよ
うにソルダー５を用いて固着している（例えば、実開昭
５９−１０７１５７号公報）。
ように、ヒートシンク２と一体に形成されたヘッダー３
上に溝１を設け、半導体チップ４と溝１とが重複するよ
うにソルダー５を用いて固着している（例えば、実開昭
５９−１０７１５７号公報）。
【０００３】また、図６（Ａ），（Ｂ）に示すように、
半導体チップ４を搭載するキャビティ７内に中央部より
各コーナー部に向かって傾斜した溝１、あるいは各コー
ナー部の溝終端部に一段低く、且つ広い溝を設けること
により、応力が半導体チップ４のコーナーに集中するこ
とを防いでいる（例えば、実開平２−１０１５３５号公
報）。前述２例はいずれも半導体チップ搭載部に溝を設
けている。
半導体チップ４を搭載するキャビティ７内に中央部より
各コーナー部に向かって傾斜した溝１、あるいは各コー
ナー部の溝終端部に一段低く、且つ広い溝を設けること
により、応力が半導体チップ４のコーナーに集中するこ
とを防いでいる（例えば、実開平２−１０１５３５号公
報）。前述２例はいずれも半導体チップ搭載部に溝を設
けている。
【０００４】半導体チップ搭載部以外にも溝を設けた従
来技術は図７に示すように金属平板８の表面のみに溝１
を設けている（例えば実開平２−１３７０４７号公
報）。
来技術は図７に示すように金属平板８の表面のみに溝１
を設けている（例えば実開平２−１３７０４７号公
報）。
【０００５】
【発明が解決しようとする課題】この従来の溝を設けた
半導体パッケージでは、半導体チップ搭載部のみに溝を
設けた場合、パッケージの使用温度環境が大幅に変化し
た時、パッケージ全体に熱応力が発生した状態では、パ
ッケージ全体に起こる反りを抑えられない。そのため、
半導体チップ以外の部材にも熱膨張係数の差によって発
生する熱ストレスがかかって、クラックが発生するとい
う問題点があった。
半導体パッケージでは、半導体チップ搭載部のみに溝を
設けた場合、パッケージの使用温度環境が大幅に変化し
た時、パッケージ全体に熱応力が発生した状態では、パ
ッケージ全体に起こる反りを抑えられない。そのため、
半導体チップ以外の部材にも熱膨張係数の差によって発
生する熱ストレスがかかって、クラックが発生するとい
う問題点があった。
【０００６】また、前述した反りは、パッケージ表面の
チップ搭載部のみならず裏面にも発生し、パッケージの
電気信号入出力部のセラミックのクラックを引き起こす
という問題点があった。
チップ搭載部のみならず裏面にも発生し、パッケージの
電気信号入出力部のセラミックのクラックを引き起こす
という問題点があった。
【０００７】本発明の目的は、パッケージ周囲の熱環境
の変化によって発生する熱応力によるパッケージの反り
を低く抑えた半導体パッケージを提供することにある。
の変化によって発生する熱応力によるパッケージの反り
を低く抑えた半導体パッケージを提供することにある。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体パッケージは、溝を有する半導
体チップ搭載用の半導体パッケージであって、溝は、パ
ッケージのチップ搭載面及び部品搭載面以外の表裏面に
設けられ、パッケージ全体に加わる応力を分散させるも
のである。
め、本発明に係る半導体パッケージは、溝を有する半導
体チップ搭載用の半導体パッケージであって、溝は、パ
ッケージのチップ搭載面及び部品搭載面以外の表裏面に
設けられ、パッケージ全体に加わる応力を分散させるも
のである。
【０００９】また、溝を有する半導体チップ搭載用の半
導体パッケージであって、溝は、パッケージのチップ搭
載面及び部品搭載面及びパッケージの裏面に設けられ、
チップ及び部品とパッケージとの間に加わる応力，パッ
ケージ全体に加わる応力を分散させるものである。
導体パッケージであって、溝は、パッケージのチップ搭
載面及び部品搭載面及びパッケージの裏面に設けられ、
チップ及び部品とパッケージとの間に加わる応力，パッ
ケージ全体に加わる応力を分散させるものである。
【００１０】また、溝を有する半導体チップ搭載用の半
導体パッケージであって、溝は、パッケージにおける半
導体チップ以外の基板及び部品の搭載面に設けられ、基
板及び部品とパッケージとの間に加わる応力を分散させ
るものである。
導体パッケージであって、溝は、パッケージにおける半
導体チップ以外の基板及び部品の搭載面に設けられ、基
板及び部品とパッケージとの間に加わる応力を分散させ
るものである。
【００１１】また、半導体チップ以外の基板及び部品が
ソルダーで接合される半導体パッケージであって、ソル
ダーは、パッケージにメッシュ状に塗布され、その形状
を保った状態で基板及び部品をパッケージに接合し、基
板及び基板とパッケージ間に加わる応力を分散させるも
のである。
ソルダーで接合される半導体パッケージであって、ソル
ダーは、パッケージにメッシュ状に塗布され、その形状
を保った状態で基板及び部品をパッケージに接合し、基
板及び基板とパッケージ間に加わる応力を分散させるも
のである。
【００１２】
【作用】パッケージのチップ搭載面以外のパッケージの
表裏面に溝が設けられており、この溝により、パッケー
ジの反りを抑える。
表裏面に溝が設けられており、この溝により、パッケー
ジの反りを抑える。
【００１３】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１４】（実施例１）図１は、本発明の実施例１を
示す図である。
示す図である。
【００１５】図において、ヒートシンク２上にヘッダー
３が一体化して形成され、ヘッダー３上に半導体チップ
４がソルダー５で搭載されている。そして、ヘッダー３
上のチップ搭載部以外の面に溝１が設けられ、かつヒー
トシンク２の裏面に方形の溝１が設けられている。
３が一体化して形成され、ヘッダー３上に半導体チップ
４がソルダー５で搭載されている。そして、ヘッダー３
上のチップ搭載部以外の面に溝１が設けられ、かつヒー
トシンク２の裏面に方形の溝１が設けられている。
【００１６】本発明によれば、パッケージ全体が熱環境
の変化により反りが発生しても、ヘッダーの反りを溝１
により抑制できるという効果があり、チップクラック等
の問題点を解決できる。
の変化により反りが発生しても、ヘッダーの反りを溝１
により抑制できるという効果があり、チップクラック等
の問題点を解決できる。
【００１７】（実施例２）図２は、本発明の実施例２を
示す図である。
示す図である。
【００１８】本実施例では、内部整合回路基板或いはチ
ップコンデンサ等のチップ以外の部材を搭載する部材搭
載面であるヒートシンク２と一体化して形成されたヘッ
ダー３上に溝１を設け、溝１が設けられたヘッダー３上
にソルダー５を用いてセラミック基板６を固着させる。
溝１が設けられているため、基板６とヘッダー３との間
には、空間ができ、ヘッダー３と基板６の接触面積が小
さくなり、パッケージの周囲の熱環境が低温になった
時、ヘッダー３と基板６の熱膨張係数の差による収縮差
によって発生する熱応力が分散され、基板６のクラック
を防止できると共に、さらにその原因となるヘッダー３
の反りを抑制できるという効果を有する。
ップコンデンサ等のチップ以外の部材を搭載する部材搭
載面であるヒートシンク２と一体化して形成されたヘッ
ダー３上に溝１を設け、溝１が設けられたヘッダー３上
にソルダー５を用いてセラミック基板６を固着させる。
溝１が設けられているため、基板６とヘッダー３との間
には、空間ができ、ヘッダー３と基板６の接触面積が小
さくなり、パッケージの周囲の熱環境が低温になった
時、ヘッダー３と基板６の熱膨張係数の差による収縮差
によって発生する熱応力が分散され、基板６のクラック
を防止できると共に、さらにその原因となるヘッダー３
の反りを抑制できるという効果を有する。
【００１９】（実施例３）図３は、本発明の実施例３を
示す図である。
示す図である。
【００２０】本実施例では、ヘッダー３には溝を設け
ず、ヘッダー３と基板６（或いはチップ以外のチップコ
ンデンサ等の部品）を固着させるソルダー５をメッシュ
状に塗布し、そのままの形状を保って基板６をヘッダー
３に接合している。したがって、セラミック基板６を固
着した時に溝を設けた時と同様な空間を作ることができ
る。これにより実施例２と同様の効果を有する。
ず、ヘッダー３と基板６（或いはチップ以外のチップコ
ンデンサ等の部品）を固着させるソルダー５をメッシュ
状に塗布し、そのままの形状を保って基板６をヘッダー
３に接合している。したがって、セラミック基板６を固
着した時に溝を設けた時と同様な空間を作ることができ
る。これにより実施例２と同様の効果を有する。
【００２１】（実施例４）図４は、本発明の実施例４を
示す図である。
示す図である。
【００２２】本実施例では、ヘッダー３のチップ搭載部
及び部材搭載部に溝１を設け、かつヒートシンク２の裏
面に方形の溝１を設けている。
及び部材搭載部に溝１を設け、かつヒートシンク２の裏
面に方形の溝１を設けている。
【００２３】本実施例によれば、パッケージ全体，チッ
プ搭載部，部材搭載部の反りを抑制でき、それぞれのク
ラックを防止できる。
プ搭載部，部材搭載部の反りを抑制でき、それぞれのク
ラックを防止できる。
【００２４】
【発明の効果】以上説明したように本発明は、半導体チ
ップ搭載部以外の面とパッケージ裏面に溝を設けること
により、またチップ以外の内部整合回路基板，チップコ
ンデンサ等の部材を搭載する面に溝を設け、あるいは部
材をパッケージに固着するソルダーをメッシュ状にする
ことにより、パッケージ周囲の熱環境の変化によって発
生する熱応力によるパッケージの反りを従来の１５０μ
ｍから５０μｍに減少させ、チップ及び部材クラック発
生を防止でき、信頼度を向上できるという効果を有す
る。
ップ搭載部以外の面とパッケージ裏面に溝を設けること
により、またチップ以外の内部整合回路基板，チップコ
ンデンサ等の部材を搭載する面に溝を設け、あるいは部
材をパッケージに固着するソルダーをメッシュ状にする
ことにより、パッケージ周囲の熱環境の変化によって発
生する熱応力によるパッケージの反りを従来の１５０μ
ｍから５０μｍに減少させ、チップ及び部材クラック発
生を防止でき、信頼度を向上できるという効果を有す
る。
【図１】本発明の実施例１を示す図であり、（Ａ）は
（Ｂ），（Ｃ）のＡ−Ａ’線断面図、（Ｂ）は同平面
図、（Ｃ）は同裏面図である。
（Ｂ），（Ｃ）のＡ−Ａ’線断面図、（Ｂ）は同平面
図、（Ｃ）は同裏面図である。
【図２】本発明の実施例２を示す図であり、（Ａ）は
（Ｂ）のＢ−Ｂ’線断面図、（Ｂ）は同平面図である。
（Ｂ）のＢ−Ｂ’線断面図、（Ｂ）は同平面図である。
【図３】本発明の実施例３を示す図であり、（Ａ）はソ
ルダーの塗布状態を示す平面図、（Ｂ）は搭載状態を示
す側面図である。
ルダーの塗布状態を示す平面図、（Ｂ）は搭載状態を示
す側面図である。
【図４】本発明の実施例４を示す図であり、（Ａ）は平
面図、（Ｂ）は断面図である。
面図、（Ｂ）は断面図である。
【図５】従来例を示す断面図である。
【図６】従来例を示す図であり、（Ａ）は（Ｂ）のＣ−
Ｃ’線断面図、（Ｂ）は同平面図である。
Ｃ’線断面図、（Ｂ）は同平面図である。
【図７】従来例を示す断面図である。
１ 溝 ２ ヒートシンク ３ ヘッダー ４ 半導体チップ ５ ソルダー ６ セラミック基板 ７ キャビティ ８ 金属平板
Claims (4)
- 【請求項１】 溝を有する半導体チップ搭載用の半導体
パッケージであって、 溝は、パッケージのチップ搭載面及び部品搭載面以外の
表裏面に設けられ、パッケージ全体に加わる応力を分散
させるものであることを特徴とする半導体パッケージ。 - 【請求項２】 溝を有する半導体チップ搭載用の半導体
パッケージであって、 溝は、パッケージのチップ搭載面及び部品搭載面及びパ
ッケージの裏面に設けられ、チップ及び部品とパッケー
ジとの間に加わる応力，パッケージ全体に加わる応力を
分散させるものであることを特徴とする半導体パッケー
ジ。 - 【請求項３】 溝を有する半導体チップ搭載用の半導体
パッケージであって、 溝は、パッケージにおける半導体チップ以外の基板及び
部品の搭載面に設けられ、基板及び部品とパッケージと
の間に加わる応力を分散させるものであることを特徴と
する半導体パッケージ。 - 【請求項４】 半導体チップ以外の基板及び部品がソル
ダーで接合される半導体パッケージであって、 ソルダーは、パッケージにメッシュ状に塗布され、その
形状を保った状態で基板及び部品をパッケージに接合
し、基板及び基板とパッケージ間に加わる応力を分散さ
せるものであることを特徴とする半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4320873A JPH0770651B2 (ja) | 1992-11-30 | 1992-11-30 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4320873A JPH0770651B2 (ja) | 1992-11-30 | 1992-11-30 | 半導体パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06169037A JPH06169037A (ja) | 1994-06-14 |
| JPH0770651B2 true JPH0770651B2 (ja) | 1995-07-31 |
Family
ID=18126219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4320873A Expired - Fee Related JPH0770651B2 (ja) | 1992-11-30 | 1992-11-30 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770651B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4678941B2 (ja) * | 2000-12-14 | 2011-04-27 | 日本インター株式会社 | 複合半導体装置 |
| JP4467380B2 (ja) | 2004-08-10 | 2010-05-26 | 富士通株式会社 | 半導体パッケージ、それを搭載したプリント基板、並びに、かかるプリント基板を有する電子機器 |
| JP4637671B2 (ja) * | 2005-07-15 | 2011-02-23 | 京セラ株式会社 | セラミック積層体及びそれを具備するガスセンサ |
| JP4957163B2 (ja) * | 2006-10-10 | 2012-06-20 | 株式会社村田製作所 | 複合部品 |
| JP7415486B2 (ja) * | 2019-11-28 | 2024-01-17 | 三菱マテリアル株式会社 | ヒートシンク付絶縁回路基板及びその製造方法 |
-
1992
- 1992-11-30 JP JP4320873A patent/JPH0770651B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06169037A (ja) | 1994-06-14 |
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Legal Events
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