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JPH07326286A - Manufacture of field emission type microcathode - Google Patents

Manufacture of field emission type microcathode

Info

Publication number
JPH07326286A
JPH07326286A JP11658894A JP11658894A JPH07326286A JP H07326286 A JPH07326286 A JP H07326286A JP 11658894 A JP11658894 A JP 11658894A JP 11658894 A JP11658894 A JP 11658894A JP H07326286 A JPH07326286 A JP H07326286A
Authority
JP
Japan
Prior art keywords
layer
film
microcathode
buffer layer
cathode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11658894A
Other languages
Japanese (ja)
Inventor
Tetsuya Tatsumi
哲也 辰巳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP11658894A priority Critical patent/JPH07326286A/en
Publication of JPH07326286A publication Critical patent/JPH07326286A/en
Pending legal-status Critical Current

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  • Cold Cathode And The Manufacture (AREA)

Abstract

PURPOSE:To form a microcathode of a uniform form and height by forming a shock absorbing layer on a conductive layer in pattern work, and forming cathode holes in the conductive layer and an insulation layer. CONSTITUTION:A lower conductive layer 31, an insulation layer 32, and an upper conductive layer 35 comprising a polysilicone film 34 and a tungsten silicide film 36 are formed in order on a substrate 30. On this layer 35, a shock absorbing layer 37 comprising polysilicone film is formed. Next, a resist film 38 is formed on the layer 37, an aperture part 40 is formed by photolithography, and cathode holes 44 are formed by plasma etching. The layer 37 is then eliminated, a removable layer 46 is formed on the film 36, and a cathode forming layer 48 of molybdenum or the like is deposited on the layer 46 by electron beam deposition. Cathodes 50 can thus be formed in a uniform form.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、たとえば平面表示装置
または撮像素子などとして用いることができる電界放出
型マイクロカソードの製造方法の改良に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an improvement in a method for manufacturing a field emission type microcathode which can be used as, for example, a flat panel display or an image pickup device.

【0002】[0002]

【従来の技術】平面ディスプレイは、小型コンピュータ
あるいはワードプロセッサの表示装置、あるいは壁掛け
テレビなどとして、ブラウン管に代わる技術として近年
注目を集めている。中でも、電界放出型ディスプレイ
(FED)は、高輝度かつ高速応答性を実現することが
できるため、現在主流の液晶ディスプレイよりも優れた
特性を有する。
2. Description of the Related Art Flat-panel displays have been attracting attention in recent years as a substitute for cathode ray tubes as display devices for small computers or word processors, wall-mounted televisions, and the like. Among them, the field emission display (FED) can realize high brightness and high-speed response, and therefore has characteristics superior to those of the currently mainstream liquid crystal displays.

【0003】FEDにおける製造プロセスのキーテクノ
ロジーは、電界放出型マイクロカソードの形成工程であ
る。電界放出型マイクロカソードは、円錐状の鋭角なカ
ソードであるが、図3に示すように、従来例に係る半導
体装置の製造プロセス技術を応用して作製される。
A key technology in the manufacturing process of FEDs is the process of forming field emission microcathodes. The field emission type micro cathode is a cone-shaped acute-angled cathode, but as shown in FIG. 3, it is manufactured by applying the manufacturing process technology of the semiconductor device according to the conventional example.

【0004】従来例に係る電界放出型マイクロカソード
の製造方法の概略を図3に基づき説明する。図3(A)
に示すように、シリコン基板2の上に、タングステンシ
リサイド膜3、酸化シリコン膜4、ポリシリコン膜6お
よびタングステンシリサイド膜8を順次成膜する。その
上に、レジスト膜10を形成し、フォトリソグラフィー
法により、カソード孔に対応するパターンでレジスト膜
10をパターン加工し、開口部12を形成する。
An outline of a method of manufacturing a field emission type microcathode according to a conventional example will be described with reference to FIG. Figure 3 (A)
As shown in, the tungsten silicide film 3, the silicon oxide film 4, the polysilicon film 6 and the tungsten silicide film 8 are sequentially formed on the silicon substrate 2. A resist film 10 is formed thereon, and the resist film 10 is patterned with a pattern corresponding to the cathode hole by a photolithography method to form an opening 12.

【0005】次に、同図(B)に示すように、開口部1
2が形成されたレジスト膜10をマスクとして、まずタ
ングステンシリサイド膜8およびポリシリコン膜6をR
IEなどでエッチング加工する。次に、同じレジスト膜
10をマスクとして、同図(C)に示すように、酸化シ
リコン膜4をエッチング加工し、カソード孔16を形成
する。
Next, as shown in FIG.
First, the tungsten silicide film 8 and the polysilicon film 6 are R
Etching is performed by IE or the like. Next, using the same resist film 10 as a mask, the silicon oxide film 4 is etched to form a cathode hole 16 as shown in FIG.

【0006】次に、同図(D)に示すように、レジスト
膜10を除去し、同図(E)に示すように、タングステ
ンシリサイド膜8の上に、剥離層であるアルミニウム層
18を成膜する。その後、同図(F)に示すように、シ
リコン基板2の全表面に、モリブデン(Mo)層22を
スパッタリング法または蒸着法により成膜する。その際
に、酸化シリコン膜4に形成されたカソード孔16内の
タングステンシリサイド膜3上には、Moで構成される
先端鋭角円錐状のマイクロカソード20が形成される。
Next, as shown in FIG. 2D, the resist film 10 is removed, and as shown in FIG. 2E, an aluminum layer 18 which is a peeling layer is formed on the tungsten silicide film 8. To film. After that, as shown in FIG. 6F, a molybdenum (Mo) layer 22 is formed on the entire surface of the silicon substrate 2 by a sputtering method or a vapor deposition method. At that time, a microcathode 20 having a sharp tip conical tip made of Mo is formed on the tungsten silicide film 3 in the cathode hole 16 formed in the silicon oxide film 4.

【0007】その後、同図(G)に示すように、剥離層
であるアルミニウム層18をウェットエッチングにより
除去すれば、アルミニウム層18の上に堆積したMo層
22も除去され、カソード孔16内にマイクロカソード
20が残る。その後、シリコン基板2の上に、蛍光体膜
が形成された透明基板または透明導電膜が形成された透
明基板などが真空状態で張り合わされ、FEDまたは撮
像素子が形成される。
After that, as shown in FIG. 1G, when the aluminum layer 18 which is a peeling layer is removed by wet etching, the Mo layer 22 deposited on the aluminum layer 18 is also removed and the inside of the cathode hole 16 is removed. The microcathode 20 remains. After that, a transparent substrate having a phosphor film or a transparent substrate having a transparent conductive film formed thereon is bonded to the silicon substrate 2 in a vacuum state to form an FED or an image sensor.

【0008】タングステンシリサイド膜8などで構成さ
れるグリッド電極を走査することなどにより、マイクロ
カソード20からは、張り合わされる透明基板側に向け
て、電子が放出され、FEDまたは撮像素子として機能
する。したがって、マイクロカソード20の形状、特に
高さは、均一であることが必要であり、これらが不均一
に形成されると、画素欠陥となるおそれがある。
Electrons are emitted from the microcathode 20 toward the transparent substrate to be bonded by scanning the grid electrode composed of the tungsten silicide film 8 or the like, and functions as an FED or an image pickup device. Therefore, the shape of the microcathode 20, particularly the height, needs to be uniform, and if these are formed unevenly, pixel defects may occur.

【0009】[0009]

【発明が解決しようとする課題】ところが、従来例に係
るマイクロカソードの製造方法では、これらマイクロカ
ソードを均一な形状および高さで形成することが困難で
あった。その理由を次に説明する。
However, it has been difficult to form these microcathodes with a uniform shape and height by the conventional method for producing microcathodes. The reason will be described below.

【0010】マイクロカソードの形状を大きく左右する
のは、Mo層22をスパッタリング法などで形成する際
のカバレッジである。このカバレッジは、Mo層22の
下地となるタングステンシリサイド膜8の形状変化に非
常に敏感である。タングステンシリサイド膜8の形状変
化は、図3(B),(C)に示す酸化シリコン膜4のエ
ッチング加工工程に基づくレジスト膜10の開口部12
のテーパ状削れなどが原因となっている。
What greatly influences the shape of the microcathode is the coverage when the Mo layer 22 is formed by the sputtering method or the like. This coverage is very sensitive to changes in the shape of the tungsten silicide film 8 that is the base of the Mo layer 22. The change in shape of the tungsten silicide film 8 is caused by the opening 12 of the resist film 10 based on the etching process of the silicon oxide film 4 shown in FIGS.
The cause is the tapering of the tape.

【0011】すなわち、このエッチング加工により、レ
ジスト膜10もエッチングされ、その開口部12の形状
が変化し、タングステンシリサイド膜の開口部に肩落ち
部またはテーパ部が生じ、それが原因で、マイクロカソ
ードの高さまたは形状が変化すると言う課題を有してい
る。たとえば、タングステンシリサイド膜8の開口部が
テーパ状になると、図3(F)に示すように、Mo層2
2のカバレッジが変化し、Mo層22の開口部が閉じる
までの時間が長くなり、開口部が閉じない部分に対応す
るカソード孔16内に形成されるマイクロカソード20
の高さが他の部分に比較して高くなる。
That is, by this etching process, the resist film 10 is also etched, the shape of the opening 12 is changed, and a shoulder drop portion or a taper portion is formed in the opening portion of the tungsten silicide film, which causes the microcathode. The problem is that the height or shape of the For example, when the opening of the tungsten silicide film 8 has a tapered shape, as shown in FIG.
2 changes, the time until the opening of the Mo layer 22 closes increases, and the microcathode 20 formed in the cathode hole 16 corresponding to the portion where the opening does not close.
Is higher than other parts.

【0012】本発明は、このような実状に鑑みてなさ
れ、均一な形状および高さのマイクロカソードを形成す
ることができるマイクロカソードの製造方法を提供する
ことを目的とする。
The present invention has been made in view of such circumstances, and an object of the present invention is to provide a method for producing a microcathode capable of forming a microcathode having a uniform shape and height.

【0013】[0013]

【課題を解決するための手段】上記目的を達成するため
に、本発明に係るマイクロカソードの製造方法は、基板
の表面に、絶縁層、次いで導電層を少なくとも成膜する
工程と、上記導電層の上に、緩衝層を形成する工程と、
この緩衝層の上にレジスト膜を形成する工程と、カソー
ド孔が形成される予定の所定パターンで上記レジスト膜
をパターン加工する工程と、上記レジスト膜をマスクと
してパターン加工を行い、上記緩衝層、導電層および絶
縁層にカソード孔を形成する工程と、上記緩衝層を除去
する工程と、上記絶縁層に形成されたカソード孔内に、
マイクロカソードを形成する工程とを有する。
In order to achieve the above object, a method of manufacturing a microcathode according to the present invention comprises a step of forming at least an insulating layer and then a conductive layer on the surface of a substrate, and the above conductive layer. A step of forming a buffer layer on the
A step of forming a resist film on the buffer layer, a step of patterning the resist film in a predetermined pattern in which a cathode hole is to be formed, and a patterning process using the resist film as a mask, the buffer layer, Forming a cathode hole in the conductive layer and the insulating layer, removing the buffer layer, and in the cathode hole formed in the insulating layer,
Forming a microcathode.

【0014】上記導電層としては、特に限定されず、タ
ングステンシリサイド(WSi)、ポリシリコン膜、あ
るいはWSix 、MoSix 、TaSix などの高融点
金属シリサイド、あるいは高融点金属、あるいはこれら
の積層構造などを例示することができる。
The conductive layer is not particularly limited, and tungsten silicide (WSi), a polysilicon film, a refractory metal silicide such as WSi x , MoSi x , TaSi x , or a refractory metal, or a laminated structure thereof. And the like.

【0015】上記緩衝層の層厚が、50〜300nmで
あることが好ましい。この緩衝層の層厚が余りに厚い
と、カソード孔を形成するためのアスペクト比が増大す
ることから好ましくない。上記緩衝層は、ポリシリコン
層、非晶質シリコン層およびアルミニウム層のうちのい
ずれかで構成することができる。このような材質の緩衝
層を用いる場合には、緩衝層の除去は、HBrまたはH
Iを含むガス系のエッチング処理により行われる。
The layer thickness of the buffer layer is preferably 50 to 300 nm. If the thickness of this buffer layer is too large, the aspect ratio for forming the cathode hole increases, which is not preferable. The buffer layer may be composed of any one of a polysilicon layer, an amorphous silicon layer and an aluminum layer. When a buffer layer made of such a material is used, the buffer layer should be removed with HBr or H
It is performed by a gas-based etching process containing I.

【0016】また、この緩衝層は、酸化シリコン層、窒
化シリコン層および酸窒化シリコン層のうちのいずれか
で構成することもできる。このような材質の緩衝層を用
いる場合には、緩衝層の除去は、HFなどを用いたウェ
ットエッチング処理により行われる。緩衝層が、このよ
うな絶縁層で構成される場合には、緩衝層をエッチング
により除去する際に、カソード孔の内壁に相当する上記
絶縁層を同時に後退させることもできる。
Further, the buffer layer may be composed of any one of a silicon oxide layer, a silicon nitride layer and a silicon oxynitride layer. When a buffer layer made of such a material is used, the buffer layer is removed by a wet etching process using HF or the like. When the buffer layer is composed of such an insulating layer, the insulating layer corresponding to the inner wall of the cathode hole can be simultaneously set back when the buffer layer is removed by etching.

【0017】[0017]

【作用】緩衝層の上にレジスト膜を形成し、このレジス
ト膜をマスクとして、緩衝層の下部に位置する導電層お
よび絶縁層をエッチング加工する。その際に、レジスト
膜もエッチング加工され、その下部に位置する緩衝層の
開口部側壁も削られるが、その緩衝層は、緩衝層の下部
に位置する導電層の開口部側壁が削られることを保護す
る。その結果、導電層に形成される開口部の側壁形状が
均一になり、その後の工程で、マイクロカソードを均一
な形状および高さで形成することができる。
A resist film is formed on the buffer layer, and the conductive film and the insulating layer located under the buffer layer are etched using the resist film as a mask. At that time, the resist film is also etched, and the side wall of the opening of the buffer layer located thereunder is also removed. However, the side wall of the opening of the conductive layer located below the buffer layer is removed. Protect. As a result, the side wall shape of the opening formed in the conductive layer becomes uniform, and the microcathode can be formed in a uniform shape and height in the subsequent steps.

【0018】緩衝層をエッチングにより除去する際に、
カソード孔の内壁に相当する絶縁層を同時に後退させる
場合には、カソード材成膜時の短絡を防止することがで
きるので都合がよい。
When removing the buffer layer by etching,
When the insulating layer corresponding to the inner wall of the cathode hole is made to recede at the same time, it is convenient because a short circuit at the time of forming the cathode material can be prevented.

【0019】[0019]

【実施例】以下、本発明に係るマイクロカソードの製造
方法を、図面に示す実施例に基づき、詳細に説明する。
図1(A)〜(G)は本発明の第1実施例に係るマイク
ロカソードの製造方法を示す要部断面図、図2(A)〜
(G)は本発明の第2実施例に係るマイクロカソードの
製造方法を示す要部断面図である。
The method for producing a microcathode according to the present invention will be described in detail below with reference to the embodiments shown in the drawings.
1 (A) to 1 (G) are cross-sectional views of a main part showing a method of manufacturing a microcathode according to a first embodiment of the present invention, and FIGS.
(G) is an essential part sectional view showing a manufacturing method of a micro cathode according to a second embodiment of the present invention.

【0020】第1実施例 本実施例に係るマイクロカソードの製造方法では、ま
ず、図1(A)に示すように、半導体基板30の上に、
下部導電層31、絶縁層32および上部導電層35を順
次成膜する。半導体基板30としては、たとえば単結晶
シリコン基板が用いられる。下部導電層31としては、
たとえばタングステンシリサイド膜が用いられるが、こ
れに限らず、その他の高融点金属シリサイド、ポリシリ
コン膜、非晶質シリコン膜、あるいは半導体基板30上
に形成した不純物拡散層であっても良い。タングステン
シリサイド膜で構成される下部電極31は、たとえば以
下の条件でCVDにより成膜される。CVD原料ガスと
して、WF6 とSiH4 とHeとを用い、WF6 /Si
4 /Heの流量比が、3/300/500SCCM、雰囲
気圧力が70Pa、基板温度が360°Cの条件であ
る。
First Embodiment In the method of manufacturing a microcathode according to this embodiment, first, as shown in FIG.
The lower conductive layer 31, the insulating layer 32, and the upper conductive layer 35 are sequentially formed. As the semiconductor substrate 30, for example, a single crystal silicon substrate is used. As the lower conductive layer 31,
For example, a tungsten silicide film is used, but not limited to this, other refractory metal silicide, a polysilicon film, an amorphous silicon film, or an impurity diffusion layer formed on the semiconductor substrate 30 may be used. The lower electrode 31 composed of a tungsten silicide film is formed by CVD under the following conditions, for example. As CVD raw material gas, using the and the He WF 6 and SiH 4, WF 6 / Si
The flow rate ratio of H 4 / He is 3/300/500 SCCM, the atmospheric pressure is 70 Pa, and the substrate temperature is 360 ° C.

【0021】絶縁層32としては、CVDあるいは熱酸
化法により成膜される酸化シリコンが用いられる。酸化
シリコン膜で構成される絶縁層32は、たとえば以下の
条件でCVDにより成膜される。CVD原料ガスとし
て、TEOS(TetraethyloxysilaneまたはTetraethylo
rthosilicate,Si(OC254 )とO2 とを用
い、TEOS/O2 の流量比が、500/1000SCC
M、雰囲気圧力が5Pa、基板温度が400°Cの条件
である。絶縁層32の層厚は、たとえば1.0μm であ
る。
As the insulating layer 32, silicon oxide formed by CVD or thermal oxidation is used. The insulating layer 32 formed of a silicon oxide film is formed by CVD under the following conditions, for example. TEOS (Tetraethyloxysilane or Tetraethylo) is used as a CVD source gas.
Using rthosilicate, Si (OC 2 H 5 ) 4 ) and O 2 , the flow ratio of TEOS / O 2 is 500 / 1000SCC.
M, the atmospheric pressure is 5 Pa, and the substrate temperature is 400 ° C. The layer thickness of the insulating layer 32 is, for example, 1.0 μm.

【0022】上部導電層35は、特に限定されないが、
本実施例では、n+ の導電型のポリシリコン膜34とタ
ングステンシリサイド膜36との積層膜であるポリサイ
ド膜が用いられる。この上部導電層35は、たとえばマ
イクロカソードのグリッドとして機能する。
The upper conductive layer 35 is not particularly limited,
In this embodiment, a polycide film, which is a laminated film of a polysilicon film 34 of n + conductivity type and a tungsten silicide film 36, is used. This upper conductive layer 35 functions as, for example, a grid of microcathodes.

【0023】ポリシリコン膜34の膜厚は、たとえば5
0nmである。タングステンシリサイド膜36の膜厚
は、たとえば150nmである。ポリシリコン膜34お
よびタングステンシリサイド膜36は、たとえばCVD
により成膜される。ポリシリコン膜34は、たとえば以
下の条件で成膜される。CVD原料ガスとして、SiH
4 とPH3 とを用い、SiH4 /PH3 の流量比が、5
00/0.3SCCM、雰囲気圧力が100Pa、基板温度
が500°Cの条件である。タングステンシリサイド膜
36は、たとえば以下の条件で成膜される。CVD原料
ガスとして、WF 6 とSiH4 とHeとを用い、WF6
/SiH4 /Heの流量比が、3/300/500SCC
M、雰囲気圧力が70Pa、基板温度が360°Cの条
件である。
The thickness of the polysilicon film 34 is, for example, 5
It is 0 nm. Thickness of tungsten silicide film 36
Is, for example, 150 nm. Polysilicon film 34
The tungsten silicide film 36 is formed, for example, by CVD.
To form a film. The polysilicon film 34 is, for example, as follows.
The film is formed under the following conditions. SiH as a CVD source gas
Four And PH3 And using, SiHFour / PH3 Flow rate is 5
00 / 0.3SCCM, atmospheric pressure 100Pa, substrate temperature
Is the condition of 500 ° C. Tungsten silicide film
The film 36 is formed under the following conditions, for example. CVD raw material
As gas, WF 6 And SiHFour And He using WF6 
/ SiHFour / He flow rate ratio is 3/300 / 500SCC
M, ambient pressure 70 Pa, substrate temperature 360 ° C
It is a matter.

【0024】本実施例では、この上部導電層35の上
に、緩衝層37を成膜する。この緩衝層37は、従来例
に係る製造プロセスにはない層であり、本実施例では、
ポリシリコン膜で構成される。ポリシリコン膜で構成さ
れる緩衝層37は、たとえば以下の条件でCVDにより
成膜される。CVD原料ガスとして、SiH4 とPH3
とを用い、SiH4 /PH3 の流量比が、500/0.
3SCCM、雰囲気圧力が100Pa、基板温度が500°
Cの条件である。
In this embodiment, the buffer layer 37 is formed on the upper conductive layer 35. This buffer layer 37 is a layer that is not included in the manufacturing process according to the conventional example, and in the present embodiment,
It is composed of a polysilicon film. The buffer layer 37 made of a polysilicon film is formed by CVD under the following conditions, for example. SiH 4 and PH 3 as the CVD source gas
And the flow rate ratio of SiH 4 / PH 3 is 500/0.
3SCCM, atmospheric pressure 100Pa, substrate temperature 500 °
It is the condition of C.

【0025】次に、この緩衝層37の上にレジスト膜3
8を成膜し、このレジスト膜38に、フォトリソグラフ
ィー法により、カソード孔に対応する所定のパターン
で、開口部40を形成する。この開口部40の内径は、
カソード孔の内径に相当し、たとえば0.8μm 程度で
ある。
Next, the resist film 3 is formed on the buffer layer 37.
8 is formed, and openings 40 are formed in the resist film 38 by a photolithography method in a predetermined pattern corresponding to the cathode holes. The inner diameter of this opening 40 is
It corresponds to the inner diameter of the cathode hole and is, for example, about 0.8 μm.

【0026】次に、このレジスト膜38が形成された半
導体基板30を、プラズマエッチング装置内に設置し、
レジスト膜38をマスクとして、エッチング加工を行
う。プラズマエッチング装置としては、特に限定されな
いが、たとえばマイクロ波電子サイクロトロン共鳴プラ
ズマ(ECR)エッチング装置、誘導コイル型プラズマ
(ICP)エッチング装置、ヘリコン波利用プラズマエ
ッチング装置、トランス結合プラズマ(TCP)エッチ
ング装置などを例示することができる。
Next, the semiconductor substrate 30 having the resist film 38 formed thereon is placed in a plasma etching apparatus,
Etching is performed using the resist film 38 as a mask. The plasma etching apparatus is not particularly limited, but for example, a microwave electron cyclotron resonance plasma (ECR) etching apparatus, an induction coil type plasma (ICP) etching apparatus, a helicon wave utilizing plasma etching apparatus, a transformer coupled plasma (TCP) etching apparatus, etc. Can be illustrated.

【0027】まず、たとえばECRエッチング装置を用
い、下記の条件で、緩衝層37、タングステンシリサイ
ド膜36およびポリシリコン膜34を連続エッチングす
る。エッチングガスとしては、Cl2 とO2 との混合ガ
スを用い、Cl2 /O2 の流量比を70/10SCCMとす
る。雰囲気圧力は、0.4Paである。また、マイクロ
波パワーは、850Wであり、高周波(RF)パワーは
40Wであり、基板温度は、10°Cである。
First, the buffer layer 37, the tungsten silicide film 36 and the polysilicon film 34 are continuously etched under the following conditions using, for example, an ECR etching apparatus. As the etching gas, a mixed gas of Cl 2 and O 2 is used, and the flow rate ratio of Cl 2 / O 2 is 70/10 SCCM. The atmospheric pressure is 0.4 Pa. The microwave power is 850 W, the radio frequency (RF) power is 40 W, and the substrate temperature is 10 ° C.

【0028】続いて、図1(B)に示すように、たとえ
ば以下に示す条件で絶縁層32をエッチング加工する。
エッチングガスとしては、CHF3 とCH22 との混
合ガスを用い、CHF 3 /CH22 の流量比を50/
10SCCMとする。雰囲気圧力は、0.3Paである。ま
た、マイクロ波パワーは、850Wであり、高周波(R
F)パワーは300W(800kHz)であり、基板温
度は、−50°Cである。
Then, as shown in FIG.
For example, the insulating layer 32 is etched under the following conditions.
CHF is used as an etching gas3 And CH2 F2 Mixed with
CHF using combined gas 3 / CH2 F2 Flow rate of 50 /
It will be 10 SCCM. The atmospheric pressure is 0.3 Pa. Well
Also, the microwave power is 850 W, and the high frequency (R
F) The power is 300 W (800 kHz) and the substrate temperature
The degree is -50 ° C.

【0029】この多層膜の連続エッチングにおいて、高
エネルギー条件の過剰なるオーバーエッチングにより、
レジスト膜38が後退し、その開口部40の側壁も削ら
れ、その下層に位置する緩衝層37も一部エッチングさ
れて、テーパ形状が形成される。これは、上部導電層3
5および絶縁層32を同一のレジスト膜38でエッチン
グ加工するために、レジスト膜38がプラズマエッチン
グに曝される時間が、従来のコンタクトホール形成用エ
ッチング技術に比較して長くなったためと考えられる。
しかしながら、本実施例では、緩衝層37があるため、
上部導電層35の開口部側壁までもオーバエッチングさ
れることはない。
In the continuous etching of the multilayer film, excessive overetching under high energy conditions causes
The resist film 38 recedes, the side wall of the opening 40 is also shaved, and the buffer layer 37 located thereunder is also partially etched to form a tapered shape. This is the upper conductive layer 3
It is considered that the time for exposing the resist film 38 to the plasma etching is longer than that of the conventional etching technique for forming a contact hole because the same resist film 38 is used to etch the insulating film 32 and the insulating layer 32.
However, in this embodiment, since the buffer layer 37 is provided,
Even the side wall of the opening of the upper conductive layer 35 is not over-etched.

【0030】次に、図1(C)に示すように、レジスト
膜38をレジストアッシングにより除去し、続いて、図
1(D)に示すように、緩衝層37を除去する。レジス
トアッシングは、500SCCMのO2 を用い、雰囲気圧力
3.0Pa、基板温度200°C、高周波(RF)パワ
ー300Wの条件で行う。ポリシリコン膜で構成される
緩衝層37の除去は、120SCCMのHBrを用い、雰囲
気圧力0.4Pa、基板温度−10°C、高周波(R
F)パワー300Wの条件で行う。この条件では、ポリ
シリコン膜である緩衝層37のみが選択的にエッチング
除去され、その下の上部導電層35のタングステンシリ
サイド膜36は除去されない。なぜなら、タングステン
シリサイドWSiは、Wの臭化物の蒸気圧が低いため削
れない。したがって、この時点で、テーパもしくは肩落
ちのない上部導電層35が得られる。結果として、良好
な垂直異方性のエッチングが可能となる。
Next, as shown in FIG. 1C, the resist film 38 is removed by resist ashing, and subsequently, as shown in FIG. 1D, the buffer layer 37 is removed. The resist ashing is performed by using 500 SCCM of O 2 under the conditions of an atmospheric pressure of 3.0 Pa, a substrate temperature of 200 ° C., and a radio frequency (RF) power of 300 W. The buffer layer 37 made of a polysilicon film is removed using HSC of 120 SCCM, an atmospheric pressure of 0.4 Pa, a substrate temperature of -10 ° C, and a high frequency (R).
F) Performed under the condition of power of 300W. Under this condition, only the buffer layer 37 which is a polysilicon film is selectively removed by etching, and the tungsten silicide film 36 of the underlying upper conductive layer 35 is not removed. This is because the tungsten silicide WSi cannot be removed because the vapor pressure of the bromide of W is low. Therefore, at this point, the upper conductive layer 35 without taper or shoulder drop is obtained. As a result, good vertical anisotropic etching is possible.

【0031】次に、図1(E)に示すように、電子ビー
ム蒸着法などを用いて、タングステンシリサイド膜36
の上に、剥離層46を形成する。剥離層46は、たとえ
ばアルミニウム金属層などで構成される。その剥離層4
6の層厚は、特に限定されないが、たとえば50nm程
度である。電子ビーム蒸着時の基板角度は、約20度程
度が好ましい。雰囲気圧力は、たとえば1.0Paであ
る。
Next, as shown in FIG. 1E, the tungsten silicide film 36 is formed by using an electron beam evaporation method or the like.
A peeling layer 46 is formed on the above. The peeling layer 46 is composed of, for example, an aluminum metal layer. The peeling layer 4
The layer thickness of 6 is not particularly limited, but is, for example, about 50 nm. The substrate angle during electron beam evaporation is preferably about 20 degrees. The atmospheric pressure is 1.0 Pa, for example.

【0032】次に、図1(F)に示すように、たとえば
電子ビーム蒸着法を用いて、剥離層46の上にカソード
形成層48を堆積させる。カソード形成層48として
は、好適にはモリブデン(Mo)を用いるが、その他の
高融点金属、あるいはその他の金属、化合物などを使用
することもできる。電子ビーム蒸着時の基板の角度は、
約90度が好ましい。カソード形成層48を約1.0μ
m の層厚で形成することで、カソード孔44の底部に位
置する基板30の表面には、鋭角円錐状のカソード50
が均一な形状および高さで形成される。各カソード50
の形状、特に高さは、カソード形成層48の各開口部4
8aが閉じるまでの時間などに依存する。本実施例で
は、タングステンシリサイド膜36の開口部40の側壁
に、テーパや肩落ちがないことから、その各開口部48
aが閉じるまでの時間も一定であり、各カソード50の
形状、特に高さを均一にすることができる。
Next, as shown in FIG. 1F, a cathode forming layer 48 is deposited on the peeling layer 46 by using, for example, an electron beam evaporation method. Molybdenum (Mo) is preferably used for the cathode formation layer 48, but other refractory metals, other metals, compounds, or the like can also be used. The angle of the substrate during electron beam evaporation is
About 90 degrees is preferred. Cathode forming layer 48 is about 1.0 μ
By forming it with a layer thickness of m 2, the surface of the substrate 30 located at the bottom of the cathode hole 44 has a cathode 50 with an acute cone shape.
Are formed with a uniform shape and height. Each cathode 50
The shape, in particular the height, of each of the openings 4 of the cathode formation layer 48 is
It depends on the time until 8a is closed. In the present embodiment, since there is no taper or shoulder drop on the side wall of the opening 40 of the tungsten silicide film 36, each opening 48 is formed.
The time until a is closed is also constant, and the shape, especially the height, of each cathode 50 can be made uniform.

【0033】次に、図1(G)に示すように、水:フッ
酸が約5:1の割合のフッ酸でウエットエッチング(約
30秒)を行い、アルミニウムなどで構成される剥離層
46をエッチング除去し、その上に位置するカソード形
成層48をリフトオフ除去する。カソード孔44内に
は、均一形状および高さのマイクロカソード20が残
る。
Next, as shown in FIG. 1G, wet etching (about 30 seconds) is performed with hydrofluoric acid at a ratio of water: hydrofluoric acid of about 5: 1, and the peeling layer 46 made of aluminum or the like is used. Are removed by etching, and the cathode forming layer 48 located thereon is lifted off. In the cathode hole 44, the microcathode 20 having a uniform shape and height remains.

【0034】その後は、基板30の上に、蛍光体膜が形
成された透明基板または透明導電膜が形成された透明基
板などを真空状態で張り合せて、FEDまたは撮像素子
が形成される。第2実施例 本実施例では、緩衝膜として酸化シリコン膜を用いる。
After that, a transparent substrate having a phosphor film formed thereon or a transparent substrate having a transparent conductive film formed thereon is laminated on the substrate 30 in a vacuum state to form an FED or an image pickup device. Second Embodiment In this embodiment, a silicon oxide film is used as the buffer film.

【0035】以下、詳細に説明する。まず、図2(A)
に示すように、半導体基板30の上に、下部導電層3
1、絶縁層32および上部導電層35を順次成膜する。
半導体基板30としては、たとえば単結晶シリコン基板
が用いられる。下部導電層31としては、たとえばタン
グステンシリサイド膜が用いられるが、これに限らず、
その他の高融点金属シリサイド、ポリシリコン膜、非晶
質シリコン膜、あるいは半導体基板30上に形成した不
純物拡散層であっても良い。タングステンシリサイド膜
で構成される下部電極31は、たとえば以下の条件でC
VDにより成膜される。CVD原料ガスとして、WF6
とSiH4 とHeとを用い、WF6 /SiH4 /Heの
流量比が、3/300/500SCCM、雰囲気圧力が70
Pa、基板温度が360°Cの条件である。
The details will be described below. First, FIG. 2 (A)
, The lower conductive layer 3 is formed on the semiconductor substrate 30.
1, the insulating layer 32 and the upper conductive layer 35 are sequentially formed.
As the semiconductor substrate 30, for example, a single crystal silicon substrate is used. As the lower conductive layer 31, for example, a tungsten silicide film is used, but not limited to this,
It may be another refractory metal silicide, a polysilicon film, an amorphous silicon film, or an impurity diffusion layer formed on the semiconductor substrate 30. The lower electrode 31 formed of a tungsten silicide film is C under the following conditions, for example.
It is formed by VD. As a CVD source gas, WF 6
And SiH 4 and He, the flow rate ratio of WF 6 / SiH 4 / He is 3/300/500 SCCM, and the atmospheric pressure is 70.
The conditions are Pa and the substrate temperature of 360 ° C.

【0036】絶縁層32としては、CVDあるいは熱酸
化法により成膜される酸化シリコンが用いられる。酸化
シリコン膜で構成される絶縁層32は、たとえば以下の
条件でCVDにより成膜される。CVD原料ガスとし
て、TEOSとO2 とを用い、TEOS/O2 の流量比
が、500/1000SCCM、雰囲気圧力が5Pa、基板
温度が400°Cの条件である。絶縁層32の層厚は、
たとえば1.0μm である。
As the insulating layer 32, silicon oxide formed by CVD or thermal oxidation is used. The insulating layer 32 formed of a silicon oxide film is formed by CVD under the following conditions, for example. TEOS and O 2 are used as the CVD source gas, and the TEOS / O 2 flow rate ratio is 500/1000 SCCM, the atmospheric pressure is 5 Pa, and the substrate temperature is 400 ° C. The thickness of the insulating layer 32 is
For example, 1.0 μm.

【0037】上部導電層35は、特に限定されないが、
本実施例では、n+ の導電型のポリシリコン膜34とタ
ングステンシリサイド膜36との積層膜であるポリサイ
ド膜が用いられる。この上部導電層35は、たとえばマ
イクロカソードのグリッドとして機能する。
The upper conductive layer 35 is not particularly limited,
In this embodiment, a polycide film, which is a laminated film of a polysilicon film 34 of n + conductivity type and a tungsten silicide film 36, is used. This upper conductive layer 35 functions as, for example, a grid of microcathodes.

【0038】ポリシリコン膜34の膜厚は、たとえば5
0nmである。タングステンシリサイド膜36の膜厚
は、たとえば150nmである。ポリシリコン膜34お
よびタングステンシリサイド膜36は、たとえばCVD
により成膜される。ポリシリコン膜34は、たとえば以
下の条件で成膜される。CVD原料ガスとして、SiH
4 とPH3 とを用い、SiH4 /PH3 の流量比が、5
00/0.3SCCM、雰囲気圧力が100Pa、基板温度
が500°Cの条件である。タングステンシリサイド膜
36は、たとえば以下の条件で成膜される。CVD原料
ガスとして、WF 6 とSiH4 とHeとを用い、WF6
/SiH4 /Heの流量比が、3/300/500SCC
M、雰囲気圧力が70Pa、基板温度が360°Cの条
件である。
The thickness of the polysilicon film 34 is, for example, 5
It is 0 nm. Thickness of tungsten silicide film 36
Is, for example, 150 nm. Polysilicon film 34
The tungsten silicide film 36 is formed, for example, by CVD.
To form a film. The polysilicon film 34 is, for example, as follows.
The film is formed under the following conditions. SiH as a CVD source gas
Four And PH3 And using, SiHFour / PH3 Flow rate is 5
00 / 0.3SCCM, atmospheric pressure 100Pa, substrate temperature
Is the condition of 500 ° C. Tungsten silicide film
The film 36 is formed under the following conditions, for example. CVD raw material
As gas, WF 6 And SiHFour And He using WF6 
/ SiHFour / He flow rate ratio is 3/300 / 500SCC
M, ambient pressure 70 Pa, substrate temperature 360 ° C
It is a matter.

【0039】本実施例では、この上部導電層35の上
に、緩衝層37aを成膜する。この緩衝層37aは、従
来例に係る製造プロセスにはない層であり、本実施例で
は、酸化シリコン膜(SiO2 )で構成される。酸化シ
リコン膜で構成される緩衝層37aは、たとえば以下の
条件でCVDにより成膜される。CVD原料ガスとし
て、TEOSとO2 とを用い、TEOS/O2 の流量比
が、500/1000SCCM、雰囲気圧力が5Pa、基板
温度が400°Cの条件である。
In this embodiment, the buffer layer 37a is formed on the upper conductive layer 35. The buffer layer 37a is a layer that is not included in the manufacturing process according to the conventional example, and is composed of a silicon oxide film (SiO 2 ) in this embodiment. The buffer layer 37a made of a silicon oxide film is formed by CVD under the following conditions, for example. TEOS and O 2 are used as the CVD source gas, and the TEOS / O 2 flow rate ratio is 500/1000 SCCM, the atmospheric pressure is 5 Pa, and the substrate temperature is 400 ° C.

【0040】次に、この緩衝層37aの上にレジスト膜
38を成膜し、このレジスト膜38に、フォトリソグラ
フィー法により、カソード孔に対応する所定のパターン
で、開口部40を形成する。この開口部40の内径は、
カソード孔の内径に相当し、たとえば0.8μm 程度で
ある。
Next, a resist film 38 is formed on the buffer layer 37a, and openings 40 are formed in the resist film 38 by a photolithography method in a predetermined pattern corresponding to the cathode holes. The inner diameter of this opening 40 is
It corresponds to the inner diameter of the cathode hole and is, for example, about 0.8 μm.

【0041】次に、このレジスト膜38が形成された半
導体基板30を、プラズマエッチング装置内に設置し、
レジスト膜38をマスクとして、エッチング加工を行
う。プラズマエッチング装置としては、特に限定されな
いが、たとえばマイクロ波電子サイクロトロン共鳴プラ
ズマ(ECR)エッチング装置、誘導コイル型プラズマ
(ICP)エッチング装置、ヘリコン波利用プラズマエ
ッチング装置、トランス結合プラズマ(TCP)エッチ
ング装置などを例示することができる。
Next, the semiconductor substrate 30 having the resist film 38 formed thereon is placed in a plasma etching apparatus,
Etching is performed using the resist film 38 as a mask. The plasma etching apparatus is not particularly limited, but for example, a microwave electron cyclotron resonance plasma (ECR) etching apparatus, an induction coil type plasma (ICP) etching apparatus, a helicon wave utilizing plasma etching apparatus, a transformer coupled plasma (TCP) etching apparatus, etc. Can be illustrated.

【0042】まず、たとえばECRエッチング装置を用
い、下記の条件で、酸化シリコンで構成される緩衝層3
7aをエッチング加工する。エッチングガスとしては、
CHF3 とCH22 との混合ガスを用い、CHF 3
CH22 の流量比を50/10SCCMとする。雰囲気圧
力は、0.3Paである。また、マイクロ波パワーは、
850Wであり、高周波(RF)パワーは200Wであ
り、基板温度は、−50°Cである。
First, for example, an ECR etching device is used.
The buffer layer 3 made of silicon oxide under the following conditions
7a is etched. As the etching gas,
CHF3 And CH2 F2 CHF with a mixed gas of 3 /
CH2 F2 The flow rate ratio of 50/10 SCCM. Atmospheric pressure
The force is 0.3 Pa. Also, the microwave power is
850W, radio frequency (RF) power is 200W
Therefore, the substrate temperature is −50 ° C.

【0043】続いて、タングステンシリサイド膜36お
よびポリシリコン膜34を連続エッチングする。エッチ
ングガスとしては、Cl2 とO2 との混合ガスを用い、
Cl 2 /O2 の流量比を70/10SCCMとする。雰囲気
圧力は、0.4Paである。また、マイクロ波パワー
は、850Wであり、高周波(RF)パワーは40Wで
あり、基板温度は、10°Cである。
Then, the tungsten silicide film 36 and
And the polysilicon film 34 is continuously etched. Etch
Clungs gas is Cl2 And O2 Using a mixed gas of
Cl 2 / O2 The flow rate ratio is 70/10 SCCM. atmosphere
The pressure is 0.4 Pa. Also microwave power
Is 850W and the radio frequency (RF) power is 40W
And the substrate temperature is 10 ° C.

【0044】続いて、図2(B)に示すように、たとえ
ば以下に示す条件で絶縁層32をエッチング加工する。
エッチングガスとしては、CHF3 とCH22 との混
合ガスを用い、CHF 3 /CH22 の流量比を50/
10SCCMとする。雰囲気圧力は、0.3Paである。ま
た、マイクロ波パワーは、850Wであり、高周波(R
F)パワーは300W(800kHz)であり、基板温
度は、−50°Cである。
Then, as shown in FIG.
For example, the insulating layer 32 is etched under the following conditions.
CHF is used as an etching gas3 And CH2 F2 Mixed with
CHF using combined gas 3 / CH2 F2 Flow rate of 50 /
It will be 10 SCCM. The atmospheric pressure is 0.3 Pa. Well
Also, the microwave power is 850 W, and the high frequency (R
F) The power is 300 W (800 kHz) and the substrate temperature
The degree is -50 ° C.

【0045】この多層膜の連続エッチングにおいて、高
エネルギー条件の過剰なるオーバーエッチングにより、
レジスト膜38が後退し、その開口部40の側壁も削ら
れ、その下層に位置する緩衝層37aも一部エッチング
されて、テーパ形状が形成される。これは、上部導電層
35および絶縁層32を同一のレジスト膜38でエッチ
ング加工するために、レジスト膜38がプラズマエッチ
ングに曝される時間が、従来のコンタクトホール形成用
エッチング技術に比較して長くなったためと考えられ
る。しかしながら、本実施例では、緩衝層37aがある
ため、上部導電層35の開口部側壁までもオーバエッチ
ングされることはない。
In the continuous etching of the multilayer film, the excessive overetching under the high energy condition causes
The resist film 38 recedes, the side wall of the opening 40 is also shaved, and the buffer layer 37a located thereunder is also partially etched to form a tapered shape. This is because the upper conductive layer 35 and the insulating layer 32 are etched by the same resist film 38, so that the time required for the resist film 38 to be exposed to plasma etching is longer than that in the conventional contact hole forming etching technique. It is thought that it has become. However, in this embodiment, since the buffer layer 37a is provided, the sidewall of the opening of the upper conductive layer 35 is not over-etched.

【0046】次に、図2(C)に示すように、レジスト
膜38をレジストアッシングにより除去し、続いて、図
2(D)に示すように、緩衝層37aを除去する。レジ
ストアッシングは、500SCCMのO2 を用い、雰囲気圧
力3.0Pa、基板温度200°C、高周波(RF)パ
ワー300Wの条件で行う。酸化シリコン膜で構成され
る緩衝層37aの除去は、水:フッ酸が約5:1の割合
のフッ酸によるウエットエッチングで行う。このウエッ
トエッチングおよび水洗により、酸化シリコン膜で構成
される緩衝層37aが除去される。同時に、酸化シリコ
ンなどで構成される絶縁層32のカソード孔44の側壁
にもサイドエッチングが作用し、図2(D)に示すよう
に、孔44の内径が大きくなるが、これは後工程でのカ
バレッジには影響がない。むしろ、上部電極と下部電極
との短絡防止に寄与する。
Next, as shown in FIG. 2C, the resist film 38 is removed by resist ashing, and subsequently, as shown in FIG. 2D, the buffer layer 37a is removed. The resist ashing is performed by using 500 SCCM of O 2 under the conditions of an atmospheric pressure of 3.0 Pa, a substrate temperature of 200 ° C., and a radio frequency (RF) power of 300 W. The removal of the buffer layer 37a composed of a silicon oxide film is performed by wet etching with hydrofluoric acid in a ratio of water: hydrofluoric acid of about 5: 1. By this wet etching and washing with water, the buffer layer 37a made of a silicon oxide film is removed. At the same time, side etching also acts on the side wall of the cathode hole 44 of the insulating layer 32 made of silicon oxide or the like, and the inner diameter of the hole 44 becomes large as shown in FIG. Does not affect the coverage of. Rather, it contributes to prevention of short circuit between the upper electrode and the lower electrode.

【0047】その結果、この時点で、テーパもしくは肩
落ちのない上部導電層35が得られる。結果として、良
好な垂直異方性のエッチングが可能となる。次に、図2
(E)に示すように、電子ビーム蒸着法などを用いて、
タングステンシリサイド膜36の上に、剥離層46を形
成する。剥離層46は、たとえばアルミニウム金属層な
どで構成される。その剥離層46の層厚は、特に限定さ
れないが、たとえば50nm程度である。電子ビーム蒸
着時の基板角度は、約20度程度が好ましい。雰囲気圧
力は、たとえば1.0Paである。
As a result, at this point, the upper conductive layer 35 having no taper or shoulder drop is obtained. As a result, good vertical anisotropic etching is possible. Next, FIG.
As shown in (E), using an electron beam evaporation method or the like,
A peeling layer 46 is formed on the tungsten silicide film 36. The peeling layer 46 is composed of, for example, an aluminum metal layer. The layer thickness of the peeling layer 46 is not particularly limited, but is about 50 nm, for example. The substrate angle during electron beam evaporation is preferably about 20 degrees. The atmospheric pressure is 1.0 Pa, for example.

【0048】次に、図2(F)に示すように、たとえば
電子ビーム蒸着法を用いて、剥離層46の上にカソード
形成層48を堆積させる。カソード形成層48として
は、好適にはモリブデン(Mo)を用いるが、その他の
高融点金属、あるいはその他の金属、化合物などを使用
することもできる。電子ビーム蒸着時の基板の角度は、
約90度が好ましい。カソード形成層48を約1.0μ
m の層厚で形成することで、カソード孔44の底部に位
置する基板30の表面には、鋭角円錐状のカソード50
が均一な形状および高さで形成される。各カソード50
の形状、特に高さは、カソード形成層48の各開口部4
8aが閉じるまでの時間などに依存する。本実施例で
は、タングステンシリサイド膜36の開口部40の側壁
に、テーパや肩落ちがないことから、その各開口部48
aが閉じるまでの時間も一定であり、各カソード50の
形状、特に高さを均一にすることができる。
Next, as shown in FIG. 2F, a cathode forming layer 48 is deposited on the peeling layer 46 by using, for example, an electron beam evaporation method. Molybdenum (Mo) is preferably used for the cathode formation layer 48, but other refractory metals, other metals, compounds, or the like can also be used. The angle of the substrate during electron beam evaporation is
About 90 degrees is preferred. Cathode forming layer 48 is about 1.0 μ
By forming it with a layer thickness of m 2, the surface of the substrate 30 located at the bottom of the cathode hole 44 has a cathode 50 with an acute cone shape.
Are formed with a uniform shape and height. Each cathode 50
The shape, in particular the height, of each of the openings 4 of the cathode formation layer 48 is
It depends on the time until 8a is closed. In this embodiment, since there is no taper or shoulder drop on the side wall of the opening 40 of the tungsten silicide film 36, each opening 48 is formed.
The time until a is closed is also constant, and the shape, especially the height, of each cathode 50 can be made uniform.

【0049】次に、図2(G)に示すように、水:フッ
酸が約5:1の割合のフッ酸でウエットエッチング(約
30秒)を行い、アルミニウムなどで構成される剥離層
46をエッチング除去し、その上に位置するカソード形
成層48をリフトオフ除去する。カソード孔44内に
は、均一形状および高さのマイクロカソード20が残
る。
Next, as shown in FIG. 2 (G), wet etching (about 30 seconds) is performed with hydrofluoric acid at a ratio of water: hydrofluoric acid of about 5: 1, and the peeling layer 46 made of aluminum or the like is used. Are removed by etching, and the cathode forming layer 48 located thereon is lifted off. In the cathode hole 44, the microcathode 20 having a uniform shape and height remains.

【0050】その後は、基板30の上に、蛍光体膜が形
成された透明基板または透明導電膜が形成された透明基
板などを真空状態で張り合せて、FEDまたは撮像素子
が形成される。なお、本発明は、上述した実施例に限定
されるものではなく、本発明の範囲内で種々に改変する
ことができる。
After that, a transparent substrate having a phosphor film formed thereon or a transparent substrate having a transparent conductive film formed thereon is laminated on the substrate 30 in a vacuum state to form an FED or an image pickup device. The present invention is not limited to the above-mentioned embodiments, but can be modified in various ways within the scope of the present invention.

【0051】[0051]

【発明の効果】以上説明してきたように、本発明によれ
ば、タングステンシリサイド膜などで構成される導電層
の形状異常に起因する不良を発生することなく、均一な
形状および高さのマイクロカソードを安定して形成する
ことができる。このマイクロカソードを用いたデバイス
は、フラットディスプレイなどに使用するFED、ある
いは撮像素子などとして好適に利用される。
As described above, according to the present invention, a microcathode having a uniform shape and height can be formed without causing a defect due to an abnormal shape of a conductive layer formed of a tungsten silicide film or the like. Can be stably formed. A device using this microcathode is suitably used as an FED used for a flat display or the like, or an image pickup device.

【図面の簡単な説明】[Brief description of drawings]

【図1】図1(A)〜(G)は本発明の第1実施例に係
るマイクロカソードの製造方法を示す要部断面図であ
る。
1A to 1G are cross-sectional views of a main part showing a method of manufacturing a microcathode according to a first embodiment of the present invention.

【図2】図2(A)〜(G)は本発明の第2実施例に係
るマイクロカソードの製造方法を示す要部断面図であ
る。
2 (A) to 2 (G) are cross-sectional views of a main part showing a method of manufacturing a microcathode according to a second embodiment of the present invention.

【図3】図3(A)〜(G)は従来例に係るマイクロカ
ソードの製造方法を示す要部断面図である。
3 (A) to 3 (G) are cross-sectional views of relevant parts showing a method of manufacturing a microcathode according to a conventional example.

【符号の説明】[Explanation of symbols]

30… 半導体基板 32… 絶縁層 34… ポリシリコン膜 35… 導電層 36… タングステンシリサイド膜 37,37a… 緩衝層 38… レジスト膜 40… 開口部 44… カソード孔 46… 剥離層 48… カソード形成層 50… マイクロカソード 30 ... Semiconductor substrate 32 ... Insulating layer 34 ... Polysilicon film 35 ... Conductive layer 36 ... Tungsten silicide film 37, 37a ... Buffer layer 38 ... Resist film 40 ... Opening 44 ... Cathode hole 46 ... Peeling layer 48 ... Cathode forming layer 50 … Micro cathode

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】 基板の表面に、絶縁層、次いで導電層を
少なくとも成膜する工程と、 上記導電層の上に、緩衝層を形成する工程と、 この緩衝層の上にレジスト膜を形成する工程と、 カソード孔が形成される予定の所定パターンで上記レジ
スト膜をパターン加工する工程と、 上記レジスト膜をマスクとしてパターン加工を行い、上
記緩衝層、導電層および絶縁層にカソード孔を形成する
工程と、 上記緩衝層を除去する工程と、 上記絶縁層に形成されたカソード孔内に、マイクロカソ
ードを形成する工程とを有する電界放出型マイクロカソ
ードの製造方法。
1. A step of forming at least an insulating layer and then a conductive layer on a surface of a substrate, a step of forming a buffer layer on the conductive layer, and a resist film formed on the buffer layer. Steps, a step of patterning the resist film in a predetermined pattern in which a cathode hole is to be formed, and a patterning process using the resist film as a mask to form a cathode hole in the buffer layer, conductive layer and insulating layer. A method of manufacturing a field emission microcathode, comprising: a step, a step of removing the buffer layer, and a step of forming a microcathode in a cathode hole formed in the insulating layer.
【請求項2】 上記緩衝層の層厚が、50〜300nm
である請求項1に記載の電界放出型マイクロカソードの
製造方法。
2. The buffer layer has a layer thickness of 50 to 300 nm.
The method for manufacturing a field emission type microcathode according to claim 1.
【請求項3】 上記緩衝層が、ポリシリコン層、非晶質
シリコン層およびアルミニウム層のうちのいずれかであ
る請求項1または2に記載のマイクロカソードの製造方
法。
3. The method for producing a microcathode according to claim 1, wherein the buffer layer is any one of a polysilicon layer, an amorphous silicon layer and an aluminum layer.
【請求項4】 上記緩衝層が、酸化シリコン層、窒化シ
リコン層および酸窒化シリコン層のうちのいずれかであ
る請求項1または2に記載のマイクロカソードの製造方
法。
4. The method for producing a microcathode according to claim 1, wherein the buffer layer is any one of a silicon oxide layer, a silicon nitride layer and a silicon oxynitride layer.
【請求項5】 上記緩衝層をエッチングにより除去する
際に、カソード孔の内壁に相当する上記絶縁層を同時に
後退させる請求項4に記載のマイクロカソードの製造方
法。
5. The method for producing a microcathode according to claim 4, wherein when the buffer layer is removed by etching, the insulating layer corresponding to the inner wall of the cathode hole is receded at the same time.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011077042A (en) * 2009-09-30 2011-04-14 Qinghua Univ Field emission cathode element, and field emission display device

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