JPH07335120A - Manufacture of field emission micro-cathode - Google Patents
Manufacture of field emission micro-cathodeInfo
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- JPH07335120A JPH07335120A JP13214294A JP13214294A JPH07335120A JP H07335120 A JPH07335120 A JP H07335120A JP 13214294 A JP13214294 A JP 13214294A JP 13214294 A JP13214294 A JP 13214294A JP H07335120 A JPH07335120 A JP H07335120A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、たとえば平面表示装置
または撮像素子などとして用いることができる電界放出
型マイクロカソードの製造方法の改良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an improvement in a method for manufacturing a field emission type microcathode which can be used as, for example, a flat panel display or an image pickup device.
【0002】[0002]
【従来の技術】平面ディスプレイは、小型コンピュータ
あるいはワードプロセッサの表示装置、あるいは壁掛け
テレビなどとして、ブラウン管に代わる技術として近年
注目を集めている。中でも、電界放出型ディスプレイ
(FED)は、高輝度かつ高速応答性を実現することが
できるため、現在主流の液晶ディスプレイよりも優れた
特性を有する。2. Description of the Related Art Flat-panel displays have been attracting attention in recent years as a substitute for cathode ray tubes as display devices for small computers or word processors, wall-mounted televisions, and the like. Among them, the field emission display (FED) can realize high brightness and high-speed response, and therefore has characteristics superior to those of the currently mainstream liquid crystal displays.
【0003】このFEDの製造に際しては、基板の表面
に、電界放出型マイクロカソードをアレイ状に多数作製
する必要がある。FEDにおける製造プロセスのキーテ
クノロジーは、電界放出型マイクロカソードの形成工程
である。電界放出型マイクロカソードは、円錐状の鋭角
なカソードであるが、図5に示すように、従来例に係る
半導体装置の製造プロセス技術を応用して作製される。In manufacturing this FED, it is necessary to fabricate a large number of field emission type microcathodes in an array on the surface of the substrate. The key technology of the manufacturing process in FED is the formation process of field emission type micro cathode. The field emission type microcathode is a cone-shaped acute-angled cathode, but as shown in FIG. 5, it is manufactured by applying the manufacturing process technology of the semiconductor device according to the conventional example.
【0004】従来例に係る電界放出型マイクロカソード
の製造方法の概略を図5に基づき説明する。図5(A)
に示すように、シリコン基板2の上に、タングステンシ
リサイド膜3、酸化シリコン膜4、ポリシリコン膜6お
よびタングステンシリサイド膜8を順次成膜する。その
上に、レジスト膜10を形成し、フォトリソグラフィー
法により、カソード孔に対応するパターンでレジスト膜
10をパターン加工し、開口部12を形成する。An outline of a method of manufacturing a field emission type microcathode according to a conventional example will be described with reference to FIG. Figure 5 (A)
As shown in, the tungsten silicide film 3, the silicon oxide film 4, the polysilicon film 6 and the tungsten silicide film 8 are sequentially formed on the silicon substrate 2. A resist film 10 is formed thereon, and the resist film 10 is patterned with a pattern corresponding to the cathode hole by a photolithography method to form an opening 12.
【0005】次に、同図(B)に示すように、開口部1
2が形成されたレジスト膜10をマスクとして、まずタ
ングステンシリサイド膜8およびポリシリコン膜6をR
IEなどでエッチング加工する。次に、同じレジスト膜
10をマスクとして、同図(C)に示すように、酸化シ
リコン膜4をエッチング加工し、カソード孔16を形成
する。Next, as shown in FIG.
First, the tungsten silicide film 8 and the polysilicon film 6 are R
Etching is performed by IE or the like. Next, using the same resist film 10 as a mask, the silicon oxide film 4 is etched to form a cathode hole 16 as shown in FIG.
【0006】次に、同図(D)に示すように、レジスト
膜10を除去し、同図(E)に示すように、タングステ
ンシリサイド膜8の上に、剥離層であるアルミニウム層
18を成膜する。その後、同図(F)に示すように、シ
リコン基板2の全表面に、モリブデン(Mo)層22を
スパッタリング法または蒸着法により成膜する。その際
に、酸化シリコン膜4に形成されたカソード孔16内の
タングステンシリサイド膜3上には、Moで構成される
先端鋭角円錐状のマイクロカソード20が形成される。Next, as shown in FIG. 2D, the resist film 10 is removed, and as shown in FIG. 2E, an aluminum layer 18 which is a peeling layer is formed on the tungsten silicide film 8. To film. After that, as shown in FIG. 6F, a molybdenum (Mo) layer 22 is formed on the entire surface of the silicon substrate 2 by a sputtering method or a vapor deposition method. At that time, a microcathode 20 having a sharp tip conical tip made of Mo is formed on the tungsten silicide film 3 in the cathode hole 16 formed in the silicon oxide film 4.
【0007】その後、同図(G)に示すように、剥離層
であるアルミニウム層18をウェットエッチングにより
除去すれば、アルミニウム層18の上に堆積したMo層
22も除去され、カソード孔16内にマイクロカソード
20が残る。その後、シリコン基板2の上に、蛍光体膜
が形成された透明基板または透明導電膜が形成された透
明基板などが真空状態で張り合わされ、FEDまたは撮
像素子が形成される。After that, as shown in FIG. 1G, when the aluminum layer 18 which is a peeling layer is removed by wet etching, the Mo layer 22 deposited on the aluminum layer 18 is also removed and the inside of the cathode hole 16 is removed. The microcathode 20 remains. After that, a transparent substrate having a phosphor film or a transparent substrate having a transparent conductive film formed thereon is bonded to the silicon substrate 2 in a vacuum state to form an FED or an image sensor.
【0008】タングステンシリサイド膜8などで構成さ
れるグリッド電極を走査することなどにより、マイクロ
カソード20からは、張り合わされる透明基板側に向け
て、電子が放出され、FEDまたは撮像素子として機能
する。したがって、マイクロカソード20の形状、特に
高さは、均一であることが必要であり、これらが不均一
に形成されると、放出電流が不安定になり、画素欠陥と
なるおそれがある。Electrons are emitted from the microcathode 20 toward the transparent substrate to be bonded by scanning the grid electrode composed of the tungsten silicide film 8 or the like, and functions as an FED or an image pickup device. Therefore, the shape, especially the height, of the microcathode 20 needs to be uniform, and if they are formed nonuniformly, the emission current becomes unstable, which may cause a pixel defect.
【0009】[0009]
【発明が解決しようとする課題】ところが、従来例に係
るマイクロカソードの製造方法では、これらマイクロカ
ソードを均一な形状および高さで形成することが困難で
あった。その理由を次に説明する。However, it has been difficult to form these microcathodes with a uniform shape and height by the conventional method for producing microcathodes. The reason will be described below.
【0010】マイクロカソードの形状を大きく左右する
のは、Mo層22をスパッタリング法などで形成する際
のカバレッジである。このカバレッジは、Mo層22の
下地となるタングステンシリサイド膜8の形状変化に非
常に敏感である。タングステンシリサイド膜8の形状変
化は、図5(B),(C)に示す酸化シリコン膜4のエ
ッチング加工工程に基づくレジスト膜10の開口部12
のテーパ状削れなどが原因となっている。What greatly influences the shape of the microcathode is the coverage when the Mo layer 22 is formed by the sputtering method or the like. This coverage is very sensitive to changes in the shape of the tungsten silicide film 8 that is the base of the Mo layer 22. The change in shape of the tungsten silicide film 8 is caused by the opening 12 of the resist film 10 based on the etching process of the silicon oxide film 4 shown in FIGS.
The cause is the tapering of the tape.
【0011】すなわち、このエッチング加工により、レ
ジスト膜10もエッチングされ、その開口部12の形状
が変化し、タングステンシリサイド膜の開口部に肩落ち
部またはテーパ部が生じ、それが原因で、マイクロカソ
ードの高さまたは形状が変化すると言う課題を有してい
る。たとえば、タングステンシリサイド膜8の開口部が
テーパ状になると、図5(F)に示すように、Mo層2
2のカバレッジが変化し、Mo層22の開口部が閉じる
までの時間が長くなり、開口部が閉じない部分に対応す
るカソード孔16内に形成されるマイクロカソード20
の高さが他の部分に比較して高くなる。That is, by this etching process, the resist film 10 is also etched, the shape of the opening 12 is changed, and a shoulder drop portion or a taper portion is formed in the opening portion of the tungsten silicide film, which causes the microcathode. The problem is that the height or shape of the For example, when the opening of the tungsten silicide film 8 has a tapered shape, as shown in FIG.
2 changes, the time until the opening of the Mo layer 22 closes increases, and the microcathode 20 formed in the cathode hole 16 corresponding to the portion where the opening does not close.
Is higher than other parts.
【0012】本発明は、このような実状に鑑みてなさ
れ、均一な形状および高さのマイクロカソードを形成す
ることができるマイクロカソードの製造方法を提供する
ことを目的とする。The present invention has been made in view of such circumstances, and an object of the present invention is to provide a method for producing a microcathode capable of forming a microcathode having a uniform shape and height.
【0013】[0013]
【課題を解決するための手段】本発明者は、均一な形状
および高さのマイクロカソードを形成することができる
マイクロカソードの製造方法について鋭意検討を行った
結果、マイクロチップカソード形状のバラツキを低減す
るためには、絶縁層のエッチング終期に、対レジスト高
選択エッチングステップに切り変え、レジスト膜の下層
に位置する導電層の肩落ちを抑制することが好適である
事を見い出した。The present inventor has diligently studied a method for producing a microcathode capable of forming a microcathode having a uniform shape and height, and as a result, reduced variations in microtip cathode shape. In order to achieve this, it was found that it is preferable to switch to a resist high-selective etching step at the end of the etching of the insulating layer to suppress shoulder drop of the conductive layer located under the resist film.
【0014】本発明は、上記の知見に基づき成され、絶
縁層にカソード孔を形成する際に、絶縁層のエッチング
終期には、対レジスト高選択比条件となるように、エッ
チング装置内の条件を切り換えることを特徴とする。上
記対レジスト高選択比条件となるように、エッチング装
置内の条件を切り換える手法としては、エッチングガス
の流量比を変化させる手法、基板とエッチング用プラズ
マとの距離を変化させる手法、エッチング装置内に設置
されたシリコン系構成材の露出表面積を変化させる手
法、エッチングガスの種類を変化させる(たとえば硫黄
を含むエッチングガスとなるように)手法、あるいはエ
ッチング装置内に設置された硫黄を含む構成材の露出表
面積を変化させる手法などを例示することができる。The present invention has been made based on the above findings, and when forming a cathode hole in an insulating layer, the conditions in the etching apparatus are set so that a high resist-to-resist ratio condition is obtained at the end of etching of the insulating layer. It is characterized by switching. As a method of switching the conditions in the etching apparatus so that the above high resist-to-resist ratio condition is achieved, a method of changing the flow rate ratio of the etching gas, a method of changing the distance between the substrate and the etching plasma, and A method of changing the exposed surface area of the installed silicon-based component, a method of changing the type of etching gas (for example, so that the etching gas contains sulfur), or A method of changing the exposed surface area can be exemplified.
【0015】なお、本発明において、絶縁層のエッチン
グ終期とは、絶縁層にカソード孔を形成する際に、絶縁
層に少なくともその層厚の約1/3程度の深さのカソー
ド孔を形成した以降のエッチングを意味する。本発明に
おいて用いるエッチング装置は、特に限定されないが、
プラズマエッチング装置が好ましい。プラズマエッチン
グ装置としては、たとえばマイクロ波電子サイクロトロ
ン共鳴プラズマ(ECR)エッチング装置、誘導コイル
型プラズマ(ICP)エッチング装置、ヘリコン波利用
プラズマエッチング装置、トランス結合プラズマ(TC
P)エッチング装置などを例示することができる。本発
明におけるプラズマエッチング装置については、生成で
きるプラズマ密度が高い程、フッ素(F)などのハロゲ
ン元素や硫黄(S)の生成について効果的である。In the present invention, the term "end of etching the insulating layer" means that when the cathode hole is formed in the insulating layer, the cathode hole is formed in the insulating layer at a depth of at least about 1/3 of the layer thickness. This means the subsequent etching. The etching apparatus used in the present invention is not particularly limited,
Plasma etching equipment is preferred. Examples of the plasma etching device include a microwave electron cyclotron resonance plasma (ECR) etching device, an induction coil type plasma (ICP) etching device, a helicon wave utilizing plasma etching device, and a transformer coupled plasma (TC).
P) An etching device or the like can be exemplified. In the plasma etching apparatus of the present invention, the higher the plasma density that can be generated, the more effective the generation of halogen elements such as fluorine (F) and sulfur (S).
【0016】[0016]
【作用】本発明では、絶縁層にカソード孔を形成する際
に、絶縁層のエッチング終期には、対レジスト高選択比
条件となるように、エッチング装置内の条件を切り換え
る。According to the present invention, when the cathode holes are formed in the insulating layer, the conditions in the etching apparatus are switched so that the conditions for the high resist selectivity ratio are satisfied at the end of the etching of the insulating layer.
【0017】対レジスト高選択比条件となるように、エ
ッチング装置内の条件を切り換える1手法としては、上
述したように、エッチングガスの流量比を変化させる手
法がある。すなわち、たとえば絶縁層に形成するカソー
ド孔が約半分程度形成された段階で、対レジスト選択比
が数倍になるように、堆積性ガス比が増大する条件でエ
ッチング加工を行う。その結果、エッチング終期には、
堆積物が側壁保護膜となり、レジスト膜の削れ(後退)
を防止することができ、その下層側の導電層のカソード
孔部分の肩落ちがなくなり、均一かつ良好な形状のカソ
ード孔を形成することができる。そのため、以後の工程
で、マイクロカソードを均一な高さおよび形状でカソー
ド孔内部に形成することができる。One method for switching the conditions in the etching apparatus so that the high resist-to-resist ratio condition is obtained is a method of changing the flow rate ratio of the etching gas as described above. That is, for example, when about half of the cathode holes are formed in the insulating layer, the etching process is performed under the condition that the ratio of the deposition gas is increased so that the selection ratio with respect to the resist becomes several times. As a result, at the end of etching,
The deposit acts as a sidewall protective film, and the resist film is scraped (retreated)
Can be prevented, the shoulder of the cathode hole portion of the conductive layer on the lower side thereof can be prevented from being dropped, and a uniform and favorable shape of the cathode hole can be formed. Therefore, in the subsequent steps, the microcathode can be formed inside the cathode hole with a uniform height and shape.
【0018】本発明の別の観点では、対レジスト高選択
比条件となるように、絶縁層のエッチング終期には、基
板とエッチング用プラズマとの距離を離す。そうするこ
とで、エッチングガスの再解離の程度に影響し、基板上
に作用するエッチング用ハロゲンラジカルの生成量を制
御し、側壁保護膜の堆積を促進する。その結果、レジス
ト膜の削れ(後退)を防止することができ、その下層側
の導電層のカソード孔部分の肩落ちがなくなり、均一か
つ良好な形状のカソード孔を形成することができる。そ
のため、以後の工程で、マイクロカソードを均一な高さ
および形状でカソード孔内部に形成することができる。In another aspect of the present invention, the distance between the substrate and the etching plasma is increased at the end of the etching of the insulating layer so that the high selectivity ratio to the resist is satisfied. By doing so, the degree of re-dissociation of the etching gas is affected, the amount of halogen radicals for etching that acts on the substrate is controlled, and the deposition of the sidewall protective film is promoted. As a result, it is possible to prevent the resist film from being scraped (retracted), eliminate the shoulder drop of the cathode hole portion of the conductive layer below the resist film, and form a uniform and good-shaped cathode hole. Therefore, in the subsequent steps, the microcathode can be formed inside the cathode hole with a uniform height and shape.
【0019】本発明のさらに別の観点では、対レジスト
高選択比条件となるように、絶縁層のエッチング終期に
は、エッチング装置内に設置されたシリコン系構成材の
露出表面積を変化させる。シリコン系構成材としては、
特に限定されないが、プラズマエッチング装置のチャン
バー内壁にコーティングされたSiなどを例示すること
ができる。このシリコン系構成材の露出表面積を変化さ
せるには、シリコン系構成材の表面に、たとえばシャッ
ターを設け、このシャッターの開度を調節すれば良い。In still another aspect of the present invention, the exposed surface area of the silicon-based component placed in the etching apparatus is changed at the end of the etching of the insulating layer so that the high resist-to-resist ratio ratio condition is satisfied. As a silicon-based component,
Although not particularly limited, Si or the like coated on the inner wall of the chamber of the plasma etching apparatus can be exemplified. In order to change the exposed surface area of the silicon-based component, for example, a shutter may be provided on the surface of the silicon-based component and the opening of the shutter may be adjusted.
【0020】すなわち、この観点に係る発明では、絶縁
層のエッチング初期には、シャッターの開度を比較的大
きくし、エッチング途中(エッチング終期)で、シャッ
ターの開度を狭くする。プラズマに曝されるシリコン系
構成材の露出表面積が変化することで、エッチング終期
には、エッチングガスの再解離が大幅に抑制され、対レ
ジスト選択比が大きくなる。その結果、レジスト膜の削
れ(後退)を防止することができ、その下層側の導電層
のカソード孔部分の肩落ちがなくなり、均一かつ良好な
形状のカソード孔を形成することができる。そのため、
以後の工程で、マイクロカソードを均一な高さおよび形
状でカソード孔内部に形成することができる。That is, in the invention according to this aspect, the opening of the shutter is relatively large at the initial stage of etching the insulating layer, and the opening of the shutter is narrowed during the etching (end of etching). By changing the exposed surface area of the silicon-based component exposed to plasma, re-dissociation of the etching gas is significantly suppressed at the end of etching, and the selectivity ratio to resist is increased. As a result, it is possible to prevent the resist film from being scraped (retracted), eliminate the shoulder drop of the cathode hole portion of the conductive layer below the resist film, and form a uniform and good-shaped cathode hole. for that reason,
In the subsequent steps, the micro cathode can be formed inside the cathode hole with a uniform height and shape.
【0021】本発明のさらに別の観点では、対レジスト
高選択比条件となるように、エッチングガスの種類を変
化させる(たとえば硫黄を含むエッチングガスとなるよ
うに)。プラズマエッチング終期において、プラズマ中
で硫黄(S)が再解離生成し、Sを含む側壁保護膜がカ
ソード孔内に形成される。その結果、レジスト膜の削れ
(後退)を防止することができ、その下層側の導電層の
カソード孔部分の肩落ちがなくなり、均一かつ良好な形
状のカソード孔を形成することができる。そのため、以
後の工程で、マイクロカソードを均一な高さおよび形状
でカソード孔内部に形成することができる。Sを含む側
壁保護膜は、レジスト膜のアッシング除去時に同時に除
去できるので、側壁保護膜を除去するための特別な工程
を必要とせず、工程の削減に寄与する。[0021] In still another aspect of the present invention, the type of etching gas is changed so that the high resist to selectivity ratio condition is satisfied (for example, the etching gas contains sulfur). At the final stage of plasma etching, sulfur (S) is re-dissociated in the plasma and a side wall protective film containing S is formed in the cathode hole. As a result, it is possible to prevent the resist film from being scraped (retracted), eliminate the shoulder drop of the cathode hole portion of the conductive layer below the resist film, and form a uniform and good-shaped cathode hole. Therefore, in the subsequent steps, the microcathode can be formed inside the cathode hole with a uniform height and shape. Since the side wall protective film containing S can be removed at the same time as the ashing removal of the resist film, a special process for removing the side wall protective film is not required, which contributes to the reduction of the process.
【0022】本発明のさらに別の観点では、対レジスト
高選択比条件となるように、エッチング装置内に設置さ
れた硫黄を含む構成材の露出表面積を変化させる。硫黄
(S)を含む構成材としては、特に限定されないが、プ
ラズマエッチング装置のチャンバー内壁にコーティング
されたSiSなどを例示することができる。このシリコ
ン系構成材の露出表面積を変化させるには、シリコン系
構成材の表面に、たとえばシャッターを設け、このシャ
ッターの開度を調節すれば良い。In still another aspect of the present invention, the exposed surface area of the sulfur-containing component installed in the etching apparatus is changed so as to satisfy the high resist to selectivity ratio condition. The constituent material containing sulfur (S) is not particularly limited, and examples thereof include SiS coated on the inner wall of the chamber of the plasma etching apparatus. In order to change the exposed surface area of the silicon-based component, for example, a shutter may be provided on the surface of the silicon-based component and the opening of the shutter may be adjusted.
【0023】すなわち、この観点に係る発明では、絶縁
層のエッチング初期には、シャッターの開度を比較的小
さくし、エッチング途中(エッチング終期)で、シャッ
ターの開度を大きくする。プラズマに曝されるS系構成
材の露出表面積が変化することで、エッチング終期に
は、S系構成材の表面からSが解離生成し、Sを主成分
とする側壁保護膜がカソード孔の側部に堆積する。その
結果、レジスト膜の削れ(後退)を防止することがで
き、その下層側の導電層のカソード孔部分の肩落ちがな
くなり、均一かつ良好な形状のカソード孔を形成するこ
とができる。そのため、以後の工程で、マイクロカソー
ドを均一な高さおよび形状でカソード孔内部に形成する
ことができる。That is, in the invention according to this aspect, the opening of the shutter is relatively small at the initial stage of etching the insulating layer, and the opening of the shutter is increased during the etching (end of etching). By changing the exposed surface area of the S-based component exposed to plasma, S is dissociated from the surface of the S-based component at the end of etching, and the side wall protective film containing S as a main component is located on the cathode hole side. Deposit on the area. As a result, it is possible to prevent the resist film from being scraped (retracted), eliminate the shoulder drop of the cathode hole portion of the conductive layer below the resist film, and form a uniform and good-shaped cathode hole. Therefore, in the subsequent steps, the microcathode can be formed inside the cathode hole with a uniform height and shape.
【0024】Sを含む側壁保護膜は、レジスト膜のアッ
シング除去時に同時に除去できるので、側壁保護膜を除
去するための特別な工程を必要とせず、工程の削減に寄
与する。Since the side wall protective film containing S can be removed at the same time when the resist film is removed by ashing, a special process for removing the side wall protective film is not required, which contributes to the reduction of the process.
【0025】[0025]
【実施例】以下、本発明に係るマイクロカソードの製造
方法を、図面に示す実施例に基づき、詳細に説明する。
図1(A)〜(D)は本発明の実施例に係るマイクロカ
ソードの製造過程を示す要部断面図、図2(E)〜
(G)は図1に示す製造過程の続きの過程を示す要部断
面図、図3,4は本発明の実施例で用いるプラズマエッ
チング装置の概略要部断面図である。The method for producing a microcathode according to the present invention will be described in detail below with reference to the embodiments shown in the drawings.
1 (A) to 1 (D) are cross-sectional views of a main part showing a manufacturing process of a microcathode according to an embodiment of the present invention, and FIGS.
(G) is a cross-sectional view of an essential part showing a subsequent step of the manufacturing process shown in FIG. 1, and FIGS. 3 and 4 are schematic cross-sectional views of an essential part of a plasma etching apparatus used in an embodiment of the present invention.
【0026】まず、本発明の実施例で用いることができ
るプラズマエッチング装置について説明する。たとえば
図3に示すRFバイアス印加型ECRプラズマエッチン
グ装置を用いることができる。その装置では、マグネト
ロン101で発生したマイクロ波は、導波管102を通
して、石英ベルジャー103にて囲まれた反応室104
に移送し、この反応室104を囲む形で設置されている
ソレノイドコイル105にて、マイクロ波の周波数
(2.45GHz)と、いわゆるECR放電をおこす磁
場(8.75×10-2T)とを発生させ、それにより、
ガスプラズマを生じせしめる。ガスプラズマは、エッチ
ング処理される基板としてのウェハ106に到達する構
成になっている。First, a plasma etching apparatus that can be used in the embodiments of the present invention will be described. For example, the RF bias application type ECR plasma etching apparatus shown in FIG. 3 can be used. In the apparatus, the microwave generated in the magnetron 101 passes through the waveguide 102, and the reaction chamber 104 surrounded by the quartz bell jar 103.
Transferred to at the solenoid coil 105 which is installed in a manner to surround the reaction chamber 104, a microwave frequency (2.45 GHz), the magnetic field causes a so-called ECR discharge (8.75 × 10 - 2T) and the Caused by,
Generate a gas plasma. The gas plasma reaches the wafer 106 as a substrate to be etched.
【0027】ウェーハ106は、ステージ107上に戴
置されるように、図示せざる搬送手段で搬送されて設置
される。ステージ107は、ウェーハ106の載置の目
的、およびウェーハ106をガスプラズマから接近・離
反移動させる目的で、上下動制御されるようになってい
る。このステージ107には、ウェーハ温度を制御する
ための熱交換チューブまたはヒータなどが設置してあ
る。このステージ107には、13.56MHzの高周
波(RF)電源112からRFが印加されるようになっ
ている。The wafer 106 is transferred and set by a transfer means (not shown) so as to be placed on the stage 107. The stage 107 is controlled to move up and down for the purpose of placing the wafer 106 and moving the wafer 106 toward and away from the gas plasma. The stage 107 is provided with a heat exchange tube or a heater for controlling the wafer temperature. RF is applied to the stage 107 from a radio frequency (RF) power supply 112 of 13.56 MHz.
【0028】エッチング用ガスは、図示省略してあるガ
ス導入管を通じて、ベルジャー103内に導入され、排
気管108から図示省略してある排気系で排気される。
実施例では、ステージ107上のウェーハ106は、ク
ランプ109で保持してある。クランプ109は、シリ
コン(Si)系材料あるいは硫黄化合物(たとえばSi
S)で構成される。The etching gas is introduced into the bell jar 103 through a gas introduction pipe (not shown), and is exhausted from an exhaust pipe 108 by an exhaust system (not shown).
In the embodiment, the wafer 106 on the stage 107 is held by the clamp 109. The clamp 109 includes a silicon (Si) -based material or a sulfur compound (for example, Si).
S).
【0029】ベルジャー103の内壁には、シリコン
(Si)系材料あるいは硫黄化合物(たとえばSiS)
で構成されるコーティング層110が形成してある。こ
のコーティング層110の表面には、シャッター111
が装着してある。シャッター111は、コーティング層
110の露出表面積を変化させるように、その開度制御
ができるようになっている。シャッター111の移動機
構としては、開閉移動自在であれ特に限定されないが、
スライド移動機構、回動移動機構、あるいはカメラなど
に用いられるシャッター移動機構などを例示することが
できる。また、シャッター111としては、プラズマイ
オンを適宜遮蔽することができれば、その構造は特に限
定されず、金属メッシュなどで構成することもできる。On the inner wall of the bell jar 103, a silicon (Si) type material or a sulfur compound (eg SiS) is used.
A coating layer 110 composed of is formed. A shutter 111 is formed on the surface of the coating layer 110.
Is attached. The opening of the shutter 111 can be controlled so as to change the exposed surface area of the coating layer 110. The moving mechanism of the shutter 111 is not particularly limited as long as it can be freely opened and closed.
A slide movement mechanism, a rotation movement mechanism, or a shutter movement mechanism used for a camera or the like can be exemplified. The structure of the shutter 111 is not particularly limited as long as it can appropriately shield the plasma ions, and the shutter 111 may be formed of a metal mesh or the like.
【0030】図4に示すプラズマエッチング装置は、I
CPタイプのもので、チェンバー114の側壁に巻かれ
た誘導結合コイル115に高周波電源116により2M
HzのRFを印加し高密度プラズマを形成する機構とな
っている。エッチング処理される基板としてのウェーハ
106は、ステージ107上に載置され、クランプ10
9により保持される。ステージ107およびクランプ1
09の構成は、図3に示す装置と基本的には同様なので
その説明は省略する。チャンバー114の周囲には、チ
ャンバー114自体の温度を制御する熱交換手段115
が配置してある。The plasma etching apparatus shown in FIG.
It is of a CP type, and the induction coupling coil 115 wound around the side wall of the chamber 114 is 2M
It has a mechanism of applying RF of Hz to form high density plasma. The wafer 106 as a substrate to be etched is placed on the stage 107 and clamped.
Held by 9. Stage 107 and clamp 1
The configuration of 09 is basically the same as that of the device shown in FIG. Around the chamber 114, heat exchange means 115 for controlling the temperature of the chamber 114 itself.
Has been placed.
【0031】図4に示す実施例の装置では、チャンバー
114の内壁には、シリコン(Si)系材料あるいは硫
黄化合物(たとえばSiS)で構成されるコーティング
層110が形成してある。このコーティング層110の
表面には、シャッター111が装着してある。シャッタ
ー111は、コーティング層110の露出表面積を変化
させるように、その開度制御ができるようになってい
る。シャッター111の移動機構としては、開閉移動自
在であれ特に限定されないが、スライド移動機構、回動
移動機構、あるいはカメラなどに用いられるシャッター
移動機構などを例示することができる。また、シャッタ
ー111としては、プラズマイオンを適宜遮蔽すること
ができれば、その構造は特に限定されず、金属メッシュ
などで構成することもできる。In the apparatus of the embodiment shown in FIG. 4, a coating layer 110 made of a silicon (Si) type material or a sulfur compound (eg SiS) is formed on the inner wall of the chamber 114. A shutter 111 is attached to the surface of the coating layer 110. The opening of the shutter 111 can be controlled so as to change the exposed surface area of the coating layer 110. The moving mechanism of the shutter 111 is not particularly limited as long as it can be opened and closed, and a slide moving mechanism, a rotation moving mechanism, or a shutter moving mechanism used for a camera or the like can be illustrated. The structure of the shutter 111 is not particularly limited as long as it can appropriately shield the plasma ions, and the shutter 111 may be formed of a metal mesh or the like.
【0032】第1実施例 次に、本発明の第1実施例に係るマイクロカソードの製
造方法について説明する。本実施例では、対レジスト高
選択比条件となるように、エッチング装置内の条件を切
り換える手法として、エッチングガスの流量比を変化さ
せる手法を採用する。 First Embodiment Next, a method of manufacturing a microcathode according to the first embodiment of the present invention will be described. In this embodiment, a method of changing the flow rate ratio of the etching gas is adopted as a method of switching the conditions in the etching apparatus so that the high selectivity ratio with respect to the resist is obtained.
【0033】本実施例では、まず図1(A)に示すよう
に、半導体基板30の上に、絶縁層32および導電層3
5を順次成膜する。半導体基板30としては、たとえば
単結晶シリコン基板が用いられる。絶縁層32として
は、CVDあるいは熱酸化法により成膜される酸化シリ
コンが用いられる。酸化シリコン膜で構成される絶縁層
32は、たとえば以下の条件でCVDにより成膜され
る。CVD原料ガスとして、TEOS(Tetraethyloxys
ilaneまたはTetraethylorthosilicate,Si(OC2 H5
)4 )とO2 とを用い、TEOS/O2 の流量比が、
500/1000SCCM、雰囲気圧力が5Pa、基板温度
が400°Cの条件である。絶縁層32の層厚は、たと
えば1.0μm である。In this embodiment, first, as shown in FIG. 1A, the insulating layer 32 and the conductive layer 3 are formed on the semiconductor substrate 30.
5 is sequentially formed. As the semiconductor substrate 30, for example, a single crystal silicon substrate is used. As the insulating layer 32, silicon oxide formed by CVD or thermal oxidation is used. The insulating layer 32 formed of a silicon oxide film is formed by CVD under the following conditions, for example. TEOS (Tetraethyloxys) is used as a CVD source gas.
ilane or Tetraethylorthosilicate, Si (OC 2 H 5
) 4 ) and O 2 , the flow ratio of TEOS / O 2 is
The conditions are 500/1000 SCCM, atmospheric pressure of 5 Pa, and substrate temperature of 400 ° C. The layer thickness of the insulating layer 32 is, for example, 1.0 μm.
【0034】導電層35は、特に限定されないが、本実
施例では、n+ の導電型のポリシリコン膜34とタング
ステンシリサイド(WSix )膜36との積層膜である
ポリサイド膜が用いられる。この導電層35は、たとえ
ばマイクロカソードのグリッドとして機能する。The conductive layer 35 is not particularly limited, in the present embodiment, a polycide film which is a laminated film of a polysilicon n + -type conductivity layer 34 and a tungsten silicide (WSi x) layer 36 is used. This conductive layer 35 functions, for example, as a grid of microcathodes.
【0035】ポリシリコン膜34の膜厚は、たとえば5
0nmである。タングステンシリサイド膜36の膜厚
は、たとえば150〜300nmである。ポリシリコン
膜34およびタングステンシリサイド膜36は、たとえ
ばCVDにより成膜される。ポリシリコン膜34は、た
とえば以下の条件で成膜される。CVD原料ガスとし
て、SiH4 とPH3 とを用い、SiH4 /PH3 の流
量比が、500/0.3SCCM、雰囲気圧力が100P
a、基板温度が500°Cの条件である。タングステン
シリサイド膜36は、たとえば以下の条件で成膜され
る。CVD原料ガスとして、WF6 とSiH4 とHeと
を用い、WF6 /SiH4 /Heの流量比が、3/30
0/500SCCM、雰囲気圧力が70Pa、基板温度が3
60°Cの条件である。The thickness of the polysilicon film 34 is, for example, 5
It is 0 nm. The film thickness of the tungsten silicide film 36 is, for example, 150 to 300 nm. The polysilicon film 34 and the tungsten silicide film 36 are formed by, for example, CVD. The polysilicon film 34 is formed under the following conditions, for example. SiH 4 and PH 3 are used as the CVD source gas, the flow rate ratio of SiH 4 / PH 3 is 500 / 0.3 SCCM, and the atmospheric pressure is 100P.
a, the substrate temperature is 500 ° C. The tungsten silicide film 36 is formed under the following conditions, for example. WF 6 , SiH 4, and He are used as the CVD source gas, and the flow rate ratio of WF 6 / SiH 4 / He is 3/30.
0 / 500SCCM, atmospheric pressure 70Pa, substrate temperature 3
The condition is 60 ° C.
【0036】次に、このタングステンシリサイド膜36
の上にレジスト膜38を成膜し、このレジスト膜38
に、フォトリソグラフィー法により、カソード孔に対応
する所定のパターンで、開口部40を形成する。この開
口部40の内径は、カソード孔の内径に相当し、たとえ
ば0.8μm 程度である。レジスト膜38としては、特
に限定されないが、たとえばノボラック系のg線用レジ
ストを用いることができる。Next, this tungsten silicide film 36 is formed.
A resist film 38 is formed on the
Then, the openings 40 are formed in a predetermined pattern corresponding to the cathode holes by photolithography. The inner diameter of the opening 40 corresponds to the inner diameter of the cathode hole and is, for example, about 0.8 μm. The resist film 38 is not particularly limited, but, for example, a novolac-based g-line resist can be used.
【0037】次に、このレジスト膜38が形成された半
導体基板30を、たとえば一般のプラズマエッチング装
置内に設置し、レジスト膜38をマスクとして、エッチ
ング加工を行う。プラズマエッチング装置としては、特
に限定されないが、たとえばマイクロ波電子サイクロト
ロン共鳴プラズマ(ECR)エッチング装置、誘導コイ
ル型プラズマ(ICP)エッチング装置、ヘリコン波利
用プラズマエッチング装置、トランス結合プラズマ(T
CP)エッチング装置などを例示することができる。Next, the semiconductor substrate 30 on which the resist film 38 is formed is placed in, for example, a general plasma etching apparatus, and etching processing is performed using the resist film 38 as a mask. The plasma etching apparatus is not particularly limited, but for example, a microwave electron cyclotron resonance plasma (ECR) etching apparatus, an induction coil type plasma (ICP) etching apparatus, a helicon wave utilizing plasma etching apparatus, a transformer coupled plasma (T
CP) etching device and the like can be exemplified.
【0038】まず、たとえばECRエッチング装置を用
い、下記の条件で、図1(B)に示すように、タングス
テンシリサイド膜36およびポリシリコン膜34を連続
エッチングする。エッチングガスとしては、Cl2 とO
2 との混合ガスを用い、Cl2 /O2 の流量比を70/
10SCCMとする。雰囲気圧力は、0.4Paである。ま
た、マイクロ波パワーは、850Wであり、高周波(R
F)パワーは40Wであり、基板温度は、10°Cであ
る。First, using, for example, an ECR etching apparatus, the tungsten silicide film 36 and the polysilicon film 34 are continuously etched under the following conditions as shown in FIG. As the etching gas, Cl 2 and O are used.
Using a mixed gas of 2 and a flow rate ratio of Cl 2 / O 2 of 70 /
It will be 10 SCCM. The atmospheric pressure is 0.4 Pa. The microwave power is 850 W, which is high frequency (R
F) Power is 40 W and substrate temperature is 10 ° C.
【0039】続いて、絶縁層32をエッチング加工する
が、そのエッチング初期時のエッチング条件を、次に示
すステップIの条件に設定する。Subsequently, the insulating layer 32 is processed by etching, and the etching conditions at the initial stage of the etching are set to the conditions of step I shown below.
【0040】[0040]
【表1】 [ステップI:メインエッチングステップ] ガス :CHF3 /CH2 F2 =45/ 5SCCM 圧力 :0.27Pa μ波出力 :1200W RFバイアス:225W(800kHz) 基板温度 :20°C 本実施例では、絶縁層32が半分程度エッチングされた
状態で、エッチング条件を以下に示すステップIIの条
件に切り換える。[Table 1] [Step I: Main etching step] Gas: CHF 3 / CH 2 F 2 = 45 / 5SCCM Pressure: 0.27Pa μ wave output: 1200W RF bias: 225W (800kHz) Substrate temperature: 20 ° C In the example, the etching condition is switched to the condition of Step II shown below in a state where the insulating layer 32 is etched by about half.
【0041】[0041]
【表2】 [ステップII:オーバエッチングステップ] ガス :CHF3 /CH2 F2 =35/ 15SCCM RFバイアス:175W(800kHz) (他の条件はステップIと同様) 従来では、このような多層膜の連続エッチングにおい
て、高エネルギー条件の過剰なるオーバーエッチングに
より、レジスト膜38が後退し、その開口部40の側壁
も削られ、その下層に位置するタングステンシリサイド
膜36も一部エッチングされて、テーパ形状が形成され
る。これは、導電層35および絶縁層32を同一のレジ
スト膜38でエッチング加工するために、レジスト膜3
8がプラズマエッチングに曝される時間が、従来のコン
タクトホール形成用エッチング技術に比較して長くなっ
たためと考えられる。しかしながら、本実施例では、絶
縁層32のエッチング終期において、対レジスト高選択
比の条件に、ステップIからステップIIへとエッチン
グ条件を変化させることから、導電層35の開口部側壁
までもオーバエッチングされることはない。すなわち、
本実施例では、絶縁層32のエッチング終期において、
対レジスト高選択比の条件にエッチングガス流量比を変
化させるので、図1(C)に示すように、SiCl、S
iO2 などの反応生成物が側壁保護膜41となって、レ
ジスト膜38および導電層35の開口部側壁に付着す
る。その結果、レジスト膜38の後退が防止され、タン
グステンシリサイド膜36の肩落ちなども防止すること
ができ、良好な異方性形状のカソード孔44を形成する
ことができる。[Table 2] [Step II: Over-etching step] Gas: CHF 3 / CH 2 F 2 = 35/15 SCCM RF bias: 175 W (800 kHz) (other conditions are the same as in Step I) Conventionally, such a multilayer film In the continuous etching, the resist film 38 recedes due to excessive overetching under high energy conditions, the side wall of the opening 40 is also shaved, and the tungsten silicide film 36 located thereunder is also partially etched to form a tapered shape. Is formed. This is because the conductive film 35 and the insulating layer 32 are etched with the same resist film 38, so that the resist film 3
It is considered that the time for which 8 was exposed to plasma etching was longer than that in the conventional etching technique for forming contact holes. However, in the present embodiment, at the end of the etching of the insulating layer 32, the etching condition is changed from step I to step II under the condition of the high resist selectivity ratio, so that even the sidewall of the opening of the conductive layer 35 is over-etched. It will not be done. That is,
In this embodiment, at the end of etching the insulating layer 32,
Since the etching gas flow rate ratio is changed to the condition of high selectivity ratio to resist, as shown in FIG. 1C, SiCl, S
The reaction product such as iO 2 becomes the side wall protection film 41 and adheres to the side wall of the opening of the resist film 38 and the conductive layer 35. As a result, the resist film 38 can be prevented from receding, the shoulder of the tungsten silicide film 36 can be prevented, and the cathode hole 44 having a good anisotropic shape can be formed.
【0042】次に、図1(D)に示すように、レジスト
膜38をレジストアッシングにより除去する。レジスト
アッシングは、500SCCMのO2 を用い、雰囲気圧力
3.0Pa、基板温度200°C、高周波(RF)パワ
ー300Wの条件で行う。このレジスト膜38の除去時
と同時またはその後の工程で、側壁保護膜41も除去す
る。Next, as shown in FIG. 1D, the resist film 38 is removed by resist ashing. The resist ashing is performed by using 500 SCCM of O 2 under the conditions of an atmospheric pressure of 3.0 Pa, a substrate temperature of 200 ° C., and a radio frequency (RF) power of 300 W. The sidewall protective film 41 is also removed at the same time as or after the removal of the resist film 38.
【0043】次に、図2(E)に示すように、電子ビー
ム蒸着法などを用いて、タングステンシリサイド膜36
の上に、剥離層46を形成する。剥離層46は、たとえ
ばアルミニウム金属層などで構成される。その剥離層4
6の層厚は、特に限定されないが、たとえば50nm程
度である。電子ビーム蒸着時の基板角度は、約20度程
度が好ましい。雰囲気圧力は、たとえば1.0Paであ
る。Next, as shown in FIG. 2E, a tungsten silicide film 36 is formed by using an electron beam evaporation method or the like.
A peeling layer 46 is formed on the above. The peeling layer 46 is composed of, for example, an aluminum metal layer. The peeling layer 4
The layer thickness of 6 is not particularly limited, but is, for example, about 50 nm. The substrate angle during electron beam evaporation is preferably about 20 degrees. The atmospheric pressure is 1.0 Pa, for example.
【0044】次に、図2(F)に示すように、たとえば
電子ビーム蒸着法を用いて、剥離層46の上にカソード
形成層48を堆積させる。カソード形成層48として
は、好適にはモリブデン(Mo)を用いるが、その他の
高融点金属、あるいはその他の金属、化合物などを使用
することもできる。電子ビーム蒸着時の基板の角度は、
約90度が好ましい。カソード形成層48を約1.0μ
m の層厚で形成することで、カソード孔44の底部に位
置する基板30の表面には、鋭角円錐状のカソード50
が均一な形状および高さで形成される。各カソード50
の形状、特に高さは、カソード形成層48の各開口部4
8aが閉じるまでの時間などに依存する。本実施例で
は、タングステンシリサイド膜36の開口部の側壁に、
テーパや肩落ちがないことから、カソード形成層48の
ステップカバレッジも一定となり、その各開口部48a
が閉じるまでの時間も一定であり、各カソード50の形
状、特に高さを均一にすることができる。Next, as shown in FIG. 2F, a cathode forming layer 48 is deposited on the peeling layer 46 by using, for example, an electron beam evaporation method. Molybdenum (Mo) is preferably used for the cathode formation layer 48, but other refractory metals, other metals, compounds, or the like can also be used. The angle of the substrate during electron beam evaporation is
About 90 degrees is preferred. Cathode forming layer 48 is about 1.0 μ
By forming it with a layer thickness of m 2, the surface of the substrate 30 located at the bottom of the cathode hole 44 has a cathode 50 with an acute cone shape.
Are formed with a uniform shape and height. Each cathode 50
The shape, in particular the height, of each of the openings 4 of the cathode formation layer 48 is
It depends on the time until 8a is closed. In this embodiment, on the sidewall of the opening of the tungsten silicide film 36,
Since there is no taper or shoulder drop, the step coverage of the cathode formation layer 48 is also constant, and each opening 48a thereof is
The time until closing is constant, and the shape, especially height, of each cathode 50 can be made uniform.
【0045】次に、図2(G)に示すように、水:フッ
酸が約5:1の割合のフッ酸でウエットエッチング(約
30秒)を行い、アルミニウムなどで構成される剥離層
46をエッチング除去し、その上に位置するカソード形
成層48をリフトオフ除去する。カソード孔44内に
は、均一形状および高さのマイクロカソード20が残
る。Next, as shown in FIG. 2G, wet etching (about 30 seconds) is performed with hydrofluoric acid at a ratio of water: hydrofluoric acid of about 5: 1, and the peeling layer 46 made of aluminum or the like is used. Are removed by etching, and the cathode forming layer 48 located thereon is lifted off. In the cathode hole 44, the microcathode 20 having a uniform shape and height remains.
【0046】その後は、基板30の上に、蛍光体膜が形
成された透明基板または透明導電膜が形成された透明基
板などを真空状態で張り合せて、FEDまたは撮像素子
が形成される。第2実施例 本発明の第2実施例では、対レジスト高選択比化の手法
として、プラズマと基板との距離を変化させる手法を採
用する。After that, on the substrate 30, a transparent substrate having a phosphor film formed thereon or a transparent substrate having a transparent conductive film formed thereon is laminated in a vacuum state to form an FED or an image pickup device. Second Embodiment In the second embodiment of the present invention, a method of changing the distance between the plasma and the substrate is adopted as a method for increasing the resist selective ratio.
【0047】以下、詳細に説明する。ただし、第1実施
例に示すプロセスと共通する部分のプロセスは、その説
明を省略する。上記第1実施例と同様にして、図1
(A),(B)に示すように、レジスト膜38をマスク
として、導電層35をエッチング加工した後、図1
(C)に示すように、絶縁層32をエッチング加工す
る。その際に、図3に示すように、ステージ107の昇
降移動制御が可能なECRプラズマエッチング装置を用
い、次に示すように、絶縁層32のメインエッチング工
程と、オーバエッチング工程とで、ステージ107の高
さを変化させる。The details will be described below. However, the description of the part of the process common to the process shown in the first embodiment will be omitted. Similar to the first embodiment, FIG.
As shown in FIGS. 1A and 1B, after the conductive layer 35 is etched using the resist film 38 as a mask, FIG.
As shown in (C), the insulating layer 32 is etched. At that time, as shown in FIG. 3, an ECR plasma etching apparatus capable of controlling vertical movement of the stage 107 is used, and as shown below, the main etching process of the insulating layer 32 and the over-etching process of the stage 107 are performed. Change the height of.
【0048】まず、以下の条件で絶縁層32のメインエ
ッチングを行う。First, main etching of the insulating layer 32 is performed under the following conditions.
【0049】[0049]
【表3】 [ステップ I:メインエッチングステップ] ガス :CHF3 /CH2 F2 =45/ 5SCCM 圧力 :0.27Pa μ波出力 :1200W RFバイアス:225W(800kHz) 基板温度 :20°C ECR高さ :40mm ステージ高さ:150mm 次に、図1(C)に示す絶縁層32に約半分程度のカソ
ード孔44が形成された段階で、次に示すエッチング条
件に切り換える。[Table 3] [Step I: Main etching step] Gas: CHF 3 / CH 2 F 2 = 45 / 5SCCM Pressure: 0.27Pa μ wave output: 1200W RF bias: 225W (800kHz) Substrate temperature: 20 ° C ECR high S: 40 mm Stage height: 150 mm Next, at the stage where about half the cathode holes 44 are formed in the insulating layer 32 shown in FIG. 1C, the etching conditions are switched to the following.
【0050】[0050]
【表4】 [ステップ II:オーバーエッチングステップ] ECR高さ :70mm ステージ高さ:0mm (他の条件はステップIと同様) ここでECR点高さとは、図3におけるソレノイドコイ
ル105下端からの高さを表している。また、ステージ
高さとは、ウェハステージ107を昇降した場合の高さ
を示しており、ステージ高さ0mmがソレノイドコイル
105下端から約200mm離れた位置であることを表
している。よって、上記の条件に於けるプラズマ−基板
間距離は、ステップIで約90mm、ステップIIで約2
70mmとなる。[Table 4] [Step II: Over-etching step] ECR height: 70 mm Stage height: 0 mm (other conditions are the same as step I) Here, the ECR point height is the height from the lower end of the solenoid coil 105 in FIG. It shows that. The stage height refers to the height when the wafer stage 107 is moved up and down, and indicates that the stage height 0 mm is a position about 200 mm away from the lower end of the solenoid coil 105. Therefore, the plasma-substrate distance under the above conditions is about 90 mm in Step I and about 2 mm in Step II.
It becomes 70 mm.
【0051】このステージ高さは、再解離の程度に影響
し、ウェハ上の実効的なFラジカルの生成量を制御する
重要なパラメータである。上記の条件では、ステップII
で堆積を促進し、対レジスト高選択エッチングを行うた
め、結果的に図1(C)のように、タングステンシリサ
イド(WSix )膜36の肩落ちに無い良好な形状のカ
ソード孔44が得られた。The stage height affects the degree of re-dissociation and is an important parameter for controlling the effective F radical production amount on the wafer. Under the above conditions, Step II
In promoting deposition, pairs for performing resist high selective etching, as in the results in FIG. 1 (C), the cathode hole 44 obtained tungsten silicide (WSi x) good shape without the bowing of membrane 36 It was
【0052】その後の工程は、前記第1実施例の場合と
同様である。以上のように、本実施例では、前記第1実
施例と同様に、図2(G)に示すように、良好且つ均一
形状のマイクロチップカソード50を実現できた。第3実施例 本発明の第3実施例では、対レジスト高選択比化の手法
として、Si系チェンバー内構成材の露出面積を変化さ
せる手法を採用する。The subsequent steps are the same as in the case of the first embodiment. As described above, in this embodiment, as in the first embodiment, as shown in FIG. 2G, the microchip cathode 50 having a good and uniform shape could be realized. Third Embodiment In the third embodiment of the present invention, a method of changing the exposed area of the constituent material in the Si-based chamber is adopted as a method for increasing the resist selective ratio.
【0053】以下、詳細に説明する。ただし、第1実施
例に示すプロセスと共通する部分のプロセスは、その説
明を省略する。上記第1実施例と同様にして、図1
(A),(B)に示すように、レジスト膜38をマスク
として、導電層35をエッチング加工した後、図1
(C)に示すように、絶縁層32をエッチング加工す
る。その際に、図4に示すように、チャンバー114の
内壁に装着されたシリコン系構成材であるコーティング
層110とシャッター111とを有するICPプラズマ
エッチング装置を用い、次に示すように、絶縁層32の
メインエッチング工程と、オーバエッチング工程とで、
シャッター111の開度を変化させる。The details will be described below. However, the description of the part of the process common to the process shown in the first embodiment will be omitted. Similar to the first embodiment, FIG.
As shown in FIGS. 1A and 1B, after the conductive layer 35 is etched using the resist film 38 as a mask, FIG.
As shown in (C), the insulating layer 32 is etched. At that time, as shown in FIG. 4, an ICP plasma etching apparatus having a coating layer 110, which is a silicon-based constituent material, and a shutter 111 mounted on the inner wall of the chamber 114 is used. The main etching process and the over etching process of
The opening degree of the shutter 111 is changed.
【0054】まず、以下の条件で絶縁層32のメインエ
ッチングを行う。First, main etching of the insulating layer 32 is performed under the following conditions.
【0055】[0055]
【表5】 [ステップ I:メインエッチングステップ] ガス :C2 F6 =50SCCM 圧力 :0.27Pa ソース出力 :2000W RFバイアス :800W 基板温度 :20°C チェンバー温度:270°C シャッター温度:100% 次に、図1(C)に示す絶縁層32に約半分程度のカソ
ード孔44が形成された段階で、次に示すエッチング条
件に切り換える。[Table 5] [Step I: Main etching step] Gas: C 2 F 6 = 50 SCCM Pressure: 0.27 Pa Source output: 2000 W RF bias: 800 W Substrate temperature: 20 ° C Chamber temperature: 270 ° C Shutter temperature: 100% Next, when about half the cathode holes 44 are formed in the insulating layer 32 shown in FIG. 1C, the etching conditions are switched to the following.
【0056】[0056]
【表6】 [ステップ II:オーバーエッチングステップ] シャッター温度:20% (他の条件はステップIと同様) ここでシャッター開度とは、図4におけるシャッター1
11の開閉によるチェンバー内壁のコーティング層11
0の露出面積であり、図4では50%程度の開度である
ことを表している。このシャッター開度は、全体のFラ
ジカルの生成量を制御する重要なパラメータである。[Table 6] [Step II: Over-etching step] Shutter temperature: 20% (other conditions are the same as step I) Here, the shutter opening is shutter 1 in FIG.
Coating layer 11 on the inner wall of the chamber by opening and closing 11
The exposure area is 0, and in FIG. 4, the opening degree is about 50%. The shutter opening is an important parameter that controls the total production of F radicals.
【0057】上記の条件では、SiO2 から成る図1
(C)に示す絶縁層32の半分程度エッチングが差しか
かったところで、ステップIIの再選択条件に切り換えて
やる事で、再解離が大幅に抑制され、対レジスト選択比
が約2倍になり、図1(C)に示すように、肩落ちのな
い良好な異方性形状のタングステンシリサイド(WSi
x )膜36のカソード孔44となった。その際、前記第
1実施例と同様な高選択比化を促進させる条件を用いた
ので、通常のSiO2 のエッチング時に見られる様な堆
積物が側壁保護膜41となってフォトレジスト膜38の
後退を防止した。Under the above conditions, SiO2 Figure 1 consisting of
Is the etching about half of the insulating layer 32 shown in FIG.
If so, switch to the reselection condition of Step II.
By doing so, re-dissociation is greatly suppressed and the selectivity ratio to resist
Is approximately doubled, and there is no shoulder drop as shown in Fig. 1 (C).
Tungsten silicide with good anisotropic shape (WSi
x) Became cathode hole 44 of membrane 36. At that time,
The same conditions as in Example 1 were used to promote high selectivity.
So normal SiO2 The stack that can be seen when etching
The product serves as a sidewall protection film 41 of the photoresist film 38.
Prevented retreat.
【0058】その後の工程は、前記第1実施例の場合と
同様である。以上のように、本実施例では、前記第1実
施例と同様に、図2(G)に示すように、良好且つ均一
形状のマイクロチップカソード50を実現できた。第4実施例 本発明の第4実施例では、対レジスト高選択比化の手法
として、プラズマ中にSを供給する手法を採用する。The subsequent steps are the same as in the case of the first embodiment. As described above, in this embodiment, as in the first embodiment, as shown in FIG. 2G, the microchip cathode 50 having a good and uniform shape could be realized. Fourth Embodiment In the fourth embodiment of the present invention, a method of supplying S into plasma is adopted as a method of increasing the selective ratio to resist.
【0059】以下、詳細に説明する。ただし、第1実施
例に示すプロセスと共通する部分のプロセスは、その説
明を省略する。上記第1実施例と同様にして、図1
(A),(B)に示すように、レジスト膜38をマスク
として、導電層35をエッチング加工した後、図1
(C)に示すように、絶縁層32をエッチング加工す
る。その際に、図4に示すICPプラズマエッチング装
置を用い、次に示すように、絶縁層32のメインエッチ
ング工程と、オーバエッチング工程とで、エッチングガ
スの種類を変化させる。The details will be described below. However, the description of the part of the process common to the process shown in the first embodiment will be omitted. Similar to the first embodiment, FIG.
As shown in FIGS. 1A and 1B, after the conductive layer 35 is etched using the resist film 38 as a mask, FIG.
As shown in (C), the insulating layer 32 is etched. At that time, using the ICP plasma etching apparatus shown in FIG. 4, the type of etching gas is changed between the main etching step of the insulating layer 32 and the over-etching step, as shown below.
【0060】まず、以下の条件で絶縁層32のメインエ
ッチングを行う。First, main etching of the insulating layer 32 is performed under the following conditions.
【0061】[0061]
【表7】 [ステップ I:メインエッチングステップ] ガス :C2 F6 =50SCCM 圧力 :0.27Pa ソース出力 :2000W RFバイアス :800W 基板温度 :−20°C チェンバー温度:270°C 次に、図1(C)に示す絶縁層32に約半分程度のカソ
ード孔44が形成された段階で、次に示すエッチング条
件に切り換える。[Table 7] [Step I: Main etching step] Gas: C 2 F 6 = 50SCCM Pressure: 0.27Pa Source output: 2000W RF bias: 800W Substrate temperature: -20 ° C Chamber temperature: 270 ° C Next figure When about half of the cathode holes 44 are formed in the insulating layer 32 shown in FIG. 1 (C), the etching conditions are switched to the following.
【0062】[0062]
【表8】 [Step II:オーバーエッチングステップ] ガス :C2 F2 /S2 F2 =40/ 10SCCM (他の条件はステップIと同様) 上記の条件では、SiO2 から成る図1(C)に示す絶
縁層32の半分程度エッチングが差しかかったところ
で、ステップIIのS2 F2 の添加条件に切り換えてやる
事で、プラズマ中でSが解離生成し、Sを主成分とする
図1(C)に示す側壁保護膜41が堆積する事でフォト
レジスト5の後退が防止される。そのため、図1(C)
に示すように、肩落ちのない良好な異方性形状のタング
ステンシリサイド(WSix )膜36のカソード孔44
となった。その際、堆積した側壁保護41は、フォトレ
ジスト膜38のアッシング時に完全に除去され、側壁保
護膜41を除去するための特別な工程を必要としない。TABLE 8 [Step II: overetching step Gas: The C 2 F 2 / S 2 F 2 = 40 / 10SCCM ( other conditions similar to step I) above condition, FIG. 1 made of SiO 2 (C 1), when the etching of the insulating layer 32 is about half done, the condition is changed to the addition condition of S 2 F 2 in step II, so that S is dissociated and generated in the plasma, and S is the main component. By depositing the side wall protective film 41 shown in (C), receding of the photoresist 5 is prevented. Therefore, Fig. 1 (C)
As shown in, the cathode hole 44 of tungsten silicide having good anisotropic shape without bowing (WSi x) layer 36
Became. At this time, the deposited side wall protection 41 is completely removed when the photoresist film 38 is ashed, and no special process for removing the side wall protection film 41 is required.
【0063】その後の工程は、前記第1実施例の場合と
同様である。以上のように、本実施例では、前記第1実
施例と同様に、図2(G)に示すように、良好且つ均一
形状のマイクロチップカソード50を実現できた。第5実施例 本発明の第5実施例では、対レジスト高選択比化の手法
として、S系チェンバー内構成材の露出面積を変化させ
る手法を採用する。The subsequent steps are the same as in the case of the first embodiment. As described above, in this embodiment, as in the first embodiment, as shown in FIG. 2G, the microchip cathode 50 having a good and uniform shape could be realized. Fifth Embodiment In the fifth embodiment of the present invention, a method of changing the exposed area of the constituent material in the S-based chamber is adopted as a method for increasing the resist selective ratio.
【0064】以下、詳細に説明する。ただし、第1実施
例に示すプロセスと共通する部分のプロセスは、その説
明を省略する。上記第1実施例と同様にして、図1
(A),(B)に示すように、レジスト膜38をマスク
として、導電層35をエッチング加工した後、図1
(C)に示すように、絶縁層32をエッチング加工す
る。その際に、図3に示すように、チャンバー114の
内壁に装着された硫黄系(たとえばSiS)構成材であ
るコーティング層110とシャッター111とを有する
ECRプラズマエッチング装置を用い、次に示すよう
に、絶縁層32のメインエッチング工程と、オーバエッ
チング工程とで、シャッター111の開度を変化させ
る。The details will be described below. However, the description of the part of the process common to the process shown in the first embodiment will be omitted. Similar to the first embodiment, FIG.
As shown in FIGS. 1A and 1B, after the conductive layer 35 is etched using the resist film 38 as a mask, FIG.
As shown in (C), the insulating layer 32 is etched. At that time, as shown in FIG. 3, an ECR plasma etching apparatus having a coating layer 110, which is a sulfur-based (eg, SiS) constituent material, and a shutter 111 mounted on the inner wall of the chamber 114 is used. The opening degree of the shutter 111 is changed in the main etching process of the insulating layer 32 and the over etching process.
【0065】まず、以下の条件で絶縁層32のメインエ
ッチングを行う。First, the main etching of the insulating layer 32 is performed under the following conditions.
【0066】[0066]
【表9】 [ステップ I:メインエッチングステップ] ガス :CHF3 /CH2 F2 =45/ 5SCCM 圧力 :0.27Pa μ波出力 :1200W RFバイアス :225W(800kHz) 基板温度 :20°C シャッター開度:0% 次に、図1(C)に示す絶縁層32に約半分程度のカソ
ード孔44が形成された段階で、次に示すエッチング条
件に切り換える。[Table 9] [Step I: Main etching step] Gas: CHF 3 / CH 2 F 2 = 45 / 5SCCM Pressure: 0.27Pa μ wave output: 1200W RF bias: 225W (800kHz) Substrate temperature: 20 ° C Shutter open Degree: 0% Next, when about half of the cathode holes 44 are formed in the insulating layer 32 shown in FIG. 1C, the etching conditions are switched to the following.
【0067】[0067]
【表10】 [ステップ II:オーバーエッチングステップ] シャッター開度:100% (他の条件はステップIと同様) ここでシャッター開度とは、図3におけるシャッター1
11の開閉によるチェンバー内壁のコーティング層11
0の露出面積であり、図3では50%程度の開度である
ことを表している。このシャッター開度は、Sの解離生
成を制御する重要なパラメータである。[Table 10] [Step II: Over-etching step] Shutter opening: 100% (other conditions are the same as step I) Here, the shutter opening is the shutter 1 in FIG.
Coating layer 11 on the inner wall of the chamber by opening and closing 11
The exposure area is 0, and in FIG. 3, the opening degree is about 50%. The shutter opening is an important parameter that controls the dissociation generation of S.
【0068】本実施例では、ステップIIの条件に切り換
える事で、プラズマに晒されたS系構成材表面からSが
解離生成し、図1(C)に示すように、Sを主成分とす
る側壁保護膜41が堆積することで、フォトレジスト膜
38の後退が防止される。よって、本実施例において
も、図1(C)に示すように、肩落ちのない良好な異方
性形状のタングステンシリサイド(WSix )膜36の
カソード孔44となった。In this embodiment, by switching to the condition of step II, S is dissociated and generated from the surface of the S-based constituent material exposed to plasma, and S is the main component as shown in FIG. 1 (C). By depositing the sidewall protection film 41, the photoresist film 38 is prevented from receding. Therefore, also in this embodiment, as shown in FIG. 1 (C), it was the cathode hole 44 of tungsten silicide (WSi x) layer 36 of the highly anisotropic shape without bowing.
【0069】以上、本発明を、5つの実施例に基づいて
説明したが、当然のことながら本発明は、上述の実施例
に限定されるものでなく、プラズマ源や、装置構成、基
板構造、処理条件等は、本発明の主旨を逸脱しない範囲
で適宜選択できることは言うまでもない。Although the present invention has been described above based on the five embodiments, it should be understood that the present invention is not limited to the above-mentioned embodiments, and includes a plasma source, an apparatus configuration, a substrate structure, It goes without saying that the processing conditions and the like can be appropriately selected without departing from the spirit of the present invention.
【0070】[0070]
【発明の効果】以上説明してきたように、本発明によれ
ば、タングステンシリサイド膜などで構成される導電層
の形状異常に起因する不良を発生することなく、均一な
形状および高さのマイクロカソードを安定して形成する
ことができる。このマイクロカソードを用いたデバイス
は、フラットディスプレイなどに使用するFED、ある
いは撮像素子などとして好適に利用される。As described above, according to the present invention, a microcathode having a uniform shape and height can be formed without causing a defect due to an abnormal shape of a conductive layer formed of a tungsten silicide film or the like. Can be stably formed. A device using this microcathode is suitably used as an FED used for a flat display or the like, or an image pickup device.
【図1】図1(A)〜(D)は本発明の実施例に係るマ
イクロカソードの製造過程を示す要部断面図である。FIG. 1A to FIG. 1D are cross-sectional views of a main part showing a manufacturing process of a microcathode according to an embodiment of the present invention.
【図2】図2(E)〜(G)は図1に示す製造過程の続
きの過程を示す要部断面図である。2 (E) to 2 (G) are cross-sectional views of essential parts showing a step that follows the manufacturing step shown in FIG. 1.
【図3】図3は本発明の実施例で用いるプラズマエッチ
ング装置の概略要部断面図である。FIG. 3 is a schematic cross-sectional view of a main part of a plasma etching apparatus used in an embodiment of the present invention.
【図4】図4は本発明の他の実施例で用いるプラズマエ
ッチング装置の概略要部断面図である。FIG. 4 is a schematic cross-sectional view of a main part of a plasma etching apparatus used in another embodiment of the present invention.
【図5】図5は従来例に係るマイクロカソードの製造方
法を示す要部断面図である。FIG. 5 is a cross-sectional view of essential parts showing a method for manufacturing a microcathode according to a conventional example.
30… 半導体基板 32… 絶縁層 34… ポリシリコン膜 35… 導電層 36… タングステンシリサイド膜 38… レジスト膜 40… 開口部 41… 側壁保護膜 44… カソード孔 46… 剥離層 48… カソード形成層 50… マイクロカソード 107… ステージ 110… コーティング層 111… シャッター 30 ... Semiconductor substrate 32 ... Insulating layer 34 ... Polysilicon film 35 ... Conductive layer 36 ... Tungsten silicide film 38 ... Resist film 40 ... Opening 41 ... Side wall protective film 44 ... Cathode hole 46 ... Peeling layer 48 ... Cathode forming layer 50 ... Micro cathode 107 ... Stage 110 ... Coating layer 111 ... Shutter
Claims (7)
少なくとも成膜する工程と、 上記導電層の上に、レジスト膜を形成する工程と、 カソード孔が形成される予定の所定パターンで上記レジ
スト膜をパターン加工する工程と、 上記レジスト膜をマスクとしてエッチング加工を行い、
上記導電層および絶縁層にカソード孔を形成する工程
と、 上記絶縁層に形成されたカソード孔内に、マイクロカソ
ードを形成する工程とを有し、 上記絶縁層にカソード孔を形成する際に、上記絶縁層の
エッチング終期には、対レジスト高選択比条件となるよ
うに、エッチング装置内の条件を切り換えることを特徴
とする電界放出型マイクロカソードの製造方法。1. A step of forming at least an insulating layer and then a conductive layer on a surface of a substrate, a step of forming a resist film on the conductive layer, and a predetermined pattern in which a cathode hole is to be formed. A step of patterning the resist film, and an etching process using the resist film as a mask,
The method has a step of forming a cathode hole in the conductive layer and the insulating layer, and a step of forming a microcathode in the cathode hole formed in the insulating layer, and when forming a cathode hole in the insulating layer, A method of manufacturing a field emission type microcathode, characterized in that the conditions in the etching apparatus are switched so that a high selection ratio condition for the resist is achieved at the end of the etching of the insulating layer.
に、エッチング装置内の条件を切り換える手法が、エッ
チングガスの流量比を変化させる手法である請求項1に
記載の電界放出型マイクロカソードの製造方法。2. The field emission type microcathode according to claim 1, wherein the method for switching the conditions in the etching apparatus so as to satisfy the high resist-to-resist ratio condition is a method for changing the flow rate ratio of the etching gas. Production method.
に、エッチング装置内の条件を切り換える手法が、上記
基板とエッチング用プラズマとの距離を変化させる手法
である請求項1に記載の電界放出型マイクロカソードの
製造方法。3. The field emission according to claim 1, wherein the method of switching the conditions in the etching apparatus so as to obtain the high resist-to-resist ratio condition is a method of changing the distance between the substrate and the etching plasma. Of manufacturing a micro-cathode.
に、エッチング装置内の条件を切り換える手法が、上記
エッチング装置内に設置されたシリコン系構成材の露出
表面積を変化させる手法である請求項1に記載の電界放
出型マイクロカソードの製造方法。4. The method of switching the conditions in the etching apparatus so that the high resist-to-resist selection ratio condition is achieved is a method of changing the exposed surface area of the silicon-based component installed in the etching apparatus. 1. The method for producing a field emission microcathode according to 1.
に、エッチング装置内の条件を切り換える手法が、エッ
チングガスの種類を変化させる手法である請求項1に記
載の電界放出型マイクロカソードの製造方法。5. The method for producing a field emission type microcathode according to claim 1, wherein the method of switching the conditions in the etching apparatus so as to obtain the high resist-to-resist ratio condition is a method of changing the type of etching gas. Method.
を含むエッチングガスを用いる条件でエッチングを行う
請求項5に記載の電界放出型マイクロカソードの製造方
法。6. The method for producing a field emission microcathode according to claim 5, wherein etching is performed under the condition that an etching gas containing sulfur is used at the end of the etching of the insulating layer.
に、エッチング装置内の条件を切り換える手法が、上記
エッチング装置内に設置された硫黄を含む構成材の露出
表面積を変化させる手法である請求項1に記載の電界放
出型マイクロカソードの製造方法。7. The method of switching the conditions in the etching apparatus so that the high resist-to-resist ratio condition is achieved is a method of changing the exposed surface area of the constituent material containing sulfur installed in the etching apparatus. Item 2. A method for producing a field emission microcathode according to Item 1.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13214294A JPH07335120A (en) | 1994-06-14 | 1994-06-14 | Manufacture of field emission micro-cathode |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13214294A JPH07335120A (en) | 1994-06-14 | 1994-06-14 | Manufacture of field emission micro-cathode |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07335120A true JPH07335120A (en) | 1995-12-22 |
Family
ID=15074350
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13214294A Pending JPH07335120A (en) | 1994-06-14 | 1994-06-14 | Manufacture of field emission micro-cathode |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07335120A (en) |
-
1994
- 1994-06-14 JP JP13214294A patent/JPH07335120A/en active Pending
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